JP2005536796A - 真の乱数生成のランダム性を向上させるためのエントロピー推定及びデシメーション - Google Patents

Abstract

乱数生成システムは、真の乱数ビットシーケンスのエントロピー推定に基づき、そのランダム性が真の乱数ビットシーケンスのランダム性を向上させたものである出力数ビットシーケンスを生成するよう動作する。物理的乱数生成器は、真の乱数ビットシーケンスのランダム性を示す推定信号を生成するエントロピー推定器と真の乱数ビットシーケンスをやりとりする。推定信号はデシメータと通信し、これにより推定信号に従って、デシメータは真の乱数ビットシーケンスと擬似乱数ビットシーケンスを合成したもののデシメーションの一表示として、あるいは擬似乱数ビットシーケンスが真の乱数ビットシーケンスの関数として生成されるときには、擬似乱数ビットシーケンスのデシメーションの一表示として出力数ビットシーケンスを生成する。

Description

本発明は一般に、物理的乱数生成器（すなわち、非決定的な方法により１以上の構成要素を動作させることにより、数を表す１以上のビットを生成する装置）と擬似乱数生成器（すなわち、アルゴリズムに基づき、擬似乱数ビットシーケンスを生成するため、１以上の乱数ビットを入力する装置）に関する。より詳細には、本発明は、バイアスのない乱数ビットシーケンスの生成において、１以上の物理的乱数生成器と１以上の擬似乱数生成器の利用に関する。
［背景及び発明の概要］
当該技術分野において知られる物理的乱数生成器は、非決定的な方法により当該装置の１以上の構成要素を動作させることにより、１以上の乱数ビットを生成する。概念的には、これら構成要素の非決定的動作は、乱数ビットのバイアスのない乱数生成を可能にする。実際的には、構成要素の非決定的動作は、典型的には、構成要素の動作に関する様々な許容度により、乱数ビットのバイアスのある乱数生成を生じる。当該技術分野において知られる擬似乱数生成器が、乱数ビットのバイアスのある乱数生成を許容可能な程度まで修正するのに利用される。

本発明はさらに、エントロピー推定器及びデシメータを利用して、真の乱数ビットシーケンスのランダム性をさらに向上させる。本発明の様々な特徴は、新規かつ非自明なものであり、様々な効果を与える。ここでカバーされる本発明の本質は添付されるクレームを参照して決定可能であるが、ここで開示される実施例に特徴的な特徴が以下で簡単に説明される。

本発明は、物理的乱数生成器、擬似乱数生成器、エントロピー推定器及びデシメータを有する乱数生成システムである。物理的乱数生成器は、１以上の真の乱数ビットシーケンスを生成するよう動作する。擬似乱数生成器は、１以上の擬似乱数ビットシーケンスを生成するよう動作する。エントロピー推定器は、真の乱数ビットシーケンスのランダム性の表示として、１以上の推定信号を生成するよう動作する。一形態では、デシメータは、１以上の推定信号に従って、１以上の真の乱数ビットシーケンスと１以上の擬似乱数ビットシーケンスを合成したもののデシメーションを表す１以上の出力数ビットシーケンスを生成するよう動作する。第２の形態では、擬似乱数ビットシーケンスは、真の乱数ビットシーケンスの関数として生成され、出力数ビットシーケンスは、推定信号に従う擬似乱数ビットシーケンスのデシメーションの一表示である。

本発明の上記形態及び他の形態、特徴並びに効果は、図面とともに参照されることにより、ここでの好適な実施例の以下の詳細な説明からさらに明らかとなるであろう。詳細な説明及び図面は、本発明を限定するものでなく、単に例示するためのものであり、本発明の範囲は添付されたクレームとその均等物により画定される。
［本発明の詳細な説明］
図１は、物理的乱数生成器２０（以降、ＰＨＮＧ２０）、擬似乱数生成器３０（以降、ＰＳＮＧ３０）、エントロピー推定器４０及びデシメータ（ｄｅｃｉｍａｔｏｒ）５０を有する乱数生成システム１０（以降、システム１０）を示す。ＰＨＮＧ２０は、エントロピー推定器４０と通信し、１以上の真の乱数ビットシーケンスＴＲＮＢ_１〜ＴＲＮＢ_Ｘをエントロピー推定器４０に提供する。ＰＨＮＧ２０はまた、デシメータ５０と通信し、真の乱数ビットシーケンスＴＲＮＢ_１〜ＴＲＮＢ_Ｘをデシメータ５０に提供する。エントロピー推定器４０は、デシメータ５０と通信し、１以上の推定信号ＥＳ_１〜ＥＳ_Ｙをデシメータ５０に提供する。ＰＳＮＧ３０はデシメータ５０と通信し、１以上の擬似乱数ビットシーケンスＰＲＮＢ_１〜ＰＲＮＢ_Ｚをデシメータ５０に提供する。ＰＳＮＧ３０は、図示されるようにＰＨＮＧ２０と通信し、これにより、１以上の擬似乱数ビットシーケンスＰＲＮＢ_１〜ＰＲＮＢ_Ｚは１以上のＴＲＮＢ_１〜ＴＲＮＢ_Ｘの関数として生成される。推定信号ＥＳ_１〜ＥＳ_Ｙに従って、デシメータ５０は、真の乱数ビットシーケンスＴＲＮＢ_１〜ＴＲＮＢ_Ｘと擬似乱数ビットシーケンスＰＲＮＢ_１〜ＰＲＮＢ_Ｚを合成したもののデシメーション（ｄｅｃｉｍａｔｉｏｎ）、あるいは擬似乱数ビットシーケンスＰＲＮＢ_１〜ＰＲＮＢ_Ｚのデシメーションを表す１以上の出力数ビットシーケンスＯＮＢ_１〜ＯＮＢ_Ａを生成する。

ＰＨＮＧ２０、ＰＳＮＧ３０、エントロピー推定器４０及びデシメータ５０の構成数に制限はない。さらに、ＰＨＮＧ２０、ＰＳＮＧ３０、エントロピー推定器４０及びデシメータ５０の間の上記通信は、様々な方法（例えば、電気的、光学的、音響的及び/または磁気的など）により実現することが可能である。従って、システム１０の実施例は、本質的に限りなく存在する。図２〜４は、システム１０の実施例を示す。

図２は、システム１０（図１）の一実施例としての乱数生成システム１１（以降、システム１１）を示す。システム１１は、真の乱数ビットシーケンスＴＲＮＢ_１（Ｘ＝１）を生成する物理的乱数生成器２１（以降、ＰＨＮＧ２１）と、擬似乱数ビットシーケンスＰＲＮＢ_１（Ｚ＝１）を生成する擬似乱数生成器２４（以降、ＰＳＮＧ３１）を有する。ＰＨＮＧ２１とＰＳＮＧ３１は、ソフトウェア、ハードウェア、あるいはソフトウェアとハードウェアの組み合わせにより実現されてもよい。ＰＨＮＧ２１の一実施例では、ＰＨＮＧ２１は、その内容のすべてが参照することによりここに含まれ、譲受人により共有される米国特許出願「Ｌａｔｃｈｉｎｇ Ｅｌｅｃｔｒｏｎｉｃ Ｃｉｒｃｕｉｔ Ｆｏｒ Ｒａｎｄｏｍ Ｎｕｍｂｅｒ Ｇｅｎｅｒａｔｉｏｎ」に従って構成される。ＰＨＮＧ２１の第２実施例では、ＰＨＮＧ２１は、その内容のすべてが参照することによりここに含まれ、譲受人により共有される米国特許出願「Ｓｗｉｔｃｈｉｎｇ Ｅｌｅｃｔｒｏｎｉｃ Ｃｉｒｃｕｉｔ Ｆｏｒ Ｒａｎｄｏｍ Ｎｕｍｂｅｒ Ｇｅｎｅｒａｔｉｏｎ」に従って構成される。ＰＳＮＧ２４の一実施例では、ＰＳＮＧ２４は、その内容のすべてが参照することによりここに含まれ、譲受人により共有される米国特許出願「Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ Ｆｏｒ Ｉｍｐｒｏｖｉｎｇ Ａ Ｒａｎｄｏｍｎｅｓｓ Ｏｆ Ａ Ｐｈｙｓｉｃａｌ Ｒａｎｄｏｍ Ｎｕｍｂｅｒ Ｇｅｎｅｒａｔｏｒ」に従って構成される。本実施例では、真の乱数ビットシーケンスＴＲＮＢ_１は、ＰＨＮＧ２１によりＰＳＮＧ３１と通信可能とされ、これにより、擬似乱数ビットシーケンスＰＲＮＢ_１は、真の乱数ビットシーケンスＴＲＮＢ_１の関数となる。

システム１１はさらに、推定信号ＥＳ_１（Ｙ＝１）を生成するエントロピー推定器４１を真の乱数ビットシーケンスＴＲＮＢ_１の関数として有する。エントロピー推定器４１は、ソフトウェア、ハードウェア、あるいはソフトウェアとハードウェアの組み合わせにより実現可能である。一実施例では、エントロピー推定器４１は、当業者により想像されるように、真の乱数ビットシーケンスＴＲＮＢ_１の生成において、最大となるランダム性誤差を測定する従来技術による方法を利用する。推定信号ＥＳ_１の精度は、測定結果の移動平均あるいは指数平均により向上させることができる。セキュリティに高い優先度が与えられるとき、エントロピー推定器４１はさらに、１以上の従来技術によるランダム性テストアルゴリズム及び/または１以上の従来技術による攻撃検出器を利用することができる。

システム１１はさらに、真の乱数ビットシーケンスＴＲＮＢ_１と擬似乱数ビットシーケンスＰＲＮＢ_１を受け取るＸＯＲゲート５３の形式による論理コンポーネントを有するデシメータ５１を有する。あるいは、１以上の論理回路から構成される他の論理コンポーネントが、ＸＯＲゲート５３の代わりに利用可能である。デシメータ５１はさらに、カウンタ５４を有する。ＸＯＲゲートの出力は、カウンタ５４のデータ入力ＤＩと通信され、推定信号ＥＳ_１はカウンタ５４の選択入力ＳＩと通信される。推定信号ＥＳ_１に従って、カウンタ５４は、真の乱数ビットシーケンスＴＲＮＢ_１と擬似乱数ビットシーケンスＰＲＮＢ_１を合成したもののデシメーションの表示として、出力数ビットシーケンスＯＮＢ_１（Ａ＝１）を生成する。

好ましくは、ＰＳＮＧ２１、ＰＨＮＧ３１、エントロピー推定器４１及びカウンタ５４は、図２に示されるように、クロック信号ＣＳにより同期的に動作する。あるいは、ＰＳＮＧ２１、ＰＨＮＧ３１、エントロピー推定器４１及びカウンタ５４の１以上は、異なる方法により同期的及び/または非同期的に動作することも可能である。

図３は、システム１０（図１）の一実施例として乱数生成システム１２（以降、システム１２）を示す。システム１２は、図２に関して前述されたようなＰＳＮＧ２１、ＰＨＮＧ３１及びエントロピー推定器４１を有する。真の乱数ビットシーケンスＴＲＮＢ_１と擬似乱数ビットシーケンスＰＲＮＢ_１の合成処理を向上させるため、システム１２はさらに、ＸＯＲゲート５３、カウンタ５４及びＤタイプフリップフロップ５５の形式による双安定（ｂｉ−ｓｔａｂｌｅ）ラッチを有するデシメータ５２を有する。フリップフロップ５５は、真の乱数ビットシーケンスＴＲＮＢ_１を受け取るクロック入力と、ラッチ処理された乱数ビットＬＲＮＢをフリップフロップ５５のデータ入力ＤとＸＯＲゲート５３の入力に与える反転出力Ｑを有する。あるいは、他のタイプの双安定ラッチが、フリップフロップ５５の代わりに利用されてもよい。

図４は、システム１０（図１）の一実施例として乱数生成システム１３（以降、システム１３）を示す。システム１３は、図２に関して前述されたようなＰＳＮＧ２１、エントロピー推定器４１及びカウンタ５４を有する。システム１３に対して、ＰＨＮＧ３２は、真の乱数ビットシーケンスＴＲＮＢ_１の関数として、擬似乱数ビットシーケンスＰＲＮＢ_１を生成し、当該、擬似乱数ビットシーケンスＰＲＮＢ_１をカウンタ５４のデータ入力ＤＩと通信する。これに応答して、カウンタ５４は、推定信号ＥＳ_１に従って、擬似乱数ビットシーケンスＰＲＮＢ_１のデシメーションの表示として出力数ビットシーケンスＯＮＢ_１（Ａ＝１）を生成する。

ここで開示された本発明の実施例は好適なものと現在みなされるが、本発明の趣旨及び範囲から逸脱することなく様々な変更及び改良が可能である。本発明の範囲は添付されたクレームに示され、均等物の意味及び範囲内のあらゆる変更がここに含まれるものとされる。

図１は、本発明による乱数生成システムの基本的実施例のブロック図を示す。 図２は、本発明による図１の第１実施例による乱数生成システムのブロック図を示す。 図３は、本発明による図１の第２実施例による乱数生成システムのブロック図を示す。 図２は、本発明による図１の第３実施例による乱数生成システムのブロック図を示す。

Claims (6)

1. １以上の真の乱数ビットシーケンスを生成するよう動作可能な物理的乱数生成器と、
   １以上の擬似乱数ビットシーケンスを生成するよう動作可能な擬似乱数生成器と、
   前記１以上の真の乱数ビットシーケンスのランダム性を示す１以上の推定信号を生成するよう動作可能なエントロピー推定器と、
   前記１以上の推定信号に従って、前記１以上の真の乱数ビットシーケンスと前記１以上の擬似乱数ビットシーケンスを合成したもののデシメーションを表す１以上の出力数ビットシーケンスを生成するよう動作可能なデシメータと、
   を有することを特徴とする乱数生成システム。
2. 請求項１記載の乱数生成システムであって、
   前記擬似乱数生成器は、前記真の乱数ビットシーケンスの関数として前記１以上の擬似乱数ビットシーケンスを生成することを特徴とするシステム。
3. １以上の真の乱数ビットシーケンスを生成するよう動作可能な物理的乱数生成器と、
   １以上の擬似乱数ビットシーケンスを生成するよう動作可能な擬似乱数生成器と、
   前記１以上の真の乱数ビットシーケンスのランダム性を示す１以上の推定信号を生成するよう動作可能なエントロピー推定器と、
   前記１以上の推定信号に従って、前記１以上の擬似乱数ビットシーケンスのデシメーションの表示として、１以上の出力数ビットシーケンスを生成するよう動作可能なデシメータと、
   を有することを特徴とする乱数生成システム。
4. 請求項３記載の乱数生成システムであって、
   前記擬似乱数生成器は、前記真の乱数ビットシーケンスの関数として前記１以上の擬似乱数ビットシーケンスを生成することを特徴とするシステム。
5. 真の乱数ビットシーケンスを生成するよう動作可能な物理的乱数生成器と、
   擬似乱数ビットシーケンスを生成するよう動作可能な擬似乱数生成器と、
   前記真の乱数ビットシーケンスのランダム性を示す推定信号を生成するよう動作可能なエントロピー推定器と、
   前記推定信号に従って、前記真の乱数ビットシーケンスと前記擬似乱数ビットシーケンスを合成したもののデシメーションの表示として、出力数ビットシーケンスを生成するよう動作可能なデシメータと、
   を有することを特徴とする乱数生成システム。
6. 請求項５記載の乱数生成システムであって、
   前記デシメータは、前記真の乱数ビットシーケンス及び前記擬似乱数ビットシーケンスを入力するよう動作可能な論理コンポーネントを有することを特徴とするシステム。

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