JP2005503690A - Even-order nonlinearity correction feedback for Gilbert-type mixers - Google Patents
Even-order nonlinearity correction feedback for Gilbert-type mixers Download PDFInfo
- Publication number
- JP2005503690A JP2005503690A JP2002574289A JP2002574289A JP2005503690A JP 2005503690 A JP2005503690 A JP 2005503690A JP 2002574289 A JP2002574289 A JP 2002574289A JP 2002574289 A JP2002574289 A JP 2002574289A JP 2005503690 A JP2005503690 A JP 2005503690A
- Authority
- JP
- Japan
- Prior art keywords
- bias voltage
- transistor
- transistors
- current
- delta
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/14—Balanced arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/14—Balanced arrangements
- H03D7/1425—Balanced arrangements with transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/14—Balanced arrangements
- H03D7/1425—Balanced arrangements with transistors
- H03D7/145—Balanced arrangements with transistors using a combination of bipolar transistors and field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/14—Balanced arrangements
- H03D7/1425—Balanced arrangements with transistors
- H03D7/1458—Double balanced arrangements, i.e. where both input signals are differential
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
- H03D2200/0041—Functional aspects of demodulators
- H03D2200/0043—Bias and operating point
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
- H03D2200/0041—Functional aspects of demodulators
- H03D2200/0047—Offset of DC voltage or frequency
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
- H03D2200/0041—Functional aspects of demodulators
- H03D2200/0088—Reduction of intermodulation, nonlinearities, adjacent channel interference; intercept points of harmonics or intermodulation products
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/06—Receivers
- H04B1/16—Circuits
- H04B1/26—Circuits for superheterodyne receivers
- H04B1/28—Circuits for superheterodyne receivers the receiver comprising at least one semiconductor device having three or more electrodes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Indication And Recording Devices For Special Purposes And Tariff Metering Devices (AREA)
- Measuring Instrument Details And Bridges, And Automatic Balancing Devices (AREA)
Abstract
Description
【技術分野】
【0001】
(1.技術分野)
本発明は、概して無線周波数(RF)ミキサに関し、特に二重平衡ミキサに関する。
【背景技術】
【0002】
(2.関連技術)
アナログ回路の偶数次(even−order)非線形性は、望ましくない偶数次ひずみを生じ、これにより信号依存直流(DC)オフセットを生じる。二重平衡ミキサ機能トランジスタ(ギルバートセルミキサ等)が差動的であるため、偶数次高調波が回路不整合の望ましくない影響として現れる。この回路不整合は、所望されたDC信号をマスクし得る偶数次ひずみおよび顕著な信号依存DCオフセットを生じるコアトランジスタのオンおよびオフサイクルのシフトにおいて見られる。所定の種類のトランジスタ不整合(面積不整合等)は、信号依存DCオフセットを生じる。RF信号からベースバンド信号までの直接変換を実行する二重平衡ミキサは、所望された出力信号を崩壊させる偶数次ひずみによって生成されたDCオフセットの影響を受ける。さらに、DCオフセットは、周波数に依存せず、ブロッキング信号が存在し、所望された信号を効果的にマスクし得るセルラー電話用途(GSMセルラー電話用途)においてさらなる問題を生成する。
【0003】
DC信号への変換中にDC情報の低下または損失は、RF信号をベースバンド信号に変換する中間ステップが使用される場合に(通常、ステージ間の信号のAC結合のために)問題にならない。しかし、RF信号からベースバンド信号への1ステップ変換では、偶数次ひずみに起因するDCオフセットは、容易に解決されない問題である。その信号に悪影響を与えるDCオフセット問題を避けるように試みる場合、面積不整合の結果として偶数次ひずみによって生成されたDCオフセットの大きさを低減するために使用された一般的に2つのアプローチがある。信号依存DCオフセットを抑制する第1のアプローチは、面積不整合を低減するためにコアトランジスタのサイズを増加させる。第2のアプローチは、トランジスタのスイッチング速度を増大させるようにローカル発振器(LO)ドライバ内で大量の電流を利用する。スイッチング速度を増加させることによって、トランジスタは、トランジスタの面積不整合が出力信号に悪影響を与える影響されやすい領域(対のトランジスタの両方がオン)において少ない時間を費やす。
【0004】
トランジスタのサイズの増加は、スイッチング速度の任意の正の影響なしで駆動電流の増加を必要とする。駆動電流が増加する場合、バッテリ時間の望ましくない低減が生じる。バッテリ時間またはその寿命の低減は、ポータブル/モバイル通信製品において望ましくない。スイッチング速度を増加させる第2のアプローチは、ミキサコアトランジスタを制御するのに必要なLOドライバの電流を増大させ、より低い駆動インピーダンスを生じる。より高いバイアス電流はまた、ポータブル/モバイル通信製品のバッテリ寿命に悪影響を与える。従って、偶数次ひずみを抑制するためのいずれかのアプローチは、バッテリ時間に影響を与える大量の電流量を要する。従って、トランジスタ面積またはバイアス電流を増加させる必要なしで、偶数次ひずみを低減させることによってDC信号の損失または低下を避けながら、当該技術に必要なものは、RF信号をベースバンド信号に直接変換し得る異なるタイプのミキサである。
【発明の開示】
【課題を解決するための手段】
【0005】
(要旨)
広く概念化すれば、本発明は、ミキサコアトランジスタ間の面積不整合を補償するために、二重平衡ミキサ(例えばギルバートセルミキサ)のトランジスタ対のコアトランジスタの内の1つへのバイアス電圧調整である。任意のバイポーラ接合トランジスタ(BJT)間の面積不整合の比は、ミキサコアトランジスタのベース−エミッタ電圧に直接関係付けられる。従って、面積不整合は、ミキサコアにおけるトランジスタの1つのトランジスタバイアス電圧を調整することによって補償される。二重平衡ミキサコアの全ての4つのトランジスタ間で整合させることは、典型的には要求されないが、ミキサコアを構成するトランジスタの2つの対間の整合が所定の環境で必要とされることが示され得る。
【0006】
本発明の他のシステム、方法、特徴および利点は、以下の図面および詳細な説明の理解によって当業者に明確であるか、または明確になる。本説明内に含まれたこのようなさらなるシステム、方法、特徴、および利点の全てが本発明の範囲内に含まれ、添付の特許請求の範囲によって保護されることが意図される。
【0007】
図面内の構成要素は、必ずしも縮尺通りである必要はなく、そのかわり、本発明の原理を示す際に強調がなされる。図面では、同様の参照符号は異なる図面にわたって対応する部分を示す。
【発明を実施するための最良の形態】
【0008】
(好適な実施形態の詳細な説明)
図1では、ギルバートセルミキサ100における偶数次非線形補正電圧フィードバックループの図が示される。このギルバートセルミキサ100は、正のRF入力端子104および負のRF入力端子106を有するRF入力102を有する。この正のRF入力端子104は、BJT108のベースに接続される。このBJT108のエミッタは、抵抗器110に接続され、BJT108のコレクタは、抵抗器110に接続され、そしてBJT108のコレクタは、BJT112およびBJT114のコレクタに接続される。抵抗器110は電流源116および別の抵抗器118に接続される。他の抵抗器118は、BJT120のエミッタに接続される。BJT120のベースは、負のRF入力端子106に接続され、BJT120のコレクタは、BJT122およびBJT124のエミッタに接続される。
【0009】
第2の信号がローカル発振器(LO)125によって供給され、LOの正の端子接続126およびLOの負の端子接続128に接続される。LOの正の端子接続126は、キャパシタ130および別のキャパシタ132に接続される。このキャパシタ130は抵抗器134、電流源136、およびBJT112のベースに接続される。この他方のキャパシタ132は、別の抵抗器138、別の電流源140、およびBJT124のベースに接続される。LOの負の端子接続128は、2つのキャパシタ(142および144)に接続される。キャパシタ142は、抵抗器146、電界効果型トランジスタ(FET)148のドレイン、およびBJT114のベースに接続される。キャパシタ144は、抵抗器150、電流源152、およびBJT122のベースに接続される。
【0010】
出力153は、正の出力端子154および負の出力端子156上にある。負荷157に接続される出力153が示される。正の出力端子154は、負荷抵抗器158に接続される。正の出力端子154は、演算増幅器162の負の端子、BJT114のコレクタ、およびBJT124のコレクタに接続される。負の出力端子156は、別の負荷抵抗器160に接続される。負の出力端子156は、演算増幅器162の正の端子、BJT122のコレクタ、およびBJT112のコレクタに接続される。演算増幅器162の出力は、FET148のゲートに接続され、FET148のソースは電流源152の電圧入力に接続される。
【0011】
ギルバートセルミキサ100は、理想的には同一である4つのコアトランジスタ112、114、122、および124を有する。しかし、各トランジスタ間の変動が避けられない。このRF入力102は、トランジスタ108および120において受信される一方で、他の4つのトランジスタ112、114、122および124(コアトランジスタ)は、LOの正の端末接続126およびLOの負の端末接続128において、LO125からの入力を受信する。このRF入力102が0振幅である場合、電流源116に対する電流の半分がBJT108のエミッタに流れ、半分がBJT120のエミッタに流れる。従って、RF入力102の入力電圧(正のRF端子104および負のRF端子106)がBJT108と120との間で前後にフリップフロップ処理するように電流を不均衡化する。さらに、BJT108および120におけるコレクタ電流は、等しい振幅を有するが反対位相を有する。
【0012】
RF入力102において受信されたRF信号およびLO125からの信号のミキシングは、コアトランジスタ112、114、122、および124において発生する。正のLO端子接続126におけるLO125からの信号は、BJT112および124のベースを駆動させるが、負のLO端子接続128は、BJT114および122のベースを駆動させる。スイッチング用語においてBJT112、114、122、および124を考慮すると、BJT112および124は、BJT114および122が開く場合、BJT112および124が閉じる。次いで、BJT112および124が開く場合、BJT114および122が閉じる。このスイッチングは、LO125から受信された信号によって決定された速度において前後にフリップフロップ処理させる。
【0013】
BJT112、114、122、および124は、理想的ではなく、それらの間に面積不整合が存在し、それによりBJT112、114、122、および124のタイミングがシフトされる。しかし、BJT112および114の面積比がBJT122と124との間の比に等しい場合、そのタイミングが補正され、偶数次ひずみが抑制される。BJT108と120との間の面積不整合は、直接変換の実施形態において問題ではない。むしろ、BJT対112、114、および122、124それぞれにおける面積不整合を調整するのではなく、BJT対間の面積不整合の比がトランジスタの内の1つにおけるバイアス電圧の変化によって補償される。
【0014】
BJTのコレクタ電流は、以下の式によって概算される。
【0015】
【数1】
ここで、Ic=コレクタ電流、A=トランジスタ面積、J=電流密度(Amps/面積)、Vbe=ベースおよびエミッタ間の電圧、Vt=閾値電圧である。2つの非等価なBJTのコレクタ電流が等しい場合、面積不整合は、以下のバイアス電圧における等価な不整合に対応することが示される。
ΔVbe=Vtln[Δ(A)]
ここで、Vbe=コレクタ電流、A=トランジスタ面積、Vbe=ベースおよびエミッタ間の電圧、Vt=閾値電圧である。従って、BJT面積不整合(コアBJTトランジスタ112、114、122、および124の不整合)は、BJT112、114、122、および124の内の1つの入力においてさらなる電源としてモデル化され得る。
【0016】
面積不整合とバイアス電圧不整合との間の等価性は、演算増幅器162によって作製された補正またはフィードバックループとして図1に示される。このフィードバックまたは補正ループは、連続的な時間フィードバックループとは対照的に、トラックアンドホールドループである。まず、このフィードバックまたは補正ループは、そのエラーを「トラッキング」するか、またはエラーを補正し、次いで図1に示されるようにデジタル値またはアナログデータとしてそのデータを格納する。演算増幅器は、ギルバートセルミキサ100の出力電圧の差を検出し、初期化に従って、BJT114のバイアス電圧を調整する。演算増幅器162の出力は、FET148を活性化し、BJT114のベースにおいて受信された電圧を調整することにより、面積不整合を補償し、DCオフセットを実質的に低減するために、コアBJTトランジスタの内の1つのバイアス電圧を調整する。この補正ループは、コアトランジスタのサイズが低減されることを可能にする一方で低駆動電流を要する。従って、ミキサ性能を維持または増大させつつ、バイアス電流の低減の望ましい影響が達成される。駆動電流の低減もまた、モバイルデバイスのバッテリ寿命を延ばす場合に支援する。
【0017】
信号独立DCオフセットのいくつかのシミュレーションが導かれる。過渡的DCオフセットは、0秒でミキサコア内のトランジスタの1つの入力において導入され、補正ループは、500ナノ秒で活性化される。シミュレーションの結果は、表1に示される。
【0018】
【表1】
表1に示されたように、この面積不整合または入力DCオフセットは、ミキサ内のフィードバックループの利点を増大させる。
【0019】
シミュレーションもまた、信号依存DCオフセットを有するフィードバックループを有するミキサ回路上で実行され、その結果が表2に示される。第1の結果は、3つの回路(1.フィードバックループもトランジスタ不整合も有さない回路、2.ループを有さないがトランジスタ不整合を有する回路、および3.トランジスタ不整合およびそこで補正ループを有する回路)のシミュレーションによって得られる。0.66mVのDCオフセットは、ミキサコア内の1つのトランジスタの入力において導入される。過渡的なシミュレーションは、1マイクロ秒間、高精度な設定において実行され、4096のサンプルの離散フーリエ変換を行うことによって実行された。第2の結果は、同じ3つの回路から得られるが、ミキサコア内のトランジスタの内の1つの入力において導入された1.33mVのオフセットを有する。
【0020】
【表2】
表2に示されたように、面積不整合は、依存DCオフセットを有する信号との面積不整合を補正する。その補正は、独立DCオフセットの補正ほど大きくない依存DCオフセットの補正であるが、フィードバックループを有する利点は表1および表2の両方に示されることに留意すること。
【0021】
図2では、ギルバートセルミキサ100における偶数次非線形補正電流フィードバックループの図が示される。このギルバートセルミキサ100は、正のRF入力端子104および負のRF入力端子106を有するRF入力102を有する。この正のRF入力端子104は、BJT108のベースに接続される。BJT108のエミッタは、抵抗器110に接続され、BJT108のコレクタは、BJT112およびBJT114のコレクタに接続される。抵抗器110は、電流源116および別の抵抗器118に接続される。他の抵抗器118は、BJT120のエミッタに接続される。BJT120のベースは、負のRF入力端子106に接続され、BJT120のコレクタは、BJT122およびBJT124のエミッタに接続される。
【0022】
LO125によって供給された第2の信号は、LOの正の端子接続126およびLOの負の端子接続128に接続される。このLO正の端子接続126は、キャパシタ130および別のキャパシタ132に接続される。このキャパシタ130は、抵抗器134、電流源136、およびBJT112のベースに接続される。他のキャパシタ132は、別の抵抗器138、別の電流源140、およびBJT112のベースに接続される。LOの負の端子接続128は、2つのキャパシタ142および144に接続される。キャパシタ142は、抵抗器146、FET148のドレイン、およびBJT114のベースに接続される。キャパシタ144は、別の抵抗器150、電流源152、およびBJT122のベースに接続される。
【0023】
出力202は、正の出力端子204および負の出力端子206上にある。この正の出力端子204は、BJT208のコレクタ、FET210のドレイン、および演算増幅器162の正の入力に接続される。負の出力端子206は、BJT212のコレクタ、演算増幅器162の負の入力、およびFET214のソースに接続される。BJT208のエミッタが抵抗器216に接続される。抵抗器216はさらに接地接続される。BJT208のベースがBJT212のベースおよび電源218に接続される。BJT212のエミッタが抵抗器220に接続される。抵抗器220はさらに接地される。FET210および214のゲートは、別の電源222に接続される。電源224の出力は、FET214のソース、BJT122のコレクタ、およびBJT112のコレクタに接続される。さらに、電流源226は、FET210のソース、BJT114のコレクタ、およびBJT124のコレクタに接続される。演算増幅器162の出力は、FET148のゲートに接続される。正確な抵抗値および電源値は、インプリメンテーションおよび所望されたミキサ特徴によって変化するが、このようなミキサの当業者は、抵抗器および電源の値を適切に選択することが可能である。
【0024】
RF入力102は、別の入力(LO125からの入力)と混合される。コアトランジスタの対112および114、ならびに122および124は、2つの入力を混合して出力202を生じる。面積不整合とバイアス電圧不整合との間の等価性は、演算増幅器162によって作成された補正ループまたはフィードバックループとして図2に示される。このフィードバックまたは補正ループは、連続時間フィードバックループとは対照的にトラックアンドホールドループである。ミキサコアトランジスタ間の面積不整合の補償は、図1と同様であるが、増幅および/またはフィルタリングの一部が調整前に行われる。これは、ミキサコアトランジスタ間の面積不整合を調整するデルタ電圧または電流値の決定が回路内の異なる場所で発生し得ることを示す。この2つの電圧は、演算増幅器162によって比較され、デルタ電圧値は、コアトランジスタの対112および114と122および124との間の面積不整合の比を表す。次いでデルタ電圧値は面積不整合を補償するようにFET148のゲートにおいて使用される。面積不整合比を補償する電圧を使用することが成功する。なぜなら、これは、上述の式に示されたように、コアトランジスタ間のトランジスタ面積の比との間の関係があるためである。
【0025】
電流源224および226は、ギルバートセルミキサ100内部に配置されるように示されるが、代替の実施形態では、電流源224および226は、ギルバートセルミキサの外部に配置され得る。さらに、FETトランジスタ210および214は、代替の実施形態におけるギルバートセルミキサの外部に配置され得る。ギルバートセルミキサ100は、単一のデバイスとして示されるが、単一の半導体チップ、別個の素子としてフリップチップ技術を用いて接続された集積チップ、または上述の製造アプローチの任意の組み合わせとして実装されてもよい。
【0026】
図3では、ギルバートセルミキサ100における偶数次非線形補正フィードバックの例示的なプロセスを示すフローチャートが示される。パワーまたは電圧がギルバートセルミキサ100に印加される場合、プロセスが開始する(300)。パワーまたは電圧がギルバートセルミキサ100に印加されると、コアトランジスタの面積不整合を補償するために電流バイアスを初期化する決定がなされる(302)。この初期化は、ギルバートセルミキサ100に印加されたパワーまたは電圧に応じて発生する。代替の実施形態では、この初期化は、所定の間隔で、またはタイマーまたは出力信号内のDC情報の損失などの所定のイベントに応じて発生し得る。回路がパワー付与されるために初期化が要求される場合(302)、電圧が正の出力端子154および負の出力端子156において存在する。正の出力端子における電圧(第1のバイアス電圧)が検知(304)または測定される。負の出力端子における電圧(第2のバイアス電圧)が検知(306)または測定される。この検知(304、306)は、所定の順序で発生するとして図3に示されるが、実際の実施では、この検知は、好適には同時に発生する。検知は演算増幅器162の利用によって達成され、デルタバイアス電圧を生じる(308)。測定はあまり望ましいアプローチではない。なぜなら、さらなる回路が2つの電圧を測定するために必要とされ、次いで2つの電圧を比較するためである。
【0027】
出力信号のDCオフセットは、第1のトランジスタの対のトランジスタBJT114上のバイアス電圧をデルタバイアス電圧によって調整することによって補正される(310)。このデルタバイアス電圧は、キャパシタにわたる電圧としてアナログフォームまたはデジタルに格納され得る。次いで回路は、ギルバートセルミキサ100のコアトランジスタの面積不整合の比を補償するように、デルタバイアス電圧(312)を用いて動作する。一旦パワーがギルバートセルミキサ100から除去される場合、プロセスが終了する(314)。代替の実施形態では、出力電圧ではなく、出力電流をモニタリングすることは、DCオフセットの調整のためのプロセスを達成する。本発明の種々の実施形態が説明されてきたが、より多くの実施形態およびインプリメンテーションが可能であり、それらが本発明の範囲内の入ることが当業者に明らかである。
【図面の簡単な説明】
【0028】
【図1】図1は、ギルバートセルミキサにおける偶数次非線形補正電圧フィードバックループの図である。
【図2】図2は、図1のギルバートセルミキサにおける偶数次非線形補正電流フィードバックループの図である。
【図3】図3は、ギルバートセルミキサにおける偶数次非線形補正フィードバックループの例示的なプロセスを示すフローチャートである。【Technical field】
[0001]
(1. Technical field)
The present invention relates generally to radio frequency (RF) mixers, and more particularly to double balanced mixers.
[Background]
[0002]
(2. Related technology)
Even-order non-linearity of analog circuits results in undesirable even-order distortion, which in turn results in a signal dependent direct current (DC) offset. Since double balanced mixer function transistors (such as Gilbert cell mixers) are differential, even harmonics appear as an undesirable effect of circuit mismatch. This circuit mismatch is seen in the on and off cycle shifts of the core transistor resulting in even order distortion and significant signal dependent DC offset that can mask the desired DC signal. Certain types of transistor mismatch (such as area mismatch) result in a signal dependent DC offset. A double balanced mixer that performs a direct conversion from an RF signal to a baseband signal is subject to a DC offset generated by even order distortion that corrupts the desired output signal. Furthermore, DC offset is frequency independent and creates additional problems in cellular telephone applications (GSM cellular telephone applications) where blocking signals are present and can effectively mask the desired signal.
[0003]
The degradation or loss of DC information during conversion to a DC signal is not a problem when an intermediate step that converts the RF signal to a baseband signal is used (usually due to AC coupling of the signal between the stages). However, in the one-step conversion from the RF signal to the baseband signal, the DC offset due to even-order distortion is a problem that cannot be easily solved. There are generally two approaches used to reduce the magnitude of the DC offset produced by even-order distortion as a result of area mismatch when attempting to avoid DC offset problems that adversely affect the signal . The first approach to suppressing signal dependent DC offset increases the size of the core transistor to reduce area mismatch. The second approach utilizes a large amount of current in the local oscillator (LO) driver to increase the switching speed of the transistor. By increasing the switching speed, the transistor spends less time in sensitive regions where both transistor area mismatches adversely affect the output signal (both paired transistors are on).
[0004]
Increasing the size of the transistor requires an increase in drive current without any positive effect on switching speed. If the drive current increases, an undesirable reduction in battery time occurs. Reduction of battery time or its lifetime is undesirable in portable / mobile communications products. A second approach to increase switching speed increases the LO driver current required to control the mixer core transistor, resulting in a lower drive impedance. Higher bias currents also adversely affect the battery life of portable / mobile communications products. Thus, either approach to suppress even order distortion requires a large amount of current that affects battery time. Therefore, what is needed in the art is to directly convert the RF signal to a baseband signal while avoiding loss or degradation of the DC signal by reducing even order distortion without the need to increase transistor area or bias current. Different types of mixers to get.
DISCLOSURE OF THE INVENTION
[Means for Solving the Problems]
[0005]
(Summary)
Broadly conceptualized, the present invention is a bias voltage adjustment to one of the core transistors of a transistor pair of a double balanced mixer (eg, Gilbert cell mixer) to compensate for the area mismatch between the mixer core transistors. is there. The area mismatch ratio between any bipolar junction transistor (BJT) is directly related to the base-emitter voltage of the mixer core transistor. Thus, area mismatch is compensated by adjusting the transistor bias voltage of one of the transistors in the mixer core. While matching between all four transistors of a double balanced mixer core is typically not required, it has been shown that matching between the two pairs of transistors that make up the mixer core is required in a given environment. obtain.
[0006]
Other systems, methods, features and advantages of the present invention will be or will be apparent to those skilled in the art upon an understanding of the following drawings and detailed description. All such additional systems, methods, features, and advantages included within this description are intended to be included within the scope of the present invention and protected by the accompanying claims.
[0007]
The components in the drawings are not necessarily to scale, emphasis instead being placed upon illustrating the principles of the invention. In the drawings, like reference numerals designate corresponding parts throughout the different views.
BEST MODE FOR CARRYING OUT THE INVENTION
[0008]
(Detailed description of preferred embodiments)
In FIG. 1, a diagram of an even order nonlinear correction voltage feedback loop in a Gilbert
[0009]
A second signal is provided by a local oscillator (LO) 125 and is connected to LO positive
[0010]
Output 153 is on
[0011]
The
[0012]
Mixing of the RF signal received at the
[0013]
The
[0014]
The collector current of BJT is approximated by the following equation:
[0015]
[Expression 1]
Where I c = collector current, A = transistor area, J = current density (Amps / area), V be = voltage between base and emitter, and V t = threshold voltage. If the collector currents of the two non-equivalent BJTs are equal, the area mismatch is shown to correspond to the equivalent mismatch at the following bias voltage:
ΔV be = V t ln [Δ (A)]
Here, V be = collector current, A = transistor area, V be = voltage between base and emitter, and V t = threshold voltage. Thus, the BJT area mismatch (
[0016]
The equivalence between area mismatch and bias voltage mismatch is shown in FIG. 1 as a correction or feedback loop created by
[0017]
Several simulations of signal independent DC offset are derived. A transient DC offset is introduced at one input of the transistor in the mixer core at 0 seconds and the correction loop is activated at 500 nanoseconds. The results of the simulation are shown in Table 1.
[0018]
[Table 1]
As shown in Table 1, this area mismatch or input DC offset increases the benefits of the feedback loop in the mixer.
[0019]
The simulation is also performed on a mixer circuit having a feedback loop with a signal dependent DC offset and the results are shown in Table 2. The first result is that there are three circuits (1. a circuit with no feedback loop or transistor mismatch, 2. a circuit without a loop but with transistor mismatch, and 3. a transistor mismatch and a correction loop there. Obtained by simulation of the circuit having the same. A DC offset of 0.66 mV is introduced at the input of one transistor in the mixer core. The transient simulation was performed at a high precision setting for 1 microsecond and was performed by performing a discrete Fourier transform of 4096 samples. The second result is obtained from the same three circuits, but with an offset of 1.33 mV introduced at one input of the transistors in the mixer core.
[0020]
[Table 2]
As shown in Table 2, the area mismatch corrects the area mismatch with the signal having a dependent DC offset. Note that the correction is a dependent DC offset correction that is not as great as the independent DC offset correction, but the benefits of having a feedback loop are shown in both Table 1 and Table 2.
[0021]
In FIG. 2, a diagram of an even-order nonlinear correction current feedback loop in
[0022]
The second signal provided by
[0023]
[0024]
The
[0025]
Although the
[0026]
In FIG. 3, a flowchart illustrating an exemplary process of even order nonlinear correction feedback in
[0027]
The DC offset of the output signal is corrected (310) by adjusting the bias voltage on the
[Brief description of the drawings]
[0028]
FIG. 1 is a diagram of an even-order nonlinear correction voltage feedback loop in a Gilbert cell mixer.
FIG. 2 is a diagram of an even-order nonlinear correction current feedback loop in the Gilbert cell mixer of FIG. 1;
FIG. 3 is a flowchart illustrating an exemplary process of an even order nonlinear correction feedback loop in a Gilbert cell mixer.
Claims (23)
第2のトランジスタ対の面積比、および第2の出力分枝に電気的に接続された第2のバイアス電圧を有する第2のセットのトランジスタと、
該第1のセットのトランジスタに接続された、動作可能な補正ループであって、該補正ループは、該第1の出力分枝における電流からおよび該第2の出力分枝の別の電流からデルタバイアス電圧を決定し、そして該第1の出力分枝における電流が該第2の出力分枝における他の電流と等しいように、該第1のトランジスタ対のトランジスタ上の該第1の電圧を調整する、補正ループと
を含む、信号ミキシングのための装置。A first set of transistors having an area ratio of a first transistor pair and a first bias voltage electrically connected to the first output branch;
A second set of transistors having an area ratio of the second transistor pair and a second bias voltage electrically connected to the second output branch;
An operable correction loop connected to the first set of transistors, the correction loop being delta from a current in the first output branch and from another current in the second output branch. Determine a bias voltage and adjust the first voltage on the transistors of the first transistor pair so that the current in the first output branch is equal to the other current in the second output branch A device for signal mixing, including a correction loop.
第2の対のトランジスタに電気的に接続される第2の出力分枝における別の電流を検知するステップと、
該第1の電流および該第2の電流に応答して、該第1の対のトランジスタにおけるトランジスタ上のバイアス電流を調整するステップと
を含む、信号をミキシングするための方法。Sensing a current in a first output branch electrically connected to the first pair of transistors;
Sensing another current in a second output branch electrically connected to the second pair of transistors;
Adjusting a bias current on a transistor in the first pair of transistors in response to the first current and the second current.
第2のトランジスタ面積比および第2のバイアス電圧を有する第2のセットのトランジスタと、
該第1のセットのトランジスタに接続された動作可能な補正ループであって、該補正ループは、該第1のバイアス電圧および該第2のバイアス電圧からデルタバイアス電圧を決定し、該デルタバイアス電圧によって、該第1のトランジスタの対におけるトランジスタの該第1のバイアス電圧を調整し、該デルタバイアス電圧は、式ΔVbe=Vtln[Δ(A)]を用いて、該第1のトランジスタ面積比および該第2のトランジスタ面積比の変動に関係付けられ、ここで、ΔVbeは、該第1のバイアス電圧および該第2のバイアス電圧の差であり、Vtは、該第1のトランジスタの対および該第2のトランジスタの対に印加された等価なコレクタ電流であり、Δ(A)は、該第1のトランジスタ面積比および該第2のトランジスタ面積比の差である、補正ループと、
該デルタバイアス電圧に関係する該第1のバイアス電圧を調整するトランジスタと
を含む、信号ミキシングのための装置。A first set of transistors having a first transistor area ratio and a first bias voltage;
A second set of transistors having a second transistor area ratio and a second bias voltage;
An operable correction loop connected to the first set of transistors, the correction loop determining a delta bias voltage from the first bias voltage and the second bias voltage, the delta bias voltage Adjusts the first bias voltage of the transistors in the first transistor pair, and the delta bias voltage is calculated using the equation ΔV be = V t ln [Δ (A)] Is related to the area ratio and the variation of the second transistor area ratio, where ΔV be is the difference between the first bias voltage and the second bias voltage, and V t is the first transistor An equivalent collector current applied to the transistor pair and the second transistor pair, Δ (A) is the first transistor area ratio and the second transistor area ratio. Which is the difference, and the correction loop,
A device for signal mixing comprising a transistor for adjusting the first bias voltage related to the delta bias voltage.
第2のトランジスタ面積比および第2のバイアス電圧を有する第2のセットのトランジスタと、
該第1のバイアス電圧および該第1のセットのトランジスタに接続された動作可能な該第2のバイアス電圧からデルタバイアス電圧を決定するための手段と、
該デルタバイアス電圧によって該第1のトランジスタ対におけるトランジスタにおいて該第1のバイアス電圧を調整するための手段と
を含む、信号ミキシングのための装置。A first set of transistors having a first transistor area ratio and a first bias voltage;
A second set of transistors having a second transistor area ratio and a second bias voltage;
Means for determining a delta bias voltage from the first bias voltage and the operable second bias voltage connected to the first set of transistors;
Means for adjusting the first bias voltage in a transistor in the first transistor pair by the delta bias voltage.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/811,133 US6785530B2 (en) | 2001-03-16 | 2001-03-16 | Even-order non-linearity correction feedback for Gilbert style mixers |
PCT/US2002/008486 WO2002075991A2 (en) | 2001-03-16 | 2002-03-18 | Even-order non-linearity correction feedback for gilbert style mixers |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005503690A true JP2005503690A (en) | 2005-02-03 |
JP4216605B2 JP4216605B2 (en) | 2009-01-28 |
Family
ID=25205667
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002574289A Expired - Fee Related JP4216605B2 (en) | 2001-03-16 | 2002-03-18 | Even-order nonlinearity correction feedback for Gilbert-type mixers |
Country Status (9)
Country | Link |
---|---|
US (1) | US6785530B2 (en) |
EP (1) | EP1382142B1 (en) |
JP (1) | JP4216605B2 (en) |
KR (1) | KR100711563B1 (en) |
CN (1) | CN100454769C (en) |
AT (1) | ATE395751T1 (en) |
AU (1) | AU2002306770A1 (en) |
DE (1) | DE60226591D1 (en) |
WO (1) | WO2002075991A2 (en) |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6795843B1 (en) * | 2000-11-08 | 2004-09-21 | Sequoia Communications | Low-distortion differential circuit |
US7031687B2 (en) | 2001-04-18 | 2006-04-18 | Nokia Corporation | Balanced circuit arrangement and method for linearizing such an arrangement |
JP4167852B2 (en) * | 2001-10-22 | 2008-10-22 | 富士通株式会社 | Mixer circuit, receiver circuit, and frequency comparison circuit |
US6999744B2 (en) * | 2002-09-26 | 2006-02-14 | Broadcom Corp | Measurement of local oscillation leakage in a radio frequency integrated circuit |
KR100483848B1 (en) * | 2003-05-29 | 2005-04-15 | 삼성전자주식회사 | CIRCUITS FOR COMPENSATING DECLINATION OF BALANCED IMPEDANCE DEVICE and CIRCUITS FOR MIXING FREQUENCY |
EP1557949A1 (en) * | 2004-01-23 | 2005-07-27 | Matsushita Electric Industrial Co., Ltd. | Low-noise differential bias circuit and differential signal processing apparatus |
US7421259B2 (en) * | 2004-04-16 | 2008-09-02 | Broadcom Corporation | RF mixer with high local oscillator linearity using multiple local oscillator phases |
EP1784913B1 (en) * | 2004-07-06 | 2008-05-07 | Acp Advanced Circuit Pursuit Ag | Balanced mixer using fits |
US7356317B2 (en) * | 2004-07-14 | 2008-04-08 | Silicon Storage Technology, Inc. | Adaptive-biased mixer |
JP4335089B2 (en) * | 2004-08-04 | 2009-09-30 | パナソニック株式会社 | DC offset adjusting device and DC offset adjusting method |
JP2006060456A (en) * | 2004-08-19 | 2006-03-02 | Matsushita Electric Ind Co Ltd | Dc offset calibration system |
FR2876528A1 (en) * | 2004-10-12 | 2006-04-14 | St Microelectronics Sa | SIGNAL MIXER FOR DIGITAL MODULATION |
JP4752272B2 (en) * | 2005-01-05 | 2011-08-17 | ソニー株式会社 | Communication device |
KR100638669B1 (en) * | 2005-01-17 | 2006-10-30 | 삼성전기주식회사 | Voltage control oscillator |
US7299028B2 (en) * | 2005-01-21 | 2007-11-20 | United States Of America As Represented By The Secretary Of The Air Force | Low power, low noise figure, latch driver circuit |
US7554380B2 (en) * | 2005-12-12 | 2009-06-30 | Icera Canada ULC | System for reducing second order intermodulation products from differential circuits |
US7542751B2 (en) * | 2005-12-12 | 2009-06-02 | Mediatek Inc. | Down-converter and calibration method thereof |
US7856221B1 (en) * | 2005-12-22 | 2010-12-21 | Maxim Integrated Products, Inc. | Mixer topologies having improved second order intermodulation suppression |
US20080041445A1 (en) * | 2006-04-18 | 2008-02-21 | Miller John J Jr | Energy capture system |
KR101284943B1 (en) * | 2006-06-30 | 2013-07-10 | 엘지디스플레이 주식회사 | Method for fabricating mold |
US7653372B2 (en) * | 2006-12-29 | 2010-01-26 | Mediatek Singapore Pte Ltd | Communication device, mixer and method thereof |
JP4789870B2 (en) * | 2007-06-05 | 2011-10-12 | 三菱電機株式会社 | Mixer circuit |
US8045944B2 (en) * | 2007-09-14 | 2011-10-25 | Qualcomm Incorporated | Offset correction for passive mixers |
US8260227B2 (en) * | 2008-06-10 | 2012-09-04 | Mediatek Inc. | Direct conversion receiver and DC offset concellation method |
US8412143B2 (en) * | 2009-10-16 | 2013-04-02 | Qualcomm, Incorporated | Doubled balanced mixer with improved component matching |
CN105281760B (en) * | 2015-10-28 | 2020-05-08 | 东南大学 | Voltage-controlled oscillator based on even nonlinear amplitude feedback |
US10673411B2 (en) * | 2018-01-30 | 2020-06-02 | Qualcomm Incorporated | Large-signal GM3 cancellation technique for highly-linear active mixers |
US10404212B1 (en) | 2018-08-06 | 2019-09-03 | Futurewei Technologies, Inc. | Programmable driver for frequency mixer |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4464631A (en) * | 1981-12-01 | 1984-08-07 | Harris Corporation | Circuit for trimming FET differential pair offset voltage without increasing the offset voltage temperature coefficient |
JPH0831478B2 (en) * | 1990-12-06 | 1996-03-27 | インターナショナル・ビジネス・マシーンズ・コーポレイション | Bipolar transistor and manufacturing method thereof |
US5097156A (en) * | 1991-04-11 | 1992-03-17 | The United States Of America As Represented By The Secretary Of The Navy | Circuitry for compensating for transistor parameter mismatches in a CMOS analog four-quadrant multiplier |
JP3068278B2 (en) * | 1991-10-09 | 2000-07-24 | 東洋アルミニウム株式会社 | Packaging material |
WO1993015560A1 (en) * | 1992-02-03 | 1993-08-05 | Motorola, Inc. | Balanced mixer circuit |
US5448772A (en) * | 1994-08-29 | 1995-09-05 | Motorola, Inc. | Stacked double balanced mixer circuit |
US6138000A (en) * | 1995-08-21 | 2000-10-24 | Philips Electronics North America Corporation | Low voltage temperature and Vcc compensated RF mixer |
US6040731A (en) * | 1997-05-01 | 2000-03-21 | Raytheon Company | Differential pair gain control stage |
US6393260B1 (en) * | 1998-04-17 | 2002-05-21 | Nokia Mobile Phones Limited | Method for attenuating spurious signals and receiver |
FI119214B (en) * | 1998-04-17 | 2008-08-29 | Nokia Corp | Method for attenuation of bias signals and receiver |
US6057714A (en) * | 1998-05-29 | 2000-05-02 | Conexant Systems, Inc. | Double balance differential active ring mixer with current shared active input balun |
US6438365B1 (en) * | 1998-06-02 | 2002-08-20 | Philsar Semiconductor Inc. | Balanced mixer with feedback pre-amplifier |
US6140849A (en) * | 1998-08-07 | 2000-10-31 | Trask; Christopher | Active double-balanced mixer with embedded linearization amplifiers |
US6205325B1 (en) * | 1998-12-31 | 2001-03-20 | Nokia Mobile Phones, Limited | Active radio frequency mixer circuit with feedback |
US6342804B1 (en) * | 1999-02-04 | 2002-01-29 | Agere Systems Guardian Corp. | Low-noise mixer |
US6393267B1 (en) * | 1999-07-07 | 2002-05-21 | Christopher Trask | Lossless feedback double-balance active mixers |
JP3386019B2 (en) * | 1999-10-27 | 2003-03-10 | 日本電気株式会社 | Mixer circuit |
US6255889B1 (en) * | 1999-11-09 | 2001-07-03 | Nokia Networks Oy | Mixer using four quadrant multiplier with reactive feedback elements |
US6400936B1 (en) * | 1999-11-15 | 2002-06-04 | Christopher Trask | Low-noise lossless feedback double-balanced active mixers |
US6249170B1 (en) * | 2000-04-14 | 2001-06-19 | Motorola, Inc. | Logarithmic gain control circuit and method |
-
2001
- 2001-03-16 US US09/811,133 patent/US6785530B2/en not_active Expired - Lifetime
-
2002
- 2002-03-18 AU AU2002306770A patent/AU2002306770A1/en not_active Abandoned
- 2002-03-18 JP JP2002574289A patent/JP4216605B2/en not_active Expired - Fee Related
- 2002-03-18 KR KR1020037012072A patent/KR100711563B1/en not_active IP Right Cessation
- 2002-03-18 DE DE60226591T patent/DE60226591D1/en not_active Expired - Lifetime
- 2002-03-18 AT AT02753665T patent/ATE395751T1/en not_active IP Right Cessation
- 2002-03-18 WO PCT/US2002/008486 patent/WO2002075991A2/en active Application Filing
- 2002-03-18 CN CNB02809526XA patent/CN100454769C/en not_active Expired - Fee Related
- 2002-03-18 EP EP02753665A patent/EP1382142B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP4216605B2 (en) | 2009-01-28 |
US20020193089A1 (en) | 2002-12-19 |
CN100454769C (en) | 2009-01-21 |
KR20030086309A (en) | 2003-11-07 |
AU2002306770A1 (en) | 2002-10-03 |
CN1507697A (en) | 2004-06-23 |
EP1382142A2 (en) | 2004-01-21 |
EP1382142B1 (en) | 2008-05-14 |
EP1382142A4 (en) | 2004-12-01 |
WO2002075991A3 (en) | 2003-03-20 |
KR100711563B1 (en) | 2007-04-27 |
DE60226591D1 (en) | 2008-06-26 |
US6785530B2 (en) | 2004-08-31 |
ATE395751T1 (en) | 2008-05-15 |
WO2002075991A2 (en) | 2002-09-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4216605B2 (en) | Even-order nonlinearity correction feedback for Gilbert-type mixers | |
US7002394B1 (en) | Low supply current RMS-to-DC converter | |
Wambacq et al. | Distortion analysis of analog integrated circuits | |
KR100824785B1 (en) | Ip2 calibrator and ip2 calibrating method | |
US20110285463A1 (en) | Output circuits with class d amplifier | |
US9154079B2 (en) | Threshold tracking bias voltage for mixers | |
US20060261894A1 (en) | Increasing the linearity of a transconductance cell | |
US7068099B2 (en) | Power amplifier module with distortion compensation | |
TWI445300B (en) | Square cell having wide dynamic range and power detector implementing same | |
US20200358406A1 (en) | Highly linear input and output rail-to-rail amplifier | |
US4097767A (en) | Operational rectifier | |
US7167056B2 (en) | High performance analog charge pumped phase locked loop (PLL) architecture with process and temperature compensation in closed loop bandwidth | |
Nauta et al. | Analog line driver with adaptive impedance matching | |
JPH0697726B2 (en) | Simulated circuit of transistor or diode | |
Krabbenborg et al. | Closed-loop class-D amplifier with nonlinear loop integrators | |
US20110025417A1 (en) | Signal Processing Circuit | |
KR20040045902A (en) | A power amplifier module | |
Casier et al. | A 3.3-V, low-distortion ISDN line driver with a novel quiescent current control circuit | |
US6980052B1 (en) | Low-voltage pre-distortion circuit for linear-in-dB variable-gain cells | |
JP3052872B2 (en) | Mixing method and circuit for balanced mixer | |
US7668526B2 (en) | Frequency mixer using current feedback amplifiers | |
JP2896029B2 (en) | Voltage-current converter | |
JP4839572B2 (en) | Input circuit | |
Brkic et al. | One solution for CMOS precision rectifier | |
JP3336919B2 (en) | Semiconductor integrated circuit and adjustment method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050301 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071210 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080310 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080513 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080812 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081015 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081106 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111114 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121114 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121114 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131114 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |