JP2005503690A

JP2005503690A - Even-order nonlinearity correction feedback for Gilbert-type mixers

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Publication number: JP2005503690A
Application number: JP2002574289A
Authority: JP
Inventors: ジェオフリーハッチャー，; アルヨシャシー．モルナー，; ラフールマグーン，
Original assignee: スカイワークス・ソリューションズ・インク
Priority date: 2001-03-16
Filing date: 2002-03-18
Publication date: 2005-02-03
Anticipated expiration: 2022-03-18
Also published as: JP4216605B2; US20020193089A1; CN100454769C; KR20030086309A; AU2002306770A1; CN1507697A; EP1382142A2; EP1382142B1; EP1382142A4; WO2002075991A3; KR100711563B1; DE60226591D1; US6785530B2; ATE395751T1; WO2002075991A2

Abstract

Double balanced mixers having transistor pairs are affected by area mismatches between the transistors. The area mismatches can be represented as a ratio between the mixer core transistors that is directly related to voltage. Thus, an input voltage into one of the mixer core transistors in a transistor pair can compensate for the area mismatch. The compensation is achieved by a voltage track and hold feedback loop to one of the mixer core transistors.

Description

【技術分野】
【０００１】
（１．技術分野）
本発明は、概して無線周波数（ＲＦ）ミキサに関し、特に二重平衡ミキサに関する。
【背景技術】
【０００２】
（２．関連技術）
アナログ回路の偶数次（ｅｖｅｎ−ｏｒｄｅｒ）非線形性は、望ましくない偶数次ひずみを生じ、これにより信号依存直流（ＤＣ）オフセットを生じる。二重平衡ミキサ機能トランジスタ（ギルバートセルミキサ等）が差動的であるため、偶数次高調波が回路不整合の望ましくない影響として現れる。この回路不整合は、所望されたＤＣ信号をマスクし得る偶数次ひずみおよび顕著な信号依存ＤＣオフセットを生じるコアトランジスタのオンおよびオフサイクルのシフトにおいて見られる。所定の種類のトランジスタ不整合（面積不整合等）は、信号依存ＤＣオフセットを生じる。ＲＦ信号からベースバンド信号までの直接変換を実行する二重平衡ミキサは、所望された出力信号を崩壊させる偶数次ひずみによって生成されたＤＣオフセットの影響を受ける。さらに、ＤＣオフセットは、周波数に依存せず、ブロッキング信号が存在し、所望された信号を効果的にマスクし得るセルラー電話用途（ＧＳＭセルラー電話用途）においてさらなる問題を生成する。
【０００３】
ＤＣ信号への変換中にＤＣ情報の低下または損失は、ＲＦ信号をベースバンド信号に変換する中間ステップが使用される場合に（通常、ステージ間の信号のＡＣ結合のために）問題にならない。しかし、ＲＦ信号からベースバンド信号への１ステップ変換では、偶数次ひずみに起因するＤＣオフセットは、容易に解決されない問題である。その信号に悪影響を与えるＤＣオフセット問題を避けるように試みる場合、面積不整合の結果として偶数次ひずみによって生成されたＤＣオフセットの大きさを低減するために使用された一般的に２つのアプローチがある。信号依存ＤＣオフセットを抑制する第１のアプローチは、面積不整合を低減するためにコアトランジスタのサイズを増加させる。第２のアプローチは、トランジスタのスイッチング速度を増大させるようにローカル発振器（ＬＯ）ドライバ内で大量の電流を利用する。スイッチング速度を増加させることによって、トランジスタは、トランジスタの面積不整合が出力信号に悪影響を与える影響されやすい領域（対のトランジスタの両方がオン）において少ない時間を費やす。
【０００４】
トランジスタのサイズの増加は、スイッチング速度の任意の正の影響なしで駆動電流の増加を必要とする。駆動電流が増加する場合、バッテリ時間の望ましくない低減が生じる。バッテリ時間またはその寿命の低減は、ポータブル／モバイル通信製品において望ましくない。スイッチング速度を増加させる第２のアプローチは、ミキサコアトランジスタを制御するのに必要なＬＯドライバの電流を増大させ、より低い駆動インピーダンスを生じる。より高いバイアス電流はまた、ポータブル／モバイル通信製品のバッテリ寿命に悪影響を与える。従って、偶数次ひずみを抑制するためのいずれかのアプローチは、バッテリ時間に影響を与える大量の電流量を要する。従って、トランジスタ面積またはバイアス電流を増加させる必要なしで、偶数次ひずみを低減させることによってＤＣ信号の損失または低下を避けながら、当該技術に必要なものは、ＲＦ信号をベースバンド信号に直接変換し得る異なるタイプのミキサである。
【発明の開示】
【課題を解決するための手段】
【０００５】
（要旨）
広く概念化すれば、本発明は、ミキサコアトランジスタ間の面積不整合を補償するために、二重平衡ミキサ（例えばギルバートセルミキサ）のトランジスタ対のコアトランジスタの内の１つへのバイアス電圧調整である。任意のバイポーラ接合トランジスタ（ＢＪＴ）間の面積不整合の比は、ミキサコアトランジスタのベース−エミッタ電圧に直接関係付けられる。従って、面積不整合は、ミキサコアにおけるトランジスタの１つのトランジスタバイアス電圧を調整することによって補償される。二重平衡ミキサコアの全ての４つのトランジスタ間で整合させることは、典型的には要求されないが、ミキサコアを構成するトランジスタの２つの対間の整合が所定の環境で必要とされることが示され得る。
【０００６】
本発明の他のシステム、方法、特徴および利点は、以下の図面および詳細な説明の理解によって当業者に明確であるか、または明確になる。本説明内に含まれたこのようなさらなるシステム、方法、特徴、および利点の全てが本発明の範囲内に含まれ、添付の特許請求の範囲によって保護されることが意図される。
【０００７】
図面内の構成要素は、必ずしも縮尺通りである必要はなく、そのかわり、本発明の原理を示す際に強調がなされる。図面では、同様の参照符号は異なる図面にわたって対応する部分を示す。
【発明を実施するための最良の形態】
【０００８】
（好適な実施形態の詳細な説明）
図１では、ギルバートセルミキサ１００における偶数次非線形補正電圧フィードバックループの図が示される。このギルバートセルミキサ１００は、正のＲＦ入力端子１０４および負のＲＦ入力端子１０６を有するＲＦ入力１０２を有する。この正のＲＦ入力端子１０４は、ＢＪＴ１０８のベースに接続される。このＢＪＴ１０８のエミッタは、抵抗器１１０に接続され、ＢＪＴ１０８のコレクタは、抵抗器１１０に接続され、そしてＢＪＴ１０８のコレクタは、ＢＪＴ１１２およびＢＪＴ１１４のコレクタに接続される。抵抗器１１０は電流源１１６および別の抵抗器１１８に接続される。他の抵抗器１１８は、ＢＪＴ１２０のエミッタに接続される。ＢＪＴ１２０のベースは、負のＲＦ入力端子１０６に接続され、ＢＪＴ１２０のコレクタは、ＢＪＴ１２２およびＢＪＴ１２４のエミッタに接続される。
【０００９】
第２の信号がローカル発振器（ＬＯ）１２５によって供給され、ＬＯの正の端子接続１２６およびＬＯの負の端子接続１２８に接続される。ＬＯの正の端子接続１２６は、キャパシタ１３０および別のキャパシタ１３２に接続される。このキャパシタ１３０は抵抗器１３４、電流源１３６、およびＢＪＴ１１２のベースに接続される。この他方のキャパシタ１３２は、別の抵抗器１３８、別の電流源１４０、およびＢＪＴ１２４のベースに接続される。ＬＯの負の端子接続１２８は、２つのキャパシタ（１４２および１４４）に接続される。キャパシタ１４２は、抵抗器１４６、電界効果型トランジスタ（ＦＥＴ）１４８のドレイン、およびＢＪＴ１１４のベースに接続される。キャパシタ１４４は、抵抗器１５０、電流源１５２、およびＢＪＴ１２２のベースに接続される。
【００１０】
出力１５３は、正の出力端子１５４および負の出力端子１５６上にある。負荷１５７に接続される出力１５３が示される。正の出力端子１５４は、負荷抵抗器１５８に接続される。正の出力端子１５４は、演算増幅器１６２の負の端子、ＢＪＴ１１４のコレクタ、およびＢＪＴ１２４のコレクタに接続される。負の出力端子１５６は、別の負荷抵抗器１６０に接続される。負の出力端子１５６は、演算増幅器１６２の正の端子、ＢＪＴ１２２のコレクタ、およびＢＪＴ１１２のコレクタに接続される。演算増幅器１６２の出力は、ＦＥＴ１４８のゲートに接続され、ＦＥＴ１４８のソースは電流源１５２の電圧入力に接続される。
【００１１】
ギルバートセルミキサ１００は、理想的には同一である４つのコアトランジスタ１１２、１１４、１２２、および１２４を有する。しかし、各トランジスタ間の変動が避けられない。このＲＦ入力１０２は、トランジスタ１０８および１２０において受信される一方で、他の４つのトランジスタ１１２、１１４、１２２および１２４（コアトランジスタ）は、ＬＯの正の端末接続１２６およびＬＯの負の端末接続１２８において、ＬＯ１２５からの入力を受信する。このＲＦ入力１０２が０振幅である場合、電流源１１６に対する電流の半分がＢＪＴ１０８のエミッタに流れ、半分がＢＪＴ１２０のエミッタに流れる。従って、ＲＦ入力１０２の入力電圧（正のＲＦ端子１０４および負のＲＦ端子１０６）がＢＪＴ１０８と１２０との間で前後にフリップフロップ処理するように電流を不均衡化する。さらに、ＢＪＴ１０８および１２０におけるコレクタ電流は、等しい振幅を有するが反対位相を有する。
【００１２】
ＲＦ入力１０２において受信されたＲＦ信号およびＬＯ１２５からの信号のミキシングは、コアトランジスタ１１２、１１４、１２２、および１２４において発生する。正のＬＯ端子接続１２６におけるＬＯ１２５からの信号は、ＢＪＴ１１２および１２４のベースを駆動させるが、負のＬＯ端子接続１２８は、ＢＪＴ１１４および１２２のベースを駆動させる。スイッチング用語においてＢＪＴ１１２、１１４、１２２、および１２４を考慮すると、ＢＪＴ１１２および１２４は、ＢＪＴ１１４および１２２が開く場合、ＢＪＴ１１２および１２４が閉じる。次いで、ＢＪＴ１１２および１２４が開く場合、ＢＪＴ１１４および１２２が閉じる。このスイッチングは、ＬＯ１２５から受信された信号によって決定された速度において前後にフリップフロップ処理させる。
【００１３】
ＢＪＴ１１２、１１４、１２２、および１２４は、理想的ではなく、それらの間に面積不整合が存在し、それによりＢＪＴ１１２、１１４、１２２、および１２４のタイミングがシフトされる。しかし、ＢＪＴ１１２および１１４の面積比がＢＪＴ１２２と１２４との間の比に等しい場合、そのタイミングが補正され、偶数次ひずみが抑制される。ＢＪＴ１０８と１２０との間の面積不整合は、直接変換の実施形態において問題ではない。むしろ、ＢＪＴ対１１２、１１４、および１２２、１２４それぞれにおける面積不整合を調整するのではなく、ＢＪＴ対間の面積不整合の比がトランジスタの内の１つにおけるバイアス電圧の変化によって補償される。
【００１４】
ＢＪＴのコレクタ電流は、以下の式によって概算される。
【００１５】
【数１】

ここで、Ｉ_ｃ＝コレクタ電流、Ａ＝トランジスタ面積、Ｊ＝電流密度（Ａｍｐｓ／面積）、Ｖ_ｂｅ＝ベースおよびエミッタ間の電圧、Ｖ_ｔ＝閾値電圧である。２つの非等価なＢＪＴのコレクタ電流が等しい場合、面積不整合は、以下のバイアス電圧における等価な不整合に対応することが示される。
ΔＶ_ｂｅ＝Ｖ_ｔｌｎ［Δ（Ａ）］
ここで、Ｖ_ｂｅ＝コレクタ電流、Ａ＝トランジスタ面積、Ｖ_ｂｅ＝ベースおよびエミッタ間の電圧、Ｖ_ｔ＝閾値電圧である。従って、ＢＪＴ面積不整合（コアＢＪＴトランジスタ１１２、１１４、１２２、および１２４の不整合）は、ＢＪＴ１１２、１１４、１２２、および１２４の内の１つの入力においてさらなる電源としてモデル化され得る。
【００１６】
面積不整合とバイアス電圧不整合との間の等価性は、演算増幅器１６２によって作製された補正またはフィードバックループとして図１に示される。このフィードバックまたは補正ループは、連続的な時間フィードバックループとは対照的に、トラックアンドホールドループである。まず、このフィードバックまたは補正ループは、そのエラーを「トラッキング」するか、またはエラーを補正し、次いで図１に示されるようにデジタル値またはアナログデータとしてそのデータを格納する。演算増幅器は、ギルバートセルミキサ１００の出力電圧の差を検出し、初期化に従って、ＢＪＴ１１４のバイアス電圧を調整する。演算増幅器１６２の出力は、ＦＥＴ１４８を活性化し、ＢＪＴ１１４のベースにおいて受信された電圧を調整することにより、面積不整合を補償し、ＤＣオフセットを実質的に低減するために、コアＢＪＴトランジスタの内の１つのバイアス電圧を調整する。この補正ループは、コアトランジスタのサイズが低減されることを可能にする一方で低駆動電流を要する。従って、ミキサ性能を維持または増大させつつ、バイアス電流の低減の望ましい影響が達成される。駆動電流の低減もまた、モバイルデバイスのバッテリ寿命を延ばす場合に支援する。
【００１７】
信号独立ＤＣオフセットのいくつかのシミュレーションが導かれる。過渡的ＤＣオフセットは、０秒でミキサコア内のトランジスタの１つの入力において導入され、補正ループは、５００ナノ秒で活性化される。シミュレーションの結果は、表１に示される。
【００１８】
【表１】

表１に示されたように、この面積不整合または入力ＤＣオフセットは、ミキサ内のフィードバックループの利点を増大させる。
【００１９】
シミュレーションもまた、信号依存ＤＣオフセットを有するフィードバックループを有するミキサ回路上で実行され、その結果が表２に示される。第１の結果は、３つの回路（１．フィードバックループもトランジスタ不整合も有さない回路、２．ループを有さないがトランジスタ不整合を有する回路、および３．トランジスタ不整合およびそこで補正ループを有する回路）のシミュレーションによって得られる。０．６６ｍＶのＤＣオフセットは、ミキサコア内の１つのトランジスタの入力において導入される。過渡的なシミュレーションは、１マイクロ秒間、高精度な設定において実行され、４０９６のサンプルの離散フーリエ変換を行うことによって実行された。第２の結果は、同じ３つの回路から得られるが、ミキサコア内のトランジスタの内の１つの入力において導入された１．３３ｍＶのオフセットを有する。
【００２０】
【表２】

表２に示されたように、面積不整合は、依存ＤＣオフセットを有する信号との面積不整合を補正する。その補正は、独立ＤＣオフセットの補正ほど大きくない依存ＤＣオフセットの補正であるが、フィードバックループを有する利点は表１および表２の両方に示されることに留意すること。
【００２１】
図２では、ギルバートセルミキサ１００における偶数次非線形補正電流フィードバックループの図が示される。このギルバートセルミキサ１００は、正のＲＦ入力端子１０４および負のＲＦ入力端子１０６を有するＲＦ入力１０２を有する。この正のＲＦ入力端子１０４は、ＢＪＴ１０８のベースに接続される。ＢＪＴ１０８のエミッタは、抵抗器１１０に接続され、ＢＪＴ１０８のコレクタは、ＢＪＴ１１２およびＢＪＴ１１４のコレクタに接続される。抵抗器１１０は、電流源１１６および別の抵抗器１１８に接続される。他の抵抗器１１８は、ＢＪＴ１２０のエミッタに接続される。ＢＪＴ１２０のベースは、負のＲＦ入力端子１０６に接続され、ＢＪＴ１２０のコレクタは、ＢＪＴ１２２およびＢＪＴ１２４のエミッタに接続される。
【００２２】
ＬＯ１２５によって供給された第２の信号は、ＬＯの正の端子接続１２６およびＬＯの負の端子接続１２８に接続される。このＬＯ正の端子接続１２６は、キャパシタ１３０および別のキャパシタ１３２に接続される。このキャパシタ１３０は、抵抗器１３４、電流源１３６、およびＢＪＴ１１２のベースに接続される。他のキャパシタ１３２は、別の抵抗器１３８、別の電流源１４０、およびＢＪＴ１１２のベースに接続される。ＬＯの負の端子接続１２８は、２つのキャパシタ１４２および１４４に接続される。キャパシタ１４２は、抵抗器１４６、ＦＥＴ１４８のドレイン、およびＢＪＴ１１４のベースに接続される。キャパシタ１４４は、別の抵抗器１５０、電流源１５２、およびＢＪＴ１２２のベースに接続される。
【００２３】
出力２０２は、正の出力端子２０４および負の出力端子２０６上にある。この正の出力端子２０４は、ＢＪＴ２０８のコレクタ、ＦＥＴ２１０のドレイン、および演算増幅器１６２の正の入力に接続される。負の出力端子２０６は、ＢＪＴ２１２のコレクタ、演算増幅器１６２の負の入力、およびＦＥＴ２１４のソースに接続される。ＢＪＴ２０８のエミッタが抵抗器２１６に接続される。抵抗器２１６はさらに接地接続される。ＢＪＴ２０８のベースがＢＪＴ２１２のベースおよび電源２１８に接続される。ＢＪＴ２１２のエミッタが抵抗器２２０に接続される。抵抗器２２０はさらに接地される。ＦＥＴ２１０および２１４のゲートは、別の電源２２２に接続される。電源２２４の出力は、ＦＥＴ２１４のソース、ＢＪＴ１２２のコレクタ、およびＢＪＴ１１２のコレクタに接続される。さらに、電流源２２６は、ＦＥＴ２１０のソース、ＢＪＴ１１４のコレクタ、およびＢＪＴ１２４のコレクタに接続される。演算増幅器１６２の出力は、ＦＥＴ１４８のゲートに接続される。正確な抵抗値および電源値は、インプリメンテーションおよび所望されたミキサ特徴によって変化するが、このようなミキサの当業者は、抵抗器および電源の値を適切に選択することが可能である。
【００２４】
ＲＦ入力１０２は、別の入力（ＬＯ１２５からの入力）と混合される。コアトランジスタの対１１２および１１４、ならびに１２２および１２４は、２つの入力を混合して出力２０２を生じる。面積不整合とバイアス電圧不整合との間の等価性は、演算増幅器１６２によって作成された補正ループまたはフィードバックループとして図２に示される。このフィードバックまたは補正ループは、連続時間フィードバックループとは対照的にトラックアンドホールドループである。ミキサコアトランジスタ間の面積不整合の補償は、図１と同様であるが、増幅および／またはフィルタリングの一部が調整前に行われる。これは、ミキサコアトランジスタ間の面積不整合を調整するデルタ電圧または電流値の決定が回路内の異なる場所で発生し得ることを示す。この２つの電圧は、演算増幅器１６２によって比較され、デルタ電圧値は、コアトランジスタの対１１２および１１４と１２２および１２４との間の面積不整合の比を表す。次いでデルタ電圧値は面積不整合を補償するようにＦＥＴ１４８のゲートにおいて使用される。面積不整合比を補償する電圧を使用することが成功する。なぜなら、これは、上述の式に示されたように、コアトランジスタ間のトランジスタ面積の比との間の関係があるためである。
【００２５】
電流源２２４および２２６は、ギルバートセルミキサ１００内部に配置されるように示されるが、代替の実施形態では、電流源２２４および２２６は、ギルバートセルミキサの外部に配置され得る。さらに、ＦＥＴトランジスタ２１０および２１４は、代替の実施形態におけるギルバートセルミキサの外部に配置され得る。ギルバートセルミキサ１００は、単一のデバイスとして示されるが、単一の半導体チップ、別個の素子としてフリップチップ技術を用いて接続された集積チップ、または上述の製造アプローチの任意の組み合わせとして実装されてもよい。
【００２６】
図３では、ギルバートセルミキサ１００における偶数次非線形補正フィードバックの例示的なプロセスを示すフローチャートが示される。パワーまたは電圧がギルバートセルミキサ１００に印加される場合、プロセスが開始する（３００）。パワーまたは電圧がギルバートセルミキサ１００に印加されると、コアトランジスタの面積不整合を補償するために電流バイアスを初期化する決定がなされる（３０２）。この初期化は、ギルバートセルミキサ１００に印加されたパワーまたは電圧に応じて発生する。代替の実施形態では、この初期化は、所定の間隔で、またはタイマーまたは出力信号内のＤＣ情報の損失などの所定のイベントに応じて発生し得る。回路がパワー付与されるために初期化が要求される場合（３０２）、電圧が正の出力端子１５４および負の出力端子１５６において存在する。正の出力端子における電圧（第１のバイアス電圧）が検知（３０４）または測定される。負の出力端子における電圧（第２のバイアス電圧）が検知（３０６）または測定される。この検知（３０４、３０６）は、所定の順序で発生するとして図３に示されるが、実際の実施では、この検知は、好適には同時に発生する。検知は演算増幅器１６２の利用によって達成され、デルタバイアス電圧を生じる（３０８）。測定はあまり望ましいアプローチではない。なぜなら、さらなる回路が２つの電圧を測定するために必要とされ、次いで２つの電圧を比較するためである。
【００２７】
出力信号のＤＣオフセットは、第１のトランジスタの対のトランジスタＢＪＴ１１４上のバイアス電圧をデルタバイアス電圧によって調整することによって補正される（３１０）。このデルタバイアス電圧は、キャパシタにわたる電圧としてアナログフォームまたはデジタルに格納され得る。次いで回路は、ギルバートセルミキサ１００のコアトランジスタの面積不整合の比を補償するように、デルタバイアス電圧（３１２）を用いて動作する。一旦パワーがギルバートセルミキサ１００から除去される場合、プロセスが終了する（３１４）。代替の実施形態では、出力電圧ではなく、出力電流をモニタリングすることは、ＤＣオフセットの調整のためのプロセスを達成する。本発明の種々の実施形態が説明されてきたが、より多くの実施形態およびインプリメンテーションが可能であり、それらが本発明の範囲内の入ることが当業者に明らかである。
【図面の簡単な説明】
【００２８】
【図１】図１は、ギルバートセルミキサにおける偶数次非線形補正電圧フィードバックループの図である。
【図２】図２は、図１のギルバートセルミキサにおける偶数次非線形補正電流フィードバックループの図である。
【図３】図３は、ギルバートセルミキサにおける偶数次非線形補正フィードバックループの例示的なプロセスを示すフローチャートである。【Technical field】
[0001]
(1. Technical field)
The present invention relates generally to radio frequency (RF) mixers, and more particularly to double balanced mixers.
[Background]
[0002]
(2. Related technology)
Even-order non-linearity of analog circuits results in undesirable even-order distortion, which in turn results in a signal dependent direct current (DC) offset. Since double balanced mixer function transistors (such as Gilbert cell mixers) are differential, even harmonics appear as an undesirable effect of circuit mismatch. This circuit mismatch is seen in the on and off cycle shifts of the core transistor resulting in even order distortion and significant signal dependent DC offset that can mask the desired DC signal. Certain types of transistor mismatch (such as area mismatch) result in a signal dependent DC offset. A double balanced mixer that performs a direct conversion from an RF signal to a baseband signal is subject to a DC offset generated by even order distortion that corrupts the desired output signal. Furthermore, DC offset is frequency independent and creates additional problems in cellular telephone applications (GSM cellular telephone applications) where blocking signals are present and can effectively mask the desired signal.
[0003]
The degradation or loss of DC information during conversion to a DC signal is not a problem when an intermediate step that converts the RF signal to a baseband signal is used (usually due to AC coupling of the signal between the stages). However, in the one-step conversion from the RF signal to the baseband signal, the DC offset due to even-order distortion is a problem that cannot be easily solved. There are generally two approaches used to reduce the magnitude of the DC offset produced by even-order distortion as a result of area mismatch when attempting to avoid DC offset problems that adversely affect the signal . The first approach to suppressing signal dependent DC offset increases the size of the core transistor to reduce area mismatch. The second approach utilizes a large amount of current in the local oscillator (LO) driver to increase the switching speed of the transistor. By increasing the switching speed, the transistor spends less time in sensitive regions where both transistor area mismatches adversely affect the output signal (both paired transistors are on).
[0004]
Increasing the size of the transistor requires an increase in drive current without any positive effect on switching speed. If the drive current increases, an undesirable reduction in battery time occurs. Reduction of battery time or its lifetime is undesirable in portable / mobile communications products. A second approach to increase switching speed increases the LO driver current required to control the mixer core transistor, resulting in a lower drive impedance. Higher bias currents also adversely affect the battery life of portable / mobile communications products. Thus, either approach to suppress even order distortion requires a large amount of current that affects battery time. Therefore, what is needed in the art is to directly convert the RF signal to a baseband signal while avoiding loss or degradation of the DC signal by reducing even order distortion without the need to increase transistor area or bias current. Different types of mixers to get.
DISCLOSURE OF THE INVENTION
[Means for Solving the Problems]
[0005]
(Summary)
Broadly conceptualized, the present invention is a bias voltage adjustment to one of the core transistors of a transistor pair of a double balanced mixer (eg, Gilbert cell mixer) to compensate for the area mismatch between the mixer core transistors. is there. The area mismatch ratio between any bipolar junction transistor (BJT) is directly related to the base-emitter voltage of the mixer core transistor. Thus, area mismatch is compensated by adjusting the transistor bias voltage of one of the transistors in the mixer core. While matching between all four transistors of a double balanced mixer core is typically not required, it has been shown that matching between the two pairs of transistors that make up the mixer core is required in a given environment. obtain.
[0006]
Other systems, methods, features and advantages of the present invention will be or will be apparent to those skilled in the art upon an understanding of the following drawings and detailed description. All such additional systems, methods, features, and advantages included within this description are intended to be included within the scope of the present invention and protected by the accompanying claims.
[0007]
The components in the drawings are not necessarily to scale, emphasis instead being placed upon illustrating the principles of the invention. In the drawings, like reference numerals designate corresponding parts throughout the different views.
BEST MODE FOR CARRYING OUT THE INVENTION
[0008]
(Detailed description of preferred embodiments)
In FIG. 1, a diagram of an even order nonlinear correction voltage feedback loop in a Gilbert cell mixer 100 is shown. The Gilbert cell mixer 100 has an RF input 102 having a positive RF input terminal 104 and a negative RF input terminal 106. This positive RF input terminal 104 is connected to the base of the BJT 108. The emitter of this BJT 108 is connected to resistor 110, the collector of BJT 108 is connected to resistor 110, and the collector of BJT 108 is connected to the collectors of BJT 112 and BJT 114. Resistor 110 is connected to a current source 116 and another resistor 118. The other resistor 118 is connected to the emitter of the BJT 120. The base of BJT 120 is connected to negative RF input terminal 106, and the collector of BJT 120 is connected to the emitters of BJT 122 and BJT 124.
[0009]
A second signal is provided by a local oscillator (LO) 125 and is connected to LO positive terminal connection 126 and LO negative terminal connection 128. The LO positive terminal connection 126 is connected to a capacitor 130 and another capacitor 132. This capacitor 130 is connected to the resistor 134, the current source 136, and the base of the BJT 112. This other capacitor 132 is connected to another resistor 138, another current source 140, and the base of the BJT 124. The LO negative terminal connection 128 is connected to two capacitors (142 and 144). Capacitor 142 is connected to resistor 146, the drain of field effect transistor (FET) 148, and the base of BJT 114. Capacitor 144 is connected to resistor 150, current source 152, and the base of BJT 122.
[0010]
Output 153 is on positive output terminal 154 and negative output terminal 156. An output 153 connected to the load 157 is shown. Positive output terminal 154 is connected to load resistor 158. Positive output terminal 154 is connected to the negative terminal of operational amplifier 162, the collector of BJT 114, and the collector of BJT 124. Negative output terminal 156 is connected to another load resistor 160. Negative output terminal 156 is connected to the positive terminal of operational amplifier 162, the collector of BJT 122, and the collector of BJT 112. The output of operational amplifier 162 is connected to the gate of FET 148, and the source of FET 148 is connected to the voltage input of current source 152.
[0011]
The Gilbert cell mixer 100 has four

core transistors

112, 114, 122, and 124 that are ideally identical. However, variations between the transistors are inevitable. This RF input 102 is received at

transistors

108 and 120, while the other four

transistors

112, 114, 122 and 124 (core transistors) are connected to LO positive terminal connection 126 and LO negative terminal connection 128. , The input from the LO 125 is received. When this RF input 102 has zero amplitude, half of the current for the current source 116 flows to the emitter of the BJT 108 and half flows to the emitter of the BJT 120. Therefore, the current is unbalanced so that the input voltage (positive RF terminal 104 and negative RF terminal 106) of the RF input 102 flips back and forth between the

BJTs

108 and 120. Furthermore, the collector currents in

BJTs

108 and 120 have equal amplitude but opposite phase.
[0012]
Mixing of the RF signal received at the RF input 102 and the signal from the LO 125 occurs at the

core transistors

112, 114, 122, and 124. The signal from LO 125 at positive LO terminal connection 126 drives the bases of

BJTs

112 and 124, while negative LO terminal connection 128 drives the bases of

BJTs

114 and 122. Considering

BJTs

112, 114, 122, and 124 in switching terms,

BJTs

112 and 124 close when

BJTs

114 and 122 open. Then, when

BJTs

112 and 124 open,

BJTs

114 and 122 close. This switching causes flip-flop processing back and forth at a rate determined by the signal received from LO 125.
[0013]
The

BJTs

112, 114, 122, and 124 are not ideal, and there is an area mismatch between them, thereby shifting the timing of the

BJTs

112, 114, 122, and 124. However, if the area ratio of

BJTs

112 and 114 is equal to the ratio between

BJTs

122 and 124, the timing is corrected and even-order distortion is suppressed. The area mismatch between

BJTs

108 and 120 is not a problem in the direct conversion embodiment. Rather, rather than adjusting the area mismatch in each of the BJT pairs 112, 114, and 122, 124, the area mismatch ratio between the BJT pairs is compensated by the change in bias voltage in one of the transistors.
[0014]
The collector current of BJT is approximated by the following equation:
[0015]
[Expression 1]

Where I _c = collector current, A = transistor area, J = current density (Amps / area), V _be = voltage between base and emitter, and V _t = threshold voltage. If the collector currents of the two non-equivalent BJTs are equal, the area mismatch is shown to correspond to the equivalent mismatch at the following bias voltage:
ΔV _be = V _t ln [Δ (A)]
Here, V _be = collector current, A = transistor area, V _be = voltage between base and emitter, and V _t = threshold voltage. Thus, the BJT area mismatch (

core BJT transistors

112, 114, 122, and 124 mismatch) can be modeled as an additional power source at one input of

BJTs

112, 114, 122, and 124.
[0016]
The equivalence between area mismatch and bias voltage mismatch is shown in FIG. 1 as a correction or feedback loop created by operational amplifier 162. This feedback or correction loop is a track and hold loop as opposed to a continuous time feedback loop. First, the feedback or correction loop “tracks” the error or corrects the error and then stores the data as a digital value or analog data as shown in FIG. The operational amplifier detects the difference in the output voltage of the Gilbert cell mixer 100 and adjusts the bias voltage of the BJT 114 according to the initialization. The output of operational amplifier 162 activates FET 148 and adjusts the voltage received at the base of BJT 114 to compensate for area mismatch and to substantially reduce DC offset to reduce the DC offset. Adjust one bias voltage. This correction loop requires a low drive current while allowing the size of the core transistor to be reduced. Thus, the desired effect of reducing bias current is achieved while maintaining or increasing mixer performance. Drive current reduction also helps to extend the battery life of mobile devices.
[0017]
Several simulations of signal independent DC offset are derived. A transient DC offset is introduced at one input of the transistor in the mixer core at 0 seconds and the correction loop is activated at 500 nanoseconds. The results of the simulation are shown in Table 1.
[0018]
[Table 1]

As shown in Table 1, this area mismatch or input DC offset increases the benefits of the feedback loop in the mixer.
[0019]
The simulation is also performed on a mixer circuit having a feedback loop with a signal dependent DC offset and the results are shown in Table 2. The first result is that there are three circuits (1. a circuit with no feedback loop or transistor mismatch, 2. a circuit without a loop but with transistor mismatch, and 3. a transistor mismatch and a correction loop there. Obtained by simulation of the circuit having the same. A DC offset of 0.66 mV is introduced at the input of one transistor in the mixer core. The transient simulation was performed at a high precision setting for 1 microsecond and was performed by performing a discrete Fourier transform of 4096 samples. The second result is obtained from the same three circuits, but with an offset of 1.33 mV introduced at one input of the transistors in the mixer core.
[0020]
[Table 2]

As shown in Table 2, the area mismatch corrects the area mismatch with the signal having a dependent DC offset. Note that the correction is a dependent DC offset correction that is not as great as the independent DC offset correction, but the benefits of having a feedback loop are shown in both Table 1 and Table 2.
[0021]
In FIG. 2, a diagram of an even-order nonlinear correction current feedback loop in Gilbert cell mixer 100 is shown. The Gilbert cell mixer 100 has an RF input 102 having a positive RF input terminal 104 and a negative RF input terminal 106. This positive RF input terminal 104 is connected to the base of the BJT 108. The emitter of BJT 108 is connected to resistor 110 and the collector of BJT 108 is connected to the collectors of BJT 112 and BJT 114. Resistor 110 is connected to a current source 116 and another resistor 118. The other resistor 118 is connected to the emitter of the BJT 120. The base of BJT 120 is connected to negative RF input terminal 106, and the collector of BJT 120 is connected to the emitters of BJT 122 and BJT 124.
[0022]
The second signal provided by LO 125 is connected to LO positive terminal connection 126 and LO negative terminal connection 128. This LO positive terminal connection 126 is connected to a capacitor 130 and another capacitor 132. This capacitor 130 is connected to the resistor 134, the current source 136, and the base of the BJT 112. Another capacitor 132 is connected to another resistor 138, another current source 140, and the base of the BJT 112. The LO negative terminal connection 128 is connected to two

capacitors

142 and 144. Capacitor 142 is connected to resistor 146, the drain of FET 148, and the base of BJT 114. Capacitor 144 is connected to another resistor 150, current source 152, and the base of BJT 122.
[0023]
Output 202 is on positive output terminal 204 and negative output terminal 206. The positive output terminal 204 is connected to the collector of the BJT 208, the drain of the FET 210, and the positive input of the operational amplifier 162. The negative output terminal 206 is connected to the collector of the BJT 212, the negative input of the operational amplifier 162, and the source of the FET 214. The emitter of BJT 208 is connected to resistor 216. The resistor 216 is further connected to ground. The base of BJT 208 is connected to the base of BJT 212 and power supply 218. The emitter of BJT 212 is connected to resistor 220. Resistor 220 is further grounded. The gates of

FETs

210 and 214 are connected to another power supply 222. The output of the power supply 224 is connected to the source of the FET 214, the collector of the BJT 122, and the collector of the BJT 112. Further, the current source 226 is connected to the source of the FET 210, the collector of the BJT 114, and the collector of the BJT 124. The output of the operational amplifier 162 is connected to the gate of the FET 148. The exact resistance and power supply values will vary depending on the implementation and desired mixer characteristics, but those skilled in the art of such mixers can appropriately select the resistor and power supply values.
[0024]
The RF input 102 is mixed with another input (input from LO 125). Core transistor pairs 112 and 114 and 122 and 124 mix the two inputs to produce output 202. The equivalence between area mismatch and bias voltage mismatch is shown in FIG. 2 as a correction loop or feedback loop created by operational amplifier 162. This feedback or correction loop is a track and hold loop as opposed to a continuous time feedback loop. Compensating for the area mismatch between the mixer core transistors is similar to FIG. 1, but some amplification and / or filtering is performed prior to adjustment. This indicates that the determination of the delta voltage or current value that adjusts the area mismatch between the mixer core transistors can occur at different locations in the circuit. The two voltages are compared by operational amplifier 162 and the delta voltage value represents the ratio of area mismatch between core transistor pairs 112 and 114 and 122 and 124. The delta voltage value is then used at the gate of FET 148 to compensate for area mismatch. The use of a voltage that compensates for the area mismatch ratio is successful. This is because there is a relationship between the ratio of the transistor area between the core transistors as shown in the above equation.
[0025]
Although the

current sources

224 and 226 are shown as being located within the Gilbert cell mixer 100, in alternative embodiments, the

current sources

224 and 226 may be located external to the Gilbert cell mixer. In addition,

FET transistors

210 and 214 may be located external to the Gilbert cell mixer in alternative embodiments. Gilbert cell mixer 100 is shown as a single device, but is implemented as a single semiconductor chip, an integrated chip connected using flip-chip technology as a separate element, or any combination of the above manufacturing approaches. Also good.
[0026]
In FIG. 3, a flowchart illustrating an exemplary process of even order nonlinear correction feedback in Gilbert cell mixer 100 is shown. If power or voltage is applied to the Gilbert cell mixer 100, the process begins (300). When power or voltage is applied to the Gilbert cell mixer 100, a decision is made to initialize the current bias to compensate for the core transistor area mismatch (302). This initialization occurs according to the power or voltage applied to the Gilbert cell mixer 100. In alternative embodiments, this initialization may occur at predetermined intervals or in response to a predetermined event, such as a timer or loss of DC information in the output signal. When initialization is required because the circuit is powered (302), a voltage is present at the positive output terminal 154 and the negative output terminal 156. The voltage at the positive output terminal (first bias voltage) is sensed (304) or measured. The voltage at the negative output terminal (second bias voltage) is sensed (306) or measured. Although this detection (304, 306) is shown in FIG. 3 as occurring in a predetermined order, in actual implementation this detection preferably occurs simultaneously. Sensing is accomplished through the use of operational amplifier 162, resulting in a delta bias voltage (308). Measurement is not a very desirable approach. This is because additional circuitry is needed to measure the two voltages and then compare the two voltages.
[0027]
The DC offset of the output signal is corrected (310) by adjusting the bias voltage on the transistor BJT 114 of the first transistor pair by the delta bias voltage. This delta bias voltage can be stored in analog form or digitally as a voltage across the capacitor. The circuit then operates with a delta bias voltage (312) to compensate for the area mismatch ratio of the core transistor of the Gilbert cell mixer 100. Once power is removed from the Gilbert cell mixer 100, the process ends (314). In an alternative embodiment, monitoring the output current rather than the output voltage achieves a process for adjusting the DC offset. While various embodiments of the invention have been described, it will be apparent to those skilled in the art that many more embodiments and implementations are possible and fall within the scope of the invention.
[Brief description of the drawings]
[0028]
FIG. 1 is a diagram of an even-order nonlinear correction voltage feedback loop in a Gilbert cell mixer.
FIG. 2 is a diagram of an even-order nonlinear correction current feedback loop in the Gilbert cell mixer of FIG. 1;
FIG. 3 is a flowchart illustrating an exemplary process of an even order nonlinear correction feedback loop in a Gilbert cell mixer.

Claims

A first set of transistors having an area ratio of a first transistor pair and a first bias voltage electrically connected to the first output branch;
A second set of transistors having an area ratio of the second transistor pair and a second bias voltage electrically connected to the second output branch;
An operable correction loop connected to the first set of transistors, the correction loop being delta from a current in the first output branch and from another current in the second output branch. Determine a bias voltage and adjust the first voltage on the transistors of the first transistor pair so that the current in the first output branch is equal to the other current in the second output branch A device for signal mixing, including a correction loop.

The first set of transistors has an associated first area mismatch, the second set of transistors has an associated second area mismatch, and the first bias voltage The effect on the current of the first set of transistors plus the first area mismatch is equal to the effect on the other current from the second area mismatch of the second set of transistors. The apparatus of claim 1, wherein the apparatus is coupled to the delta bias voltage.

The first set of transistors has an associated first area mismatch, the second set of transistors has an associated second area mismatch, and the second bias voltage Is such that the effect on the other currents of the second set of transistors plus the second area mismatch is equal to the effect on the currents from the first area mismatch of the first set of transistors. The apparatus of claim 1, wherein the apparatus is coupled to the delta bias voltage.

The apparatus of claim 1, wherein the correction loop is an operational amplifier.

The apparatus of claim 4, further comprising a transistor that adjusts the first bias voltage by the delta bias voltage.

The apparatus of claim 5, wherein the transistor is a FET.

The apparatus of claim 1, further comprising a positive RF input terminal and a negative RF input terminal for receiving RF input, and a positive input terminal and a negative input terminal for receiving another signal input.

The apparatus of claim 7, wherein the other positive input terminal and the other negative input terminal receive a local oscillator signal.

Sensing a current in a first output branch electrically connected to the first pair of transistors;
Sensing another current in a second output branch electrically connected to the second pair of transistors;
Adjusting a bias current on a transistor in the first pair of transistors in response to the first current and the second current.

The method further comprises determining a delta bias voltage from the current and other currents representing a ratio of a first region of the first pair of transistors and a second region of the second pair of transistors. 9. The method according to 9.

The method of claim 10, wherein sensing the current comprises measuring the current.

The method of claim 10, wherein sensing the other current comprises measuring the other current.

The method of claim 10, further comprising initializing the bias current in response to occurrence of a predetermined event.

14. The method of claim 13, wherein the predetermined event is an initialization of a circuit that includes the first transistor pair and the second transistor pair.

The method of claim 13, wherein the predetermined event is an indication of data loss.

A first set of transistors having a first transistor area ratio and a first bias voltage;
A second set of transistors having a second transistor area ratio and a second bias voltage;
An operable correction loop connected to the first set of transistors, the correction loop determining a delta bias voltage from the first bias voltage and the second bias voltage, the delta bias voltage Adjusts the first bias voltage of the transistors in the first transistor pair, and the delta bias voltage is calculated using the equation ΔV _be = V _t ln [Δ (A)] Is related to the area ratio and the variation of the second transistor area ratio, where ΔV _be is the difference between the first bias voltage and the second bias voltage, and V _t is the first transistor An equivalent collector current applied to the transistor pair and the second transistor pair, Δ (A) is the first transistor area ratio and the second transistor area ratio. Which is the difference, and the correction loop,
A device for signal mixing comprising a transistor for adjusting the first bias voltage related to the delta bias voltage.

A first set of transistors having a first transistor area ratio and a first bias voltage;
A second set of transistors having a second transistor area ratio and a second bias voltage;
Means for determining a delta bias voltage from the first bias voltage and the operable second bias voltage connected to the first set of transistors;
Means for adjusting the first bias voltage in a transistor in the first transistor pair by the delta bias voltage.

The delta bias voltage is related to the variation of the first transistor area ratio and the second transistor area ratio using the equation ΔV _be = V _t ln [Δ (A)], where ΔV _be Is the difference between the first bias voltage and the second bias voltage, and V _t is the equivalent collector current applied to the first transistor pair and the second transistor pair, The apparatus of claim 17, wherein Δ (A) is the difference between the first transistor area ratio and the second transistor area ratio.

The apparatus of claim 17, wherein the means for determining is an operational amplifier.

20. The apparatus of claim 19, further comprising a transistor that adjusts the first bias voltage with the delta bias voltage.

21. The device of claim 20, wherein the transistor is a FET.

18. The apparatus of claim 17, further comprising a positive RF input terminal and a negative RF input terminal that receive the RF input, and a positive input terminal and a negative input terminal that receive another signal input.

23. The apparatus of claim 22, wherein the other positive input terminal and the other negative input terminal receive a local oscillator signal.