JP2005351995A - 表示装置および表示装置の駆動方法 - Google Patents
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Abstract
【課題】サンプリングパルスSP1,SP2,…のパルス幅を狭くすると、クロックパルスDCK1とDCK2のデューティ差による書き込み電位差として、サンプリング周期幅の帯状のスジが顕著に現れる。
【解決手段】映像信号Vsigを順次サンプリングするためのサンプリングパルスSP1〜SPnを、サンプリングパルス生成回路132を用いて1系統のクロックパルスDCKから生成し、当該サンプリングパルスSP1〜SPnを用いてサンプリングスイッチ(水平スイッチ)133−1〜133−nによって映像信号Vsigを順にサンプリングし、信号線17−1〜17−nに書き込むようにする。
【選択図】図1
【解決手段】映像信号Vsigを順次サンプリングするためのサンプリングパルスSP1〜SPnを、サンプリングパルス生成回路132を用いて1系統のクロックパルスDCKから生成し、当該サンプリングパルスSP1〜SPnを用いてサンプリングスイッチ(水平スイッチ)133−1〜133−nによって映像信号Vsigを順にサンプリングし、信号線17−1〜17−nに書き込むようにする。
【選択図】図1
Description
本発明は、表示装置および表示装置の駆動方法に関し、特に電気光学素子を含む画素が行列状に2次元配置されてなる表示装置および当該表示装置の駆動方法に関する。
電気光学素子を含む画素が行列状に2次元配置されてなる表示装置、例えば電気光学素子として液晶セルを用い、当該液晶セルを含む画素が行列状に2次元配置され、これら画素の行列状配列に対して行ごとに走査ラインが、列ごとに信号ラインが配線されてなる画素アレイ部と、この画素アレイ部の各画素を行単位で選択する垂直駆動回路と、この垂直駆動回路によって選択された行(以下、「選択行」と記す場合もある)の各画素に映像信号を書き込む水平駆動回路とを有するアクティブマトリクス型液晶表示装置において、点順次駆動方式は、例えばシリアル入力されるアナログ映像信号を1水平走査期間に亘って順次サンプリングし、このサンプリングした映像信号を選択行の画素に、対応する信号ラインを通して順に書き込む方式のものである。
この点順次駆動方式のアクティブマトリクス型液晶表示装置では、いわゆるクロックドライブ方式にて水平駆動を行う際に、オーバーラップサンプリングに起因する縦スジの発生を抑えるために、図7に示すように、水平走査の基準となる水平クロックパルスHCKに対して周期が同じでかつデューティが小さい第2のクロックパルスDCKを入力する一方、水平クロックパルスHCKに同期して転送動作を行うシフトレジスタ101の各転送段(シフト段)から出力される転送パルスH1,H2,…を用いてクロック抜き取り回路102で第2のクロックパルスDCKを抜き取り、この抜き取ったクロックパルスDCKをサンプリングパルスSP1,SP2,…として用いて水平スイッチ(サンプリングスイッチ)103にて映像信号Vsigのサンプリングを行うようにしている。
このとき、シフトレジスタ101から出力される転送パルスH1,H2,…のパルス幅が水平クロックパルスHCKの周期幅と同じであることから、クロックパルスDCKを抜き取る際に、自段のパルスに対して前段もしくは後段のパルスを抜き取ることがないようにするために、第2のクロックパルスDCKとして位相が180°ずれた2系統のクロックパルスDCK1,DCK2を入力し、一方のクロックパルスDCK1を偶数列のサンプリングパルスSP1,SP3,…として、他方のクロックパルスDCK2を奇数列のサンプリングパルスSP2,SP4,…としてそれぞれ用いるようにしている(例えば、特許文献1参照)。
また、高精細化に伴って特に水平方向の画素数が増えると、1系統で入力される映像信号Vsigを、限られた水平有効期間内で選択行の全画素について順番にサンプリングするためのサンプリング期間を十分に確保することが難しくなってくる。そこで、サンプリング期間を十分に確保するために、従来から、映像信号をN系統(Nは2以上の整数)で並列に入力する一方、水平方向のN個のドット(画素)を単位としてN個のサンプリングスイッチを設け、1つのサンプリングパルスでN個のサンプリングスイッチを同時に駆動することによってN画素単位(ユニット(相)単位)で順次書き込みを行うNドット同時サンプリング駆動方式が採られている。このNドット同時サンプリング駆動方式も、点順次駆動方式の概念に含まれるものとする。
ここで、同時サンプリング数Nが多くなると、映像信号Vsigをサンプリングして信号ライン104−1,104−2,…に書き込む水平スイッチ(サンプリングスイッチ)103を駆動するサンプリングパルスSP1,SP2,…のトランジェントの抵抗・容量負荷によるなまりが悪化する。このサンプリングパルスSP1,SP2,…の遅延やなまりはゴーストの発生の要因となる。ここで、ゴーストとは、正規の画素からずれて生じる望ましくない妨害像を言う。
ここで、ゴーストの発生原因について説明する。図8に、映像信号Vsigに含まれる黒レベルのピークを、N段(N列)の画素列に書き込む場合におけるゴーストの発生原因を模式的に示す。
初期段階、即ち通電して動作を安定させるエージング前では、サンプリングパルスSP1,SP2,…の遅延は生じていないため、正確にN段のサンプリングパルスで映像信号Vsigの黒レベルをサンプリングできる。したがって、前ゴーストは発生しない。これに対してエージング後では、サンプリングパルスに遅延が生じるため、場合によっては前段(N−1段)のサンプリングパルスで映像信号Vsigの黒レベルのピークを一部サンプリングしてしまうことがある。これにより前ゴーストが生じる。
具体的には、液晶パネルを長時間使用することにより、サンプリングパルスSP1,SP2,…が通過する回路系中に存在するトランジスタのホットキャリアストレスのため閾値電圧Vthが増加し、その結果、サンプリングパルスSP1,SP2,…が時間軸上の後ろ方向にドリフトするため前ゴーストが発生する。特に、上記トランジスタとして、TFT(Thin Film Transistor;薄膜トランジスタ)を用いた場合、TFTのホットキャリアストレスによるサンプリングパルスSP1,SP2,…の遅延幅は30nsec程度である。
ところで、サンプリングパルスSP1,SP2,…のパルス幅は、書き込み時間とゴーストマージン(=サンプリングパルスのノンオーバーラップ時間)から決まる。ここに、書き込み時間は、サンプリングパルスSP1,SP2,…のパルス幅内で信号ライン104−1,104−2,…に対して映像信号Vsigを書き込む時間であり、水平スイッチ(サンプリングスイッチ)103を形成するトランジスタのサイズや信号ライン104−1,104−2,…の容量などによって決まる。また、ゴーストマージンは、初期設定でゴーストが出ない状態からサンプリングパルスSP1,SP2,…が遅延してゴーストが出る状態になる前までのサンプリングパルスSP1,SP2,…の遅延時間であり、液晶パネルを駆動することによる閾値電圧Vthのドリフト量による変移量によって決まる。
一般的に、ゴーストマージンは30nsec以上必要であり、水平クロックパルスHCKの周期の1/2幅からゴーストマージンを引いた値がサンプリングパルスSP1,SP2,…のパルス幅となる。一例として、XGA(水平:1028ドット×垂直:768ドット)のグラフィック表示規格の液晶表示装置において、6ドット同時サンプリング駆動を行う場合には、サンプリングパルスSP1,SP2,…のパルス幅は30nsec程度となる。
しかし、サンプリングパルスSP1,SP2,…のパルス幅を30nsecという狭パルス幅にすると、第2のクロックパルスDCK1とDCK2のデューティ差(デューティずれ)、即ち偶数列と奇数列のサンプリングパルスのデューティ差による書き込み電位差(ホールド電位差)として、図9に示すように、サンプリング周期幅(ここでは、6ドット周期幅)の帯状のスジが顕著に現れる。上記デューティ差は、第2のクロックパルスDCK1,DCK2を生成する回路系が搭載される駆動ボートから水平スイッチ103までの伝送系の配線抵抗差、配線容量差、当該伝送系中に存在する各種回路(レベルシフト回路やインバータ回路等)の特性バラツキによって生じる。
帯状のスジが現れないようにするためには、サンプリングパルスSP1,SP2,…のパルス幅を、偶数列と奇数列のサンプリングパルスのデューティ差による書き込み電位差が現れない程度に広げてサンプリング駆動を行うことになる。しかし、サンプリングパルスSP1,SP2,…のパルス幅を広げるには、ゴーストマージンを本来必要な分よりも狭くせざるを得いため、ゴーストの発生が懸念される状態となる。
本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、偶数列と奇数列のサンプリングパルスのデューティ差(デューティずれ)に起因するサンプリング周期幅の帯状スジの発生を抑制できるとともに、ゴーストマージンを拡大できる表示装置および表示装置の駆動方法を提供することにある。
上記目的を達成するために、本発明では、電気光学素子を含む画素が行列状に2次元配置され、当該画素の行列状配列に対して画素列ごとに信号ラインが配線されてなる画素アレイ部と、水平走査の基準となる第1のクロックパルスおよび当該第1のクロックパルスに同期した1系統の第2のクロックパルスを生成するクロック生成手段と、前記第1のクロックパルスに同期して順に転送動作を行う複数の転送段が縦続接続されてなり、各転送段から転送パルスを順次出力するシフトレジスタとを備えた表示装置において、前記シフトレジスタから順次出力される前記転送パルスに同期して前記1系統の第2のクロックパルスから、隣り合う画素列のパルス間でオーバーラップしないサンプリングパルスを生成し、この生成したサンプリングパルスに同期して、入力される映像信号を順次サンプリングして前記画素アレイ部の各信号ラインに書き込むことを特徴としている。
上記の構成において、映像信号を順次サンプリングするためのサンプリングパルスを1系統の第2のクロックパルスから生成することで、偶数列と奇数列のサンプリングパルスが共通のクロックパルスから作成されることになるため、偶数列と奇数列のサンプリングパルスを別々のクロックパルス(2系統のクロックパルス)から作成した場合に生ずる、レベルシフト回路等の特性や、配線抵抗、配線容量等のバラツキによる偶数列と奇数列のサンプリングパルスのデューティずれという概念が存在しなくなる。その結果、当該デューティずれに起因するサンプリング周期幅の帯状スジの発生が抑えられる。
本発明によれば、偶数列と奇数列のサンプリングパルスが共通のクロックパルスから生成されるため、両サンプリングパルスのデューティずれに起因するサンプリング周期幅の帯状スジの発生を抑制できるとともに、サンプリングパルスのノンオーバーラップ時間を広くできるためゴーストマージンを拡大できる。
以下、本発明の実施の形態について図面を参照して詳細に説明する。
図1は、本発明の一実施形態に係る表示装置の構成の概略を示すブロック図である。ここでは、画素の電気光学素子として液晶セルを用いた点順次駆動方式のアクティブマトリクス型液晶表示装置を例に挙げて説明するものとする。
図1から明らかなように、本実施形態に係るアクティブマトリクス型液晶表示装置は、画素アレイ部11、例えば2つの垂直駆動回路12A,12B、水平駆動回路13、プリチャージ回路14およびクロック生成回路15を有する構成となっている。
画素アレイ部11は、電気光学素子である液晶セルを含む画素20が、透明絶縁基板、例えば第1のガラス基板(図示せず)上に行列状に2次元配置され、この画素20のm行n列の配列に対して行ごとに走査ライン16−1〜16−mが配線され、列ごとに信号ライン17−1〜17−nが配線された構成となっている。第1のガラス基板は、第2のガラス基板と所定の間隙を持って対向配置され、当該第2のガラス基板との間に液晶材料が封止されることによって液晶パネル18を構成している。
図2は、画素(画素回路)20の回路構成の一例を示す回路図である。図2から明らかなように、画素20は、画素トランジスタ、例えばTFT(Thin Film Transistor;薄膜トランジスタ)21と、このTFT21のドレイン電極に画素電極が接続された液晶セル22と、TFT21のドレイン電極に一方の電極が接続された保持容量23とを有する構成となっている。ここで、液晶セル22は、画素電極とこれに対向して形成される対向電極との間で発生する液晶容量を意味する。
TFT21はゲート電極が走査ライン16(16−1〜16−m)に接続され、ソース電極が信号ライン17(17−1〜17−n)に接続されている。また、例えば、液晶セル22の対向電極および保持容量23の他方の電極がコモンライン24に対して各画素共通に接続されている。そして、液晶セル22の対向電極には、コモンライン24を介してコモン電圧(対向電極電圧)Vcomが各画素共通に与えられる。
垂直駆動回路12A,12B、水平駆動回路13およびプリチャージ回路14は、例えば画素アレイ部11と同じ基板(液晶パネル18)上に集積される。2つの垂直駆動回路12A,12Bは、画素アレイ部11を挟んで左右両側に配置されている。なお、ここでは、画素アレイ部11の左右両側に垂直駆動回路12A,12Bを配置するとしたが、1つの垂直駆動回路12を画素アレイ部11の左右の一方側にのみ配置する構成を採ることも可能である。垂直駆動回路12A,12Bは、シフトレジスタやバッファ回路等によって構成されている。
これら垂直駆動回路12A,12Bにおいて、各シフトレジスタは、垂直スタートパルスVSTに応答してシフト動作を開始し、当該垂直スタートパルスVSTを垂直クロックパルスVCK(一般的には、互いに逆相のクロックパルスVCK,VCKX)に同期して順次シフトすることにより、各転送段で転送された転送パルスを走査パルスV1〜Vmとして順に出力する。走査パルスV1〜Vmは、画素アレイ部11の走査ライン16−1〜16−mに与えられることによって画素20を行単位で選択する。
水平駆動回路13は、シフトレジスタ131、サンプリングパルス生成回路132およびサンプリングスイッチ(水平スイッチ)133−1〜133−n等によって構成されており、垂直駆動回路12A,12Bによって選択された画素行の各画素20に対して画素単位で映像信号Vsigを書き込む。水平駆動回路13には、水平走査の開始を指令する互いに逆相の水平スタートパルスHST,HSTXと、水平走査の基準となる第1のクロックパルスである互いに逆相の2相の水平クロックパルスHCK,HCKXと、水平クロックパルスHCK,HCKXに同期した1系統の第2のクロックパルスである互いに逆相のクロックパルスDCK,DCKXとが、液晶パネル18の外部から与えられる。
これら水平スタートパルスHST,HSTX、水平クロックパルスHCK,HCKXおよび第2のクロックパルスDCK,DCKXは、液晶パネル18の外部に設けられたクロック生成回路15で生成される。クロック生成回路15においては、先述した垂直駆動回路12A,12Bで用いる垂直スタートパルスVSTおよび垂直クロックパルスVCK等の生成も行われる。なお、ここでは、クロック生成回路15を液晶パネル18外に設けるとしたが、液晶パネル18上に搭載する構成を採ることも可能である。
水平スタートパルスHST,HSTXは、レベルシフト(L/S)回路31において論理レベル(5[V]程度あるいはそれ以下)の振幅電圧から、液晶の駆動に必要な高振幅電圧にレベルシフト(レベル変換)され、単相の水平スタートパルスHSTとしてシフトレジスタ131に供給される。
水平クロックパルスHCK,HCKXは、レベルシフト回路32において論理レベルの振幅電圧から、液晶の駆動に必要な高振幅電圧にレベルシフトされて単相のクロックパルスに変換された後、逆相パルス生成回路33において再度互いに逆相の水平クロックパルスHCK,HCKXに変換されて介してシフトレジスタ131に供給される。シフトレジスタ131は、単位回路(転送段/シフト段)が画素アレイ部11の水平画素数nだけ縦続接続されてなり、水平スタートパルスHSTに応答してシフト動作を開始し、当該水平スタートパルスHSTを水平クロックパルスHCK,HCKXに同期して順次シフトすることにより、各転送段で転送された転送パルスH1〜Hnを順に出力する。転送パルスH1〜Hnは、サンプリングパルス生成回路132に供給される。
第2のクロックパルスDCK,DCKXは、水平クロックパルスHCK,HCKXの倍速周期のクロックパルス、即ち水平クロックパルスHCK,HCKXの立ち上がりおよび立ち下がりの各タイミングを基準とし、当該水平クロックパルスHCK,HCKXよりもパルス幅が狭いクロックパルスであり、レベルシフト回路34において論理レベルの振幅電圧から、液晶の駆動に必要な振幅電圧にレベルシフト(レベル変換)され、単相のクロックパルスDCKとしてサンプリングパルス生成回路132に供給される。
サンプリングパルス生成回路132は、シフトレジスタ131から順次出力される転送パルスH1〜Hnに同期して1系統の第2のクロックパルスDCKから、隣り合う画素列のパルス間でオーバーラップしないサンプリングパルスSP1〜SPnを順に生成する。サンプリングパルスSP1〜SPnは、サンプリングスイッチ133−1〜133−nに与えられる。
サンプリングスイッチ133−1〜133−nは、サンプリングスイッチ133−1〜133−nに同期して、映像ライン19を介して入力される映像信号Vsigを順次サンプリングすることにより、当該映像信号Vsigを信号ライン17−1〜17−nに順に書き込む。これにより、垂直駆動回路12A,12Bによる垂直走査によって選択された画素行の各画素20に対して、映像信号Vsigを画素単位で書き込む点順次駆動を実現できる。
プリチャージ回路14は、水平走査を行うシフトレジスタや、当該シフトレジスタから順に出力されるプリチャージパルスに応答して動作するプリチャージスイッチ等によって構成されており、垂直駆動回路12A,12Bによって選択された画素行の各画素20に対して、水平駆動回路13による駆動によって画素単位で映像信号Vsigを書き込むのに先立って、所定レベルのプリチャージ信号Psigを書き込む。
なお、ここでは、理解を容易にするために、映像信号Vsigを画素単位でサンプリングする方式に適用した場合を例に挙げて説明したが、高精細化に伴って水平方向の画素数が増えた際、限られた水平有効期間内で全画素に対して映像信号Vsigをサンプリングするためのサンプリング期間を十分に確保するために、映像信号VsigをN系統(Nは2以上の整数)で並列に入力する一方、水平方向のN個のドット(画素)を単位としてN個のサンプリングスイッチを組とし、1つのサンプリングパルスでN個のサンプリングスイッチを同時に駆動することによってN画素単位(ユニット(相)単位)で順次書き込みを行うNドット(例えば、12ドット、24ドット、あるいは48ドット等)同時サンプリング駆動方式のアクティブマトリクス型液晶表示装置にも同様に適用可能である。このNドット同時サンプリング駆動方式も、映像信号Vsigやプリチャージ信号Psigの書き込みを画素単位で行う点順次駆動方式の概念に含まれるものとする。
上記構成の本実施形態に係る点順次駆動方式アクティブマトリクス型液晶表示装置において、クロックドライブ方式にて水平駆動を行う水平駆動回路13の具体的な回路構成、特にサンプリングパルス生成回路132の具体的な回路構成を特徴としている。以下に、水平駆動回路13の実施例について具体例を挙げて説明する。
(実施例1)
図3は、実施例1に係る水平駆動回路13Aの構成を示すブロック図であり、図中、図1と同等部分には同一符号を付して示している。
図3は、実施例1に係る水平駆動回路13Aの構成を示すブロック図であり、図中、図1と同等部分には同一符号を付して示している。
実施例1に係る水平駆動回路13Aにおいて、サンプリングパルスSP1〜SPnを順に生成するサンプリングパルス生成回路132Aは、第1のクロック抜き取り回路41−1〜41−n、第2のクロック抜き取り回路42−1〜42−n、逆相パルス生成回路43−1〜43−nおよび位相調整回路(APC;Phase Adjust Circuit)44−1〜44−n等によって構成されている。
第1のクロック抜き取り回路41−1〜42−nにおいて、奇数列のクロック抜き取り回路41−1,41−3,…は、シフトレジスタ131から順に出力される奇数番目の転送パルスH1,H3,…に同期して、正相の水平クロックパルスHCKを順に抜き取って抜き取りパルスI1,I3,…として奇数列の第2のクロック抜き取り回路42−1,42−3,…に供給する。偶数列のクロック抜き取り回路41−2,41−4,…は、シフトレジスタ131から順に出力される偶数番目の転送パルスH2,H4,…に同期して、逆相の水平クロックパルスHCKXを順に抜き取って抜き取りパルスI2,I4,…として偶数列の第2のクロック抜き取り回路42−2,42−4,…に供給する。
第2のクロック抜き取り回路42−1〜42−nは、第1のクロック抜き取り回路41−1〜41−nで順に抜き取られた抜き取りパルスI1〜In(第3のクロックパルス)に同期して、1系統のクロックパルスDCKを抜き取ってサンプリングパルスSP1〜SPnとして逆相パルス生成回路43−1〜43−nに供給する。なお、第1,第2のクロック抜き取り回路41−1〜41−n,42−1〜42−nは、例えばトランジスタを用いたスイッチ回路によって構成される。
逆相パルス生成回路43−1〜43−nは、例えばインバータの組み合わせによって構成されており、単相のサンプリングパルスSP1〜SPnから互いに逆相の2相のサンプリングパルスSP1,SP1X〜SPn,SPnXを生成する。位相調整回路44−1〜44−nは、例えばインバータの組み合わせによって構成されており、逆相パルス生成回路43−1〜43−nで生成された2相のサンプリングパルスSP1,SP1X〜SPn,SPnX相互の位相が完全に逆相になるように、サンプリングパルスSP1,SP1X〜SPn,SPnXの位相調整を行う。
サンプリングスイッチ133−1〜133−nは、例えばNchトランジスタとPchトランジスタとが並列接続されてなるCMOSアナログスイッチであり、映像信号Vsigを入力する映像ライン19に各一端側が共通に接続され、各他端側が画素アレイ部11の信号ライン17−1〜17−nの各一端にそれぞれ接続されている。これらサンプリングスイッチ133−1〜133−nは、互いに逆相のサンプリングパルスSP1,SP1X〜SPn,SPnXに応答してオン(閉)状態になり、映像ライン19を通して入力される映像信号Vsigを順次サンプリングすることにより、当該映像信号Vsigを信号ライン17−1〜17−nに書き込む。
図4は、水平スタートパルスHST、水平クロックパルスHCK,HCKX、転送パルスH1〜H4、抜き取りパルスI1〜I4、1系統のクロックパルスDCK、ならびにサンプリングパルスSP1,SP1X〜SP4,SP4Xのタイミング関係を示すタイミングチャートである。
このタイミングチャートから明らかなように、実施例1に係るサンプリングパルス生成回路132Aにおいて、転送パルスH1〜H4で先ず水平クロックパルスHCK,HCKXを抜き取り、次にその抜き取った水平クロックパルスHCKX又はHCK、即ち抜き取りパルスI1,I3,…又はI2,I4,…で、水平クロックパルスHCK,HCKXに同期しかつ当該水平クロックパルスHCK,HCKXよりもパルス幅が狭い1系統のクロックパルスDCKを抜き取ってサンプリングパルスSP1,SP1X〜SP4,SP4Xとして順次出力することにより、隣り合う画素列のパルス間で相互にオーバーラップしない波形(ノンオーバーラップ波形)のサンプリングパルスSP1,SP1X〜SP4,SP4Xを生成することができる。
(実施例2)
図5は、実施例2に係る水平駆動回路13Bの構成を示すブロック図であり、図中、図1と同等部分には同一符号を付して示している。
図5は、実施例2に係る水平駆動回路13Bの構成を示すブロック図であり、図中、図1と同等部分には同一符号を付して示している。
実施例2に係る水平駆動回路13Bにおいて、サンプリングパルスSP1〜SPnを順に生成するサンプリングパルス生成回路132Bは、NAND回路51−1〜51−n、クロック抜き取り回路52−1〜52−n、逆相パルス生成回路53−1〜53−nおよび位相調整回路(APC)54−1〜54−n等によって構成されている。
NAND回路51−1〜52−nの各々は、シフトレジスタ131から順に出力される自段の転送パルスHi(i=1,2,…n)と後段の転送パルスHi+1との否定論理積(NAND)をとることによってNANDパルス(第3のクロックパルス)I1〜Inを順に生成し、クロック抜き取り回路52−1〜52−nに供給する。
クロック抜き取り回路52−1〜52−nは、NAND回路51−1〜52−nで順に生成されたNANDパルスI1〜Inに同期して、1系統のクロックパルスDCKを抜き取ってサンプリングパルスSP1〜SPnとして逆相パルス生成回路53−1〜53−nに供給する。なお、クロック抜き取り回路52−1〜52−nは、例えばトランジスタを用いたスイッチ回路によって構成される。
逆相パルス生成回路53−1〜53−nは、例えばインバータの組み合わせによって構成されており、単相のサンプリングパルスSP1〜SPnから互いに逆相の2相のサンプリングパルスSP1,SP1X〜SPn,SPnXを生成する。位相調整回路54−1〜54−nは、例えばインバータの組み合わせによって構成されており、逆相パルス生成回路53−1〜53−nで生成された2相のサンプリングパルスSP1,SP1X〜SPn,SPnX相互の位相が完全に逆相になるように、サンプリングパルスSP1,SP1X〜SPn,SPnXの位相調整を行う。
図6は、水平スタートパルスHST、水平クロックパルスHCK,HCKX、転送パルスH1〜H4、NANDパルスI1〜I4、1系統のクロックパルスDCK、ならびにサンプリングパルスSP1,SP1X〜SP4,SP4Xのタイミング関係を示すタイミングチャートである。
このタイミングチャートから明らかなように、実施例2に係るサンプリングパルス生成回路132Bにおいて、先ずシフトレジスタ131から順に出力される自段の転送パルスHiと後段の転送パルスHi+1との否定論理積(NAND)をとることによってNANDパルスI1〜Inを生成し、次にその生成したNANDパルスI1〜Inで水平クロックパルスHCK,HCKXに同期しかつ当該水平クロックパルスHCK,HCKXよりもパルス幅が狭い1系統のクロックパルスDCKを抜き取ってサンプリングパルスSP1,SP1X〜SP4,SP4Xとして順次出力することにより、隣り合う画素列のパルス間で相互にオーバーラップしないノンオーバーラップ波形のサンプリングパルスSP1,SP1X〜SP4,SP4Xを生成することができる。
上述したように、クロックドライブ方式にて水平駆動を行う点順次駆動方式のアクティブマトリクス型液晶表示装置において、映像信号Vsigを順次サンプリングするためのサンプリングパルスSP1〜SPnを、上記実施例1又は2に係るサンプリングパルス生成回路132A又は132Bを用いて1系統のクロックパルスDCKから生成することにより、奇数列のサンプリングパルスSP1,SP3,…と偶数列のサンプリングパルスSP2,SP4,…が共通のクロックパルスDCKから作成されることになるため、次のような作用効果をえることができる。
すなわち、奇数列と偶数列のサンプリングパルスを2系統のクロックパルスDCK1,DCK2から作成した従来技術の場合に生ずる、レベルシフト回路34等の特性や、配線抵抗、配線容量等のバラツキによる偶数列と奇数列のサンプリングパルスのデューティずれという概念が存在しなくなるため、当該デューティずれの影響を受けない。そのため、信号ライン17−1〜17−nのサンプリング電位は、信号ライン17−1〜17−nの全てにおいて同じであり、奇数段−偶数段でのサンプリング周期幅(ユニット周期幅)の帯状スジの発生を抑制できる。また、サンプリング周期幅の帯状スジを根本的に除去できる構成となっていることにより、クロックパルスDCKのパルス幅を狭めてもサンプリング周期幅の帯状スジは発生しないため、クロックパルスDCKのパルス幅を狭めることによってサンプリングパルスSP1〜SPnのノンオーバーラップ時間を長く設定でき、ゴーストマージンの拡大も行える。
また、第2のクロックパルスDCKを液晶パネル18の外部から取り込む構成のシステムにあっては、2系統のクロックパルスDCK1,DCK2を用いる従来技術では、クロックパルスDCK1,DCK2の入力ピンが2個必要であったのに対して、本実施形態ではクロックパルスDCKが1系統であることにより、入力ピンが1個で済むため、ピン数を削減できるという利点もある。
また、1系統のクロックパルスDCKからサンプリングパルスSP1〜SPnを生成する手段として、上記実施例1,2に係るサンプリングパルス生成回路132A,132Bを用いることにより、1系統のクロックパルスDCKから隣り合う画素列のパルス間で相互にオーバーラップしないノンオーバーラップ波形のサンプリングパルスSP1〜SP4を、簡単なスイッチ回路や論理回路の組み合わせるによる極めて簡単な回路構成によって生成することができる。
なお、上記実施形態では、画素の電気光学素子として液晶セルを用いた液晶表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、画素の電気光学素子として有機EL((electro luminescence) 素子を用いた有機EL表示装置など、電気光学素子を含む画素が行列状に2次元配置されてなり、クロックドライブ方式にて水平駆動を行う点順次駆動方式のアクティブマトリクス型表示装置全般に適用可能である。
本実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表示装置は、一般的な映像表示装置として用いることができる他、例えば、投射型液晶表示装置(液晶プロジェクタ装置)において、液晶ライトバルブとして用いることができる。
11…画素アレイ部、12A,12B…垂直駆動回路、13(13A,13B)…水平駆動回路、14…プリチャージ回路、15…クロック生成回路、16(16−1〜16−m)…操作ライン、17(17−1〜17−n)…信号ライン、18…液晶パネル、19…映像ライン、20…画素、21…TFT(画素トランジスタ)、22…液晶セル、23…保持容量、41−1〜41−n…第1のクロック抜き取り回路、42−1〜42−n…第2のクロック抜き取り回路、43−1〜43−n,53−1〜53−n…逆相パルス生成回路、43−1〜43−n,53−1〜53−n…逆相パルス生成回路、44−1〜44−n,54−1〜54−n…位相調整回路(APC)、51−1〜51−n…NAND回路、52−1〜52−n…クロック抜き取り回路、131…シフトレジスタ、132,132A,132B…サンプリングパルス生成回路、133−1〜133−n…サンプリングスイッチ(水平スイッチ)
Claims (5)
- 電気光学素子を含む画素が行列状に2次元配置され、当該画素の行列状配列に対して画素列ごとに信号ラインが配線されてなる画素アレイ部と、
水平走査の基準となる第1のクロックパルスおよび当該第1のクロックパルスに同期した1系統の第2のクロックパルスを生成するクロック生成手段と、
前記第1のクロックパルスに同期して順に転送動作を行う複数の転送段が縦続接続されてなり、各転送段から転送パルスを順次出力するシフトレジスタと、
前記シフトレジスタから順次出力される前記転送パルスに同期して前記1系統の第2のクロックパルスから、隣り合う画素列のパルス間でオーバーラップしないサンプリングパルスを生成するサンプリングパルス生成手段と、
前記サンプリングパルス生成手段で生成された前記サンプリングパルスに同期して、入力される映像信号を順次サンプリングして前記画素アレイ部の各信号ラインに供給するサンプリング手段と
を備えたことを特徴とする表示装置。 - 前記サンプリングパルス生成手段は、
前記転送パルスに同期して前記第1のクロックパルスと同じパルス幅の第3のクロックパルスを順次生成するパルス生成手段と、
前記パルス生成手段で順次生成される前記第3のクロックパルスに同期して前記第2のクロックパルスを抜き取って前記サンプリングパルスとするスイッチ群とを有する
ことを特徴とする請求項1記載の表示装置。 - 前記パルス生成手段は、前記転送パルスに同期して前記第1のクロックパルスを抜き取って前記第3のクロックパルスとする
ことを特徴とする請求項2記載の表示装置。 - 前記パルス生成手段は、前記シフトレジスタから出力される自段の転送パルスと後段の転送パルスとの否定論理積をとって前記第3のクロックパルスとする
ことを特徴とする請求項2記載の表示装置。 - 電気光学素子を含む画素が行列状に2次元配置され、当該画素の行列状配列に対して画素列ごとに信号ラインが配線されてなる画素アレイ部と、
水平走査の基準となる第1のクロックパルスおよび当該第1のクロックパルスに同期した1系統の第2のクロックパルスを生成するクロック生成手段と、
前記第1のクロックパルスに同期して順に転送動作を行う複数の転送段が縦続接続されてなり、各転送段から転送パルスを順次出力するシフトレジスタとを備えた表示装置の駆動方法であって、
前記シフトレジスタから順次出力される前記転送パルスに同期して前記1系統の第2のクロックパルスから、隣り合う画素列のパルス間でオーバーラップしないサンプリングパルスを生成し、
この生成したサンプリングパルスに同期して、入力される映像信号を順次サンプリングして前記画素アレイ部の各信号ラインに書き込む
ことを特徴とする表示装置の駆動方法。
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JP2004170634A JP2005351995A (ja) | 2004-06-09 | 2004-06-09 | 表示装置および表示装置の駆動方法 |
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JP2006145899A (ja) * | 2004-11-19 | 2006-06-08 | Seiko Epson Corp | 電気光学装置用駆動回路及び方法、並びに電気光学装置及び電子機器 |
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2004
- 2004-06-09 JP JP2004170634A patent/JP2005351995A/ja active Pending
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JP4661182B2 (ja) * | 2004-11-19 | 2011-03-30 | セイコーエプソン株式会社 | 電気光学装置用駆動回路及び方法、並びに電気光学装置及び電子機器 |
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