JP2005346359A

JP2005346359A - Timer circuit and microcomputer

Info

Publication number: JP2005346359A
Application number: JP2004164602A
Authority: JP
Inventors: Junichi Igarashi; 淳一五十嵐
Original assignee: Toshiba Corp; Toshiba Memory Systems Co Ltd
Current assignee: Toshiba Corp; Kioxia Systems Co Ltd
Priority date: 2004-06-02
Filing date: 2004-06-02
Publication date: 2005-12-15

Abstract

PROBLEM TO BE SOLVED: To provide a timer circuit and a microcomputer capable of recovering the operation of the microcomputer and the operation of the other circuit connected to the microcomputer even when an interruption routine of a CPU is not carried out normally or when a reset action of the CPU is rewritten to an interruption action. SOLUTION: This timer circuit includes a watchdog timer 2 which outputs a time-out signal TO when time-out is carried out without any initialization by a computing processing device, and a determination circuit 3 counting the number of the outputted time-out signals TO and outputting a reset signal RST resetting the computing processing device when the count number reaches a fixed value. COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、タイマ回路、及びマイクロコンピュータに関し、特に、ウォッチドッグタイマ、及びこのウォッチドッグタイマを備えたマイクロコンピュータに関する。 The present invention relates to a timer circuit and a microcomputer, and more particularly to a watchdog timer and a microcomputer provided with the watchdog timer.

従来のウォッチドッグタイマは、マイクロコンピュータが正常に動作しているか否かをチェックし、異常動作を検出した場合に割り込み動作かリセット動作のうち何れかを選択する（例えば、特許文献１参照。）。 A conventional watchdog timer checks whether the microcomputer is operating normally, and selects an interrupt operation or a reset operation when an abnormal operation is detected (see, for example, Patent Document 1). .

ウォッチドッグタイマは、ウォッチドッグタイマのカウンタが、設定時間内にＣＰＵによりカウンタクリアされなかった際（以下「タイムアウト」という）に、動作選択回路によって、割り込み動作かリセット動作のうち何れかを選択する。
特開２０００−０８９９７０号公報 The watchdog timer selects either an interrupt operation or a reset operation by the operation selection circuit when the counter of the watchdog timer is not cleared by the CPU within the set time (hereinafter referred to as “timeout”). .
JP 2000-089970 A

しかし、従来のウォッチドッグタイマでは、動作選択回路が割り込み動作を選択した後にタイムアウトが連続した場合、割り込みルーチンが正常に実行されてないことが想定される。この場合、ＣＰＵにおいて必要な初期化や設定等が実行されず、マイクロコンピュータの動作のみならず、このマイクロコンピュータに接続されている他の回路にも悪影響を及ぼす恐れがあった。また、動作選択回路がリセット動作を選択した場合でも、ＣＰＵの暴走等によって割り込み動作に書き換えられてしまったときには、タイムアウトによるリセット動作が行えない。 However, in the conventional watchdog timer, when the timeout continues after the operation selection circuit selects the interrupt operation, it is assumed that the interrupt routine is not normally executed. In this case, necessary initialization and setting are not executed in the CPU, and there is a possibility that not only the operation of the microcomputer but also other circuits connected to the microcomputer may be adversely affected. Even when the operation selection circuit selects the reset operation, if the operation is rewritten to an interrupt operation due to a runaway of the CPU, the reset operation due to timeout cannot be performed.

そこで、上記問題に鑑み、本発明は、タイムアウトが連続して起こった場合に、強制的に演算処理装置のリセット動作を行い、マイクロコンピュータの初期化を行うことが可能なタイマ回路、及びマイクロコンピュータを提供することを目的とする。 Accordingly, in view of the above problems, the present invention provides a timer circuit capable of forcibly resetting an arithmetic processing unit and initializing a microcomputer when a timeout occurs continuously, and the microcomputer The purpose is to provide.

本発明の第１の特徴は、演算処理装置により初期化されずタイムアウトした場合にタイムアウト信号を出力するウォッチドッグタイマと、タイムアウト信号の出力回数をカウントし、カウント数が一定値に達した場合に、演算処理装置をリセットさせるリセット信号を出力する判定回路とを備えるタイマ回路であることを要旨とする。 The first feature of the present invention is that a watchdog timer that outputs a time-out signal when a time-out occurs without being initialized by the arithmetic processing unit, and the number of times the time-out signal is output is counted, and the count number reaches a certain value. The gist of the invention is that the timer circuit includes a determination circuit that outputs a reset signal for resetting the arithmetic processing unit.

本発明の第２の特徴は、演算処理装置と、演算処理装置により初期化されずタイムアウトした場合にタイムアウト信号を出力するウォッチドッグタイマと、タイムアウト信号の出力回数をカウントし、カウント数が一定値に達した場合に、演算処理装置をリセットさせるリセット信号を出力する判定回路とを備えるマイクロコンピュータであることを要旨とする。 The second feature of the present invention is that an arithmetic processing unit, a watchdog timer that outputs a time-out signal when a time-out occurs without being initialized by the arithmetic processing unit, and counts the number of times the time-out signal is output, When it reaches the above, the gist is that the microcomputer includes a determination circuit that outputs a reset signal for resetting the arithmetic processing unit.

本発明に係るタイマ回路、及びマイクロコンピュータによれば、演算処理装置を強制的にリセットすることにより、ＣＰＵの割り込みルーチンが正常に実行されてない場合、又はＣＰＵのリセット動作が割り込み動作に書き換えられてしまった場合でも、マイクロコンピュータ及びマイクロコンピュータに接続されている他の回路の動作を回復させることができる。 According to the timer circuit and the microcomputer of the present invention, by forcibly resetting the arithmetic processing unit, the CPU interrupt routine is not executed normally, or the CPU reset operation is rewritten to the interrupt operation. Even in the case of failure, the operation of the microcomputer and other circuits connected to the microcomputer can be recovered.

（第１の実施の形態）
図１に示すように、本発明の第１の実施の形態に係る第１のマイクロコンピュータ５０は、演算処理装置であるＣＰＵ１、タイマ回路３０を備える。タイマ回路３０は、ウォッチドッグタイマ２、判定回路３、動作選択回路４、ＯＲゲート９を備える。ＣＰＵ１は、配線５４を介して外部とデータの入出力を行う。ウォッチドッグタイマ２及び判定回路３は、カウンタにより構成されている。ＣＰＵ１とウォッチドッグタイマ２は、配線５で接続されている。ＣＰＵ１と判定回路３は、配線６で接続されている。ＣＰＵ１とＯＲゲート９の入力端は、配線１１で接続されている。ＣＰＵ１と動作選択回路４は、配線１２及び配線１３で接続されている。ウォッチドッグタイマ２と判定回路３は、配線７で接続されている。ウォッチドッグタイマ２と動作選択回路４は、配線８で接続されている。ウォッチドッグタイマ２と発信回路１６は、配線１５で接続されている。判定回路３とＯＲゲート９の入力端は、配線１０で接続されている。ＯＲゲート９の出力端と動作選択回路４は、配線１４で接続されている。動作選択回路４は、ウォッチドッグタイマ２から配線８を介してタイムアウト信号ＴＯが入力されたとき、ＣＰＵ１へ割り込み信号ＩＮＴかリセット信号ＲＳＴのうち何れかを出力する。判定回路３又はＣＰＵ１からリセット信号ＲＳＴが入力された場合は、動作選択回路４は、リセット信号ＲＳＴをＣＰＵ１へ出力する。リセット信号ＲＳＴが入力されない場合は、動作選択回路４は、割り込み信号ＩＮＴをＣＰＵ１へ出力する。「リセット信号ＲＳＴ」とは、演算処理装置をリセットさせる信号をいう。「割り込み信号ＩＮＴ」とは、演算処理装置に割り込み処理をさせる信号をいう。図示していないが、マイクロコンピュータ５０には、ＣＰＵ１等の他、ＲＯＭやＲＡＭ等のメモリ、入出力ポート、通信ポート、タイマ、Ａ／Ｄコンバータ等を備えている。 (First embodiment)
As shown in FIG. 1, the first microcomputer 50 according to the first embodiment of the present invention includes a CPU 1 that is an arithmetic processing unit and a timer circuit 30. The timer circuit 30 includes a watchdog timer 2, a determination circuit 3, an operation selection circuit 4, and an OR gate 9. The CPU 1 performs data input / output with the outside via the wiring 54. The watchdog timer 2 and the determination circuit 3 are constituted by counters. The CPU 1 and the watchdog timer 2 are connected by a wiring 5. The CPU 1 and the determination circuit 3 are connected by a wiring 6. The CPU 1 and the input terminal of the OR gate 9 are connected by a wiring 11. The CPU 1 and the operation selection circuit 4 are connected by a wiring 12 and a wiring 13. The watchdog timer 2 and the determination circuit 3 are connected by a wiring 7. The watchdog timer 2 and the operation selection circuit 4 are connected by a wiring 8. The watchdog timer 2 and the transmission circuit 16 are connected by a wiring 15. The input terminal of the determination circuit 3 and the OR gate 9 is connected by a wiring 10. The output terminal of the OR gate 9 and the operation selection circuit 4 are connected by a wiring 14. The operation selection circuit 4 outputs either the interrupt signal INT or the reset signal RST to the CPU 1 when the timeout signal TO is input from the watchdog timer 2 via the wiring 8. When the reset signal RST is input from the determination circuit 3 or the CPU 1, the operation selection circuit 4 outputs the reset signal RST to the CPU 1. When the reset signal RST is not input, the operation selection circuit 4 outputs an interrupt signal INT to the CPU 1. The “reset signal RST” is a signal that resets the arithmetic processing unit. “Interrupt signal INT” refers to a signal that causes the arithmetic processing unit to perform interrupt processing. Although not shown, the microcomputer 50 includes a CPU 1 and the like, a memory such as a ROM and a RAM, an input / output port, a communication port, a timer, an A / D converter, and the like.

次に図２を用いて、マイクロコンピュータ５０の動作を説明する。 Next, the operation of the microcomputer 50 will be described with reference to FIG.

（ａ）ステップＳ１００において、ウォッチドッグタイマ２は、配線１５から入力されるクロックＣＬＫが入力される毎にカウント数が１つずつ変化することにより、クロックＣＬＫの入力回数をカウントする。ステップＳ１０１において、ＣＰＵ１が正常に動作している場合は、ステップＳ１０２において、ウォッチドッグタイマ２がタイムアウトする前に、ＣＰＵ１から配線５を介してクリア信号ＣＬＲが入力され、ステップＳ１０３において、ウォッチドッグタイマ２は初期値にクリアされる。そして、ステップＳ１００に戻り、再びウォッチドッグタイマ２はクロックＣＬＫの入力回数のカウントを始める。 (A) In step S100, the watchdog timer 2 counts the number of times the clock CLK is input by changing the count number by one every time the clock CLK input from the wiring 15 is input. If the CPU 1 is operating normally in step S101, the clear signal CLR is input from the CPU 1 via the wiring 5 in step S102 before the watch dog timer 2 times out. In step S103, the watch dog timer 2 is cleared to the initial value. Then, returning to step S100, the watchdog timer 2 again starts counting the number of times the clock CLK is input.

（ｂ）ステップＳ１０１において、ＣＰＵ１が正常に動作していない場合は、ウォッチドッグタイマ２はカウントを続ける。その結果、カウント数が一定値に達するとタイムアウトとなり、ステップＳ１０４において、タイムアウト信号ＴＯを判定回路３及び動作選択回路４へ出力する。 (B) If the CPU 1 is not operating normally in step S101, the watchdog timer 2 continues counting. As a result, when the count reaches a certain value, a timeout occurs, and the timeout signal TO is output to the determination circuit 3 and the operation selection circuit 4 in step S104.

（ｃ）ステップＳ１０５において、判定回路３は、ウォッチドッグタイマ２により入力されたタイムアウト信号ＴＯの入力回数をカウントする。ステップＳ１０６において、ＣＰＵ１の動作が正常動作に回復した場合は、判定回路３がタイムアウトする前に、ステップＳ１０７において、ＣＰＵ１から配線６を介してクリア信号ＣＬＲが入力され、ステップＳ１０８において、判定回路３は初期値にクリアされる。そして、ステップＳ１０５に戻る。 (C) In step S 105, the determination circuit 3 counts the number of times the timeout signal TO input by the watchdog timer 2 is input. If the operation of the CPU 1 is restored to normal operation in step S106, the clear signal CLR is input from the CPU 1 via the wiring 6 in step S107 before the determination circuit 3 times out. In step S108, the determination circuit 3 Is cleared to the initial value. Then, the process returns to step S105.

（ｄ）ステップＳ１０６において、ＣＰＵ１が、未だ正常に動作しておらず、ウォッチドッグタイマ２が連続してタイムアウト信号ＴＯを出力する場合は、判定回路３はカウントを続け、カウント数が一定値（例えば、２）に達するとタイムアウトとなり、ステップＳ１０９において、リセット信号ＲＳＴをＯＲゲート９へ出力する。 (D) In step S106, when the CPU 1 is not yet operating normally and the watchdog timer 2 continuously outputs the timeout signal TO, the determination circuit 3 continues counting and the count number is a constant value ( For example, when 2) is reached, a timeout occurs, and the reset signal RST is output to the OR gate 9 in step S109.

（ｅ）ステップＳ１１０において、ＯＲゲート９には、判定回路３から配線１０を介してリセット信号ＲＳＴが入力され、ＣＰＵ１から配線１１を介してリセット信号ＲＳＴが入力される。ステップＳ１１１において、ＯＲゲート９は、何れかのリセット信号ＲＳＴが入力された場合、リセット信号ＲＳＴを動作選択回路４へ出力する。 (E) In step S110, the OR gate 9 receives the reset signal RST from the determination circuit 3 via the wiring 10, and receives the reset signal RST from the CPU 1 via the wiring 11. In step S 111, the OR gate 9 outputs the reset signal RST to the operation selection circuit 4 when any of the reset signals RST is input.

（ｆ）ステップＳ１１１において、ＯＲゲート９から配線１４を介してリセット信号ＲＳＴが入力された場合は、動作選択回路４は、ステップＳ１１３において、リセット信号ＲＳＴをＣＰＵ１へ出力する。そして、ステップＳ１１５において、ＣＰＵ１はリセットされる。 (F) In step S111, when the reset signal RST is input from the OR gate 9 via the wiring 14, the operation selection circuit 4 outputs the reset signal RST to the CPU 1 in step S113. In step S115, the CPU 1 is reset.

本発明の第１の実施の形態に係るタイマ回路、及びマイクロコンピュータによれば、演算処理装置を強制的にリセットすることにより、ＣＰＵの割り込みルーチンが正常に実行されてない場合、又はＣＰＵのリセット動作が割り込み動作に書き換えられてしまった場合でも、マイクロコンピュータ及びマイクロコンピュータに接続されている他の回路の動作を回復させることができる。 According to the timer circuit and the microcomputer according to the first embodiment of the present invention, the CPU interrupt routine is not normally executed by forcibly resetting the arithmetic processing unit, or the CPU is reset. Even when the operation is rewritten to the interrupt operation, the operation of the microcomputer and other circuits connected to the microcomputer can be recovered.

（第２の実施の形態）
図３に示すように、本発明の第２の実施の形態に係るマイクロコンピュータ５０が備えるタイマ回路３１は、本発明の第１の実施の形態に係るタイマ回路３０とほぼ同様であるが、ＯＲゲート９の入力端と動作選択回路４が、配線１７で接続されており、ＯＲゲート９の出力端とＣＰＵ１が、配線１８で接続されている点で、本発明の第１の実施の形態に係るタイマ回路と異なる。また、動作選択回路４から配線１７を介してリセット信号ＲＳＴがＯＲゲート９へ出力され、ＣＰＵ１から配線１３を介して、リセット信号ＲＳＴが動作選択回路４へ入力される点で、本発明の第１の実施の形態に係るタイマ回路と異なる。 (Second Embodiment)
As shown in FIG. 3, the timer circuit 31 provided in the microcomputer 50 according to the second embodiment of the present invention is substantially the same as the timer circuit 30 according to the first embodiment of the present invention, but OR. The input terminal of the gate 9 and the operation selection circuit 4 are connected by the wiring 17, and the output terminal of the OR gate 9 and the CPU 1 are connected by the wiring 18. Different from the timer circuit. Further, the reset signal RST is output from the operation selection circuit 4 to the OR gate 9 via the wiring 17, and the reset signal RST is input from the CPU 1 to the operation selection circuit 4 via the wiring 13. This is different from the timer circuit according to the first embodiment.

次に図４を用いて、本発明の第２の実施の形態に係るタイマ回路の動作について説明する。ステップＳ１００〜Ｓ１０８及びステップＳ１１５は、本発明の第１の実施の形態に係るタイマ回路の動作と同様である。 Next, the operation of the timer circuit according to the second embodiment of the present invention will be described with reference to FIG. Steps S100 to S108 and Step S115 are the same as the operation of the timer circuit according to the first embodiment of the present invention.

（ａ）ステップＳ１０６において、ＣＰＵ１が、未だ正常に動作しておらず、ウォッチドッグタイマ２が連続してタイムアウト信号ＴＯを出力する場合は、判定回路３はカウントを続け、カウント数が一定値に達するとタイムアウトとなり、ステップＳ２０９において、リセット信号ＲＳＴをＯＲゲート９へ出力する。 (A) In step S106, when the CPU 1 is not yet operating normally and the watchdog timer 2 continuously outputs the timeout signal TO, the determination circuit 3 continues to count and the count number becomes a constant value. When it reaches, a timeout occurs, and the reset signal RST is output to the OR gate 9 in step S209.

（ｂ）ＣＰＵ１から配線１３を介して、リセット信号ＲＳＴが動作選択回路４へ入力された場合は、ステップＳ２１０において、動作選択回路４からリセット信号ＲＳＴがＯＲゲート９へ出力される。 (B) When the reset signal RST is input from the CPU 1 to the operation selection circuit 4 via the wiring 13, the reset signal RST is output from the operation selection circuit 4 to the OR gate 9 in step S210.

（ｃ）ＯＲゲート９には、ステップＳ２０９において判定回路３から配線１０を介してリセット信号ＲＳＴが入力され、ステップＳ２１０において動作選択回路４から配線１７を介してリセット信号ＲＳＴが入力される。ステップＳ２１１において、ＯＲゲート９は、何れかのリセット信号ＲＳＴが入力された場合、リセット信号ＲＳＴをＣＰＵ１へ出力する。そして、ステップＳ１１５において、ＣＰＵ１はリセットされる。 (C) The reset signal RST is input to the OR gate 9 from the determination circuit 3 through the wiring 10 in step S209, and the reset signal RST is input from the operation selection circuit 4 through the wiring 17 in step S210. In step S211, the OR gate 9 outputs the reset signal RST to the CPU 1 when any reset signal RST is input. In step S115, the CPU 1 is reset.

本発明の第２の実施の形態に係るタイマ回路、及びマイクロコンピュータによれば、演算処理装置を強制的にリセットすることにより、ＣＰＵの割り込みルーチンが正常に実行されてない場合、又はＣＰＵのリセット動作が割り込み動作に書き換えられてしまった場合でも、マイクロコンピュータ及びマイクロコンピュータに接続されている他の回路の動作を回復させることができる。 According to the timer circuit and the microcomputer according to the second embodiment of the present invention, the CPU interrupt routine is not normally executed by forcibly resetting the arithmetic processing unit, or the CPU is reset. Even when the operation is rewritten to the interrupt operation, the operation of the microcomputer and other circuits connected to the microcomputer can be recovered.

（その他の実施の形態）
図５に示すように、本発明の第１及び第２の実施の形態に係るマイクロコンピュータは、複数備えられてもよい。即ち、第１のマイクロコンピュータ５０、第２のマイクロコンピュータ５１、第３のマイクロコンピュータ５２、ノード５３、マイクロコンピュータ５０とノードを接続するバス５４、マイクロコンピュータ５１とノードを接続するバス５５、マイクロコンピュータ５２とノードを接続するバス５６が備えられる。マイクロコンピュータ５０、５１、５２は、ノード５３を介して外部と、又は相互にデータの入出力を行う。マイクロコンピュータ５０は、スーパーバイザ機能を有し、第１のマイクロコンピュータ５０、第２のマイクロコンピュータ５１、及び第３のマイクロコンピュータ５２からノード５３へ入出力されるデータを制御する。例えば、マイクロコンピュータ５１が機能しなくなった場合、マイクロコンピュータ５０は、マイクロコンピュータ５１で処理されるデータを、マイクロコンピュータ５０又はマイクロコンピュータ５２に割り振る。スーパーバイザ機能以外は、マイクロコンピュータ５１及び５２もマイクロコンピュータ５０と同様の構成を有している。このようにマイクロコンピュータが複数備えられている場合でも、各マイクロコンピュータが独立して各演算処理装置を強制的にリセットすることにより、マイクロコンピュータに接続されている他のマイクロコンピュータの動作を回復させたり、マイクロコンピュータに接続されている他のマイクロコンピュータの負荷を減らすことができる。 (Other embodiments)
As shown in FIG. 5, a plurality of microcomputers according to the first and second embodiments of the present invention may be provided. That is, the first microcomputer 50, the second microcomputer 51, the third microcomputer 52, the node 53, the bus 54 that connects the microcomputer 50 and the node, the bus 55 that connects the microcomputer 51 and the node, the microcomputer A bus 56 connecting the node 52 and the node is provided. The microcomputers 50, 51, 52 input / output data to / from the outside via the node 53. The microcomputer 50 has a supervisor function and controls data input / output from the first microcomputer 50, the second microcomputer 51, and the third microcomputer 52 to the node 53. For example, when the microcomputer 51 stops functioning, the microcomputer 50 allocates data to be processed by the microcomputer 51 to the microcomputer 50 or the microcomputer 52. Except for the supervisor function, the microcomputers 51 and 52 have the same configuration as the microcomputer 50. Even when a plurality of microcomputers are provided in this way, each microcomputer can independently reset each arithmetic processing unit to restore the operation of other microcomputers connected to the microcomputer. Or the load on other microcomputers connected to the microcomputer can be reduced.

例えば、第１のマイクロコンピュータ５０のＣＰＵ１が正常に動作しないため、スーパーバイザ機能が機能しない場合でも、第１のマイクロコンピュータ５０が、ＣＰＵ１を強制的にリセットすることにより、第２のマイクロコンピュータ５１、第３のマイクロコンピュータ５２へ入出力されるデータが正常に制御される。また、第２のマイクロコンピュータ５１、第３のマイクロコンピュータ５２も、それぞれ独立して演算処理装置を強制的にリセットすることにより、他のマイクロコンピュータへ割り振られたデータを、正常に処理できるようになる。 For example, even if the supervisor function does not function because the CPU 1 of the first microcomputer 50 does not operate normally, the first microcomputer 50 forcibly resets the CPU 1, so that the second microcomputer 51, Data input / output to / from the third microcomputer 52 is normally controlled. The second microcomputer 51 and the third microcomputer 52 can also normally process the data allocated to other microcomputers by forcibly resetting the arithmetic processing units independently of each other. Become.

第１の実施の形態、及び第２の実施の形態に係るタイマ回路では、発信回路１６はマイクロコンピュータ５０の外部にあるが、発信回路１６はウォッチドッグタイマ２に内蔵されてもよい。また、第１の実施の形態及び第２の実施の形態に係る発信回路１６は、ＣＰＵ１に入力されるクロックであるシステムクロックを供給する発信回路であってもよいし、システムクロックとは独立したクロックを供給する発信回路であってもよい。 In the timer circuit according to the first embodiment and the second embodiment, the transmission circuit 16 is outside the microcomputer 50, but the transmission circuit 16 may be built in the watchdog timer 2. Further, the transmission circuit 16 according to the first embodiment and the second embodiment may be a transmission circuit that supplies a system clock that is a clock input to the CPU 1 or is independent of the system clock. It may be a transmission circuit that supplies a clock.

第１の実施の形態に係るタイマ回路の一例を示した図である。It is the figure which showed an example of the timer circuit which concerns on 1st Embodiment. 第１の実施の形態に係るタイマ回路の動作を示したフロー図の一例を示した図である。It is the figure which showed an example of the flowchart which showed the operation | movement of the timer circuit which concerns on 1st Embodiment. 第２の実施の形態に係るタイマ回路の一例を示した図である。It is the figure which showed an example of the timer circuit which concerns on 2nd Embodiment. 第２の実施の形態に係るタイマ回路の動作を示したフロー図の一例を示した図である。It is the figure which showed an example of the flowchart which showed the operation | movement of the timer circuit which concerns on 2nd Embodiment. ノードにより接続されている複数のマイクロコンピュータの一例を示した図である。It is the figure which showed an example of the some microcomputer connected by the node.

Explanation of symbols

１ＣＰＵ
２ウォッチドッグタイマ
３判定回路
４動作選択回路
５〜８，１０〜１５，１７，１８配線
９ＯＲゲート
１６発信回路
３０タイマ回路
３１タイマ回路
５０，５１，５２マイクロコンピュータ
５３ノード
５４，５５，５６バス
ＣＬＫクロック
ＣＬＲクリア信号
ＩＮＴ割り込み信号
ＲＳＴリセット信号
ＴＯタイムアウト信号 1 CPU
2 Watchdog timer 3 Judgment circuit 4 Operation selection circuit 5-8, 10-15, 17, 18 Wiring 9 OR gate 16 Transmission circuit 30 Timer circuit 31 Timer circuit 50, 51, 52 Microcomputer 53 Node 54, 55, 56 bus CLK clock CLR clear signal INT interrupt signal RST reset signal TO timeout signal

Claims

A watchdog timer that outputs a timeout signal when a timeout occurs without being initialized by the arithmetic processing unit;
A timer circuit that counts the number of times the timeout signal is output and outputs a reset signal that resets the arithmetic processing unit when the count reaches a certain value.

The timer circuit according to claim 1, wherein the determination circuit is initialized by a clear signal that the arithmetic processing unit initializes the watchdog timer.

3. The timer circuit according to claim 1, further comprising an operation selection circuit that selects a reset operation of the arithmetic processing unit when the reset signal is input.

An arithmetic processing unit;
A watchdog timer that outputs a timeout signal when a timeout occurs without being initialized by the arithmetic processing unit;
A microcomputer comprising: a determination circuit that counts the number of times the timeout signal is output and outputs a reset signal that resets the arithmetic processing unit when the count reaches a certain value.

The microcomputer according to claim 4, further comprising an operation selection circuit that selects a reset operation of the arithmetic processing unit when the reset signal is input.