KR100975228B1 - microcomputer with watchdog timer - Google Patents

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    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
    • G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs

Abstract

본 발명은 시스템에 에러발생시 워치독 타이머를 이용하여 에러가 발생된 부분만을 재부팅시켜 복구시켜 줌으로써, 시스템복구시간을 단축시켜 줄 수 있는 마이크로 검퓨터에 관한 것이다.The present invention relates to a micro-detector which can shorten the system recovery time by rebooting and recovering only the part where an error occurs using a watchdog timer when an error occurs in the system.

본 발명의 마이크로 컴퓨터는 다수의 어플리케이션과; 상기 다수의 어플리케이션의 동작상태를 모니터링하고, 모니터링결과 상기 다수의 어플리케이션중 에러가 발생하면 소프트웨어 리세트 명령신호을 발생하는 워치독 타이머와; 상기 워치독 타이머에서 발생된 소프트웨어 리세트명령신호를 입력하여 상기 다수의 어플리케이션중 에러가 발생된 어플리케이션으로 리세트시키기 위한 리세트신호를 발생하는 시스템 드라이버와; 상기 구성요소를 제어하기 위한 CPU로 이루어진다.
The microcomputer of the present invention includes a plurality of applications; A watchdog timer for monitoring an operation state of the plurality of applications and generating a software reset command signal when an error occurs among the plurality of applications as a result of the monitoring; A system driver for inputting a software reset command signal generated by the watchdog timer to generate a reset signal for resetting to an error-producing application among the plurality of applications; It consists of a CPU for controlling the component.

워독, 타이머, 마이크로컴퓨터Wardog, Timer, Microcomputer

Description

워치독 타이머를 구비한 마이크로 컴퓨터{microcomputer with watchdog timer} Microcomputer with watchdog timer             

도 1은 종래의 워치독 타이머가 클리어되었을 때만 마스크되는, 논마스크 인터럽트기능을 갖는 워치독 타이머를 구비하는 컴퓨터 시스템의 구성도,1 is a block diagram of a computer system having a watchdog timer with a non-mask interrupt function that is masked only when a conventional watchdog timer is cleared;

도 2는 본 발명의 실시예에 따른 워치독 타이머를 구비하는 컴퓨터 시스템의 블록구성도,2 is a block diagram of a computer system including a watchdog timer according to an embodiment of the present invention;

도 3은 도 2의 컴퓨터 시스템에 있어서, 워치독 타이머와 어플리케이션과의 관계를 도시한 도면,3 is a diagram illustrating a relationship between a watchdog timer and an application in the computer system of FIG. 2;

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

21 : CPU 22 : 시스템 드라이버21: CPU 22: System Driver

23 : 워치독 타이머 24 - 26 : 어플리케이션
23: watchdog timer 24-26: application

본 발명은 프로세싱 페일(processing failure)을 검출하기 위해 사용되는 워 치독 타이머(WDT, watchdog timer)를 구비한 마이크로 컴퓨터에 관한 것으로서, 보다 구체적으로는 시스템 에러발생시 사용자가 시스템복구에 소요되는 시간을 절감할 수 있는 워치독 타이머를 구비한 마이크로 컴퓨터에 관한 것이다.The present invention relates to a microcomputer having a watchdog timer (WDT) used to detect a processing failure, and more particularly, reduces the time required for the user to recover the system in the event of a system error. A microcomputer provided with a watchdog timer capable of doing so.

일반적으로 워치독 타이머는 데이터 처리시스템과 통신 시스템 등에서 프로세싱 페일를 검출하기 위하여 사용되며, 워치독 타이머는 워치독에서 오버플로우가 발생하였을 경우 인터럽트 신호를 발생한다.In general, the watchdog timer is used to detect a processing failure in a data processing system and a communication system, and the watchdog timer generates an interrupt signal when an overflow occurs in the watchdog.

도 1은 종래의 워치독 타이머를 구비한 마이크로 컴퓨터의 주요 부분의 구성도를 도시한 것이다.1 is a block diagram of a main part of a microcomputer with a conventional watchdog timer.

도 1을 참조하면, 종래의 마이크로 컴퓨터(10)는 CPU(11), 워치독 타이머(WDT, watchdog timer) (12) 및 인터럽트 콘트롤러(13)를 구비한다. 상기 CPU(11)와 워치독 타이머(12) 및 인터럽트 콘트롤러(13)는 데이터를 서로 전송하기 위한 버스(15)를 통해 서로 연결되어진다. 도면부호 16은 메모리로서, 도면상에는 도시되지 않았으나, 프로그램 메모리와 데이터 메모리를 구비한다.Referring to FIG. 1, a conventional microcomputer 10 includes a CPU 11, a watchdog timer (WDT) 12, and an interrupt controller 13. The CPU 11, the watchdog timer 12, and the interrupt controller 13 are connected to each other via a bus 15 for transmitting data to each other. Reference numeral 16 denotes a memory, which is not shown in the figure, but includes a program memory and a data memory.

상기 CPU(11)는 도면상에는 도시되지 않았으나, 내부에 다양한 소자를 구비하여 마이크로 컴퓨터의 다양한 내부동작을 콘트롤한다. 상기 CPU(11)가 워치독 타이머(12)의 프리세트명령을 수행할 때, 인터럽트 콘트롤러(13)는 아직 CPU(11)에서 수신되지 않았거나 또는 CPU(11)에서 유지되고 있는 워치독 인터럽트를 자동적으로 취소한다.Although not shown in the figure, the CPU 11 includes various elements therein to control various internal operations of the microcomputer. When the CPU 11 executes the preset command of the watchdog timer 12, the interrupt controller 13 receives a watchdog interrupt that has not yet been received by the CPU 11 or is being held by the CPU 11. Cancel automatically.

시스템이 리세트된 다음, CPU(11)가 워치독 타이머 프리세트명령을 수행할 때 워치독 타이머(12)는 카운트를 시작하여 워치독 타이머 클리어신호(WDTCLR)를 발생한다. 그후 워치독 프리세트명령이 수행될 때마다 워치독 타이머가 프리세트된다. 워치독 타이머의 카운팅동작은 시스템의 다른 리세트신호에 의해서는 중단되지 않으며, 워치독 프리세트명령이 실행되기 전에 워치독 타이머에 오버플로우가 발생되면, 워치독 타이머(12)는 워치독 타이머 인터럽트(INTWT)를 인터럽트 콘트롤러(13)로 발생한다.After the system is reset, the watchdog timer 12 starts counting and generates a watchdog timer clear signal WDTCLR when the CPU 11 performs a watchdog timer preset instruction. Thereafter, the watchdog timer is preset whenever a watchdog preset instruction is performed. The counting operation of the watchdog timer is not interrupted by another reset signal of the system, and if the watchdog timer overflows before the watchdog preset instruction is executed, the watchdog timer 12 interrupts the watchdog timer. (INTWT) is generated by the interrupt controller 13.

인터럽트 콘트롤러(13)는 마스크가능한 외부 인터럽트신호를 받아 콘트롤신호수신 및 프로세싱요구(INTWD)의 우선순위콘트롤과 인터럽트 콘트롤러의 내부콘트롤 레지스터의 콘텐츠와 수신된 마스크가능한 외부 인터럽트신호에 따라 다른 인터럽트발생요구를 수행한다. 그 결과, 인터럽트를 수신하기 위한 조건이 만족되면, 인터럽트 콘트롤러(13)는 인터럽트 요구신호(INTREQ)를 CPU(11)로 발생한다.The interrupt controller 13 receives the maskable external interrupt signal and generates another interrupt generation request according to the priority control of the control signal reception and processing request (INTWD), the contents of the internal control register of the interrupt controller, and the received maskable external interrupt signal. To perform. As a result, when the condition for receiving the interrupt is satisfied, the interrupt controller 13 generates an interrupt request signal INTREQ to the CPU 11.

인터럽트요구신호(INTREQ)가 CPU(11)에 인가되면, CPU(11)는 실행중인 프로그램된 프로세싱을 중단하고 인터럽트 프로세싱을 수행한다. 중단된 프로그램된 프로세싱을 다시 시작하기 위해서, CPU(11)는 프로그램 카운터와 프로그램 스태터스 워드를 메모리장치(16)의 스택영역에 저장한다. 또한, CPU(11)는 인터럽트 확인신호(INTACK)을 인터럽트 콘트롤러(13)로 발생하고, 인터럽트 콘트롤러(13)로부터 버스(15)를 통해 현재 발생된 인터럽트중 최고우선순위를 갖는 인터럽트요구에 대한 벡터정보를 수신한다. 수신된 벡터정보에 따라 CPU(11)는 메모리장치(16)에 미리 설정된 인터럽트 프로세싱루틴의 어드레스(heading address 또는 begining address)를 브랜치하고, 그후 브랜치된 인터럽트 프로세싱루틴이 실행된다.When the interrupt request signal INTREQ is applied to the CPU 11, the CPU 11 interrupts the programmed processing being executed and performs interrupt processing. In order to resume the interrupted programmed processing, the CPU 11 stores the program counter and the program status word in the stack area of the memory device 16. In addition, the CPU 11 generates an interrupt acknowledgment signal INTACK to the interrupt controller 13 and the vector for the interrupt request having the highest priority among the interrupts currently generated from the interrupt controller 13 via the bus 15. Receive information. According to the received vector information, the CPU 11 branches the address (heading address or begining address) of the interrupt processing routine set in advance in the memory device 16, and then the branched interrupt processing routine is executed.

그러나, 종래의 워치독 타이머를 구비한 마이크로 컴퓨터시스템은 프로세싱 중에 에러발생시 복구에 장시간이 소요되는 문제점이 있었다.
However, the conventional microcomputer system having a watchdog timer has a problem in that it takes a long time to recover from an error during processing.

따라서, 본 발명은 상기한 바와같은 종래기술의 문제점을 해결하기 위한 것으로서, 프로세싱중에 에러발생시 사용자가 복구에 소요되는 시간을 감소시킬 수 있는 워치독 타이머를 구비한 마이크로 컴퓨터를 제공하는 데 그 목적이 있다.
Accordingly, an object of the present invention is to provide a microcomputer with a watchdog timer that can reduce the time required for the user to recover in case of an error during processing. have.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명은 다수의 어플리케이션과; 상기 다수의 어플리케이션의 동작상태를 모니터링하고, 모니터링결과 상기 다수의 어플리케이션중 에러가 발생하면 소프트웨어 리세트 명령신호을 발생하는 워치독 타이머와; 상기 워치독 타이머에서 발생된 소프트웨어 리세트명령신호를 입력하여 상기 다수의 어플리케이션중 에러가 발생된 어플리케이션으로 리세트시키기 위한 리세트신호를 발생하는 시스템 드라이버와; 상기 구성요소를 제어하기 위한 CPU로 이루어지는 것을 특징으로 하는 마이크로 컴퓨터를 제공하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a plurality of applications; A watchdog timer for monitoring an operation state of the plurality of applications and generating a software reset command signal when an error occurs among the plurality of applications as a result of the monitoring; A system driver for inputting a software reset command signal generated by the watchdog timer to generate a reset signal for resetting to an error-producing application among the plurality of applications; It is characterized by providing a microcomputer comprising a CPU for controlling the components.

상기 워치독 타이머는 미리 설정된 카운트값을 저장하기 위한 라텐시 타임 레지스터와; 상기 에레가 발생한 어플리케이션의 라텐시타임을 카운트하여 미리 저장된 카운트값을 초과하는 경우 소프트웨어 리세트 명령신호를 발생하는 알람발생수단을 구비하고, 상기 각 어플리케이션은 상기 시스템 드라이버에 의해 리세트되 는 스태터스 레지스터를 구비하는 것을 특징으로 한다.The watchdog timer includes a latency time register for storing a preset count value; And an alarm generating means for generating a software reset command signal when counting the latency of the application in which the error has occurred and exceeding a pre-stored count value, wherein each application is a status controller which is reset by the system driver. And a register.

또한, 본 발명은 각 어플리케이션의 동작상태를 모니터링하는 단계와; 모니터링결과 에러가 발생되면 소프트웨어 리세트명령신호를 발생하는 단계와; 상기 리세트명령신호에 의해 상기 어플리케이션중 에러가 발생된 어플리케이션만을 부분적으로 재부팅시키는 단계를 구비하는 마이크로 컴퓨터의 에러복구방법을 제공하는 것을 특징으로 한다.In addition, the present invention comprises the steps of monitoring the operation state of each application; Generating a software reset command signal when an error occurs in the monitoring result; And partially rebooting only an application in which an error occurs in the application by the reset command signal.

상기 소프트웨어 리세트 명령신호는 에러가 발생된 어플리케이션의 라텐시 타임과 이미 설정된 카운트값을 비교하여 큰 경우에 발생되는 것을 특징으로 한다.The software reset command signal may be generated when the latency time of an application in which an error occurs is large compared with a preset count value.

이하, 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 워치독 타이머를 사용하는 마이크로 컴퓨터의 주요 부분의 구성도를 도시한 것이다. 2 is a block diagram of a main part of a microcomputer using a watchdog timer according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 실시예에 따른 마이크로 컴퓨터는 CPU(21), 시스템 드라이버(22), 워치독 타이머(23) 및 다수의 어플리케이션(application, 24-26)으로 이루어진다. Referring to FIG. 2, a microcomputer according to an embodiment of the present invention includes a CPU 21, a system driver 22, a watchdog timer 23, and a plurality of applications 24-26.

상기 워치독 타이머(23)는 상기 다수의 어플리케이션의 동작상태를 모니터링하고, 모니터링결과 상기 다수의 어플리케이션중 에러가 발생하면 소프트웨어 리세트 명령신호(SWRCOM)을 발생한다. The watchdog timer 23 monitors an operation state of the plurality of applications, and generates a software reset command signal SWRCOM when an error occurs among the plurality of applications as a result of the monitoring.

상기 시스템 드라이버(22)는 상기 워치독 타이머에서 발생된 소프트웨어 리세트명령신호를 입력하여 상기 다수의 어플리케이션중 에러가 발생된 어플리케이션으로 리세트시키기 위한 리세트신호(Reset)를 발생한다. 상기 CPU(21)는 시스템 드 라이버(22), 워치독 타이머(23) 및 다수의 어플리케이션(24-26) 등의 제어동작 및 통상적인 제어동작을 수행한다.The system driver 22 inputs a software reset command signal generated by the watchdog timer to generate a reset signal for resetting to an error-prone application among the plurality of applications. The CPU 21 performs control operations such as the system driver 22, the watchdog timer 23, and the plurality of applications 24-26, and normal control operations.

도 3은 도 2의 마이크로 컴퓨터에 있어서, 워치독 타이머(23)와 어플리케이션(24)과의 관계를 도시한 도면이다.3 is a diagram illustrating a relationship between the watchdog timer 23 and the application 24 in the microcomputer of FIG. 2.

도 3을 참조하면, 워치독 타이머(23)는 어플리케이션의 라텐시 타임에 대한 소정 카운트 값을 미리 저장하기 위한 라텐시 타임 레지스터(latency time register, 23-1)와, 어플리케이션의 동작상태를 모니터링하여 상기 라텐시 타임 레지스터(23-1)에 미리 설정된 라텐시 어플리케이션의 라텐시 타임을 초과하면 소프트웨어 리세트신호(SWRCOM)를 발생하기 위한 알람발생수단(23-2)을 구비한다. Referring to FIG. 3, the watchdog timer 23 monitors an operation time of a latency time register 23-1 for storing a predetermined count value of a latency time of an application in advance. Alarm generation means 23-2 for generating the software reset signal SWRCOM when the latency time of the latency application preset in the latency time register 23-1 is exceeded.

각 어플리케이션(24-26)은 스태터스 레지스터(24-1)와 스테이트 메카니즘(24-2)을 구비하며, 도 3에는 다수의 어플리케이션(24-26)중 어플리케이션(24)에서 에러가 발생한다고 가정하여 워치독 타이머(23)와 연관시켜 도시한 것이다.Each application 24-26 has a status register 24-1 and a state mechanism 24-2, and FIG. 3 shows that an error occurs in the application 24 of the plurality of applications 24-26. It is assumed and shown in association with the watchdog timer 23.

도 2 및 도 3을 참조하여, 본 발명의 실시예에 따른 마이크로 컴퓨터에 있어서, 프로세싱중 에러가 발생한 경우, 에러가 발생한 어플리케이션만을 리세트시켜 부분적으로 부팅시켜 줌으로써, 에러를 복구하는 동작에 대해서 설명하면 다음과 같다.2 and 3, when an error occurs during processing in the microcomputer according to an embodiment of the present invention, an operation of recovering an error by resetting only the application in which the error occurs and partially booting it will be described. Is as follows.

상기 워치독 타이머(23)는 그의 라텐시 타임 레지스터(23-1)에 어플리케이션의 라텐시 타임에 대한 소정의 카운트값이 저장되어 있으며, 어플리케이션(24-26)의 동작 즉, 스테이트 메카니즘을 항상 모니터링하여 어플리케이션의 상태가 아이 들(initial)상태인지 프로세싱중인지를 파악한다. 상기 어플리케이션(24-26)중 인터넷 억세스, 전자메일, 팩스 서비스 및 LAN 등과 같은 데이터 전송기능에 사용되는 어플리케이션의 경우, 예를 들어 어플리케이션(24)의 경우에는, 프로세싱중에 데이터전송없이 일정시간이 경과하면, 워치독 타이머(23)의 카운트값이 라텐시 레지스터(23-1)에 미리 설정된 값(predetermineded counter value)를 초과하게 되어 워치독 타이머(23)는 알람발생수단(23-2)을 통해 소프트웨어 리세트를 요구하는 명령신호(SWRCOM)를 버스(27)를 통해 CPU(21)와 시스템 드라이버(22)로 전송한다.The watchdog timer 23 stores a predetermined count value for the latency time of the application in its latency time register 23-1, and always monitors the operation of the application 24-26, that is, the state mechanism. To determine whether the state of the application is in the initial state or processing. Among the applications 24-26, for applications used for data transmission functions such as Internet access, e-mail, fax service, and LAN, for example, in the case of the application 24, a predetermined time elapses without data transmission during processing. When the count value of the watchdog timer 23 exceeds the predetermineded counter value set in the latency register 23-1, the watchdog timer 23 is connected to the alarm generating means 23-2. The command signal SWRCOM requesting software reset is transmitted to the CPU 21 and the system driver 22 via the bus 27.

상기 시스템 드라이버(22)는 상기 워치독 타이머(23)로부터 발생된 소프트웨어 리세트신호(SWRCOM)를 입력하여, 시스템 BIOS의 변경없이 어플리케이션중 에러가 발생한 어플리케이션, 즉 어플리케이션(24)의 스테터스 레지스터(24-1)를 리세트시킨다. The system driver 22 inputs the software reset signal SWRCOM generated from the watchdog timer 23, so that an error occurs during the application without changing the system BIOS, that is, the status register of the application 24 Reset 24-1).

따라서, 시스템의 프로세싱중 에러 또는 치명적인 페일이 발생한 경우, 시스템 전체를 재부팅시키지 않고 에러가 발생한 어플리케이션만을 리세트시켜 줌으로써, 시스템의 BIOS 변경없이 부분적인 재부팅만으로 짧은 시간내에 에러 또는 치명적인 페일을 치유한다.
Therefore, if an error or fatal failure occurs during processing of the system, by resetting only the failed application without rebooting the entire system, only a partial reboot without a BIOS change of the system to heal the error or fatal failure in a short time.

상기한 바와 같은 본 발명은 컴퓨터 시스템 프로세싱중에 에러나 치명적인 페일이 발생한 경우 시스템 전체를 재부팅시키지 않고 에러가 발생한 어플리케이션만을 리세트시켜 줌으로써, 시스템 BIOS의 변경없이 부분적인 재부팅만으로 에러를 치유할 수 있다. 그러므로, 사용자가 시스템복구에 소요하는 시간을 줄이고 사용자의 중재 필요성을 줄일 수 있다. 또한, 본 발명의 워치독 타이머는 노이즈에 의한 소프트웨어 오동작에 의한 페일에 대해 프로세서를 보호하는 데 유용하며, 일반적인 디램에 적용시 효과적으로 메모리 대역폭을 높일 수 있다.As described above, in the case of an error or fatal failure during computer system processing, the present invention can only heal an error application without changing the system BIOS by resetting only the application in which the error occurs without rebooting the entire system. Therefore, it is possible to reduce the time required for the user to recover the system and to reduce the necessity for arbitration. In addition, the watchdog timer of the present invention is useful for protecting the processor against a software malfunction due to noise, and can effectively increase the memory bandwidth when applied to a general DRAM.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the present invention as defined by the following claims It can be understood that

Claims (5)

다수의 어플리케이션;Multiple applications; 상기 다수의 어플리케이션의 동작상태를 모니터링하고, 모니터링결과 상기 다수의 어플리케이션중 에러가 발생하면 소프트웨어 리세트 명령신호을 발생하는 워치독 타이머;A watchdog timer for monitoring an operation state of the plurality of applications and generating a software reset command signal when an error occurs among the plurality of applications as a result of the monitoring; 상기 워치독 타이머에서 발생된 소프트웨어 리세트명령신호를 입력하여 상기 다수의 어플리케이션중 에러가 발생된 어플리케이션으로 리세트시키기 위한 리세트신호를 발생하는 시스템 드라이버; 및A system driver for inputting a software reset command signal generated by the watchdog timer to generate a reset signal for resetting to an error-producing application among the plurality of applications; And 상기 구성요소를 제어하기 위한 CPU로 이루어지는 것을 특징으로 하는 마이크로 컴퓨터.And a CPU for controlling the component. 제1항에 있어서, 상기 워치독 타이머는 The watchdog timer of claim 1, wherein 미리 설정된 카운트값을 저장하기 위한 라텐시 타임 레지스터와; A latency time register for storing a preset count value; 상기 에러가 발생한 어플리케이션의 라텐시타임을 카운트하여 미리 저장된 카운트값을 초과하는 경우 소프트웨어 리세트 명령신호를 발생하는 알람발생수단을 구비하는 것을 특징으로 하는 마이크로 컴퓨터.And alarm generating means for counting the latency of the application in which the error occurred and generating a software reset command signal when the stored count value exceeds a pre-stored count value. 제1항에 있어서, 상기 각 어플리케이션은 상기 시스템 드라이버에 의해 리세트되는 스태터스 레지스터를 구비하는 것을 특징으로 하는 마이크로 컴퓨터.2. The microcomputer of claim 1, wherein each application includes a status register that is reset by the system driver. 각 어플리케이션의 동작상태를 모니터링하는 단계;Monitoring an operation state of each application; 모니터링결과 에러가 발생되면 소프트웨어 리세트명령신호를 발생하는 단계; 및Generating a software reset command signal when an error occurs in the monitoring result; And 상기 리세트명령신호에 의해 상기 어플리케이션중 에러가 발생된 어플리케이션만을 부분적으로 재부팅시키는 단계Partially rebooting only applications in which an error occurs among the applications due to the reset command signal; 를 구비하는 것을 특징으로 하는 마이크로 컴퓨터의 에러복구방법.Error recovery method of a microcomputer, characterized in that it comprises a. 제4항에 있어서, 상기 소프트웨어 리세트 명령신호는 에러가 발생된 어플리케이션의 라텐시 타임과 이미 설정된 카운트값을 비교하여 큰 경우에 발생되는 것을 특징으로 하는 마이크로 컴퓨터의 에러복구방법.5. The error recovery method of claim 4, wherein the software reset command signal is generated when the latency time of an application in which an error occurs is large compared with a preset count value.
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JPS5917611A (en) * 1982-07-21 1984-01-28 Yokogawa Hokushin Electric Corp Method for controlling watch dog timer
KR20000012543U (en) * 1998-12-18 2000-07-05 서평원 System error auto diagnosis circuit
KR100311366B1 (en) 1994-11-28 2002-02-19 구자홍 Controller having watch dog timer function

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