JP2005333115A - 薄膜集積回路とその作製方法、ｃｐｕ、メモリ、電子カード及び電子機器 - Google Patents

Abstract

【課題】 ガラス基板の損傷を懸念することなく、薄膜集積回路にサリサイドプロセスを行い、回路の高速動作を達成する。
【解決手段】 ガラス基板上に、下地金属膜、酸化物、下地絶縁膜を形成する。下地絶縁膜上にサイドウォールを有するTFTを形成し、該TFTを覆って金属膜を形成する。RTA等を用いて基板のシュリンクが問題とならない程度の温度でアニールを行い、ソース・ドレイン領域に高抵抗なメタルシリサイド層を形成する。未反応で残ったままの金属膜を除去した後、第２アニールとしてレーザー照射を行うことによりシリサイド化反応が進み、低抵抗なメタルシリサイド層が形成される。第２アニールにおいて下地金属膜がレーザー照射による熱を蓄積するので、半導体層にはレーザー照射に加え、下地金属膜からも熱供給が行われ、ソース・ドレイン領域のシリサイド化反応の効率を高めることができる。
【選択図】 図１

Description

本発明は、ガラス等の絶縁基板上に形成される薄膜トランジスタ（以下、ＴＦＴとする）や複数のＴＦＴで構成される薄膜集積回路、及びその作製方法に関係する。

回路の高速動作を実現する為に、Ｓｉウェハーを用いた大規模集積回路（以下、ＬＳＩともいう）では、ソース及びドレイン領域、ゲート電極にシリサイドを用いて、ソース及びドレイン領域の低抵抗化、コンタクト抵抗の低減が行われている。ＭＯＳトランジスタの拡散層と自己整合的にシリサイドを形成するプロセスとして、サリサイド（Ｓｅｌｆ Ａｌｉｇｎ Ｓｉｌｉｃｉｄｅ）が知られている（例えば、非特許文献１参照。）。

図５Ａ〜５Ｄに代表的なサリサイドプロセスを示す。このサリサイドプロセスは、２ステップアニール法を採用している。まず、シリコン基板５０１に形成された、拡散層５０２、フィールド酸化膜５０３、サイドウォール５０４、ゲート電極５０５からなるＭＯＳトランジスタを覆って金属膜５０６を形成する（図５Ａ）。金属膜５０６にはＴｉ、ＣｏあるいはＮｉが用いられる。金属膜５０６は、ＴｉＮを金属膜上面に形成し、酸化防止膜として用いてもよい。金属膜５０６を形成後、ＭＯＳトランジスタに１回目のアニールを行う（図５Ｂ）。１回目のアニールとして６００〜７５０℃程度の温度で窒素中のＲＴＡが用いられる場合が多い。１回目のアニールにおいて、Ｔｉ膜表面は窒化反応によりＴｉＮ（図示しない）となり、シリコンと金属膜５０６の界面では準安定なＴｉＳｉ₂層５０７が形成される。次に、Ｈ₂ＳＯ₄＋Ｈ₂Ｏ₂＋Ｈ₂ＯあるいはＮＨ₄ＯＨ＋Ｈ₂Ｏ₂＋Ｈ₂Ｏ溶液を用いて、ＴｉＮ及び未反応の金属膜５０８を選択除去する（図５Ｃ）。この段階でのＴｉＳｉ₂層５０７は、６０〜３００μΩｃｍ程度の比較的高い抵抗を持つため、８００〜８５０℃程度の２回目のアニールを行うことによって、低抵抗（１５〜２５μΩｃｍ）なＴｉＳｉ₂層５０９が得られる（図５Ｄ）。ＴｉＳｉ₂ではシリサイド反応がＳｉの拡散で生じる為、１回目のアニール温度が高すぎると、サイドウォール上へのシリサイドのオーバーグロースが起こりやすく、ゲート電極とソース、ドレイン領域がショートしてしまう。従って、１回目の熱アニールは２回目よりも低温で行われ、先ず高抵抗相のＴｉＳｉ₂を形成し、未反応の金属膜を除去した後で２回目の熱アニールを行い，低抵抗相のＴｉＳｉ₂を形成する。
前口賢二、福間雅夫、浅井外寿編集、「ロジックＬＳＩ技術の革新」、サイエンスフォーラム、ｐ．２３８〜２４１

ガラス基板上に形成されたＣＰＵやメモリ等の薄膜集積回路の高速動作を目的に、前述のシリコンウェハー上のＬＳＩで用いたサリサイドプロセスを、ガラス基板上の薄膜集積回路に適用すると、低抵抗なシリサイドを得るための第２アニールがガラス転移点よりも高温で行われる。その為、ガラス基板のシュリンクを引き起こしてしまい、アライメントエラーが問題となる。ガラス基板のシュリンクを避ける為、第２アニールは行わず第１アニールのみでサリサイドプロセスを行った場合、ガラス基板のシュリンクは問題にならない。しかし、高抵抗相のＴｉＳｉ₂で反応が終わってしまう為、ソース・ドレイン領域の寄生抵抗が十分に低減されない。

本発明は上記の問題点に鑑みてなされたものであり、ガラス基板のシュリンクを防ぎ、ガラス基板上にサリサイドプロセスを用いてＴＦＴを作製することを目的とする。また、ガラス基板上に形成されたＴＦＴのソース及びドレイン領域の低抵抗化することを目的とする。

本発明はガラス基板上の薄膜集積回路に適用可能なシリサイド化プロセスを提供する。また、１回のアニールで効果的にシリサイド化を行うことが可能なプロセスを提供する。なお、本発明に開示される薄膜集積回路は、ＴＦＴにより構成されるものとする。

本発明は、ガラス基板上の薄膜集積回路にシリサイド化プロセスを行う際に、レーザーアニールを用いることを特徴とする。レーザーアニールによってガラス基板を局所的に加熱することができ、基板シュリンクの問題点が解決される。

また本発明は、透明なガラス基板へのレーザーの吸収効率を上げる為に、下地膜として金属膜（以下、下地金属膜とする）を形成することを特徴とする。

ガラス基板の局所加熱が可能なレーザーアニールをシリサイド化プロセスに用いることにより、基板のシュリンクが問題となることなく、ソース及びドレイン領域の寄生抵抗が低減され、ガラス基板上に形成された薄膜集積回路の高速動作が可能となる。また、下地金属膜がレーザー照射による熱を吸収するので、半導体層にはレーザー照射に加えて下地金属膜からも熱供給が行われ、ソース及びドレイン領域のシリサイド化の効率を高めることができる。半導体膜の温度変化は、下地金属膜を設けない場合よりも緩やかに起こる。半導体膜の温度が緩やかに変化することによって、ソース及びドレイン領域ではシリサイド化反応が進み、より低抵抗化が図られる。

また本発明は、シリコンウェハーに比べて安価で大型のガラス基板を用いることができるので、より低いコストで、なおかつ高いスループットで薄膜集積回路を大量生産することができ、生産コストを飛躍的に抑えることができる。また、ガラス基板からフレキシブル基板へ薄膜集積回路を固定するプロセスを採用する場合、基板を繰り返し使用することも可能である。よって、薄膜集積回路にかかるコストを削減することができる。

以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の主旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。

（実施の形態１）
本実施形態では、薄膜集積回路の下地膜として金属を用いた場合のサリサイドプロセスを説明する。本発明者らは、先ず、２ステップアニールを用いたサリサイドプロセスにおいて、どの段階でレーザーアニールを用いるのが効果的か検討した。

低抵抗なシリサイドを得るための第２アニールを基板全面に同時に行うとすると、例えば８００〜８５０℃のような高温でのアニールが必要なので、ガラス基板のシュリンクが問題となる。そこで、ガラス基板を局所的に加熱できるように第２アニールにレーザーを用いるとする。この場合、ガラス基板のシュリンクは問題とならないが、未反応の金属膜が選択除去された後にレーザーアニールが行われるので、熱の吸収層としての金属膜が第１アニール時よりも減少しており、レーザーの吸収効率が悪く、シリサイド反応が進行しづらいことが考えられる。しかし、第１アニールにレーザーを用いる場合、つまり、ＴＦＴを覆って金属膜を形成した直後にレーザーアニールを行う場合、シリサイドのオーバーグロースが起こる問題がある。これは、基板全面に形成されている金属膜が熱の吸収層となり、基板全体が効率よく昇温される一方で温度制御が難しく、シリサイド化反応が進みすぎてしまうからである。シリサイドのオーバーグロースの結果、ゲート電極とソース及びドレイン領域がショートする危険性がある。

従って、本発明者らは、サリサイドプロセスの第１アニールでは温度制御が容易な瞬間熱アニール（以下、ＲＴＡとする）等を用い、第２アニールにレーザーを用いるのが適切であると考えた。本実施の形態では、基板のシュリンクが問題とならない程度の温度でガラス基板全面を加熱して高抵抗なシリサイドを形成し、未反応の金属膜を選択除去した後、レーザー照射を行う。また、第２アニールにおいてレーザーの吸収効率を上げる為に、熱の吸収層として金属膜を用いる構成とする（以下、下地金属膜とする）。下地金属膜がレーザー照射による熱を吸収するので、ＴＦＴのソース及びドレイン領域にはレーザーからの熱吸収に加え、下地金属膜からも熱供給が行われる。

以下、図１を用いて本実施の形態を説明するが、説明の簡単の為に、図１Ａに示されるようなサイドウォールを有するＴＦＴにサリサイドプロセスを行う形態を説明する。

ガラス基板１０１上に、下地金属膜１０２を形成する。下地金属膜１０２の材料としては、Ｔｉ、Ａｌ、Ｔａ、Ｗ、Ｍｏ、Ｃｕ、Ｃｒ、Ｎｄ、Ｆｅ、Ｎｉ、Ｃｏ、Ｚｒ、Ｚｎ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料を用いればよく、単層あるいは２層以上の積層であってもよい。また下地金属膜１０２の材料としては、珪素又は非晶質珪素を用いてもよい。

次いで、下地金属膜１０２上に下地絶縁膜１０３を形成する。下地絶縁膜としては、酸化シリコン、窒化シリコンまたは酸化窒化シリコン等の単層あるいは積層膜を用いればよい。

次いで、下地絶縁膜上に絶縁膜からなるサイドウォール１０８を有するＴＦＴ１０９を形成する（図１Ａ）。ＴＦＴ１０９は、半導体層１０４、ゲート絶縁膜１０５、第１の導電層１０６と第２の導電層１０７からなるゲート電極から構成されており、半導体層１０４はチャネル形成領域１１０、ソース領域１１１、ドレイン領域１１２、ＬＤＤ領域１１３が含まれる。第２の導電層１０７上には酸化珪素などの絶縁膜１１４が形成されており、後の工程で形成される金属膜とゲート電極との接触を防ぐ。
次いで、ＴＦＴ１０９を覆って金属膜１１５をスパッタ法にて形成する。金属膜１１５としては、高融点金属であるＴｉ、Ｃｏ、あるいはＮｉを用いればよく、本実施の形態ではＴｉを形成する。金属膜１１５上に酸化防止膜としてＴｉＮ（図示しない）を形成してもよい（図１Ｂ）。酸化防止膜を形成する場合、スパッタ法でＴｉを形成した後、連続で反応性スパッタ法にてＴｉＮを形成すればよい。なお、金属膜及び酸化防止膜の形成にはＣＶＤ法を用いてもよい。

次いで、ＲＴＡ等を用い、基板のシュリンクが問題とならない程度の温度（６８０℃以下、好ましくは６５０℃以下）で第１アニールを行い、高抵抗なＴｉＳｉ₂層１１６を形成する。アニール温度が高すぎると、シリサイド化反応が進み過ぎてシリサイドがサイドウォールを乗り越えてゲート電極とソース及びドレイン領域がショートしてしまう可能性があるので注意が必要である（図１Ｃ）。

第１アニール終了後、未反応で残ったままの金属膜１１７をアンモニア水過酸化水素水混合溶液等で除去し、第２アニールとしてレーザー照射を行う（図１Ｄ）。使用可能なレーザーとしては、エキシマレーザー、固体レーザー（基本波、好ましくは高調波。例えば、波長１０６４ｎｍ、好ましくは５３２ｎｍのレーザー光）等がある。レーザーアニールにより、高抵抗なＴｉＳｉ₂層１１６においてシリサイド化反応が進み、低抵抗なＴｉＳｉ₂層１１８が形成される（図１Ｅ）。また、第２アニールにおいて下地金属膜１０２がレーザー照射による熱を吸収するので、半導体層１０４にはレーザー照射に加え、下地金属膜１０２からも熱供給が行われ、ソース・ドレイン領域１１１、１１２のシリサイド化反応の効率を高めることができる。金属は熱伝導率が高いため、下地金属膜の存在により半導体膜から熱が逃げるものの、下地金属膜自体が熱を吸収する為、下地金属膜から半導体膜へ熱供給が行われる。半導体膜の温度が緩やかに変化することによって、ソース及びドレイン領域ではシリサイド化反応が進み、より低抵抗化が図られる。

（実施の形態２）
本実施の形態では、実施の形態１で説明したサリサイドプロセスを、プラスチック等の可撓性基板に薄膜集積回路を固定するプロセスに適用する形態について説明する。

薄膜集積回路を含む被剥離層を形成する基板としては、ガラス基板、石英基板、半導体基板、セラミックス基板、金属基板等を用いることができるが、本実施の形態ではガラス基板を用いる。理由は、ガラス基板は他の基板に比べて安価である上、基板サイズの大型化が可能だからである。故に、１枚の大型ガラス基板に同時に複数の表示装置や薄膜集積回路を作製することができ、より低いコストで、かつ高いスループットで表示装置や薄膜集積回路を大量生産することができる。また、表示装置の画面サイズの大型化にも対応可能である。

以下、図２、図３を用いて本実施の形態を説明するが、説明の簡単の為に、図２Ａに示されるようなサイドウォールを有するＴＦＴにサリサイドプロセスを行い、剥離された薄膜集積回路をフレキシブル基板に固定する形態を説明する。

ガラス基板上に、剥離膜２０１を形成する。剥離膜２０１の材料としては、Ｔｉ、Ａｌ、Ｔａ、Ｗ、Ｍｏ、Ｃｕ、Ｃｒ、Ｎｄ、Ｆｅ、Ｎｉ、Ｃｏ、Ｚｒ、Ｚｎ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料を用いればよく、単層あるいは２層以上の積層であってもよい。

次いで、剥離膜２０１上に酸化物膜２０２、下地絶縁膜１０３、サイドウォールを有するＴＦＴを順に形成する。なお、酸化物膜２０２は、酸化シリコン、酸化窒化シリコン、酸化金属材料からなる単層、またはこれらの積層を用いればよい。剥離膜２０１、酸化物膜２０２以外は実施の形態１と同じであるので、ここでは説明を省略し、同じ参照番号を用いる（図２Ａ）。

次いで、ＴＦＴ１０９を覆って金属膜２０３をスパッタ法にて形成する。金属膜２０３としては、高融点金属であるＴｉ、Ｃｏ、あるいはＮｉを用いればよく、本実施の形態ではＴｉを形成する。金属膜２０３上に酸化防止膜としてＴｉＮ（図示しない）を形成してもよい（図２Ｂ）。酸化防止膜を形成する場合、スパッタ法でＴｉを形成した後、連続で反応性スパッタ法にてＴｉＮを形成すればよい。なお、金属膜、酸化防止膜の形成にはＣＶＤ法を用いてもよい。

次いで、ＲＴＡ等を用い、基板のシュリンクが問題とならない程度の温度で第１アニールを行い、高抵抗なＴｉＳｉ₂層２０４を形成する。アニール温度が高すぎると、シリサイド化反応が進み過ぎてシリサイドがサイドウォールを乗り越えてゲート電極とソース及びドレイン領域がショートしてしまう可能性があるので注意が必要である（図２Ｃ）。

第１アニール終了後、未反応で残ったままの金属膜２０５をアンモニア水過酸化水素水混合溶液等で除去し、第２アニールとしてレーザー照射を行う（図２Ｄ）。使用可能なレーザーとしては、エキシマレーザー、固体レーザー（波長５３２ｎｍあるいは１０６４ｎｍ）等がある。レーザーアニールにより、高抵抗なＴｉＳｉ₂層２０４においてシリサイド化反応が進み、低抵抗なＴｉＳｉ₂層２０６が形成される（図２Ｅ）。また、第２アニールにおいて剥離膜２０１がレーザー照射による熱を吸収するので、半導体層１０４にはレーザー照射に加え、剥離膜２０１からも熱供給が行われ、ソース・ドレイン領域１１１、１１２のシリサイド化反応の効率を高めることができる。金属は熱伝導率が高いため、下地金属膜の存在により半導体膜から熱が逃げるものの、下地金属膜自体が熱を吸収する為、下地金属膜から半導体膜へ熱供給が行われる。半導体膜の温度が緩やかに変化することによって、ソース及びドレイン領域ではシリサイド化反応が進み、より低抵抗化が図られる。

なおここで、ソース及びドレイン領域等の不純物領域の熱活性化を行ってもよい。例えば、ＴＦＴを覆って５０ｎｍのＳｉＯＮ膜（図示しない）を形成した後、５５０℃、４時間、窒素雰囲気下において加熱処理を行えばよい。また、水素を含むＳｉＮ_x膜（図示しない）を１００ｎｍの膜厚で形成した後、４１０℃、１時間、窒素雰囲気下において、加熱処理を行うことにより、半導体膜の欠陥を改善することができる。これは、例えば、結晶性シリコン中に存在するダングリングボンドを終端させるものであり、水素化処理工程などと呼ばれる。さらに、この後、ＴＦＴを保護する層間絶縁膜として、膜厚６００ｎｍのＳｉＯＮ膜（図示しない）を形成してもよい。この場合、ＴＦＴ上にはＳｉＯＮ、ＳｉＮ_x、ＳｉＯＮを順に積層した３層の絶縁膜が形成されることになるが、その構造や材料はこれらに限定されない。

次に、ＴＦＴ１０９を覆って無機材料（酸化シリコン、窒化シリコン、酸化窒化シリコンなど）、又は有機材料（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ベンゾシクロブテン、またはシロキサン（シリコンと酸素との結合で骨格構造が構成され、置換基に少なくとも水素、フッ素、アルキル基、または芳香族炭化水素のうち少なくとも一種を有する材料））を主成分とする材料を用いて層間絶縁膜２０７を形成する。なおここで、層間絶縁膜２０７の上に、プラズマＣＶＤ法または大気圧プラズマ法等を用いて、保護膜（図示しない）としてＤＬＣ（ダイヤモンドライクカーボン）または酸化珪素膜、窒化珪素、窒化酸化珪素膜等を形成してもよい。

次に、層間絶縁膜２０７の所望の領域にコンタクトホールを形成し、該コンタクトホールを埋めるようにＡｌ、Ｔｉ、Ｍｏ、Ｗ等の導電膜を形成し、該導電膜を所望の形状にエッチングしてソース電極及びドレイン電極２０８を形成する（図３Ａ）。

次に、層間絶縁膜２０７、ソース電極、ドレイン電極２０８を覆ってパッシベーション膜２０９を形成し、被剥離膜２１０とする。その後、パッシベーション膜２０９上にエポキシ樹脂等の接着層２１１を用い、支持体２１２を貼り合わせる。パッシベーション膜としては、無機材料（酸化シリコン、窒化シリコン、酸化窒化シリコンなど）、又は有機材料（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ベンゾシクロブテン、またはシロキサン（シリコンと酸素との結合で骨格構造が構成され、置換基に少なくとも水素、フッ素、アルキル基、または芳香族炭化水素のうち少なくとも一種を有する材料））を主成分とする材料を用いればよい。支持体としては、厚さ１０(ｍ以上の樹脂基板、例えばＰＥＳ（ポリエーテルスルホン）、ＰＣ（ポリカーボネート）、ＰＥＴ（ポリエチレンテレフタレート）もしくはＰＥＮ（ポリエチレンナフタレート）を用いればよい（図３Ｂ）。

次いで、剥離膜２０１が設けられている基板を、被剥離膜２１０から物理的手段あるいは化学的手段により引き剥がす（図３Ｃ）。剥離膜２０１の膜応力と酸化物膜２０２の膜応力が異なっている為、比較的小さな力で引き剥がすことができる。なお、フッ化ハロゲン（化学式ＸＦｎ、Ｘはフッ素以外のハロゲン、ｎは整数）等を用いて、化学的手段により剥離膜の除去を行ってもよい。剥離膜に向けてフッ化ハロゲンを吹きつけて剥離する方法としては、高圧の水流をノズルから噴射して吹きつける方法（ウォータージェット法と呼ばれる）や、高圧のガス流を噴射して吹きつける方法を用いることができる。このとき、水の代わりに有機溶媒、酸性溶液もしくはアルカリ性溶液を用いても良い。また、ガスとしては空気、窒素ガス、炭酸ガスもしくは希ガスを用いても良いし、これらのガスをプラズマ化したものであっても良い。なお、剥離を助長させるために、加熱処理またはレーザー照射を行ってもよい。

次いで、エポキシ樹脂等の接着層２１３を用いて、ＰＥＳ（ポリエチレンサルファイル）、ＰＣ（ポリカーボネート）、ＰＥＴ（ポリエチレンテレフタレート）もしくはＰＥＮ（ポリエチレンナフタレート）等のプラスチックからなる転写体２１４を被剥離膜２１０に貼り付ける（図３Ｄ）。なお、支持体と転写体は可撓性を有するものであればよく、上記材料に限定されない。

本実施の形態では、剥離膜が、レーザーの吸収層としての機能を兼ねていることが特徴である。つまり、本実施の形態の剥離膜は、サリサイドプロセスではレーザーの吸収層として機能し、薄膜集積回路をフレキシブル基板に固定するプロセスでは剥離膜として機能する。剥離膜を下地金属膜として利用することにより、新たな工程を追加することなく、サリサイドプロセスを行うことが可能である。

なお、支持体２１２と被剥離膜２１０の間に液晶やＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）等の表示素子が設けられる構成としてもよい。

なお、パッシベーション膜２０９の上、あるいはその代わりに層間絶縁膜を設け、該層間絶縁膜上に配線（図示しない）を設け、該配線が層間絶縁膜を介してソース電極あるいはドレイン電極と接続されるような構造にしてもよい。つまり、異なる層に形成された配線が絶縁膜を介して接続される構造（多層配線）としてもよい。

（実施形態の３）
本実施形態では、ガラス基板上の薄膜集積回路において、１回のアニールで効果的にシリサイド化を行うことが可能な形態について、図４を用いて説明する。なお、ガラス基板上にサイドウォールを有するＴＦＴは実施の形態１と同じであるので、ここでは説明を省略し、同じ参照番号を用いる。

ＴＦＴ１０９を覆って金属膜４０１を形成し、シリサイド化を行うソース・ドレイン領域の上部にレジスト４０２を形成する（図４Ａ）。アンモニア水過酸化水素水混合溶液等を用いて金属膜４０１を選択的にエッチング除去することにより、図４Ｂで示すように、ソース・ドレイン領域の上部方に金属膜４０３が部分的に残る。次いで、レーザーアニールによりソース・ドレイン領域のシリサイド化を行う（図４Ｃ）。使用可能なレーザーとしては、エキシマレーザー、固体レーザー（５３２ｎｍあるいは１０６４ｎｍ）等があり、レーザー照射を行う方向は、ＴＦＴ１０９が形成された面を基板の表側とすると、表側からでもいいし、裏側からでもよい。

レーザーアニールの際、下地金属膜１０２がレーザー照射による熱を吸収するので、半導体層１０４にはレーザー照射に加え、下地金属膜１０２からも熱供給が行われ、ソース及びドレイン領域１１１、１１２のシリサイド化反応の効率を高めることができる（図４Ｄ）。金属は熱伝導率が高いため、下地金属膜の存在により半導体膜から熱が逃げるものの、下地金属膜自体が熱を吸収する為、下地金属膜から半導体膜へ熱供給が行われる。半導体膜の温度が緩やかに変化することによって、ソース及びドレイン領域ではシリサイド化反応が進み、より低抵抗化が図られる。

なお、本実施の形態１〜３において、ソース及びドレイン領域をシリサイド化しない場合でも、金属の下地膜（実施の形態２では剥離膜）を用いたことで、ソース及びドレイン領域にドープされた不純物の熱活性化を効率よく行うことが可能である。シリサイド化しない場合は、基板全面にＴＦＴを覆って金属膜を形成しない為に、ガラス基板は、本来ランプ加熱を用いたＲＴＡ処理等に対して熱の吸収効率が悪く、十分に昇温されない。しかしながら、本実施の形態１〜３のように下地膜として金属膜が形成されていると、効率よくランプによる短時間での急速昇温が可能となる。

本実施例では、図６、７を参照して、ＴＦＴを含む薄膜集積回路装置の具体的な作製方法について説明する。ここでは、簡単のため、ｎ型ＴＦＴとｐ型ＴＦＴを用いたＣＰＵとメモリ部分の断面構造を示すことによって、その作製方法について説明する。

ガラス基板６０１上に、下地金属膜６０２を形成する。ガラス基板には、例えばコーニング社製１７３７基板を用いる。下地金属膜６０２の材料としては、Ｔｉ、Ａｌ、Ｔａ、Ｗ、Ｍｏ、Ｃｕ、Ｃｒ、Ｎｄ、Ｆｅ、Ｎｉ、Ｃｏ、Ｚｒ、Ｚｎ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料を用いればよく、単層あるいは２層以上の積層であってもよい。

次いで、下地金属膜６０２上に酸化物膜６０３を形成する。酸化物膜６０３は、酸化シリコン、酸化窒化シリコン、酸化金属材料からなる単層、またはこれらの積層を用いればよい。なお、酸化物膜６０３は、スパッタ法、プラズマＣＶＤ法、塗布法等いずれの成膜方法を用いてもよい。

次いで、酸化物膜６０３上に下地絶縁膜６０４ａ、６０４ｂを形成する。ここでは、プラズマＣＶＤ法で成膜温度４００℃、原料ガスＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製される酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を５０ｎｍ（好ましくは１０〜２００ｎｍ）形成し、さらにプラズマＣＶＤ法で成膜温度４００℃、原料ガスＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を１００ｎｍ（好ましくは５０〜２００ｎｍ）形成して積層膜とする。下地絶縁膜はこれに限定されず、単層もしくは３層以上の積層であってもよい（図６Ａ）。

次いで、下地絶縁膜６０４ｂ上に、半導体膜を形成する。半導体膜の材料としては、シリコンまたはシリコンゲルマニウム（Ｓｉ_xＧｅ_1-x（ｘ＝０．０００１〜０．０２））合金などを用い、公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により形成すればよい。

次いで、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩水溶液をスピナーで塗布し、加熱処理を行い、結晶構造を有する半導体膜を形成する。塗布の代わりにスパッタ法でニッケル元素を全面に散布する方法を用いてもよいし、他の公知の結晶化技術、例えば固相成長法やレーザー結晶化法を用いてもよい。

ここで、結晶化率を高め、結晶粒内の欠陥を補修するために、レーザー照射を大気中または酸化雰囲気中で行ってもよい。レーザー光には、波長４００ｎｍ以下のエキシマレーザー光や、ＹＡＧレーザーの第２高調波、第３高調波を用いる。

上記の方法により結晶性シリコン半導体膜を得る。その後、半導体膜に酸化膜を介してアモルファスシリコン膜を成膜して、５００〜７５０℃の熱処理によって金属触媒のゲッタリングを行ってもよい。その後、レジストマスクを用いて半導体膜のエッチングを行うことにより、島状の半導体層６０５を形成する。

次いで、半導体層上にゲート絶縁膜６０６を形成する。ゲート絶縁膜はプラズマＣＶＤ法又はスパッタリング法等を用い、窒化珪素、酸化珪素、窒化酸化珪素又は酸化窒化珪素を含む膜を、単層又は積層で形成する（図６Ｂ）。

次いで、ゲート電極６０７を形成する。ここでは、Ｔａ、Ｗ、Ｔｉ、Ｍｏから選ばれた元素、または前記元素を主成分とする合金材料または化合物材料をスパッタ法により積層した後、レジスト６０８をマスクとしてエッチングを行うことにより、ゲート電極６０７を形成する。ゲート電極の材料、構造、作製方法はこれに限定されるものではなく、適宜選択することができる。ゲート電極は、単層または２層以上の積層であってもよい（図６Ｃ）。

次に、ｐ型ＴＦＴとなる部分をレジスト６０９で覆い、ゲート電極をマスクとしてｎ型ＴＦＴの島状半導体層中にｎ型を付与する不純物元素（Ｐ（リン）又はＡｓ（ヒ素））を低濃度にドーピングする（第１のドーピング工程）。第１のドーピング工程の条件は、５×１０¹⁷〜５×１０¹⁸／ｃｍ³の低濃度不純物領域が形成されるように、ドーズ量、加速電圧を適宜調節するものとする。例えば、ゲート絶縁膜が１５〜２０ｎｍの場合、ドーズ量は１×１０¹³〜６×１０¹³／ｃｍ²、加速電圧は５０〜７０ｋｅＶとする。この第１のドーピング工程によって、ゲート絶縁膜を介してスルードーピングがなされ、一対の低濃度不純物領域６１０が形成される（図６Ｄ）。

次に、レジストをアッシング等により除去した後、ｎ型ＴＦＴ領域を覆うレジスト６１１を新たに形成し、ゲート電極をマスクとして、ｐ型ＴＦＴの島状半導体膜中に、ｐ型を付与する不純物元素を高濃度にドーピングする（第２のドーピング工程）。第２のドーピング工程の条件は、１×１０¹⁹〜５×１０²¹／ｃｍ³のｐ型の不純物領域が形成されるように、ドーズ量、加速電圧を調節するものとする。例えば、ゲート絶縁膜が１５〜２０ｎｍの場合、ドーズ量は１×１０¹⁶〜３×１０¹⁶／ｃｍ²、加速電圧は２０〜４０ｋｅＶとする。この第２のドーピング工程によって、ゲート絶縁膜を介してｐ型の不純物がドーピングされ、一対のｐ型の高濃度不純物領域６１２が形成される（図６Ｅ）。

次に、レジストをアッシング等により除去した後、基板表面に、絶縁膜６１３を形成する（図７Ａ）。絶縁膜６１３としては、膜厚２００〜３００ｎｍのＳｉＯ₂膜をプラズマＣＶＤ法によって形成すればよい。その後、エッチバック法により絶縁膜６１３、ゲート絶縁膜６０６を部分的に除去し、サイドウォール（側壁）６１５を自己整合的に形成する。エッチングガスとしては、ＣＨＦ₃とＨｅの混合ガスを用いればよい。なお、サイドウォールを形成する工程は、これらに限定されるものではない（図７Ｂ）。

次に、ｐ型ＴＦＴ領域を覆うレジスト６１６を新たに形成し、ゲート電極６０７及びサイドウォール６１５をマスクとして、ｎ型を付与する不純物元素（ＰまたはＡｓ等）を高濃度にドーピングする（第３のドーピング工程）。第３のドーピング工程の条件は、１×１０¹⁸〜１×１０²⁰／ｃｍ³のｎ型の不純物領域が形成されるように、ドーズ量、加速電圧を調節するものとする。例えば、ドーズ量は１×１０¹³〜５×１０¹⁵／ｃｍ²、加速電圧：２０〜５０ｋｅＶとする。この第３のドーピング工程によって、一対のｎ型の高濃度不純物領域６１７が形成される（図７Ｃ）。

なおここで、実施の形態１〜３で説明されたシリサイド化反応を行ってもよい。本実施例は実施の形態１〜３のいずれとも組合せ可能である。

上記のプロセスにより、ガラス基板６０１上に、ＣＰＵとメモリを構成するｎ型ＴＦＴとｐ型ＴＦＴが形成される。

本実施例では、同一基板上に、互いに異なる構造を持つ複数のＴＦＴ、抵抗、容量を混載し、それらのシリサイド化を行って寄生抵抗を低減する例を図８、図９を用いて説明する。具体的には、ソース及びドレイン領域にシリサイドが形成され、寄生抵抗が極力低減された高速ＴＦＴ（ＣＰＵやメモリに用いる）、ホットキャリア注入によるオン電流値の劣化を防ぐための構造を持つＴＦＴ（画素ＴＦＴ）、シリコンへの不純物ドープにより形成される抵抗、スタック型容量を混載する例を説明する。

図８Ａに示されるように、ガラス基板８０１上に下地金属膜８０２、下地絶縁膜８０３、下地絶縁膜８０３上に互いに異なる構造を持つＴＦＴ８０４、８０５を形成する。図８Ａにおいて、ＴＦＴ８０４は半導体層８０６、ゲート絶縁膜８０７、第１導電層８０８と第２導電層８０９からなるゲート電極を有し、ＴＦＴ８０５は半導体層８１０、ゲート絶縁膜８１１、第１導電層８１２と第２導電層８１３からなるゲート電極を有する。半導体層８１４は、後に形成される抵抗を構成し、半導体層８０６、８１０と同じ工程で形成される。容量８１５は、半導体層８１６、絶縁膜８１７、第１導電層８１８、第２導電層８１９を有しており、これらは、半導体層８０６、８１０、８１４、８１６、ゲート絶縁膜８０７、８１１、８１７、第１導電層８０８、８１２、８１８、第２導電層８０９、８１３、８１９とそれぞれ同じ工程で形成される。第２導電層８０９、８１３、８１９上の絶縁膜８２０（酸化珪素）も互いに同じ工程で形成される。なお、第１導電層８１２の形状は、第１導電層８０８と異なっているが、ＴＦＴ８０５の作製方法は、例えば、特開２００２−８３８０５あるいは、特開２００２−６４１０７を参考にすればよく、ＴＦＴ８０４の作製方法は実施例１と同様であるので、ここでは説明を省略する。半導体層、ゲート絶縁膜、導電層の材料および形成方法もまた実施例１と同じである。

次いで、ＴＦＴ８０４、８０５のゲート電極および第１、２の導電層８１８、８１９をマスクとして、ｎ型またはｐ型を付与する不純物元素を半導体層８０６、８１０、８１４、８１６に対して低濃度にドーピングする（第１のドーピング工程）。ドーピングの条件は、５×１０¹⁷〜５×１０¹⁸／ｃｍ³の低濃度不純物領域が形成されるように、ドーズ量、加速電圧を調節するものとする。例えば、ゲート絶縁膜が１５〜２０ｎｍの場合、ドーズ量は１×１０¹³〜６×１０¹³／ｃｍ²、加速電圧は５０〜７０ｋｅＶとする。第１のドーピングによって、半導体層８０６には一対の低濃度不純物領域８２１、半導体層８１０には一対の低濃度不純物領域８２２（ｎ^~またはｐ^~ ）、８２３（ｎ^{~ ~}またはｐ^{~ ~} ）、半導体層８１４、８１５には低濃度不純物領域８２４、８２５が形成される。

次いで、図８Ｂに示すように絶縁膜８２６を形成する。絶縁膜８２６としては、膜厚２００〜３００ｎｍのＳｉＯ₂膜をプラズマＣＶＤ法によって形成すればよい。その後、エッチバック法により絶縁膜８２６を部分的に除去し、サイドウォール（側壁）８２７を自己整合的に形成する。エッチングガスとしては、ＣＨＦ₃とＨｅの混合ガスを用いればよい。なお、サイドウォールを形成する工程は、これに限定されるものではない。

次いで、ＴＦＴ８０４、８０５のゲート電極、第１、２の導電層８１８、８１９及びサイドウォール８２７をマスクとして、半導体層８０６、８１０、８１４、８１６に対して、第１のドーピング工程と同じ不純物元素を高濃度にドーピングする（第２のドーピング工程）。ドーピングの条件は、１×１０¹⁸〜１×１０²⁰／ｃｍ³の不純物領域が形成されるように、ドーズ量、加速電圧を調節するものとする。例えば、ドーズ量は１×１０¹³〜５×１０¹⁵／ｃｍ²、加速電圧：２０〜５０ｋｅＶとする。第２のドーピング工程によって、一対の高濃度不純物領域８２８、８２９、高濃度不純物領域８３０、８３１が形成される（図８Ｄ）。

次いで、図９Ａに示すようにＴＦＴ８０４、８０５、高濃度不純物領域８３０、容量８１５を覆って金属膜８３２を形成し、レジストマスク８３３を部分的に形成する。金属膜８３２としては、Ｔｉ、Ｃｏ、あるいはＮｉを用いればよく、本実施例ではＴｉを形成する。金属膜８３２上に酸化防止膜としてＴｉＮ（図示しない）を形成してもよい。

次いで、図９Ｂに示すように、レジストマスク８３３、アンモニア水過酸化水素水混合溶液等を用いてエッチングにより金属膜８３２を選択的に除去する。この時、シリサイド化を行う領域だけでなく、容量８１５の絶縁膜８２０上にも金属膜を選択的に残す。容量８１５の絶縁膜８２０上の金属膜８３４は、スタック型容量の電極となる。

次いで、レーザーアニールによりシリサイド化を行う。使用可能なレーザーとしては、エキシマレーザー、固体レーザー（波長５３２ｎｍあるいは１０６４ｎｍ）等があり、レーザー照射を行う方向は、ＴＦＴが形成された面を基板の表側とすると、表側からでもいいし、裏側からでもよい。レーザーアニールの際、下地金属膜８０２がレーザー照射による熱を吸収するので、半導体層８０６、８１０、８１４、８１６にはレーザー照射に加え、下地金属膜８０２からも熱供給が行われ、高濃度不純物領域８２８、８２９、８３０、８３１のシリサイド化反応の効率を高めることができる。こうして、低抵抗なＴｉＳｉ₂層８３５が形成される（図９Ｃ）。

本実施例では、実施の形態３のように半導体層上に金属膜を部分的に形成し、１回のアニールでシリサイド化を行う例を説明したが、本実施例はこれに限定されるものではなく、実施の形態１、２とも組合せ可能である。実施の形態１、２のように、２回のアニールによりシリサイド化を行ってもよい。

なおここで、ソース及びドレイン領域等の不純物領域の熱活性化を行ってもよい。例えば、ＴＦＴを覆って５０ｎｍのＳｉＯＮ膜（図示しない）を形成した後、５５０℃、４時間、窒素雰囲気下において加熱処理を行えばよい。また、水素を含むＳｉＮ_x膜（図示しない）を１００ｎｍの膜厚で形成した後、４１０℃、１時間、窒素雰囲気下において、加熱処理を行うことにより、半導体膜の欠陥を改善することができる。これは、例えば、結晶性シリコン中に存在するダングリングボンドを終端させるものであり、水素化処理工程などと呼ばれる。さらに、この後、層間絶縁膜として、膜厚６００ｎｍのＳｉＯＮ膜（図示しない）を形成してもよい。この場合、ＴＦＴ上にはＳｉＯＮ、ＳｉＮ_x、ＳｉＯＮを順に積層した３層の絶縁膜が形成されることになるが、その構造や材料はこれらに限定されない。

次いで、ＴＦＴ８０４、８０５、高濃度不純物領域８３０、容量８１５を覆って無機材料（酸化シリコン、窒化シリコン、または酸化窒化シリコン等）、または有機材料（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ベンゾシクロブテン、またはシロキサン（シリコンと酸素との結合で骨格構造が構成され、置換基に少なくとも水素、フッ素、アルキル基、または芳香族炭化水素のうち少なくとも一種を有する材料）等）を主成分とする材料を用いて層間絶縁膜８３６を形成する。なおここで、層間絶縁膜８３６の上に、プラズマＣＶＤ法または大気圧プラズマ法等を用いて、保護膜（図示しない）としてＤＬＣ（ダイヤモンドライクカーボン）または酸化珪素膜、窒化珪素、窒化酸化珪素膜等を形成してもよい。

次に、層間絶縁膜８３６の所望の領域にコンタクトホールを形成し、該コンタクトホールを埋めるようにＡｌ、Ｔｉ、Ｍｏ、Ｗ等の導電膜を形成し、該導電膜を所望の形状にエッチングしてソース電極、ドレイン電極などの配線８３７を形成する（図９Ｄ）。配線形成により、半導体層８１４は抵抗となり、容量８１５はスタック型容量となる。半導体層８１６と、導電層８１８、８１９と、その間に挟まれた絶縁膜８１７により第１容量が形成され、導電層８１８、８１９と、金属膜８３４と、その間に挟まれた絶縁膜８２０により第２容量が形成される。

本実施例のように、構造が異なる複数のＴＦＴ、抵抗、容量が同じガラス基板上に混載される場合においても、半導体層の所望の領域にシリサイド化を行うことによって、ソース領域、ドレイン領域を低抵抗化し、コンタクト抵抗を改善することができる。

本実施例では、ガラス基板またはプラスチック基板上に実施の形態１〜３および実施例１、２で得られる薄膜集積回路を用い、ＣＰＵやメモリを形成する例を説明する。

図１０において、基板９０１上に中央処理部（ＣＰＵとも呼ばれる）９０２、演算部９０３、制御部９０４、記憶部９０５（メモリとも呼ばれる）、入力部９０６、出力部（表示部等）９０７が形成される。本実施例では、同一基板上にＣＰＵ、記憶部、表示部を作り込む例を説明するが、この構成に限定されるものではない。

中央処理部９０２には、演算部９０３と制御部９０４が含まれる。演算部９０３には、加算、減算の算術演算やＡＮＤ、ＯＲ、ＮＯＴ等の論理演算を行う算術論理演算部（ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ，ＡＬＵ）、演算のデータや結果を一時格納する種々のレジスタ、入力される１の個数を数え上げるカウンタ等が含まれる。演算部９０３を構成する回路、例えば、ＡＮＤ回路、ＯＲ回路、ＮＯＴ回路、バッファ回路、またはレジスタ回路等は、本発明の薄膜集積回路で構成することができる。

また、制御部９０４には、プログラムカウンタ、命令レジスタ、制御信号生成部が含まれ、記憶部９０５に格納された命令を実行して、全体の動作を制御する役割を担っている。制御部９０４を構成する回路は、本発明の薄膜集積回路で構成することができる。

記憶部９０５は、計算を行うためのデータと命令を格納する場所であり、中央処理部９０２で実行されるデータやプログラムが格納されている。記憶部９０５は、主メモリ、アドレスレジスタ、データレジスタからなる。さらに主メモリに加えてキャッシュメモリを用いてもよい。これらのメモリは、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリ等を用いて形成すればよく、本発明の薄膜集積回路で構成することができる。

また、入力部９０６は、外部からデータやプログラムを取り込む装置である。出力部９０７は結果を表示するための装置、代表的には表示装置であり、本発明の薄膜集積回路で構成することができる。

本実施例では、ガラス基板またはプラスチック基板上に実施の形態１〜３および実施例１、２で得られる薄膜集積回路を用い、マイクロプロセッサ（ＣＰＵ等）やメモリ等の薄膜集積回路を内蔵した電子カードを形成する例を説明する。なお、電子カードには、身分証明書の代わりになるようなＩＤカード、プラスチックカードのような可撓性を有するセミハードカード等が含まれる。

図１１に電子カードの上面図を示す。電子カード１００１には、カード周辺に設けられたアンテナ１００２と、アンテナに接続される薄膜集積回路１００３、電流回路１００４とが実装されている。

電子カードの用途は多岐に渡っており、キャッシュカード、クレジットカード、プリペイドカード、診察券、学生証や社員証等の身分証明証、定期券、会員証等に用いられている。

本発明の薄膜集積回路を有する半導体装置を用いて作製された電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ：ＤＶＤ）等が挙げられる。これらの電子機器の具体例を図１２に示す。

図１２Ａは表示装置であり、筐体１２０１、表示部１２０２、スピーカー部１２０３等を含む。本発明で作製される薄膜集積回路は、表示部１２０２に適用することができる。また、図示されていないが、ＭＰＵ、メモリ、Ｉ／Ｏインターフェースなどの機能回路にも適応することができる。本発明で作製される薄膜集積回路を用いることにより、高速動作が可能で、高精細で信頼性の高い表示装置が実現可能となる。また、フレキシブル基板上の薄膜集積回路を用いることにより、表示装置の小型化、薄型化及び軽量化が可能である。なお、表示装置には、パーソナルコンピューター用、ＴＶ放送受信用、広告表示用等、全ての情報表示用の表示装置が含まれる。

図１２Ｂはデジタルカメラであり、本体１３０１、表示部１３０２、受像部１３０３、操作キー１３０４、外部接続ポート１３０５、シャッター１３０６等を含む。本発明で作製される薄膜集積回路は、表示部１３０２に適用することができる。また、図示されていないが、ＭＰＵ、メモリ、Ｉ／Ｏインターフェースなどの機能回路にも適応することができる。本発明で作製される薄膜集積回路を用いることにより、高速動作が可能で、高精細で信頼性の高い表示装置が実現可能となる。また、フレキシブル基板上の薄膜集積回路を用いることにより、デジタルカメラの小型化、薄型化及び軽量化が可能である。

図１２Ｃはコンピュータであり、本体１４０１、筐体１４０２、表示部１４０３、キーボード１４０４、外部接続ポート１４０５、ポインティングマウス１４０６等を含む。本発明で作製される薄膜集積回路は、表示部１４０３に適用することができる。また、図示されていないが、ＭＰＵ、メモリ、Ｉ／Ｏインターフェースなどの機能回路にも適応することができる。本発明で作製される薄膜集積回路を用いることにより、高速動作が可能で、高精細で信頼性の高い表示装置が実現可能となる。また、フレキシブル基板上の薄膜集積回路を用いることにより、コンピュータの小型化、薄型化及び軽量化が可能である。

図１２Ｄはモバイルコンピュータであり、本体１５０１、表示部１５０２、スイッチ１５０３、操作キー１５０４、赤外線ポート１５０５等を含む。本発明で作製される薄膜集積回路は、表示部１５０２に適用することができる。また、図示されていないが、筺体内部に設けられているＭＰＵ、メモリ、Ｉ／Ｏインターフェースなどの機能回路にも適応することができる。本発明で作製される薄膜集積回路を用いることにより、高速動作が可能で、高精細で信頼性の高い表示装置が実現可能となる。また、フレキシブル基板上の薄膜集積回路を用いることにより、モバイルコンピュータの小型化、薄型化及び軽量化が可能である。

図１２Ｅは記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体１６０１、筐体１６０２、表示部Ａ１６０３、表示部Ｂ１６０４、記録媒体（ＤＶＤ等）読み込み部１６０５、操作キー１６０６、スピーカー部１６０７等を含む。表示部Ａ１６０３は主として画像情報を表示し、表示部Ｂ１６０４は主として文字情報を表示する。本発明で作製される薄膜集積回路は、表示部Ａ１６０３、表示部Ｂ１６０４に適用することができる。また、図示されていないが、筺体内部に設けられているＭＰＵ、メモリ、Ｉ／Ｏインターフェースなどの機能回路にも適応することができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明で作製される薄膜集積回路を用いることにより、高速動作が可能で、高精細で信頼性の高い表示装置が実現可能となる。また、フレキシブル基板上の薄膜集積回路を用いることにより、画像再生装置の小型化、薄型化及び軽量化が可能である。

図１２Ｆはゲーム機器であり、本体１７０１、表示部１７０３、操作スイッチ１７０２等を含む。本発明で作製される薄膜集積回路は、表示部１７０３に適用することができる。また図示されていないが、本発明で作製される薄膜集積回路は、筺体内部に設けられているＭＰＵ、メモリ、Ｉ／Ｏインターフェースなどの機能回路にも適応することができる。本発明で作製される薄膜集積回路を用いることにより、高速動作が可能で、高精細で信頼性の高い表示装置が実現可能となる。また、フレキシブル基板上の薄膜集積回路を用いることにより、ゲーム機器の小型化、薄型化及び軽量化が可能である。

図１２Ｇはビデオカメラであり、本体１８０１、表示部１８０２、筐体１８０３、外部接続ポート１８０４、リモコン受信部１８０５、受像部１８０６、バッテリー１８０７、音声入力部１８０８、操作キー１８０９、接眼部１８１０等を含む。本発明で作製される薄膜集積回路は、表示部１８０２に適用することができる。また、図示されていないが、筺体内部に設けられているＭＰＵ、メモリ、Ｉ／Ｏインターフェースなどの機能回路にも適応することができる。本発明で作製される薄膜集積回路を用いることにより、高速動作が可能で、高精細で信頼性の高い表示装置が実現可能となる。また、フレキシブル基板上の薄膜集積回路を用いることにより、ビデオカメラの小型化、薄型化及び軽量化が可能である。

図１２Ｈは携帯電話であり、本体１９０１、筐体１９０２、表示部１９０３、音声入力部１９０４、音声出力部１９０５、操作キー１９０６、外部接続ポート１９０７、アンテナ１９０８等を含む。本発明で作製される薄膜集積回路は、表示部１９０３に適用することができる。また、図示されていないが、筺体内部に設けられているＭＰＵ、メモリ、Ｉ／Ｏインターフェースなどの機能回路にも適応することができる。本発明で作製される薄膜集積回路を用いることにより、高速動作が可能で、高精細で信頼性の高い表示装置が実現可能となる。また、フレキシブル基板上の薄膜集積回路を用いることにより、携帯電話の小型化、薄型化及び軽量化が可能である。

以上の様に、実施の形態１〜５、実施例１〜４のいずれの構成を用いて作製された薄膜集積回路は、あらゆる電子機器の表示部や、ＭＰＵ、メモリ、Ｉ／Ｏインターフェースなどの機能回路に適応することができる。

実施の形態１を示す工程図である。 実施の形態２を示す工程図である。 実施の形態２を示す工程図である。 実施の形態３を示す工程図である。 従来例を示す工程図である。 実施例１を示す図である。 実施例１を示す図である。 実施例２を示す図である。 実施例２を示す図である。 実施例３を示す図である。 実施例４を示す図である。 実施例５を示す図である。

符号の説明

１０１ ガラス基板
１０２ 下地金属膜
１０３ 下地絶縁膜
１０４ 半導体層
１０５ ゲート絶縁膜
１０６ 第１の導電層
１０７ 第２の導電層
１０８ サイドウォール
１０９ ＴＦＴ
１１０ チャネル形成領域
１１１ ソース領域
１１２ ドレイン領域
１１３ ＬＤＤ領域
１１４ 絶縁膜
２０１ 剥離膜
２０２ 酸化物膜
２０３ 金属膜
２０４ ＴｉＳｉ₂層
２０５ 金属膜
２０６ ＴｉＳｉ₂層
２０７ 層間絶縁膜
２０８ ドレイン電極
２０９ パッシベーション膜
２１０ 被剥離膜
２１１ 接着層
２１２ 支持体
２１３ 接着層
２１４ 転写体
４０１ 金属膜
４０２ レジスト
４０３ 金属膜
５０１ シリコン基板
５０２ 拡散層
５０３ フィールド酸化膜
５０４ サイドウォール
５０５ ゲート電極
５０６ 金属膜
５０７ ＴｉＳｉ₂層
５０８ 金属膜
５０９ ＴｉＳｉ₂層
６０１ ガラス基板
６０２ 下地金属膜
６０３ 酸化物膜
６０４ａ 下地絶縁膜
６０４ｂ 下地絶縁膜
６０５ 島状の半導体層
６０６ ゲート絶縁膜
６０７ ゲート電極
６０８ レジスト
６０９ レジスト
６１０ 低濃度不純物領域
６１１ レジスト
６１２ ｐ型の高濃度不純物領域
６１３ 絶縁膜
６１５ サイドウォール
６１６ レジスト
６１７ ｎ型の高濃度不純物領域
８０１ ガラス基板
８０２ 下地金属膜
８０３ 下地絶縁膜
８０４ ＴＦＴ
８０５ ＴＦＴ
８０６ 半導体層
８０７ ゲート絶縁膜
８０８ 第１導電層
８０９ 第２導電層
８１０ 半導体層
８１１ ゲート絶縁膜
８１２ 第１導電層
８１３ 第２導電層
８１４ 半導体層
８１５ 容量
８１６ 半導体層
８１７ 絶縁膜
８１８ 第１導電層
８１９ 第２導電層
８２０ 絶縁膜
８２１ 低濃度不純物領域
８２２ 低濃度不純物領域
８２３ 低濃度不純物領域
８２４ 低濃度不純物領域
８２５ 低濃度不純物領域
８２６ 絶縁膜
８２７ サイドウォール
８２８ 高濃度不純物領域
８２９ 高濃度不純物領域
８３０ 高濃度不純物領域
８３１ 高濃度不純物領域
８３２ 金属膜
８３３ レジストマスク
８３４ 金属膜
８３５ ＴｉＳｉ₂層
８３６ 層間絶縁膜
９０１ 基板
９０２ 中央処理部
９０３ 演算部
９０４ 制御部
９０５ 記憶部
９０６ 入力部
９０７ 出力部
１００１ 電子カード
１００２ アンテナ
１００３ 薄膜集積回路
１００４ 電流回路
１２０１ 筐体
１２０２ 表示部
１２０３ スピーカー部
１３０１ 本体
１３０２ 表示部
１３０３ 受像部
１３０４ 操作キー
１３０５ 外部接続ポート
１３０６ シャッター
１４０１ 本体
１４０２ 筐体
１４０３ 表示部
１４０４ キーボード
１４０５ 外部接続ポート
１４０６ ポインティングマウス
１５０１ 本体
１５０２ 表示部
１５０３ スイッチ
１５０４ 操作キー
１５０５ 赤外線ポート
１６０１ 本体
１６０２ 筐体
１６０３ 表示部Ａ
１６０４ 表示部Ｂ
１６０５ 記録媒体読み込み部
１６０６ 操作キー
１６０７ スピーカー部
１７０１ 本体
１７０２ 操作スイッチ
１７０３ 表示部
１８０１ 本体
１８０２ 表示部
１８０３ 筐体
１８０４ 外部接続ポート
１８０５ 受信部
１８０６ 受像部
１８０７ バッテリー
１８０８ 音声入力部
１８０９ 操作キー
１８１０ 接眼部
１９０１ 本体
１９０２ 筐体
１９０３ 表示部
１９０４ 音声入力部
１９０５ 音声出力部
１９０６ 操作キー
１９０７ 外部接続ポート
１９０８ アンテナ

Claims (20)

1. ガラス基板と、
   前記ガラス基板上の金属膜と、
   前記金属膜上の絶縁膜と、
   前記絶縁膜上の薄膜トランジスタを有し、
   前記薄膜トランジスタの、少なくともソース領域又はドレイン領域のいずれかは、シリサイドを含むことを特徴とする薄膜集積回路。
2. 請求項１において、前記薄膜トランジスタは、ゲート電極の側面にサイドウォールを有することを特徴とする薄膜集積回路。
3. 請求項１または２において、前記金属膜は、Ｔｉ、Ａｌ、Ｔａ、Ｗ、Ｍｏ、Ｃｕ、Ｃｒ、Ｎｄ、Ｆｅ、Ｎｉ、Ｃｏ、Ｚｒ、Ｚｎ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料であることを特徴とする薄膜集積回路。
4. 請求項１乃至３のいずれか一項において、前記金属膜は、前記ガラス基板と前記絶縁膜の接触を防ぐことを特徴とする薄膜集積回路。
5. 請求項１乃至４のいずれか一項において、前記シリサイドはＴｉＳｉ₂であることを特徴とする薄膜集積回路。
6. 請求項１乃至５のいずれか一項に記載の前記薄膜集積回路を含むＣＰＵまたはメモリ。
7. 請求項１乃至５のいずれか一項に記載の前記薄膜集積回路を含む電子カード。
8. 請求項１乃至５のいずれか一項に記載の前記薄膜集積回路を含む電子機器。
9. ガラス基板上に第１の金属膜を形成する工程と、
   前記第１の金属膜上に絶縁膜を形成する工程と、
   前記絶縁膜上に薄膜トランジスタを形成する工程と、
   前記薄膜トランジスタ上に第２の金属膜を形成する工程と、
   熱処理により、前記薄膜トランジスタの少なくともソース領域又はドレイン領域のいずれかにシリサイドを形成する工程と、
   前記第２の金属膜を除去する工程と、
   前記シリサイドを低抵抗化するために、少なくとも前記薄膜トランジスタをレーザー照射する工程とを有する薄膜集積回路の作製方法。
10. ガラス基板上に第１の金属膜を形成する工程と、
    前記第１の金属膜上に絶縁膜を形成する工程と、
    前記絶縁膜上に薄膜トランジスタを形成する工程と、
    前記薄膜トランジスタ上に第２の金属膜を形成する工程と、
    熱処理により、前記薄膜トランジスタのソース領域またはドレイン領域にシリサイドを形成する工程と、
    前記第２の金属膜を除去する工程と、
    前記シリサイドを低抵抗化するために、少なくとも前記薄膜トランジスタをレーザー照射する工程と、
    前記薄膜トランジスタ上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜上に接着層を介して第２の基板を接着する工程と、
    前記ガラス基板と前記第１の金属膜を、前記絶縁膜の膜内または前記第１の金属膜と前記絶縁膜の界面において剥離する工程を有する薄膜集積回路の作製方法。
11. ガラス基板上に第１の金属膜を形成する工程と、
    前記第１の金属膜上に絶縁膜を形成する工程と、
    前記絶縁膜上に薄膜トランジスタを形成する工程と、
    前記薄膜トランジスタ上に第２の金属膜を形成する工程と、
    少なくとも前記薄膜トランジスタに熱処理を行う工程と、
    前記第２の金属膜を除去する工程と、
    少なくとも前記薄膜トランジスタをレーザー照射する工程とを有する薄膜集積回路の作製方法。
12. ガラス基板上に第１の金属膜を形成する工程と、
    前記第１の金属膜上に絶縁膜を形成する工程と、
    前記絶縁膜上に薄膜トランジスタを形成する工程と、
    前記薄膜トランジスタ上に第２の金属膜を形成する工程と、
    少なくとも前記薄膜トランジスタに熱処理を行う工程と、
    前記第２の金属膜を除去する工程と、
    少なくとも前記薄膜トランジスタをレーザー照射する工程と、
    前記薄膜トランジスタ上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜上に接着層を介して第２の基板を接着する工程と、
    前記ガラス基板と前記第１の金属膜を、前記絶縁膜の膜内または前記第１の金属膜と前記絶縁膜の界面において剥離する工程を有する薄膜集積回路の作製方法。
13. ガラス基板上に第１の金属膜を形成する工程と、
    前記第１の金属膜上に絶縁膜を形成する工程と、
    前記絶縁膜上に薄膜トランジスタを形成する工程と、
    前記薄膜トランジスタのソース領域またはドレイン領域の上に、第２の金属膜を選択的に形成する工程と、
    レーザー照射により、前記ソース領域または前記ドレイン領域にシリサイドを形成する工程とを有する薄膜集積回路の作製方法。
14. 請求項９乃至１３のいずれか一項において、前記熱処理は、前記ガラス基板のガラス転移点以下の温度で行われることを特徴とする薄膜集積回路の作製方法。
15. 請求項９乃１４のいずれか一項において、前記第１の金属膜は、Ｔｉ、Ａｌ、Ｔａ、Ｗ、Ｍｏ、Ｃｕ、Ｃｒ、Ｎｄ、Ｆｅ、Ｎｉ、Ｃｏ、Ｚｒ、Ｚｎ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔから選ばれた一種または複数種の元素、または前記元素を主成分とする合金材料もしくは化合物材料であることを特徴とする薄膜集積回路の作製方法。
16. 請求項９乃至１５のいずれか一項において、前記第２の金属膜は、Ｔｉ、Ａｌ、Ｔａ、Ｗ、Ｍｏ、Ｃｕ、Ｃｒ、Ｎｄ、Ｆｅ、Ｎｉ、Ｃｏ、Ｚｒ、Ｚｎ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料であることを特徴とする薄膜集積回路の作製方法。
17. 請求項９乃至１６のいずれか一項において、前記薄膜トランジスタを形成する工程において、ゲート電極の側面に、サイドウォールを形成することを特徴とする薄膜集積回路の作製方法。
18. 請求項９乃至１７のいずれか一項に記載の作製方法にて作製された薄膜集積回路を含むＣＰＵまたはメモリ。
19. 請求項９乃至１７のいずれか一項に記載の作製方法にて作製された薄膜集積回路を含む電子カード。
20. 請求項９乃至１７のいずれか一項に記載の作製方法にて作製された薄膜集積回路を含む電子機器。
    
    
    

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