JP2005332555A

JP2005332555A - Test circuit, test method and semiconductor integrated circuit device

Info

Publication number: JP2005332555A
Application number: JP2005043314A
Authority: JP
Inventors: Jiyou Senaga; 丈世永
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2004-04-23
Filing date: 2005-02-21
Publication date: 2005-12-02

Abstract

<P>PROBLEM TO BE SOLVED: To provide a test circuit and a test method in which a test is completed without interruption even though input signals are interrupted or changed, and to provide a semiconductor integrated circuit including the test circuit. <P>SOLUTION: A BIST circuit 1 has a control register 12 which continuously holds written data until a subsequent reset instruction is inputted, a TAP controller 11 which receives signals tms and tdi to select a test mode and writes data ctrl to the control register 12 based on the signals tms and tdi in synchronism with a clock tck, a pattern generating circuit 20 which generates a test pattern based on the data ctrl held by the control register 12 and outputs the test pattern to a SDRAM50 in synchronism with an external clock exck, a data comparator 30 which receives data dout outputted from the SDRAM50 in synchronism with the external clock exck and evaluates the performance of the SDRAM50 and an output control circuit 40 which is operated in synchronism with the external clock exck. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、高速半導体メモリ等の被テスト回路のテストを行う内蔵自己テスト（Ｂｕｉｌｔ−ＩｎＳｅｌｆＴｅｓｔ（ＢＩＳＴ））回路のようなテスト回路、被テスト回路のテスト方法、及び、同じ半導体基板にテスト回路とロジック回路（例えば、ＣＰＵ）を備えた半導体集積回路装置に関するものである。 The present invention relates to a test circuit such as a built-in self test (BIST) circuit for testing a circuit under test such as a high-speed semiconductor memory, a test method for the circuit under test, and a test on the same semiconductor substrate. The present invention relates to a semiconductor integrated circuit device including a circuit and a logic circuit (for example, a CPU).

半導体メモリ等の半導体集積回路の性能をテストするテスト回路が種々提案されている。例えば、特許文献１には、同期型ダイナミック・ランダム・アクセス・メモリ（ＳｙｎｃｈｒｏｎｏｕｓＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ（ＳＤＲＡＭ））をテストするＢＩＳＴ回路が提案されている。このＢＩＳＴ回路は、例えば、ＪＴＡＧ規格に準拠した標準シリアルインタフェース信号であるテスト用入力パターン（テストクロックｔｃｋ、テストモード信号ｔｍｓ、及びテストデータ入力信号ｔｄｉ）を受け取り、テストモード信号ｔｍｓ及びテストデータ入力信号ｔｄｉに基づき決定されたテストモード選択結果ｃｔｒｌに応じた内容のテストパターンを生成し、生成されたテストパターンを用いたテストを被テスト回路であるＳＤＲＡＭに対して行う。 Various test circuits for testing the performance of a semiconductor integrated circuit such as a semiconductor memory have been proposed. For example, Patent Document 1 proposes a BIST circuit that tests a synchronous dynamic random access memory (SDRAM). The BIST circuit receives, for example, a test input pattern (a test clock tck, a test mode signal tms, and a test data input signal tdi) that is a standard serial interface signal compliant with the JTAG standard, and receives a test mode signal tms and a test data input. A test pattern having contents corresponding to the test mode selection result ctrl determined based on the signal tdi is generated, and a test using the generated test pattern is performed on the SDRAM which is a circuit under test.

特開２００４−９３４２１号公報（段落００３４−００６３、図１、図２、図４）Japanese Patent Laying-Open No. 2004-93421 (paragraphs 0034-0063, FIGS. 1, 2, and 4)

しかしながら、上記した従来のＢＩＳＴ回路は、テスト用入力パターン（テストクロックｔｃｋ、テストモード信号ｔｍｓ、及びテストデータ入力信号ｔｄｉ）が与えられている期間にＳＤＲＡＭに対するテストを行うように構成されている。このため、ＳＤＲＡＭのテストの途中で、テスト用入力パターンの入力が中断したり、又は、変更されたりした場合に、所定のテストが中断したり、又は、所定のテストを行うことができないことがある。 However, the above-described conventional BIST circuit is configured to perform a test on the SDRAM during a period in which a test input pattern (test clock tck, test mode signal tms, and test data input signal tdi) is given. For this reason, when the input of the test input pattern is interrupted or changed during the test of the SDRAM, the predetermined test may be interrupted or the predetermined test cannot be performed. is there.

本発明の目的は、テストの途中でテスト用入力パターンの入力が中断したり、又は、変更されたりした場合であっても、所定のテストを中断させずに完了させることができるテスト回路及びテスト方法を提供することである。 An object of the present invention is to provide a test circuit and a test capable of completing a predetermined test without interruption even when input of a test input pattern is interrupted or changed during the test. Is to provide a method.

また、本発明の他の目的は、上記テスト回路を用いることによってレイアウト面積の削減及びテスト時間を短縮することができる半導体集積回路装置を提供することである。 Another object of the present invention is to provide a semiconductor integrated circuit device capable of reducing the layout area and the test time by using the test circuit.

本発明のテスト回路は、リセット信号によってリセットが指示されてデータがクリアされた後にデータが書込まれ、次のリセット信号によってリセットが指示されるまで前記書込まれたデータを保持し続けるレジスタ回路と、被テスト回路のテストに用いられるテストモードを選択するための信号が入力され、第１のクロックに同期して前記レジスタ回路に前記テストモードを選択するための信号に基づくデータを書込む第１の回路と、前記レジスタ回路に保持されているデータに基づくテストパターンを生成し、第２のクロックに同期して前記被テスト回路に対して前記テストパターンに基づくデータを出力する第２の回路と、前記第２のクロックに同期して前記被テスト回路から出力されたデータが入力され、前記テストパターン及び前記被テスト回路から出力されたデータに基づいて前記被テスト回路の性能の評価を行う第３の回路とを有するものである。 A test circuit according to the present invention is a register circuit in which data is written after reset is instructed by a reset signal and data is cleared, and continues to hold the written data until reset is instructed by the next reset signal And a signal for selecting a test mode used for testing the circuit under test, and data based on the signal for selecting the test mode is written into the register circuit in synchronization with a first clock. 1 circuit and a second circuit for generating a test pattern based on the data held in the register circuit and outputting data based on the test pattern to the circuit under test in synchronization with a second clock And data outputted from the circuit under test in synchronization with the second clock are inputted, and the test pattern and the previous In which a third circuit for evaluating a performance of the circuit under test on the basis of the data output from the test circuit.

また、本発明の半導体集積回路装置は、半導体基板に形成された前記テスト回路と、
前記半導体基板に形成されたロジック回路と、前記半導体基板に形成され、前記テスト回路の前記第１の回路と前記ロジック回路の両方に接続された第１の共通配線と、前記半導体基板に形成され、前記第１の共通配線に接続された第１の共通端子とを有するものである。 The semiconductor integrated circuit device of the present invention includes the test circuit formed on the semiconductor substrate,
A logic circuit formed on the semiconductor substrate; a first common wiring formed on the semiconductor substrate and connected to both the first circuit and the logic circuit of the test circuit; and formed on the semiconductor substrate. And a first common terminal connected to the first common wiring.

また、本発明のテスト方法は、リセット信号によってリセットが指示されてデータがクリアされた後にデータが書込まれ、次のリセット信号によってリセットが指示されるまで前記書込まれたデータを保持し続けるレジスタ回路を含むテスト回路を用いるテスト方法であって、被テスト回路のテストに用いられるテストモードを選択するための信号が前記テスト回路に入力され、第１のクロックに同期して、前記レジスタ回路に前記テストモードを選択するための信号に基づくデータを書込むステップと、前記レジスタ回路に保持されているデータに基づくテストパターンを生成し、第２のクロックに同期して前記被テスト回路に対して前記テストパターンに基づくデータを出力するステップと、前記第２のクロックに同期して前記被テスト回路から出力されたデータが前記テスト回路に入力され、前記テストパターン及び前記被テスト回路から出力されたデータに基づいて前記被テスト回路の性能の評価を行うステップとを有するものである。 In the test method of the present invention, data is written after the reset is instructed by the reset signal and the data is cleared, and the written data is held until the reset is instructed by the next reset signal. A test method using a test circuit including a register circuit, wherein a signal for selecting a test mode used for testing a circuit under test is input to the test circuit, and the register circuit is synchronized with a first clock. Writing data based on a signal for selecting the test mode to the test circuit, generating a test pattern based on the data held in the register circuit, and synchronizing the second clock with respect to the circuit under test Outputting data based on the test pattern and synchronizing with the second clock Data output from the road are input to the test circuit, wherein the test pattern and the based on the data output from the test circuit in which a step of evaluating the performance of the circuit under test.

本発明のテスト回路又はテスト方法においては、リセット信号によってリセットが指示された後にデータが書込まれ、次のリセット信号によってリセットが指示されるまで書込まれたデータを保持し続けるレジスタ回路を用いる。このレジスタ回路は、リセット信号によってリセットが指示されるまで書込まれたデータを保持し続けるので、レジスタ回路への入力データが変更されても、リセット信号によってリセットが指示されない限り、レジスタ回路が保持しているデータは変更されない。このため、レジスタ回路に保持されているデータに基づいてテストパターンを生成し、被テスト回路に対してテストパターンに基づくデータを出力し、被テスト回路から出力されたデータに基づいて被テスト回路の性能の評価を行う被テスト回路のテスト中においては、テスト回路への入力データは、テスト動作に影響を与えることはない。よって、本発明のテスト回路又はテスト方法によれば、テストの途中でテスト回路への入力であるテスト用入力パターンの入力が中断したり、又は、変更されたりした場合であっても、所定のテストを中断させずに完了させることができるという効果がある。 In the test circuit or test method of the present invention, a register circuit is used in which data is written after a reset is instructed by a reset signal and continues to hold the written data until a reset is instructed by the next reset signal. . Since this register circuit keeps the written data until reset is instructed by the reset signal, even if the input data to the register circuit is changed, the register circuit retains unless reset is instructed by the reset signal Data is not changed. Therefore, a test pattern is generated based on the data held in the register circuit, data based on the test pattern is output to the circuit under test, and the circuit under test is output based on the data output from the circuit under test. During the test of the circuit under test for evaluating the performance, the input data to the test circuit does not affect the test operation. Therefore, according to the test circuit or the test method of the present invention, even when the input of the test input pattern, which is an input to the test circuit, is interrupted or changed during the test, the predetermined circuit The effect is that the test can be completed without interruption.

また、本発明の半導体集積回路装置は、同じ半導体基板に、ロジック回路と、被テスト回路のテストの途中でレジスタ回路への入力であるテスト用入力パターンの入力が中断したり、又は、変更されたりした場合であっても、所定のテストを中断させずに完了させることができるテスト回路とを備えている。このため、テスト回路による被テスト回路のテストの途中においては、共通端子と共通配線を通してロジック回路への入力信号を供給することができる。よって、本発明の半導体集積回路装置によれば、入力信号用のセレクタ回路を備えなくても、テスト回路への信号の供給及びロジック回路への信号の供給が可能であり、セレクタ回路を備えないことによるレイアウト面積の削減、及び、セレクタ回路の切り替え動作に伴う信号遅延の排除によるテスト時間の短縮を実現できるという効果がある。 In the semiconductor integrated circuit device of the present invention, the input of the logic circuit and the test input pattern, which is the input to the register circuit, is interrupted or changed on the same semiconductor substrate during the test of the circuit under test. A test circuit that can complete a predetermined test without interrupting the test. Therefore, during the test of the circuit under test by the test circuit, an input signal to the logic circuit can be supplied through the common terminal and the common wiring. Therefore, according to the semiconductor integrated circuit device of the present invention, the signal can be supplied to the test circuit and the signal can be supplied to the logic circuit without the input signal selector circuit, and the selector circuit is not provided. Thus, the layout area can be reduced, and the test time can be shortened by eliminating the signal delay associated with the selector circuit switching operation.

＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るテスト回路であるＢＩＳＴ回路１の概略的な構成と、このＢＩＳＴ回路１に接続されたテスタ６５及び被テスト回路であるＳＤＲＡＭ５０を示すブロック図である。また、図２は、図１のＢＩＳＴ回路１の概略的な構成を示すブロック図である。 <First Embodiment>
FIG. 1 is a block diagram showing a schematic configuration of a BIST circuit 1 which is a test circuit according to the first embodiment of the present invention, a tester 65 connected to the BIST circuit 1, and an SDRAM 50 which is a circuit under test. is there. FIG. 2 is a block diagram showing a schematic configuration of the BIST circuit 1 of FIG.

ＢＩＳＴ回路１は、被テスト回路であるＳＤＲＡＭ５０（半導体メモリの１つである）をテストするためにＳＤＲＡＭ５０のコマンドを生成する回路である。図１には、ＢＩＳＴ回路１をテスタ６５に接続して使用する場合を示す。ＢＩＳＴ回路１は、テスタ６５から出力された信号が入力されるＢＩＳＴ制御回路１０と、パターン生成回路２０、データ比較器３０、及び出力制御回路４０を有している。ＢＩＳＴ制御回路１０の出力ｃｔｒｌは、パターン生成回路２０及びデータ比較器３０に供給される。また、データ比較器３０の出力ｃｏｍｐｏｕｔは、出力制御回路４０に供給される。ＢＩＳＴ制御回路１０、パターン生成回路２０、データ比較器３０、及び出力制御回路４０は、例えば、同一の半導体基板に形成されている。 The BIST circuit 1 is a circuit that generates a command of the SDRAM 50 in order to test the SDRAM 50 (which is one of semiconductor memories) that is a circuit under test. FIG. 1 shows a case where the BIST circuit 1 is used by being connected to a tester 65. The BIST circuit 1 includes a BIST control circuit 10 to which a signal output from the tester 65 is input, a pattern generation circuit 20, a data comparator 30, and an output control circuit 40. The output ctrl of the BIST control circuit 10 is supplied to the pattern generation circuit 20 and the data comparator 30. Further, the output compout of the data comparator 30 is supplied to the output control circuit 40. The BIST control circuit 10, the pattern generation circuit 20, the data comparator 30, and the output control circuit 40 are formed on the same semiconductor substrate, for example.

ＢＩＳＴ制御回路１０には、例えば、テスタ６５から、ＳＤＲＡＭ５０に対するテストモードを選択するためのデータ等が入力される。第１の実施形態においては、ＢＩＳＴ制御回路１０には、ＪＴＡＧ規格に準拠した標準シリアルインタフェース用のデータである、４０ＭＨｚ程度の第１のクロックであるテストクロックｔｃｋ、テストモード信号ｔｍｓ、テストデータ入力信号ｔｄｉ、及びテストリセット信号ｔｒｓｔｎが入力される。ＢＩＳＴ制御回路１０は、入力されたテストクロックｔｃｋに同期して、テストモード選択結果を示す複数ビットのＢＩＳＴ制御信号ｃｔｒｌをパターン生成回路２０へ出力する。第１の実施形態においては、ＢＩＳＴ制御回路１０は、テストモード選択結果であるＢＩＳＴ制御信号ｃｔｒｌを保持する保持回路であるデータレジスタ１２Ａを有している。 For example, data for selecting a test mode for the SDRAM 50 is input from the tester 65 to the BIST control circuit 10. In the first embodiment, the BIST control circuit 10 has a test clock tck, which is a first clock of about 40 MHz, which is data for a standard serial interface compliant with the JTAG standard, a test mode signal tms, and test data input. A signal tdi and a test reset signal trstn are input. The BIST control circuit 10 outputs a multi-bit BIST control signal ctrl indicating the test mode selection result to the pattern generation circuit 20 in synchronization with the input test clock tck. In the first embodiment, the BIST control circuit 10 includes a data register 12A that is a holding circuit that holds a BIST control signal ctrl that is a test mode selection result.

パターン生成回路２０には、ＢＩＳＴ制御信号ｃｔｒｌ、及びテスタ６５から供給される外部クロック（例えば、１００ＭＨｚ以上の外部クロック）ｅｘｃｋが入力される。パターン生成回路２０は、入力されたＢＩＳＴ制御信号ｃｔｒｌに応答し、外部クロックｅｘｃｋに同期してテストパターンを生成する。このテストパターンには、例えば、ＳＤＲＡＭ５０の入力信号であるクロックｓｃｋ（外部クロックｅｘｃｋに同期したクロック）、複数ビットのコマンド（制御信号）ｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂ、複数ビットのアドレスａｄｒ、及び複数ビットの入力データｄｉｎが含まれる。クロックｓｃｋ、コマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂ、アドレスａｄｒ、及び入力データｄｉｎは、ＳＤＲＡＭ５０へ出力される。また、パターン生成回路２０は、入力データｄｉｎを、期待値としてデータ比較器３０にも出力する。 The pattern generation circuit 20 receives the BIST control signal ctrl and an external clock (for example, an external clock of 100 MHz or more) supplied from the tester 65. The pattern generation circuit 20 generates a test pattern in synchronization with the external clock exck in response to the input BIST control signal ctrl. The test pattern includes, for example, a clock sck (a clock synchronized with the external clock exck) that is an input signal of the SDRAM 50, a plurality of commands (control signals) csb, rasb, casb, web, a plurality of addresses adr, and a plurality of bits. Bit input data din is included. The clock sck, commands csb, rasb, casb, web, address adr, and input data din are output to the SDRAM 50. The pattern generation circuit 20 also outputs the input data din as an expected value to the data comparator 30.

パターン生成回路２０から出力された制御信号ｃｓｂは、ＳＤＲＡＭ５０内に設けられた複数のメモリセルアレイの中の１つを選択する反転チップセレクト（ｃｈｉｐｓｅｌｅｃｔ）信号である。パターン生成回路２０から出力された制御信号ｒａｓｂは、行アドレスのラッチ及びその行アドレスに基づき、ワード線の選択やメモリセルのリフレッシュを行う反転ロウアドレスストローブ（ｒｏｗａｄｄｒｅｓｓｓｔｒｏｂｅ）信号である。パターン生成回路２０から出力された制御信号ｃａｓｂは、列アドレスのラッチ及びその列アドレスに基づき、ビット線の選択を行い、書き込み又は読み出し動作を行う反転カラムアドレスストローブ（ｃｏｌｕｍｎａｄｄｒｅｓｓｓｓｔｒｏｂｅ）信号である。また、パターン生成回路２０から出力された制御信号ｗｅｂは、行アドレス、列アドレスで選択されたメモリセルに対する書き込み又は読み出しモードを決める反転ライトイネーブル（ｗｒｉｔｅｅｎａｂｌｅ）信号である。 The control signal csb output from the pattern generation circuit 20 is an inverted chip select (chip select) signal for selecting one of a plurality of memory cell arrays provided in the SDRAM 50. The control signal rasb output from the pattern generation circuit 20 is an inverted row address strobe signal for selecting a word line and refreshing a memory cell based on the row address latch and the row address. The control signal casb output from the pattern generation circuit 20 is a column address strobe signal that selects a bit line based on a column address latch and the column address and performs a write or read operation. The control signal web output from the pattern generation circuit 20 is an inverted write enable signal that determines a write or read mode for a memory cell selected by a row address and a column address.

データ比較器３０には、外部クロックｅｘｃｋに同期してＳＤＲＡＭ５０のテスト結果である出力データｄｏｕｔと、ＢＩＳＴ制御信号ｃｔｒｌと、ＳＤＲＡＭ５０に与えられたテストパターン（例えば、期待値である複数ビットからなる入力データｄｉｎ）とが入力される。データ比較器３０は、期待値である入力データｄｉｎとＳＤＲＡＭ５０からの出力データｄｏｕｔとを比較し、入力データｄｉｎと出力データｄｏｕｔとの一致又は不一致を示す比較結果ｃｏｍｐｏｕｔを出力制御回路４０へ出力する。 The data comparator 30 receives output data dout that is a test result of the SDRAM 50 in synchronization with the external clock exck, a BIST control signal ctrl, and a test pattern (for example, an input consisting of a plurality of bits that are expected values). Data din). The data comparator 30 compares the input data din, which is an expected value, with the output data dout from the SDRAM 50, and outputs a comparison result compout indicating whether the input data din and the output data dout match or does not match to the output control circuit 40. .

出力制御回路４０には、比較結果ｃｏｍｐｏｕｔが入力され保持される。出力制御回路４０は、テスタ６５から入力された外部クロックｅｘｃｋに同期して、保持された比較結果ｃｏｍｐｏｕｔに対応するテストデータ出力信号ｔｄｏをテスタ６５へ出力する。 The output control circuit 40 receives and holds the comparison result compout. The output control circuit 40 outputs a test data output signal tdo corresponding to the held comparison result compout to the tester 65 in synchronization with the external clock exck input from the tester 65.

図３は、図１に示されるＳＤＲＡＭ５０の概略的な構成を示すブロック図である。 FIG. 3 is a block diagram showing a schematic configuration of the SDRAM 50 shown in FIG.

ＳＤＲＡＭ５０においては、図１のパターン生成回路２０から出力されたコマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂが、コマンドコントローラ５１に与えられると、このコマンドコントローラ５１から、クロックｓｃｋに同期したＳＤＲＡＭ全体を制御するための複数の制御信号が出力される。コマンドコントローラ５１の出力制御信号が、入／出力（Ｉ／Ｏ）コントローラ５２とＩ／Ｏバッファ５３に入力されると、Ｉ／Ｏコントローラ５２の制御により、Ｉ／Ｏバッファ５３に対してデータｄｉｎの入力又はデータｄｏｕｔの出力が行われる。 In the SDRAM 50, when the commands csb, rasb, casb, and web output from the pattern generation circuit 20 of FIG. 1 are given to the command controller 51, the command controller 51 controls the entire SDRAM synchronized with the clock sck. A plurality of control signals are output. When the output control signal of the command controller 51 is input to the input / output (I / O) controller 52 and the I / O buffer 53, the data din is sent to the I / O buffer 53 by the control of the I / O controller 52. Are input or data dout is output.

ＳＤＲＡＭ５０にパターン生成回路２０から出力されたアドレスａｄｒが入力されると、内部行アドレスカウンタ５４の出力アドレスで指定された行アドレスバッファ５５内に、入力されたアドレスａｄｒが保持される。保持されたアドレスａｄｒは、行デコーダ５８−１，５８−２により解読（デコード）され、ワードドライバ５９−１，５９−２により駆動されてメモリセルアレイ６１−１，６１−２内のワード線が選択される。また、入力されたアドレスａｄｒは、内部列アドレスカウンタ５６の出力アドレスで指定された列アドレスバッファ５７内にそのアドレスａｄｒが保持される。保持されたアドレスａｄｒは、列デコーダ６０−１，６０−２によりデコードされ、メモリセルアレイ６１−１，６１−２中のビット線が選択される。選択されたワード線及びビット線に接続されたメモリセルに対して、Ｉ／Ｏバッファ５３から入力された入力データｄｉｎの書き込み、又は記憶されたデータの読み出しが行われる。読み出されたデータは、センスアンプ６２−１，６２−２で増幅された後、Ｉ／Ｏバッファ５３から出力データｄｏｕｔとして出力される。 When the address adr output from the pattern generation circuit 20 is input to the SDRAM 50, the input address adr is held in the row address buffer 55 designated by the output address of the internal row address counter 54. The held address adr is decoded (decoded) by the row decoders 58-1 and 58-2 and driven by the word drivers 59-1 and 59-2 so that the word lines in the memory cell arrays 61-1 and 61-2 are connected. Selected. The input address adr is held in the column address buffer 57 designated by the output address of the internal column address counter 56. The held address adr is decoded by the column decoders 60-1 and 60-2, and the bit lines in the memory cell arrays 61-1 and 61-2 are selected. The input data din input from the I / O buffer 53 is written to or read from the memory cells connected to the selected word line and bit line. The read data is amplified by the sense amplifiers 62-1 and 62-2, and then output from the I / O buffer 53 as output data dout.

次に、図２を参照しながら、第１の実施形態におけるＢＩＳＴ回路１の構成をより詳細に説明する。 Next, the configuration of the BIST circuit 1 in the first embodiment will be described in more detail with reference to FIG.

ＢＩＳＴ制御回路１０は、ＴＡＰコントローラ１１と、制御レジスタ１２とを有する。ＴＡＰコントローラ１１の出力側は、制御レジスタ１２に接続されている。ＴＡＰコントローラ１１には、シリアルなテストクロックｔｃｋ、テストモード信号ｔｍｓ、及びシリアルなテストデータ入力信号ｔｄｉが入力され、レジスタ制御信号Ｓ１１を制御レジスタ１２へ出力する。制御レジスタ１２には、レジスタ制御信号Ｓ１１、シリアルなテストデータ入力信号ｔｄｉ、及びテストリセット信号ｔｒｓｔｎが入力される。制御レジスタ１２は、起動信号である論理値１（ハイレベル‘Ｈ’）の複数ビットのＢＩＳＴ制御信号ｃｔｒｌを生成して内部のデータレジスタ１２Ａに保持し、この保持したＢＩＳＴ制御信号ｃｔｒｌ（ｃｔｒｌ０，ｃｔｒｌ１，ｃｔｒｌ２）をパターン生成回路２０及びデータ比較器３０へ出力する。 The BIST control circuit 10 includes a TAP controller 11 and a control register 12. The output side of the TAP controller 11 is connected to the control register 12. The TAP controller 11 receives a serial test clock tck, a test mode signal tms, and a serial test data input signal tdi, and outputs a register control signal S11 to the control register 12. The control register 12 receives a register control signal S11, a serial test data input signal tdi, and a test reset signal trstn. The control register 12 generates a multi-bit BIST control signal ctrl having a logical value 1 (high level “H”) as an activation signal and holds it in the internal data register 12A. The held BIST control signal ctrl (ctrl0, ctrl1, ctrl2) are output to the pattern generation circuit 20 and the data comparator 30.

パターン生成回路２０は、ステートマシン２１、コマンド生成回路２２、アドレス生成回路２３、データ生成回路２４、及びバッファ２５を有する。コマンド生成回路２２、アドレス生成回路２３、及びデータ生成回路２４は、ステートマシン２１の出力側に接続され、バッファ２５は、ステートマシン２１の入力側に接続されている。ステートマシン２１は、制御レジスタ１２から与えられるＢＩＳＴ制御信号ｃｔｒｌが‘Ｈ’になると動作し、入力される外部クロックｅｘｃｋに同期して複数種類のステートを生成し、コマンド生成回路２２、アドレス生成回路２３及びデータ生成回路２４を制御するための制御信号を出力する。バッファ２５は、外部クロックｅｘｃｋにより駆動され、クロックｓｃｋをＳＤＲＡＭ５０へ与える。 The pattern generation circuit 20 includes a state machine 21, a command generation circuit 22, an address generation circuit 23, a data generation circuit 24, and a buffer 25. The command generation circuit 22, the address generation circuit 23, and the data generation circuit 24 are connected to the output side of the state machine 21, and the buffer 25 is connected to the input side of the state machine 21. The state machine 21 operates when the BIST control signal ctrl supplied from the control register 12 becomes “H”, generates a plurality of types of states in synchronization with the input external clock exck, and generates a command generation circuit 22 and an address generation circuit. 23 and a control signal for controlling the data generation circuit 24 are output. The buffer 25 is driven by the external clock exck and supplies the clock sck to the SDRAM 50.

ステートマシン２１の制御により、コマンド生成回路２２で複数ビットのコマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂが生成され、アドレス生成回路２３で複数ビットのアドレスａｄｒが生成され、データ生成回路２４で複数ビットの入力データｄｉｎが生成され、これらの信号がテストパターンとしてＳＤＲＡＭ５０に供給される。 Under the control of the state machine 21, the command generation circuit 22 generates a plurality of bits csb, rasb, casb, and web, the address generation circuit 23 generates a plurality of bits adr, and the data generation circuit 24 inputs a plurality of bits. Data din is generated, and these signals are supplied to the SDRAM 50 as a test pattern.

データ比較器３０は、ＢＩＳＴ制御信号ｃｔｒｌにより動作し、外部クロックｅｘｃｋに同期してＳＤＲＡＭ５０の複数ビットの出力データｄｏｕｔを取り込むフリッブフロッブ（ＦＦ）回路３１を有している。ＦＦ回路３１の出力側には、データ比較用の２入力の排他的論理和ゲート（ＥＸＯＲ回路）３２、及びデータ比較用の多入力のＥＸＯＲ回路３３が縦続接続されている。ＥＸＯＲ回路３２は、ＦＦ回路３１で取り込んだＳＤＲＡＭ５０の複数ビットの出力データｄｏｕｔと、データ生成回路２４から与えられる期待値の複数ビットの入力データｄｉｎとを比較し、両入力が不一致の時には出力がハイレベル‘Ｈ’となり、両入力が一致するときには出力がローレベル‘Ｌ’となる回路である。ＥＸＯＲ回路３２の出力側に接続されたＥＸＯＲ回路３３は、ＥＸＯＲ回路３２の複数の出力信号の各々を比較して比較結果ｃｏｍｐｏｕｔを出力制御回路４０へ出力する。 The data comparator 30 operates in response to the BIST control signal ctrl, and has a flip flop (FF) circuit 31 that takes in a plurality of bits of output data dout of the SDRAM 50 in synchronization with the external clock exck. On the output side of the FF circuit 31, a two-input exclusive OR gate (EXOR circuit) 32 for data comparison and a multi-input EXOR circuit 33 for data comparison are connected in cascade. The EXOR circuit 32 compares the multi-bit output data dout of the SDRAM 50 fetched by the FF circuit 31 with the multi-bit input data din of the expected value given from the data generation circuit 24. When both inputs do not match, the output is The circuit is a high level 'H', and when both inputs match, the output is a low level 'L'. The EXOR circuit 33 connected to the output side of the EXOR circuit 32 compares each of the plurality of output signals of the EXOR circuit 32 and outputs a comparison result compout to the output control circuit 40.

出力制御回路４０は、比較結果ｃｏｍｐｏｕｔとシリアルなテストデータ出力信号ｔｄｏとを入力する２入力の論理和ゲート（ＯＲ回路）４１と、この出力側に接続された出力信号保持用のＦＦ回路４２とを有する。ＦＦ回路４２は、外部クロックｅｘｃｋに同期してＯＲ回路４１の出力信号を保持し、この保持結果をＯＲ回路４１の入力側に帰還する。ＦＦ回路４２は、テストリセット信号ｔｒｓｔｎによりクリアされる。比較結果ｃｏｍｐｏｕｔのハイレベル‘Ｈ’は、この出力制御回路４０により保持され、この保持内容に対応するシリアルなテストデータ出力信号ｔｄｏが、外部クロックｅｘｃｋに同期してテスタ６５へ出力される。ここで、保持内容のハイレベル‘Ｈ’は、テストリセット信号ｔｒｓｔｎによってクリアされる。 The output control circuit 40 includes a 2-input OR gate (OR circuit) 41 for inputting the comparison result compout and the serial test data output signal tdo, and an output signal holding FF circuit 42 connected to the output side. Have The FF circuit 42 holds the output signal of the OR circuit 41 in synchronization with the external clock exck, and feeds back this holding result to the input side of the OR circuit 41. The FF circuit 42 is cleared by the test reset signal trstn. The high level 'H' of the comparison result compout is held by the output control circuit 40, and a serial test data output signal tdo corresponding to the held contents is output to the tester 65 in synchronization with the external clock exck. Here, the high level “H” of the stored content is cleared by the test reset signal trstn.

図４は、図１及び図２に示されるＢＩＳＴ制御回路１０の概略的な構成を示すブロック図である。 FIG. 4 is a block diagram showing a schematic configuration of the BIST control circuit 10 shown in FIGS. 1 and 2.

ＢＩＳＴ回路１０を構成するＴＡＰコントローラ１１は、ステートマシン１１Ａ、命令レジスタ１１Ｂ、及び命令デコーダ１１Ｃを有している。また、ＢＩＳＴ回路１０を構成する制御レジスタ１２は、データ保持手段である複数ビットのデータレジスタ１２Ａ、複数ビットのデータデコーダ１２Ｂ、及び３入力のＯＲ回路１２Ｃを有している。 The TAP controller 11 constituting the BIST circuit 10 includes a state machine 11A, an instruction register 11B, and an instruction decoder 11C. The control register 12 constituting the BIST circuit 10 has a multi-bit data register 12A, a multi-bit data decoder 12B, and a 3-input OR circuit 12C, which are data holding means.

ＴＡＰコントローラ１１のステートマシン１１Ａは、命令レジスタ１１Ｂと制御レジスタ１２内のデータレジスタ１２Ａとを制御するために、入力されたテストクロックｔｃＫ及びテストモード信号ｔｍｓに基づいて、命令レジスタ（ＩｎｓｔｒｕｃｔｉｏｎＲｅｇｉｓｔｅｒ（ＩＲ））１１Ｂに与える制御信号（クロック信号ｃｌｏｃｋ−ＩＲ、シフト信号ｓｈｉｆｔ−ＩＲ、及びアップデート信号ｕｐｄａｔｅ−ＩＲ）と、データレジスタ（ＤａｔａＲｅｇｉｓｔｅｒ（ＤＲ））１２Ａに与える制御信号（クロック信号ｃｌｏｃｋ−ＤＲ、シフト信号ｓｈｉｆｔ−ＤＲ、及びアップデート信号ｕｐｄａｔｅ−ＤＲ）とを出力する。命令レジスタ１１Ｂは、テストデータ入力信号ｔｄｉとステートマシン１１Ａから与えられる制御信号（クロック信号ｃｌｏｃｋ−ＩＲ、シフト信号ｓｈｉｆｔ−ＩＲ、及びアップデート信号ｕｐｄａｔｅ−ＩＲ）に基づき、テスト命令を保持する。命令レジスタ１１Ｂの出力側には、命令デコーダ１１Ｃが接続されている。命令デコーダ１１Ｃは、テスト命令をデコードしてレジスタ制御信号Ｓ１１を制御レジスタ１２へ出力する。 The state machine 11A of the TAP controller 11 controls the instruction register 11B and the data register 12A in the control register 12 based on the input test clock tcK and the test mode signal tms. )) Control signals (clock signal clock-IR, shift signal shift-IR, and update signal update-IR) to be supplied to 11B, and control signals (clock signal clock-DR, DR) to data register (Data Register (DR)) 12A Shift signal shift-DR and update signal update-DR). The instruction register 11B holds a test instruction based on the test data input signal tdi and control signals (clock signal clock-IR, shift signal shift-IR, and update signal update-IR) supplied from the state machine 11A. An instruction decoder 11C is connected to the output side of the instruction register 11B. The instruction decoder 11C decodes the test instruction and outputs a register control signal S11 to the control register 12.

制御レジスタ１２において、データレジスタ１２Ａは、テストデータ入力信号ｔｄｉ、ステートマシン１１Ａから与えられる制御信号（クロック信号ｃｌｏｃｋ−ＩＲ、シフト信号ｓｈｉｆｔ−ＩＲ、及びアップデート信号ｕｐｄａｔｅ−ＩＲ）、及びＯＲ回路１２Ｃで求めた論理和の制御信号ｃｔｒｌ＿ｏｒに基づき、テストモード選択結果である制御データを保持する。データレジスタ１２Ａの出力側には、データデコーダ１２Ｂが接続されている。データデコーダ１２Ｂは、制御データをデコードして、例えば、３ビットのＢＩＳＴ制御信号ｃｔｒｌ（ｃｔｒｌ０，ｃｔｒｌ１，ｃｔｒｌ２）をパターン生成回路２０及びデータ比較器３０へ出力する回路であり、この出力側にＯＲ回路１２Ｃが接続されている。ＯＲ回路１２Ｃは、３ビットのＢＩＳＴ制御信号ｃｔｒｌ（ｃｔｒｌ０，ｃｔｒｌ１、ｃｔｒｌ２）を入力し、この諭路和を求めて制御信号ｃｔｒｌ＿ｏｒをデータレジスタ１２Ａへ出力する。 In the control register 12, the data register 12A includes a test data input signal tdi, control signals (clock signal clock-IR, shift signal shift-IR, and update signal update-IR) given from the state machine 11A, and an OR circuit 12C. Based on the obtained logical OR control signal ctrl_or, control data as a test mode selection result is held. A data decoder 12B is connected to the output side of the data register 12A. The data decoder 12B is a circuit that decodes the control data and outputs, for example, a 3-bit BIST control signal ctrl (ctrl0, ctrl1, ctrl2) to the pattern generation circuit 20 and the data comparator 30. A circuit 12C is connected. The OR circuit 12C receives the 3-bit BIST control signal ctrl (ctrl0, ctrl1, ctrl2), obtains this bottleneck sum, and outputs the control signal ctrl_or to the data register 12A.

図５は、図４に示される複数ビットのデータレジスタ１２Ａを構成する１ビットの単位データレジスタ１２Ａ−ｎの概略的な構成を示すブロック図である。 FIG. 5 is a block diagram showing a schematic configuration of a 1-bit unit data register 12A-n constituting the multi-bit data register 12A shown in FIG.

複数ビットのデータレジスタ１２Ａは、複数個の１ビット単位データレジスタ１２Ａ−ｎ（ｎは正の整数であり、縦続接続されたレジスタの中のｎ段目であることを示す。）を有し、これらがシフトデータ出力側に縦続接続されている。各単位データレジスタ１２Ａ−ｎは、マルチプレクサ（ＭＵＸ）回路７１、このＭＵＸ回路７１の出力側に接続されたＦＦ回路７２、このＦＦ回路７２の出力側に接続されたＭＵＸ回路７３、及びこのＭＵＸ回路７３の出力側に接続されたＦＦ回路７４を有している。ＭＵＸ回路７１は、ステートマシン１１Ａからのシフト信号ｓｈｉｆｔ−ＤＲに基づき、入力されたデータＤ_ｎ−１と、前段の単位データレジスタ１２Ａ−ｎから入力されたシフトデータＳＤ_ｎ−１との、いずれかー方を選択する。ＦＦ回路７２は、クロック信号ｃｌｏｃｋ−ＤＲに基づき、ＭＵＸ回路７１の出力データをシフトして、このシフトデータＳＤ_ｎを次段の単位データレジスタ１２Ａ−（ｎ＋１）へ出力する。ＦＦ回路７２は、テストリセット信号ｔｒｓｔｎの反転信号（図６に示される期間ｔ５〜ｔ６のローレベル‘Ｌ’）によりリセットされる。ＭＵＸ回路７３は、制御信号ｃｔｒｌ＿ｏｒに基づき、ＦＦ回路７２からのシフトデータＳＤ_ｎ又はＦＦ回路７４からのデータＤ_ｎのいずれか一方を選択して出力する。ＦＦ回路７４は、アップデート信号ｕｐｄａｔｅ−ＤＲに基づき、ＭＵＸ回路７３の出力データを保持して、このデータ出力をＭＵＸ回路７３の入力側に帰還する。ＦＦ回路７４は、テストリセット信号ｔｒｓｔｎの反転信号（図６に示される期間ｔ５〜ｔ６のローレベル‘Ｌ’）によりリセットされる。 The multi-bit data register 12A has a plurality of 1-bit unit data registers 12A-n (n is a positive integer, indicating the nth stage in the cascade-connected registers). These are cascaded on the shift data output side. Each unit data register 12A-n includes a multiplexer (MUX) circuit 71, an FF circuit 72 connected to the output side of the MUX circuit 71, a MUX circuit 73 connected to the output side of the FF circuit 72, and the MUX circuit. 73 has an FF circuit 74 connected to the output side of 73. The MUX circuit 71, based on the shift signal shift-DR from the state machine 11A, either the input data D _n-1 or the shift data SD _n-1 input from the previous unit data register 12A-n. Select the way. FF circuit 72, based on the clock signal clock-DR, and shifts the output data of the MUX circuit 71, and outputs the shift data SD _n next stage unit data register 12A- into (n + 1). The FF circuit 72 is reset by an inverted signal of the test reset signal trstn (low level “L” in the period t5 to t6 shown in FIG. 6). MUX circuit 73 based on the control signal Ctrl_or, selects and outputs one of the data _{D n} from the shift data SD _n or FF circuit 74 from the FF circuit 72. The FF circuit 74 holds the output data of the MUX circuit 73 based on the update signal update-DR, and feeds back this data output to the input side of the MUX circuit 73. The FF circuit 74 is reset by an inverted signal of the test reset signal trstn (low level “L” in the period t5 to t6 shown in FIG. 6).

この単位データレジスタ１２Ａ−ｎにおいて、ＭＵＸ回路７１は、シフト信号ｓｈｉｆｔ−ＤＲが‘０’のときに、入力されたデータＤ_ｎ−１を選択してＦＦ回路７２へ出力し、シフト信号ｓｈｉｆｔ−ＤＲが‘１’のとき、前段の単位データレジスタ１２Ａ−ｎからのシフトデータＳＤ_ｎ−１を選択してＦＦ回路７２へ出力する。ＦＦ回路７２は、クロック信号ｃｌｏｃｋ−ＤＲに基づき、ＭＵＸ回路７１の出力データをシフトし、このシフトデータＳＤ_ｎを次段の単位データレジスタ１２Ａ−（ｎ＋１）へ出力すると共に、ＭＵＸ回路７３へ出力する。ＭＵＸ回路７３は、制御信号ｃｔｒｌ＿ｏｒが‘０’のとき、シフトデータＳＤ_ｎを選択してＦＦ回路７４へ出力し、制御信号ｃｔｒｌ＿ｏｒが‘１’のとき、ＦＦ回路７４のデータ出力Ｄ_ｎを選択してこのＦＦ回路７４へ出力する。ＦＦ回路７４は、アップデート信号ｕｐｄａｔｅ−ＤＲに基づき、ＭＵＸ回路７３からのデータを保持する。これらのＭＵＸ回路７３及びＦＦ回路７４により、データラッチ回路が構成されている。 In the unit data register 12A-n, when the shift signal shift-DR is “0”, the MUX circuit 71 selects the input data D _n−1 and outputs it to the FF circuit 72, and the shift signal shift− When DR is “1”, the shift data SD _n−1 from the previous unit data register 12A-n is selected and output to the FF circuit 72. FF circuit 72, based on the clock signal clock-DR, and shifts the output data of the MUX circuit 71, and outputs the shift data SD _n next stage unit data register 12A- into (n + 1), the output to the MUX circuit 73 To do. The MUX circuit 73 selects the shift data SD _n and outputs it to the FF circuit 74 when the control signal ctrl_or is “0”, and selects the data output D _n of the FF circuit 74 when the control signal ctrl_or is “1”. And output to the FF circuit 74. The FF circuit 74 holds data from the MUX circuit 73 based on the update signal update-DR. These MUX circuit 73 and FF circuit 74 constitute a data latch circuit.

このように、単位データレジスタ１２Ａ−ｎは、制御信号ｓｈｉｆｔ−ＤＲ，ｃｌｏｃｋ−ＤＲに基づき、前段の単位データレジスタ１２Ａ−（ｎ−１）からのシフトデータ入力をシフトし、次段の単位データレジスタ１２Ａ−（ｎ＋１）へ順次送ったり、アップデート信号ｕｐｄａｔｅ−ＤＲに基づき、ＭＵＸ回路７３及びＦＦ回路７４からなるデータラッチ回路に保持されたデータ出力をデータデコーダ１２Ｂへ出力したりすることができる。ここで、制御信号ｃｔｒｌ＿ｏｒが‘１’のときには、ＦＦ回路７２の出力データを受け付けず、ＭＵＸ回路７３及びＦＦ回路７４からなるデータラッチ回路によりデータを保持し、この保持したデータは、テストリセット信号ｔｒｓｔｎの‘Ｌ’によってクリアされ、この条件以外で書き換わることがなく、ＭＵＸ回路７３及びＦＦ回路７４からなるデータラッチ回路により常にデータを保持し、出力し続ける。 Thus, the unit data register 12A-n shifts the shift data input from the previous unit data register 12A- (n-1) based on the control signals shift-DR and clock-DR, and the next unit data Data can be sequentially sent to the register 12A- (n + 1), or the data output held in the data latch circuit including the MUX circuit 73 and the FF circuit 74 can be output to the data decoder 12B based on the update signal update-DR. Here, when the control signal ctrl_or is “1”, the output data of the FF circuit 72 is not accepted, the data is held by the data latch circuit including the MUX circuit 73 and the FF circuit 74, and the held data is stored in the test reset signal. Cleared by 'L' of trstn, it is not rewritten except under this condition, and the data is always held and output by the data latch circuit composed of the MUX circuit 73 and the FF circuit 74.

図６は、第１の実施形態に係るＢＩＳＴ回路１の動作（即ち、第１の実施形態に係るテスト方法）を示す動作波形図である。この動作波形図では、ＳＤＲＡＭ５０の読み出し動作の例が示されている。 FIG. 6 is an operation waveform diagram showing the operation of the BIST circuit 1 according to the first embodiment (that is, the test method according to the first embodiment). In this operation waveform diagram, an example of the read operation of the SDRAM 50 is shown.

先ず、ＳＤＲＡＭ５０をテスタするための書き込み動作を簡単に説明する。テスタ６５からシリアルなテストクロックｔｃｋ、テストモード信号ｔｍｓ、テストデータ入力信号ｔｄｉ、及び外部クロックｅｘｃｋを出力して、ＢＩＳＴ回路１へ供給する。すると、ＢＩＳＴ回路１内において、テストクロックｔｃｋに同期して、ＢＩＳＴ制御回路１０から複数ビットのＢＩＳＴ制御信号ｃｔｒｌが出力される。この複数ビットのＢＩＳＴ制御信号ｃｔｒｌをトリガにして、パターン生成回路２０が動作し、外部クロックｅｘｃｋに同期してクロックｓｃｋ、複数ビットのコマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂ、複数ビットのアドレスａｄｒ、及び複数ビットの入力データｄｉｎが生成され、ＳＤＲＡＭ５０に供給される。ＳＤＲＡＭ５０に供給された複数ビットの入力データｄｉｎは、図３のメモリセルアレイ６１−１，６１−２内のメモリセルに順次書き込まれる。 First, a write operation for testing the SDRAM 50 will be briefly described. A serial test clock tck, a test mode signal tms, a test data input signal tdi, and an external clock exck are output from the tester 65 and supplied to the BIST circuit 1. Then, in the BIST circuit 1, the BIST control circuit 10 outputs a multi-bit BIST control signal ctrl in synchronization with the test clock tck. Using this multi-bit BIST control signal ctrl as a trigger, the pattern generation circuit 20 operates, in synchronization with the external clock exck, a clock sck, a multi-bit command csb, rasb, casb, web, a multi-bit address adr, Multiple bits of input data din are generated and supplied to the SDRAM 50. The multi-bit input data din supplied to the SDRAM 50 is sequentially written into the memory cells in the memory cell arrays 61-1 and 61-2 in FIG.

次に、図６を参照して、ＳＤＲＡＭ５０の読み出し動作を説明する。 Next, the read operation of the SDRAM 50 will be described with reference to FIG.

図６の時刻ｔ０において、テスタ６５からＢＩＳＴ回路１へ、テストクロックｔｃｋ、テストモード信号ｔｍｓ、及びテストデータ入力信号ｔｄｉを供給することにより、テストパターン、アドレススキャン法等のテストモードを決定するためのデータが、ＢＩＳＴ制御回路１０に入力される。テスタ６５から供給された外部クロックｅｘｃｋは、パターン生成回路２０内のバッファ２５に供給され、その外部クロックｅｘｃｋに同期したクロックｓｃｋがバッファ２５から出力されてＳＤＲＡＭ５０に与えられる。 In order to determine a test mode such as a test pattern and an address scan method by supplying a test clock tck, a test mode signal tms, and a test data input signal tdi from the tester 65 to the BIST circuit 1 at time t0 in FIG. Is input to the BIST control circuit 10. The external clock exck supplied from the tester 65 is supplied to the buffer 25 in the pattern generation circuit 20, and a clock sck synchronized with the external clock exck is output from the buffer 25 and applied to the SDRAM 50.

時刻ｔ１において、ＢＩＳＴ制御回路１０にてテストモードが選択され、この選択結果に対応した複数ビットのＢＩＳＴ制御信号ｃｔｒｌのハイレベル‘Ｈ’が、テストクロックｔｃｋに同期して制御レジスタ１２から出力され、パターン生成回路２０及びデータ比較器３０へ供給される。さらに、制御レジスタ１２では、制御信号ｃｔｒｌのハイレベル‘Ｈ’を受けてＯＲ回路１２Ｃから出力される制御信号ｃｔｒｌ＿ｏｒがハイレベル‘Ｈ’になり、データレジスタ１２Ａに入力する。これより以降、データレジスタ１２Ａでは、ＢＩＳＴ制御信号ｃｔｒｌがローレベル‘Ｌ’になるまでの間、テストクロックｔｃｋ、テストモード信号ｔｍｓ、及びテストデータ入力信号ｔｄｉに依存せず（即ち、これらの入力パターンが中断されたり、又は、パターン内容が変更されたりしたとしても）、ＦＦ回路７４にデータが保持され続け、出力され続ける。 At time t1, the test mode is selected by the BIST control circuit 10, and the high level “H” of the multi-bit BIST control signal ctrl corresponding to the selection result is output from the control register 12 in synchronization with the test clock tck. , Supplied to the pattern generation circuit 20 and the data comparator 30. Further, in the control register 12, the control signal ctrl_or outputted from the OR circuit 12C in response to the high level ‘H’ of the control signal ctrl becomes the high level ‘H’ and is input to the data register 12A. Thereafter, the data register 12A does not depend on the test clock tck, the test mode signal tms, and the test data input signal tdi until the BIST control signal ctrl becomes low level “L” (that is, these inputs). Even if the pattern is interrupted or the pattern content is changed), the data is continuously held and output in the FF circuit 74.

時刻ｔ２において、パターン生成回路２０は、ＢＩＳＴ制御信号ｃｔｒｌのハイレベル‘Ｈ’をトリガとしてステートマシン１１Ａが外部クロックｅｘｃｋに同期して動作し、コマンド生成回路２２がコマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂを生成すると共に、アドレス生成回路２３がアドレスａｄｒを生成する。これらのコマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂ及びアドレスａｄｒのテストパターンは、ＳＤＲＡＭ５０に与えられる。さらに、データ生成回路２４は、入力データｄｉｎを生成し、ＳＤＲＡＭ５０及びデータ比較器３０に与える。 At time t2, in the pattern generation circuit 20, the state machine 11A operates in synchronization with the external clock exck using the high level “H” of the BIST control signal ctrl as a trigger, and the command generation circuit 22 executes the commands csb, rasb, casb, web. And the address generation circuit 23 generates an address adr. Test patterns of these commands csb, rasb, casb, web and address adr are given to the SDRAM 50. Further, the data generation circuit 24 generates input data din and supplies it to the SDRAM 50 and the data comparator 30.

制御信号ｃｓｂがローレベル‘Ｌ’、制御信号ｒａｓｂがローレベル‘Ｌ’になり、その後、制御信号ｃａｓｂがローレベル‘Ｌ’になると、図３のメモリセルアレイ６１−１，６１−２に書き込まれていたテスト用のデータＱ１，Ｑ２，Ｑ３，Ｑ４，…が順次読み出され、この出力データｄｏｕｔがデータ比較器３０に与えられる。 When the control signal csb becomes low level “L”, the control signal rasb becomes low level “L”, and then the control signal casb becomes low level “L”, the data is written into the memory cell arrays 61-1 and 61-2 in FIG. The test data Q 1, Q 2, Q 3, Q 4,... That have been read are sequentially read out, and this output data dout is given to the data comparator 30.

データ比較器３０では、ＢＩＳＴ制御信号ｃｔｒｌによってＦＦ回路３１が動作し、このＦＦ回路３１により、外部クロックｅｘｃｋに同期して出力データｄｏｕｔが取り込まれる。取り込まれた出力データｄｏｕｔは、ＥＸＯＲ回路３２，３３により、期待値の入力データｄｉｎと比較される。出力データｄｏｕｔと期待値の入力データｄｉｎとが一致するときには、ＥＸＯＲ回路３３の比較結果ｃｏｍｐｏｕｔがローレベル‘Ｌ’、不一致のときには比較結果ｃｏｍｐｏｕｔがハイレベル‘Ｈ’となる。 In the data comparator 30, the FF circuit 31 is operated by the BIST control signal ctrl. The FF circuit 31 takes in the output data dout in synchronization with the external clock exck. The fetched output data dout is compared with the expected input data din by the EXOR circuits 32 and 33. When the output data dout and the input data din of the expected value match, the comparison result compout of the EXOR circuit 33 is low level ‘L’, and when they do not match, the comparison result compout becomes high level ‘H’.

時刻ｔ３において、例えば、ＳＤＲＡＭ５０の出力データｄｏｕｔのデータＱ３が不良を示すものである場合、データ比較器３０によって比較結果ｃｏｍｐｏｕｔがハイレベル‘Ｈ’となる。 At time t3, for example, when the data Q3 of the output data dout of the SDRAM 50 indicates a failure, the data comparator 30 sets the comparison result compout to the high level 'H'.

時刻ｔ４において、出力制御回路４０では、比較結果ｃｏｍｐｏｕｔをＯＲ回路４１を介して入力し、外部クロックｅｘｃｋに同期してＦＦ回路４２に取り込み、以降、この状態を保持する。さらに、外部クロックｅｘｃｋに同期して出力されたテストデータ出力信号ｔｄｏをテスタ６５に与える。テスタ６５では、テストデータ出力信号ｔｄｏにてＳＤＲＡＭ５０のパス・フェイル判定を行うことができる。 At time t4, the output control circuit 40 inputs the comparison result compout via the OR circuit 41, loads it into the FF circuit 42 in synchronization with the external clock exck, and holds this state thereafter. Further, the test data output signal tdo outputted in synchronization with the external clock exck is given to the tester 65. The tester 65 can make a pass / fail judgment of the SDRAM 50 using the test data output signal tdo.

時刻ｔ５において、テスタ６５にてテストリセット信号ｔｒｓｔｎをローレベル‘Ｌ’にすることにより、データレジスタ１２Ａ内のＦＦ回路７２，７４がリセットされ、ＢＩＳＴ制御信号ｃｔｒｌがローレベル‘Ｌ’になる。また、出力制御回路４０内のＦＦ回路４２がリセットされ、テストデータ出力信号ｔｄｏがローレベル‘Ｌ’になる。 At time t5, the test reset signal trstn is set to low level “L” by the tester 65, so that the FF circuits 72 and 74 in the data register 12A are reset, and the BIST control signal ctrl becomes low level “L”. Further, the FF circuit 42 in the output control circuit 40 is reset, and the test data output signal tdo becomes the low level ‘L’.

時刻ｔ６において、テスタ６５にてテストリセット信号ｔｒｓｔｎをハイレベル‘Ｈ’にすることによって、時刻ｔ０からの動作を繰り返すことができる。ここで、時刻ｔ１からｔ６までの間（図６において、テストクロックｔｃｋ、テストモード信号ｔｍｓ、及びテストデータ入力信号ｔｄｉについてクロスハッチングで示す期間）、データレジスタ１２Ａ内のＦＦ回路７４にてデータ出力が保持されているため、テストクロックｔｃｋ、テストモード信号ｔｍｓ、及びテストデータ入力信号ｔｄｉは、どのような入力状態となってもＢＩＳＴ動作に影響を与えることはない。 At time t6, the tester 65 sets the test reset signal trstn to high level “H”, so that the operation from time t0 can be repeated. Here, during the period from time t1 to t6 (in FIG. 6, the period indicated by cross-hatching for the test clock tck, the test mode signal tms, and the test data input signal tdi), the FF circuit 74 in the data register 12A outputs the data Therefore, the test clock tck, the test mode signal tms, and the test data input signal tdi do not affect the BIST operation in any input state.

以上に説明したように、第１の実施形態においては、リセット信号によってリセットが指示された後にデータが書込まれ、次のリセット信号ｔｒｓｔｎによってリセットが指示されるまで（即ち、図６における時刻ｔ１からｔ６まで）、書込まれたデータを保持し続ける制御レジスタ１２を用いる。この制御レジスタ１２は、リセット信号ｔｒｓｔｎによってリセットが指示されるまで書込まれたデータを保持し続けるので、ＢＩＳＴ回路１への入力データが変更されても、リセット信号ｔｒｓｔｎによってリセットが指示されない限り、制御レジスタ１２が保持しているデータは変更されない。このため、制御レジスタ１２に保持されているデータに基づいてテストパターンを生成し、ＳＤＲＡＭ５０に対してテストパターンに基づくデータを出力し、ＳＤＲＡＭ５０から出力されたデータｄｏｕｔに基づいてＳＤＲＡＭ５０の性能の評価を行うＳＤＲＡＭ５０のテスト中においては、制御レジスタ１２への入力データであるテストクロックｔｃｋ，テストモード信号ｔｍｓ，テストデータ信号ｔｄｉは、テスト動作に影響を与えることはない。よって、第１の実施形態のＢＩＳＴ回路１又はテスト方法によれば、テストの途中でＢＩＳＴ回路１への入力であるテスト用入力パターン（テストクロックｔｃｋ，テストモード信号ｔｍｓ，テストデータ信号ｔｄｉ）の入力が中断したり、又は、変更されたりした場合であっても、所定のテストを中断させずに完了させることができる。 As described above, in the first embodiment, data is written after a reset instruction is given by a reset signal, and until a reset instruction is given by the next reset signal trstn (that is, time t1 in FIG. 6). To t6), the control register 12 that continues to hold the written data is used. Since the control register 12 continues to hold the written data until the reset is instructed by the reset signal trstn, even if the input data to the BIST circuit 1 is changed, unless the reset is instructed by the reset signal trstn, The data held in the control register 12 is not changed. Therefore, a test pattern is generated based on the data held in the control register 12, data based on the test pattern is output to the SDRAM 50, and the performance of the SDRAM 50 is evaluated based on the data dout output from the SDRAM 50. During the test of the SDRAM 50 to be performed, the test clock tck, the test mode signal tms, and the test data signal tdi that are input data to the control register 12 do not affect the test operation. Therefore, according to the BIST circuit 1 or the test method of the first embodiment, the test input patterns (test clock tck, test mode signal tms, test data signal tdi) that are inputs to the BIST circuit 1 during the test are displayed. Even if the input is interrupted or changed, the predetermined test can be completed without being interrupted.

なお、上記説明においては、テストクロックｔｃｋがテスタ６５から供給される場合を説明したが、ＢＩＳＴ回路１が、テストクロックｔｃｋを生成するオシレータを備えてもよい。 In the above description, the case where the test clock tck is supplied from the tester 65 has been described. However, the BIST circuit 1 may include an oscillator that generates the test clock tck.

また、上記説明においては、外部クロックｅｘｃｋがテスタ６５から供給される場合を説明したが、ＢＩＳＴ回路１が、外部クロックｅｘｃｋを生成するオシレータを備えてもよい。 In the above description, the case where the external clock exck is supplied from the tester 65 has been described. However, the BIST circuit 1 may include an oscillator that generates the external clock exck.

＜第２の実施形態＞
図７は、本発明の第２の実施形態に係る半導体集積回路装置であるシステムＬＳＩ１００の概略的な構成、及びシステムＬＳＩ１００に接続されたテスタ６５を示すブロック図である。また、図８は、第２の実施形態の比較例の概略的な構成を示すブロック図である。 <Second Embodiment>
FIG. 7 is a block diagram showing a schematic configuration of a system LSI 100 that is a semiconductor integrated circuit device according to the second embodiment of the present invention, and a tester 65 connected to the system LSI 100. FIG. 8 is a block diagram showing a schematic configuration of a comparative example of the second embodiment.

図８に示されるような比較例のシステムＬＳＩ１００ａでは、複数の共通端子ｐｉ１〜ｐｉ３，ｐｏ１に信号選択用のセレクタ１１１ａを接続し、複数の共通端子をセレクタ１１１ａにより切り換えて、コントロールチップ１１０ａ内のＢＩＳＴ回路１ａ又はロジック回路１３０に接続する。このような構成を採用した場合には、システムＬＳＩ１００ａの外部端子の数を削減できるものの、以下のような問題が生じる。例えば、ＢＩＳＴ回路１ａを用いたＳＤＲＡＭ５０のテスト中は、ＢＩＳＴ回路１ａに与えるテスト用入力パターンの供給を中断できなので、ＳＤＲＡＭ５０のテストとロジック回路１３０のテストを並行して行うことができない。また、入力信号をＢＩＳＴ回路１ａ又はロジック回路１３０のいずれかに切替えて入力させるセレクタ１１１ａを備えているので、セレクタ１１１ａを構成する素子による信号遅延によってテスト動作が遅くなったり、セレクタ１１１ａが複数の切換スイッチ部（図８においては４個）を有するのでシステムＬＳＩを形成するためのレイアウト面積が増大したりする。 In the system LSI 100a of the comparative example as shown in FIG. 8, the selector 111a for signal selection is connected to the plurality of common terminals pi1 to pi3, po1, and the plurality of common terminals are switched by the selector 111a, and the control chip 110a Connected to the BIST circuit 1a or the logic circuit 130. When such a configuration is adopted, the number of external terminals of the system LSI 100a can be reduced, but the following problems arise. For example, during the test of the SDRAM 50 using the BIST circuit 1a, the supply of the test input pattern supplied to the BIST circuit 1a can be interrupted, so the test of the SDRAM 50 and the test of the logic circuit 130 cannot be performed in parallel. Further, since the selector 111a for switching and inputting the input signal to either the BIST circuit 1a or the logic circuit 130 is provided, the test operation is delayed due to a signal delay caused by an element constituting the selector 111a, or the selector 111a includes a plurality of selectors 111a. Since there are changeover switches (four in FIG. 8), the layout area for forming the system LSI increases.

第２の実施形態においては、上記第１の実施形態で説明したＢＩＳＴ回路１を用いることにより、ＳＤＲＡＭ５０のテストとロジック回路１３０のテストを並行して行うことができ、テスト動作の遅延やレイアウト面積の増大を回避できる半導体集積回路装置を提案する。 In the second embodiment, by using the BIST circuit 1 described in the first embodiment, the test of the SDRAM 50 and the test of the logic circuit 130 can be performed in parallel, the delay of the test operation and the layout area. A semiconductor integrated circuit device capable of avoiding an increase in the frequency is proposed.

図７に示される第２の実施形態のシステムＬＳＩ１００は、システム全体を制御するコントロールチップ１１０と、ＳＤＲＡＭ５０とを、同一のパッケージ内に収容した装置である。システムＬＳＩ１００のパッケージには、テスタ６５と電気的に接続するためのテスト端子部ｐｉ１〜ｐｉ５，ｐｏ１が備えられている。また、用途上必要に応じてパッケージに他の外部端子（図示せず）も備えられている。図７には、テスト端子部として、入力端子ｐｉ１〜ｐｉ５と、出力端子ｐｏ１とが示されている。 A system LSI 100 of the second embodiment shown in FIG. 7 is a device in which a control chip 110 for controlling the entire system and an SDRAM 50 are accommodated in the same package. The package of the system LSI 100 is provided with test terminal portions pi1 to pi5 and po1 for electrical connection with the tester 65. In addition, other external terminals (not shown) are also provided in the package as necessary for use. FIG. 7 shows input terminals pi1 to pi5 and an output terminal po1 as test terminal portions.

入力端子ｐｉ１は、第１のクロックであるテストクロックｔｃｋ及びロジック回路１３０テスト用の第３のクロックｃｌｋを、共通配線１０１を通して、ＢＩＳＴ回路１とロジック回路１３０の両方に入力するための共通端子（第１のクロック端子）である。入力端子ｐｉ２は、テストモード信号ｔｍｓ及び第１の入力信号ｉｎ１を、共通配線１０２を通して、ＢＩＳＴ回路１とロジック回路１３０の両方に入力するための共通端子（第１の入力端子）である。入力端子ｐｉ３は、テストデータ入力信号ｔｄｉ及び第２の入力信号ｉｎ２を、共通配線１０３を通して、ＢＩＳＴ回路１とロジック回路１３０の両方に入力するための共通端子（第２の入力端子）である。入力端子ｐｉ４は、テストリセット信号ｔｒｓｔｎを、ＢＩＳＴ回路１に入力するための端子である。入力端子ｐｉ５は、モード信号ｍｏｄｅを、セレクタ１１１に入力するための端子である。出力端子ｐｏ１は、ＢＩＳＴ回路１からのテストデータ出力信号ｔｄｏ又はロジック回路１３０からの出力信号ｏｕｔを外部へ出力するための共通端子である。 The input terminal pi1 is a common terminal for inputting the test clock tck as the first clock and the third clock clk for testing the logic circuit 130 to both the BIST circuit 1 and the logic circuit 130 through the common wiring 101 ( First clock terminal). The input terminal pi2 is a common terminal (first input terminal) for inputting the test mode signal tms and the first input signal in1 to both the BIST circuit 1 and the logic circuit 130 through the common wiring 102. The input terminal pi3 is a common terminal (second input terminal) for inputting the test data input signal tdi and the second input signal in2 to both the BIST circuit 1 and the logic circuit 130 through the common wiring 103. The input terminal pi4 is a terminal for inputting the test reset signal trstn to the BIST circuit 1. The input terminal pi5 is a terminal for inputting the mode signal mode to the selector 111. The output terminal po1 is a common terminal for outputting the test data output signal tdo from the BIST circuit 1 or the output signal out from the logic circuit 130 to the outside.

コントロールチップ１１０は、内部のテストデータ出力信号ｔｄｏ又は出力信号ｏｕｔのいずれか一方を選択して外部へ出力するためのセレクタ１１１と、図１及び図２（第１の実施形態）に示されるＢＩＳＴ回路１と、外部クロックｅｘｃｋを発生するクロック発生手段（例えば、オシレータ１２０）と、システムＬＳＩ全体を制御するために論理処理を行うＣＰＵ等のロジック回路１３０とを有し、これらが同一の半導体基板上に形成されている。 The control chip 110 selects one of the internal test data output signal tdo and the output signal out and outputs it to the outside, and the BIST shown in FIGS. 1 and 2 (first embodiment). The circuit 1 includes clock generation means (for example, an oscillator 120) that generates an external clock exck, and a logic circuit 130 such as a CPU that performs logic processing to control the entire system LSI, and these are the same semiconductor substrate Formed on top.

セレクタ１１１は、出力側が出力端子ｐｏ１に接続され、入力側から与えられるテストデータ出力信号ｔｄｏと出力信号ｏｕｔとのいずれか一方をモード信号ｍｏｄｅに基づいて選択して出力端子ｐｏ１へ出力する回路であり、ゲート回路等で構成されている。 The selector 111 is a circuit whose output side is connected to the output terminal po1, selects either the test data output signal tdo or the output signal out given from the input side based on the mode signal mode, and outputs the selected signal to the output terminal po1. Yes, it consists of a gate circuit.

ＢＩＳＴ回路１は、入力端子ｐｉ１に共通配線１０１により接続されたテストクロックｔｃｋ端子、入力端子ｐｉ２に共通配線１０２により接続されたテストモード信号ｔｍｓ端子、入力端子ｐｉ３に共通配線１０３により接続されたテストデータ入力信号ｔｄｉ端子、入力端子ｐｉ４に接続されたテストリセット信号ｔｒｓｔｎ端子、セレクタ１１１に接続されたテストデータ出力信号ｔｄｏ端子、及び外部クロックｅｘｃＫの入力端子を有すると。また、ＢＩＳＴ回路１は、ＳＤＲＡＭ５０の出力データｄｏｕｔを入力する入力端子、及びＳＤＲＡＭ５０の入力信号（クロックｓｃｋ、コマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂ、アドレスａｄｒ、及び入力データｄｉｎ）を出力する端子群を有している。 The BIST circuit 1 includes a test clock tck terminal connected to the input terminal pi1 by the common wiring 101, a test mode signal tms terminal connected to the input terminal pi2 by the common wiring 102, and a test connected to the input terminal pi3 by the common wiring 103. It has a data input signal tdi terminal, a test reset signal trstn terminal connected to the input terminal pi4, a test data output signal tdo terminal connected to the selector 111, and an input terminal for the external clock excK. The BIST circuit 1 has an input terminal for inputting the output data dout of the SDRAM 50 and a terminal group for outputting the input signals (clock sck, commands csb, rasb, casb, web, address adr, and input data din) of the SDRAM 50. Have.

ロジック回路１３０は、入力端子ｐｉ１に共通配線１０１により接続されたクロックｃｌｋ端子、入力端子ｐｉ２に共通配線１０２により接続された入力信号ｉｎ１端子、入力端子ｐｉ３に共通配線１０３により接続された入力信号ｉｎ２端子、及びセレクタ１１１に接続された出力信号ｏｕｔ端子等を有している。このロジック回路１３０は、テスタ６５から供給されるテスト用クロックｃｌｋに同期してテスト用入力信号ｉｎ１，ｉｎ２の論理動作を行い、テスト結果である出力信号ｏｕｔをテスタ６５へ出力する機能等を有している。 The logic circuit 130 has a clock clk terminal connected to the input terminal pi1 by the common wiring 101, an input signal in1 terminal connected to the input terminal pi2 by the common wiring 102, and an input signal in2 connected to the input terminal pi3 by the common wiring 103. And an output signal out terminal connected to the selector 111. The logic circuit 130 has a function of performing a logical operation of the test input signals in1 and in2 in synchronization with the test clock clk supplied from the tester 65, and outputting an output signal out as a test result to the tester 65. doing.

図９は、図７のシステムＬＳＩ１００のテスト時の動作（テスト方法）の一例を示す動作波形図である。 FIG. 9 is an operation waveform diagram showing an example of an operation (test method) during the test of the system LSI 100 of FIG.

テストがスタートし、ステップＳＴ１において、テスタ６５からシステムＬＳＩ１００の入力端子ｐｉ１〜ｐｉ３に対して、入力信号を与える。この入力信号は、ロジック回路１３０及びＢＩＳＴ回路１の両方に対して供給されることになるが、ステップＳＴ１では、例えば、ＢＩＳＴ回路１にて意味を持つ入力パターンを与える。即ち、テストクロックｔｃｋに同期して、テストモード信号ｔｍｓ及びテストデータ入力信号ｔｄｉ（テストパターン、アドレススキャン方法等のテストモードを決定するためのデータ）がＢＩＳＴ回路１に入力され、ＢＩＳＴ回路１が活性化する。 The test starts, and in step ST1, an input signal is given from the tester 65 to the input terminals pi1 to pi3 of the system LSI 100. This input signal is supplied to both the logic circuit 130 and the BIST circuit 1. In step ST1, for example, an input pattern having meaning in the BIST circuit 1 is given. That is, in synchronization with the test clock tck, a test mode signal tms and a test data input signal tdi (data for determining a test mode such as a test pattern and an address scan method) are input to the BIST circuit 1, and the BIST circuit 1 Activate.

ステップＳＴ２において、活性化されたＢＩＳＴ回路１は、ステップＳＴ１で決定されたテストモードに従い、オシレータ１２０から供給される外部クロックｅｘｃｋに同期して、ＳＤＲＡＭ５０に供給するためのクロックｓｃｋ、コマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂ、及びアドレスａｄｒを生成し、ＳＤＲＡＭ５０のテストを行う。このステップＳＴ２の期間（図６又は図９において、テストクロックｔｃｋ、テストモード信号ｔｍｓ、及びテストデータ入力信号ｔｄｉについてクロスハッチングで示す期間）中は、ＢＩＳＴ回路１は、外部クロックｅｘｃｋに同期して動作し、他の入力信号には依存しない。言い換えれば、ロジック回路１３０を動作させるための入力信号が共通端子ｐｉ１，ｐｉ２，ｐｉ３から共通配線１０１，１０２，１０３を通して与えられても、ＢＩＳＴ回路１の動作は、影響を受けない。 In step ST2, the activated BIST circuit 1 synchronizes with the external clock exck supplied from the oscillator 120 in accordance with the test mode determined in step ST1, and supplies the clock sck, commands csb, rasb to be supplied to the SDRAM 50. , Casb, web, and address adr are generated, and the SDRAM 50 is tested. During this step ST2 (in FIG. 6 or FIG. 9, the test clock tck, the test mode signal tms, and the test data input signal tdi are indicated by cross-hatching), the BIST circuit 1 is synchronized with the external clock exck. Operates and does not depend on other input signals. In other words, even if an input signal for operating the logic circuit 130 is given from the common terminals pi1, pi2, pi3 through the common wirings 101, 102, 103, the operation of the BIST circuit 1 is not affected.

そこで、例えば、ＢＩＳＴ回路１と並行してロジック回路１３０のテストを行うために、ステップＳＴ２において同時に、テスタ６５からシステムＬＳＩ１Ｏ０の入力端子ｐｉ１〜ｐｉ３に対して入力信号を与える。このステップＳＴ２では、ロジック回路１３０にて意味を持つ入力パターンを与え、セレクタ１１１は、モード信号ｍｏｄｅによりロジック回路１３０の出力信号ｏｕｔ側を選択する。ロジック回路１３０のテストを行い、このテスト結果である出力信号ｏｕｔを外部端子ｐｏ１を介してテスタ６５に取り込んで、ロジック回路１３０のパス・フェイル判定を行う。 Therefore, for example, in order to test the logic circuit 130 in parallel with the BIST circuit 1, an input signal is given from the tester 65 to the input terminals pi1 to pi3 of the system LSI 1O0 at the same time in step ST2. In this step ST2, a meaningful input pattern is given in the logic circuit 130, and the selector 111 selects the output signal out side of the logic circuit 130 by the mode signal mode. The logic circuit 130 is tested, and the output signal out, which is the test result, is taken into the tester 65 via the external terminal po1, and the pass / fail judgment of the logic circuit 130 is performed.

ステップＳＴ３において、セレクタ１１１は、モード信号ｍｏｄｅによりＢＩＳＴ回路１のテストデータ出力信号ｄｏ側を選択する。ＳＤＲＡＭ５０のテスト結果であるテストデータ出力信号ｔｄｏを出力端子ｐｏ１を介してテスタ６５に取り込んで、ＳＤＲＡＭ５０のパス・フェイル判定を行う。その後、テスタ６５より入力端子ｐｉ４を介してＢＩＳＴ回路１のテストリセット信号ｔｒｓｔｎを与え、このＢＩＳＴ回路１をリセットし、テストを終了する。 In step ST3, the selector 111 selects the test data output signal do side of the BIST circuit 1 by the mode signal mode. The test data output signal tdo, which is the test result of the SDRAM 50, is taken into the tester 65 via the output terminal po1, and the pass / fail judgment of the SDRAM 50 is performed. Thereafter, the test reset signal trstn of the BIST circuit 1 is given from the tester 65 through the input terminal pi4, the BIST circuit 1 is reset, and the test is finished.

以上に説明したように、第２の実施形態の半導体集積回路装置であるシステムＬＳＩ１００は、ロジック回路１３０に加えて、被テスト回路のテストの途中でレジスタ回路への入力であるテスト用入力パターンの入力が中断したり、又は、変更されたりした場合であっても、所定のテストを中断させずに完了させることができるＢＩＳＴ回路１（第１の実施形態におけるＢＩＳＴ回路）を備えている。このため、ＢＩＳＴ回路１によるＳＤＲＡＭ５０のテストの途中（ステップＳＴ２）においては、共通端子ｐｉ１，ｐｉ２，ｐｉ３と共通配線１０１，１０２，１０３を通してロジック回路１３０へ入力信号を供給することができる。よって、第２の実施形態の半導体集積回路装置によれば、入力信号用のセレクタ回路（例えば、比較例を示す図９のような大規模なセレクタ１１１ａ）を備えなくても、テスト回路への信号の供給及びロジック回路への信号の供給が可能であり、レイアウト面積の削減ができるという効果がある。また、従来のような入力側セレクタによる信号遅延がないことから、高速でのテストが実現できる。 As described above, in addition to the logic circuit 130, the system LSI 100 that is the semiconductor integrated circuit device of the second embodiment includes a test input pattern that is an input to the register circuit during the test of the circuit under test. Even when the input is interrupted or changed, a BIST circuit 1 (BIST circuit in the first embodiment) that can complete a predetermined test without interruption is provided. Therefore, during the test of the SDRAM 50 by the BIST circuit 1 (step ST2), an input signal can be supplied to the logic circuit 130 through the common terminals pi1, pi2, pi3 and the common wirings 101, 102, 103. Therefore, according to the semiconductor integrated circuit device of the second embodiment, even if the selector circuit for input signals (for example, a large-scale selector 111a as shown in FIG. 9 showing a comparative example) is not provided, Signals can be supplied and signals can be supplied to the logic circuit, and the layout area can be reduced. Further, since there is no signal delay due to the input side selector as in the prior art, a high-speed test can be realized.

＜変形例＞
本発明は、上記第１及び第２の実施形態において説明された構成には限定されず、以下に示すような種々の変形が可能である。 <Modification>
The present invention is not limited to the configurations described in the first and second embodiments, and various modifications as described below are possible.

例えば、上記第１の実施形態においては、図５に示されるように、単位データレジスタ１２Ａ−ｎ内に設けられたデータラッチ回路は、ＭＵＸ回路７３及びＦＦ回路７４により構成されている。しかし、例えば、図１０に単位データレジスタ１２Ａ−ｎａとして示されるように、図５におけるＭＵＸ回路７３を省略し、制御信号ｃｔｒｌ＿ｏｒとアップデート信号ｕｐｄａｔｅ＿ＤＲを２入力の論理積ゲート（ＡＮＤ回路）７５に入力し、このＡＮＤ回路７５の出力信号をＦＦ回路７４のクロック入力端子に入力すると共に、ＦＦ回路７４のデータ入力端子をＦＦ回路７２のデータ出力端子に接続する構成としてもよい。この構成は、アップデート信号ｕｐｄａｔｅ＿ＤＲをＡＮＤ論理にてゲーティッドクロックとする方法である。図１０に示される構成によっても、図５の場合と同様に、データを保持することができる。 For example, in the first embodiment, as shown in FIG. 5, the data latch circuit provided in the unit data register 12 </ b> A-n includes a MUX circuit 73 and an FF circuit 74. However, for example, as shown as the unit data register 12A-na in FIG. 10, the MUX circuit 73 in FIG. 5 is omitted, and the control signal ctrl_or and the update signal update_DR are input to the 2-input AND gate (AND circuit) 75. The output signal of the AND circuit 75 may be input to the clock input terminal of the FF circuit 74, and the data input terminal of the FF circuit 74 may be connected to the data output terminal of the FF circuit 72. This configuration is a method of using the update signal update_DR as a gated clock with AND logic. Also with the configuration shown in FIG. 10, data can be retained as in the case of FIG.

また、上記第２の実施形態においては、図７に示されるように、ＢＩＳＴ回路１と１個のロジック回路１３０とが並列接続された半導体集積回路装置を説明したが、本発明は、ＢＩＳＴ回路１と複数個のロジック回路とを並列接続した半導体集積回路装置にも適用できる。 In the second embodiment, as shown in FIG. 7, the semiconductor integrated circuit device in which the BIST circuit 1 and one logic circuit 130 are connected in parallel has been described. However, the present invention is not limited to the BIST circuit. The present invention can also be applied to a semiconductor integrated circuit device in which one and a plurality of logic circuits are connected in parallel.

さらに、上記第１及び第２の実施形態においては、被テスト回路としてＳＤＲＡＭ５０を用いた場合を説明したが、本発明は、ＳＲＡＭ（ＳｔａｔｉｃＲＡＭ）、ＦｌａｓｈＲＯＭ、Ｐ２ＲＯＭ（ＰｒｏｄｕｃｔｉｏｎＰｒｏｇｒａｍｍｅｄＲＯＭ）等の他の半導体メモリ、又は、ロジック回路等の半導体集積回路のような種々の被テスト回路に対して適用できる。 Furthermore, in the first and second embodiments, the case where the SDRAM 50 is used as the circuit under test has been described. However, the present invention is not limited to the SRAM (Static RAM), FlashROM, P2ROM (Production Programmed ROM) and the like. The present invention can be applied to various circuits under test such as a semiconductor integrated circuit such as a semiconductor memory or a logic circuit.

本発明の第１の実施形態に係るテスト回路であるＢＩＳＴ回路の概略的な構成と、テスタ及びＳＤＲＡＭを示すブロック図である。1 is a block diagram illustrating a schematic configuration of a BIST circuit, which is a test circuit according to a first embodiment of the present invention, a tester, and an SDRAM. FIG. 図１に示されるＢＩＳＴ回路の概略的な構成を示すブロック図である。FIG. 2 is a block diagram illustrating a schematic configuration of a BIST circuit illustrated in FIG. 1. 図１に示されるＳＤＲＡＭの概略的な構成を示すブロック図である。FIG. 2 is a block diagram showing a schematic configuration of the SDRAM shown in FIG. 1. 図２に示されるＢＩＳＴ制御回路の概略的な構成を示すブロック図である。FIG. 3 is a block diagram showing a schematic configuration of a BIST control circuit shown in FIG. 2. 図４に示される複数ビットのデータレジスタにおける１ビットの単位データレジスタの概略的な構成を示すブロック図である。FIG. 5 is a block diagram showing a schematic configuration of a 1-bit unit data register in the multi-bit data register shown in FIG. 4. 第１の実施形態に係るＢＩＳＴ回路の動作を説明するための動作波形図である。FIG. 5 is an operation waveform diagram for explaining the operation of the BIST circuit according to the first embodiment. 本発明の第２の実施形態に係る半導体集積回路装置であるシステムＬＳＩの概略的な構成と、テスタを示すブロック図である。It is a block diagram which shows the schematic structure of the system LSI which is a semiconductor integrated circuit device concerning the 2nd Embodiment of this invention, and a tester. 第２の実施形態の比較例の概略的な構成を示すブロック図である。It is a block diagram which shows the schematic structure of the comparative example of 2nd Embodiment. 第２の実施形態に係る半導体集積回路装置の動作を説明するための動作波形図である。FIG. 10 is an operation waveform diagram for explaining an operation of the semiconductor integrated circuit device according to the second embodiment. 他の単位データレジスタの概略的な構成を示すブロック図である。It is a block diagram which shows the schematic structure of another unit data register.

Explanation of symbols

１ＢＩＳＴ回路（テスト回路）、
１０ＢＩＳＴ制御回路、
１１ＴＡＰコントローラ、
１２制御レジスタ、
１２Ａデータレジスタ、
１２Ａ−ｎ，１２Ａ−ｎａ単位データレジスタ、
１２Ｂデータデコーダ、
１２ＣＯＲ回路、
２０パターン生成回路、
３０データ比較器、
４０出力制御回路、
５０ＳＤＲＡＭ（被テスト回路）、
６５テスタ、
１００システムＬＳＩ（半導体集積回路装置）、
１０１〜１０３共通配線、
１１０コントロールチップ、
１１１セレクタ、
１２０オシレータ、
１３０ロジック回路、
ｐｉ１〜ｐｉ３共通入力端子、
ｐｉ４，ｐｉ５入力端子、
ｐｏ１出力端子。 1 BIST circuit (test circuit),
10 BIST control circuit,
11 TAP controller,
12 control registers,
12A data register,
12A-n, 12A-na unit data register,
12B data decoder,
12C OR circuit,
20 pattern generation circuit,
30 data comparator,
40 output control circuit,
50 SDRAM (circuit under test),
65 testers,
100 system LSI (semiconductor integrated circuit device),
101-103 common wiring,
110 control chip,
111 selector,
120 oscillator,
130 logic circuit,
pi1-pi3 common input terminal,
pi4, pi5 input terminals,
po1 Output terminal.

Claims

A register circuit in which data is written after reset is instructed by a reset signal and data is cleared, and continues to hold the written data until reset is instructed by the next reset signal;
A signal for selecting a test mode used for testing the circuit under test is input, and data based on the signal for selecting the test mode is written in the register circuit in synchronization with a first clock. Circuit,
A second circuit for generating a test pattern based on data held in the register circuit and outputting data based on the test pattern to the circuit under test in synchronization with a second clock;
Data output from the circuit under test is input in synchronization with the second clock, and the performance of the circuit under test is evaluated based on the test pattern and data output from the circuit under test. A test circuit characterized by comprising:

The test circuit according to claim 1, further comprising a fourth circuit that outputs the result of the evaluation by the third circuit to the outside in synchronization with the second clock.

3. The evaluation according to claim 1, wherein the evaluation by the third circuit is performed based on determination of coincidence or disagreement between the test pattern and data output from the circuit under test. Test circuit.

The first clock is a clock input to the first circuit from the outside of the first circuit,
The said 2nd clock is a clock input into the said 2nd and 3rd circuit from the outside of the said 2nd and 3rd circuit. The one in any one of Claim 1 to 3 characterized by the above-mentioned. Test circuit.

4. The test circuit according to claim 1, further comprising an oscillator that generates the second clock.

6. The test circuit according to claim 1, wherein the second clock has a frequency equal to an actual operating frequency of the circuit under test.

A test circuit according to any one of claims 1 to 6, formed on a semiconductor substrate;
A logic circuit formed on the semiconductor substrate;
A first common wiring formed on the semiconductor substrate and connected to both the first circuit and the logic circuit of the test circuit;
A semiconductor integrated circuit device comprising: a first common terminal formed on the semiconductor substrate and connected to the first common wiring.

8. The semiconductor integrated circuit device according to claim 7, wherein the first common terminal is supplied with the first clock or a third clock that gives an operation timing of the logic circuit.

8. The semiconductor integrated circuit device according to claim 7, wherein a signal for selecting the test mode or data for operating the logic circuit is input to the first common terminal.

A second common wiring formed on the semiconductor substrate and connected to both the first circuit and the logic circuit of the test circuit;
A second common terminal formed on the semiconductor substrate and connected to the second common wiring; and
The semiconductor integrated circuit device according to claim 8, wherein a signal output from the test circuit or a signal output from the logic circuit is input to the second common terminal.

A test using a test circuit including a register circuit in which data is written after reset is instructed by a reset signal and data is cleared, and continues to be held until reset is instructed by the next reset signal A method,
A signal for selecting a test mode used for testing the circuit under test is input to the test circuit, and data based on the signal for selecting the test mode is input to the register circuit in synchronization with a first clock. Writing step,
Generating a test pattern based on data held in the register circuit and outputting data based on the test pattern to the circuit under test in synchronization with a second clock;
Data output from the circuit under test in synchronization with the second clock is input to the test circuit, and the performance of the circuit under test is evaluated based on the test pattern and data output from the circuit under test. And a step for performing the test.

12. The test method according to claim 11, further comprising a step of outputting an evaluation result in the step of evaluating the circuit under test to the outside in synchronization with the second clock.

13. The evaluation according to claim 11 or 12, wherein the evaluation in the step of evaluating the circuit under test is performed based on determination of coincidence or mismatch between the test pattern and data output from the circuit under test. The test method described in any one.