JP2005322228A - シンセサイザブル・パイプライン・コントロールの方法及び装置 - Google Patents
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Abstract
【解決手段】
プロセッサ20に生成されるカスタム設計の再利用可能な部分を識別することを含む、集積回路のプロセッサ20を設計する方法及び構成が提供されている。プロセッサ20は特定の性能基準を満たすようにカスタム設計される。このようなカスタム設計には、再利用可能な部分に対し、マクロをカスタム設計すること、各マクロのインスタンス数を特定すること、マクロに対し相互接続すること、及びカスタム設計されたマクロをアセンブルすること、を含む。
【選択図】 図4
Description
従って、プロセッサ400の設計は、複数の再利用可能なキャッシュエレメントCE1、CE2...CEZを備えたキャッシュ404が含む。キャッシュのサイズは設計に使われているキャッシュエレメントの数により決定される。各キャッシュエレメントは、マクロとして適したものとなるように、全キャッシュのうち、比較的大きな部分を表すものとなっている。例えば、16Kダブルワードサイズを有するキャッシュは各々が1024ダブルワードサイズを有する16キャッシュエレメントを有することができる。
以上、本発明によれば、実行のためデータ及び命令を記録するよう動作可能な少なくとも1つのローカルストア22、ローカルストアから得られるデータに命令を実行するよう動作可能な少なくとも1つの機能ユニット24、ローカルストアから与えられ、命令を実行するために機能ユニットのオペレーションへ命令を変換するよう動作可能な少なくとも1つのイシューロジックユニット26、を含むモジュール構成を有したプロセッサが提供される。
12、22 ローカルストア
14 機能ユニット
16 イシューロジック
24、26 機能ユニット
100、400 プロセッサ
101 メモリ
102、402 機能ユニット
104、404 キャッシュ
106、406 命令バッファ
108、208、308、408 命令パイプライン
110、410 イシューロジック
Claims (18)
- 集積回路のプロセッサを設計する方法であって、
プロセッサに生成されるカスタム設計の再利用可能な部分を識別し、
特定の性能基準を満たすように前記プロセッサをカスタム設計し、このカスタム設計では、
前記再利用可能な部分にマクロをカスタム設計し、
各マクロのインスタンス数を特定し、
前記マクロに対して相互接続を与え、かつ
前記カスタム設計されたマクロをアセンブルする、方法。 - 前記マクロは、命令パイプライン機能を有する第一マクロを有し、前記プロセッサをカスタム設計する前記ステップは、前記第一マクロのインスタンス数を選択することを含む、命令パイプラインを設計することを含む、請求項1記載の方法。
- 前記命令パイプラインユニットを設計する前記ステップは、複数の命令ストリームバッファを提供することを含み、各々のバッファは、少なくとも1つの別の前記命令ストリームバッファでバッファされる命令ストリームとは異なる命令ストリームをバッファするよう動作可能であり、かつ、前記命令パイプラインユニットがサイクル毎のマルチスレッディングするよう動作可能となるように、前記複数の命令ストリームバッファを前記命令パイプラインユニットに相互接続することを含む、請求項2記載の方法。
- 前記マクロは、キャッシュ機能を有する第二マクロを有し、前記プロセッサをカスタム設計する前記ステップは、前記第二マクロのインスタンス数を選択することを含む、前記プロセッサのキャッシュを設計することを含む、請求項1記載の方法。
- 前記キャッシュのサイズは、前記第二マクロの前記インスタンス数に従い選択される、請求項4記載の方法。
- 前記マクロは、スレッド実行機能を有する第三マクロを有し、前記プロセッサをカスタム設計する前記ステップは、前記第三マクロのインスタンス数を選択することを含む、前記プロセッサの命令実行エレメントを設計することを含む、請求項1記載の方法。
- 前記命令実行エレメントにより同時実行が可能なスレッドの数は、前記第三マクロの前記選択されたインスタンス数に従い決定される、請求項6記載の方法。
- 前記特定の性能基準にはクロック周波数に対する下限を含む、請求項1記載の方法。
- 前記特定の性能基準には集積回路領域に対する上限を含む、請求項1記載の方法。
- 前記プロセッサの前記カスタム設計には、前記プロセッサのレイアウトの、人手による設計を含む、請求項8記載の方法。
- 前記プロセッサの前記カスタム設計には、前記プロセッサの配線の、人手による設計を含む、請求項8記載の方法。
- 集積回路のプロセッサは、
少なくともいくつかのエレメントがカスタム設計を有する複数のエレメントを有し、
前記プロセッサの構成が、前記再利用可能なエレメントの相互接続、及び前記再利用可能なエレメント各々のインスタンス数に従い決定されるよう、
カスタム設計を有する前記エレメントのうちの少なくともいくつかは再利用可能である、プロセッサ。 - 前記再利用可能なエレメントは、命令パイプライン機能を有したエレメントを有し、前記プロセッサの命令パイプラインユニットの構成は、命令パイプライン機能を有する前記エレメントの各々のインスタンス数に従い決定される、請求項12記載のプロセッサ。
- 前記命令パイプラインユニットは、複数の命令ストリームバッファを有し、各々のバッファは、少なくとも1つの別の前記命令ストリームバッファでバッファされる命令ストリームバッファとは異なる命令ストリームをバッファするよう動作可能であり、前記複数の命令ストリームバッファは、前記命令パイプラインユニットがサイクル毎のマルチスレディングをするよう動作可能となるように、前記命令パイプラインユニットに相互接続することを含む、請求項13記載のプロセッサ。
- 前記再利用可能なエレメントはキャッシュ機能を有するエレメントを有し、前記プロセッサのキャッシュ構成は、キャッシュ機能を有する前記エレメントの各々のインスタンス数に従い決定される、請求項12記載のプロセッサ。
- 前記キャッシュサイズはキャッシュ機能を有する前記エレメントのインスタンス数に従い決定される、請求項15記載のプロセッサ。
- 前記再利用可能なエレメントは、スレッド実行機能を有するエレメントを有し、前記プロセッサの命令実行エレメントの構成は、スレッド実行機能を有する前記エレメントの各々のインスタンス数に従い決定される、請求項12記載のプロセッサ。
- 前記命令実行エレメントにより同時実行が可能なスレッドの数は、スレッド実行機能を有する前記エレメントのインスタンス数に従い決定される、請求項17記載のプロセッサ。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US56484404P | 2004-04-23 | 2004-04-23 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005322228A true JP2005322228A (ja) | 2005-11-17 |
JP4197324B2 JP4197324B2 (ja) | 2008-12-17 |
Family
ID=34966110
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005125340A Expired - Fee Related JP4197324B2 (ja) | 2004-04-23 | 2005-04-22 | シンセサイザブル・パイプライン・コントロールの方法及び装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7401316B2 (ja) |
JP (1) | JP4197324B2 (ja) |
KR (1) | KR100721646B1 (ja) |
CN (1) | CN1771486B (ja) |
WO (1) | WO2005103920A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112989733B (zh) * | 2021-05-07 | 2021-11-30 | 北京芯愿景软件技术股份有限公司 | 电路分析方法、装置、设备及存储介质 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9648A (en) * | 1853-04-05 | Apparatus eob feeding blanks to screw-machines | ||
US101307A (en) * | 1870-03-29 | Improved attachment for brushes | ||
US1080006A (en) * | 1911-04-15 | 1913-12-02 | Frank W Godfrey | Voting-machine. |
US5197130A (en) | 1989-12-29 | 1993-03-23 | Supercomputer Systems Limited Partnership | Cluster architecture for a highly parallel scalar/vector multiprocessor system |
US6035106A (en) | 1997-04-28 | 2000-03-07 | Xilinx, Inc. | Method and system for maintaining hierarchy throughout the integrated circuit design process |
JP2001507187A (ja) | 1996-12-20 | 2001-05-29 | ブリティッシュ・テレコミュニケーションズ・パブリック・リミテッド・カンパニー | 通信網 |
US6438671B1 (en) | 1999-07-01 | 2002-08-20 | International Business Machines Corporation | Generating partition corresponding real address in partitioned mode supporting system |
US8176296B2 (en) | 2000-10-26 | 2012-05-08 | Cypress Semiconductor Corporation | Programmable microcontroller architecture |
GB2373595B (en) | 2001-03-15 | 2005-09-07 | Italtel Spa | A system of distributed microprocessor interfaces toward macro-cell based designs implemented as ASIC or FPGA bread boarding and relative common bus protocol |
US6826662B2 (en) | 2001-03-22 | 2004-11-30 | Sony Computer Entertainment Inc. | System and method for data synchronization for a computer architecture for broadband networks |
US7353362B2 (en) * | 2003-07-25 | 2008-04-01 | International Business Machines Corporation | Multiprocessor subsystem in SoC with bridge between processor clusters interconnetion and SoC system bus |
-
2005
- 2005-04-20 US US11/110,552 patent/US7401316B2/en not_active Expired - Fee Related
- 2005-04-21 CN CN2005800001889A patent/CN1771486B/zh not_active Expired - Fee Related
- 2005-04-21 KR KR1020057022507A patent/KR100721646B1/ko not_active IP Right Cessation
- 2005-04-21 WO PCT/JP2005/008082 patent/WO2005103920A1/en active Application Filing
- 2005-04-22 JP JP2005125340A patent/JP4197324B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7401316B2 (en) | 2008-07-15 |
KR100721646B1 (ko) | 2007-05-23 |
JP4197324B2 (ja) | 2008-12-17 |
WO2005103920A1 (en) | 2005-11-03 |
CN1771486A (zh) | 2006-05-10 |
US20050251762A1 (en) | 2005-11-10 |
CN1771486B (zh) | 2012-02-22 |
KR20060025534A (ko) | 2006-03-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080219 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080421 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080701 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080829 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080924 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080925 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111010 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121010 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131010 Year of fee payment: 5 |
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