JP2005321980A - タイミング制約作成方法 - Google Patents
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Abstract
【解決手段】 階層構造を持つ論理回路データ、論理回路のプリミティブ情報を保持するライブラリデータ、及び論理回路の下位階層のタイミング制約を入力するデータ入力ステップ11から、このデータ入力ステップ11で入力されたデータに基づいて、下位階層のタイミング制約を上位階層のタイミング制約に変換する制約変換ステップ13へ移る前に、下位階層間の互いのタイミング制約間のインターフェイス仕様の整合性を判定する整合性判定ステップ12を設ける。
【選択図】 図1
Description
先ず、図1、図2及び図8を用いて、第1の実施の形態を示す。
次に、図8、図9及び図10を用いて、第2の実施の形態について示す。
次に、図11、図12、図13及び図14を用いて、第3の実施の形態について説明する。
次に、本実施の形態について、図15、図16、図17、図18及び図19を用いて説明を行う。
12、12A、12B 整合性判定ステップ
13、13A、42 制約変換ステップ
21 参照クロック情報抽出ステップ
22 参照先クロック情報抽出ステップ
23 クロック情報比較ステップ
63、64、83、84 タイミング制約
101 タイミング例外情報抽出ステップ
102 接続先タイミング例外情報抽出ステップ
103 タイミング例外情報比較ステップ
121 入出力遅延情報抽出ステップ
122 接続先入出力遅延情報抽出ステップ
123 パス要求時間算出ステップ
124 制約要求時間算出ステップ
125 許容値指定ステップ
126 入力遅延情報判定ステップ
151 警告表示ステップ
152 タイミング制約編集ステップ
613、813、1413 出力ピン
623、823、1423 入力ピン
631、831、143 出力遅延制約(出力遅延情報、下位限定タイミング制約)
641、841、144 入力遅延制約(入力遅延情報、下位限定タイミング制約)
632、642
、832、842 マルチサイクル制約(上位変換タイミング制約)
Claims (12)
- 論理回路の下位階層回路及び上位階層回路のデータからなる階層関係を考慮した階層設計上の前記上位階層のタイミング制約を作成するタイミング制約作成方法において、
階層構造を持つ前記論理回路のデータ、前記論理回路のプリミティブ情報を保持するライブラリデータ、及び前記下位階層回路が有するタイミング制約を入力するデータ入力ステップと、
互いに接続される前記各下位階層回路が有する下位階層のタイミング制約間の少なくとも1つのインターフェイス仕様の整合性を判定する整合性判定ステップとを含む
ことを特徴とするタイミング制約作成方法。 - 請求項1記載のタイミング制約作成方法において、
前記インターフェイス仕様は、前記下位階層回路の有するタイミング制約であって、前記下位階層回路が参照するクロックである参照クロック情報、前記下位階層回路と接続される他の下位階層回路間のタイミングを変更するタイミング例外情報、前記下位階層回路の入力又は出力に付される外部遅延制約としての入力遅延情報又は出力遅延情報を含む
ことを特徴とするタイミング制約作成方法。 - 請求項2記載のタイミング制約作成方法において、
前記整合性判定ステップは、
前記下位階層回路の入力ピン又は出力ピンに設定された前記入力遅延情報又は前記出力遅延情報が参照する前記参照クロック情報を抽出する参照クロック情報抽出ステップと、
接続される前記下位階層回路と前記他の下位階層回路において前記入力ピンを経由するパスの始点又は前記出力ピンを経由するパスの終点の前記参照クロック情報を抽出する参照先クロック情報抽出ステップと、
前記参照クロック情報抽出ステップ及び前記参照先クロック情報抽出ステップでそれぞれ抽出した前記参照クロック情報同士を比較するクロック情報比較ステップとを含む
ことを特徴とするタイミング制約作成方法。 - 請求項2記載のタイミング制約作成方法において、
前記整合性判定ステップは、
前記下位階層回路の入力ピン又は出力ピンに設定された前記タイミング例外情報を抽出するタイミング例外情報抽出ステップと、
前記入力ピンを有する前記下位階層回路の接続対象となる接続先下位階層回路のピン又は前記出力ピンを有する前記接続先下位階層回路のピンに設定された接続先の前記タイミング例外情報を抽出する接続先タイミング例外情報抽出ステップと、
前記タイミング例外情報抽出ステップ及び前記接続先タイミング例外情報抽出ステップでそれぞれ抽出した前記タイミング例外情報と前記接続先のタイミング例外情報とを比較するタイミング例外情報比較ステップとを含む
ことを特徴とするタイミング制約作成方法。 - 請求項2記載のタイミング制約作成方法において、
前記整合性判定ステップは、
前記下位階層回路の入力ピンに設定された前記入力遅延情報又は出力ピンに設定された前記出力遅延情報を抽出する入出力遅延情報抽出ステップと、
前記入力ピン又は出力ピンの接続対象となる接続先下位階層回路の出力ピン又は入力ピンに設定された接続先入出力遅延情報を抽出する接続先入出力遅延情報抽出ステップと、
前記入出力遅延情報抽出ステップで前記入出力遅延情報が抽出された前記入力ピン又は出力ピンと、この入力ピン又は出力ピンの接続対象となる下位階層回路のピンであって、前記接続先入出力遅延情報抽出ステップで入出力遅延情報が抽出された出力ピン又は入力ピンを経由するパスの始点又は終点の参照クロック情報に基づいて前記パスの始点から終点までの信号の伝播時間の最大許容値を算出するパス要求時間算出ステップと、
前記入力ピンとこの入力ピンを経由するパスの終点との間における信号伝播時間の最大制約要求時間と、前記出力ピンとこの出力ピンを経由するパスの始点との間における信号伝播時間の最大制約要求時間とを、前記入出力遅延情報と、前記出力ピン又は入力ピンを経由するパスの始点又は終点の参照クロック情報とに基づいて算出する、制約要求時間算出ステップと、
整合性判定の基準となる許容値を指定する許容値指定ステップと、
前記パス要求時間算出ステップ及び前記制約要求時間算出ステップで算出した伝播時間の前記最大許容値及び前記最大制約要求時間と前記許容値指定ステップで指定した前記許容値とに基づいて、入出力遅延情報の妥当性を判定する入出力遅延情報判定ステップとを含む
ことを特徴とするタイミング制約作成方法。 - 請求項2記載のタイミング制約作成方法において、
前記整合性判定ステップで不整合であると判断された場合、不整合箇所を警告表示する警告表示ステップを有する
ことを特徴とするタイミング制約作成方法。 - 請求項6記載のタイミング制約作成方法において、
前記警告表示ステップで警告表示された不整合箇所のタイミング制約を整合の取れるように編集するタイミング制約編集ステップを有する
ことを特徴とするタイミング制約作成方法。 - 請求項7記載のタイミング制約作成方法において、
前記整合性判定ステップで不整合であると判断された場合、前記下位階層回路のタイミング制約情報に対して前記タイミング制約編集ステップで編集した結果に基づいて、入力された前記下位階層回路のタイミング制約を上位階層回路のタイミング制約に変換する制約変換ステップを有する
ことを特徴とするタイミング制約作成方法。 - 請求項8記載のタイミング制約作成方法において、
前記制約変換ステップは、前記上位階層回路のタイミング制約及び編集後の下位階層回路のタイミング制約を出力する
ことを特徴とするタイミング制約作成方法。 - 請求項8記載のタイミング制約作成方法において、
前記下位階層回路のタイミング制約情報は、前記制約変換ステップにより制約変換されて、前記上位階層回路のタイミング制約となる上位変換タイミング制約と、前記制約変換ステップにより制約変換されて、前記上位階層回路のタイミング制約に現れない下位限定タイミング制約とのうち、少なくとも一方を含む
ことを特徴とするタイミング制約作成方法。 - 請求項10記載のタイミング制約作成方法において、
前記上位変換タイミング制約は、マルチサイクル制約である
ことを特徴とするタイミング制約作成方法。 - 請求項10記載のタイミング制約作成方法において、
前記下位限定タイミング制約は、入出力遅延制約である
ことを特徴とするタイミング制約作成方法。
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