JP2005311095A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】 ＬＤＭＯＳ用ゲート酸化膜の端部の厚さをＬＤＭＯＳ用ゲート酸化膜本体と同じ厚さに維持することができる半導体装置の製造方法を提供する。
【解決手段】ＬＤＭＯＳトランジスタ形成領域１ｂ及びＭＯＳトランジスタ形成領域１ａを有する半導体基板１を熱酸化することにより、ＬＤＭＯＳトランジスタ形成領域１ｂ及びＭＯＳトランジスタ形成領域１ａそれぞれに酸化膜３ａ，３０ｂを形成する工程と、ＬＤＭＯＳトランジスタ形成領域１ｂから酸化膜３０ｂを除去する工程と、半導体基板１を再び熱酸化する事により、ＭＯＳトランジスタ形成領域１ａの酸化膜３ａを厚くしてＭＯＳ用ゲート酸化膜を形成すると共に、ＬＤＭＯＳトランジスタ形成領域１ｂにＬＤＭＯＳ用ゲート酸化膜３ｂを形成する工程とを具備する。
【選択図】 図１

Description

本発明は、ＭＯＳトランジスタ及びＬＤ（Laterally Diffused） ＭＯＳトランジスタの双方を備える半導体装置の製造方法及び半導体装置に関する。特に本発明は、ＬＤＭＯＳ用ゲート酸化膜の端部の厚さをＬＤＭＯＳ用ゲート酸化膜本体と同じ厚さに維持することができる半導体装置の製造方法及び半導体装置に関する。

図１２の各図は、ＭＯＳトランジスタ及びＬＤＭＯＳトランジスタを同一のシリコン基板上に備える半導体装置の従来の製造方法を示す断面図である。この半導体装置においてＭＯＳトランジスタはＬＤＭＯＳトランジスタを動作させるためのロジックトランジスタであり、ＬＤＭＯＳトランジスタより高電圧で動作する。このためＭＯＳトランジスタのゲート酸化膜はＬＤＭＯＳトランジスタのゲート酸化膜より厚く形成される。

まず図１２（Ａ）に示すようにシリコン基板１０１のＭＯＳトランジスタ形成領域１００ａにＰ型ウェル１０１ａを形成し、またＬＤＭＯＳトランジスタ形成領域１００ｂにＮ型ウェル１０１ｂを形成する。次いでＬＯＣＯＳ法によりシリコン基板１０１の表面に素子分離膜１０２を形成し、ＭＯＳトランジスタ形成領域１００ａとＬＤＭＯＳトランジスタ形成領域１００ｂを分離する。このとき素子分離膜１０２の一部は、ＬＤＭＯＳトランジスタ形成領域１００ｂの中にも形成される。

次いでシリコン基板１０１を熱酸化する。これによりＭＯＳトランジスタ形成領域１００ａにはＭＯＳ用ゲート酸化膜１０３ａが形成され、ＬＤＭＯＳトランジスタ形成領域１００ｂにはＬＤＭＯＳ用ゲート酸化膜１０３ｂが形成される。この工程において熱酸化量はＬＤＭＯＳ用ゲート酸化膜１０３ｂの厚さに合わせている。このため、本工程で形成されたＭＯＳ用ゲート酸化膜１０３ａは、ＭＯＳトランジスタの動作電圧に耐えるには厚さが不十分である。

次いで素子分離膜１０２上、ＭＯＳ用ゲート酸化膜１０３ａ上及びＬＤＭＯＳ用ゲート酸化膜１０３ｂ上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングすることによりＬＤＭＯＳトランジスタのＬＤＭＯＳ用ゲート電極１０４ｂを形成する。ＬＤＭＯＳ用ゲート電極１０４ｂは一部がＬＤＭＯＳトランジスタ形成領域１００ｂ内の素子分離膜１０２上に位置し、残りの部分がＬＤＭＯＳ用ゲート酸化膜１０３ｂ上に位置する。

次いで図１２（Ｂ）に示すようにシリコン基板１０１を再び熱酸化する。これによりＭＯＳ用ゲート酸化膜１０３ａは厚くなり、ＭＯＳトランジスタの動作電圧に耐えることができるようになる。このときＬＤＭＯＳ用ゲート酸化膜１０３ｂのうちＬＤＭＯＳ用ゲート電極１０４ｂに覆われていない露出部分１０３ｃは、ＭＯＳ用ゲート酸化膜１０３ａと同様に厚くなる。またＬＤＭＯＳ用ゲート電極１０４ｂの下に位置するＬＤＭＯＳ用ゲート酸化膜１０３ｂのうち露出部分１０３ｃに隣接する端部１０３ｄは、熱酸化してＬＤＭＯＳ用ゲート酸化膜１０３ｂ本体と比べて厚くなる。このとき図示しないが、ＬＤＭＯＳ用ゲート電極１０４ｂの表面も酸化され、酸化シリコン膜が形成される。

次いで図１２（Ｃ）に示すようにＬＤＭＯＳトランジスタ形成領域１００ｂのうちソースとなるＮ型拡散層を形成すべき部分をのぞいた領域、及びＭＯＳトランジスタ形成領域１００ａそれぞれをレジストパターン１１０で覆い、このレジストパターン１１０、ＬＤＭＯＳ用ゲート電極１０４ｂ及び素子分離膜１０２をマスクとしてシリコン基板１０１にＰ型不純物をイオン注入する。そしてレジストパターン１１０を除去した後シリコン基板１０１を熱処理し、Ｐ型不純物イオンを熱拡散させる。これらの処理により、ソースとなるＮ型拡散層を形成すべき領域及びこれに隣接する領域にはＰ型不純物層１０５が形成される。Ｐ型不純物層１０５は一部がＬＤＭＯＳ用ゲート電極１０４ｂの下方まで広がっている。

次いで図１２（Ｄ）に示すように、ＭＯＳ用ゲート酸化膜１０３ａ上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングすることによりＭＯＳ用ゲート酸化膜１０３ａ上にＭＯＳ用ゲート電極１０４ａを形成する。次いで素子分離膜１０２、ＭＯＳ用ゲート電極１０４ａ及びＬＤＭＯＳ用ゲート電極１０４ｂをマスクとしてＮ型イオンを注入する。これによりＭＯＳトランジスタ形成領域１００ａにはソース及びドレインとなる２つのＮ型拡散層１０６ａが形成される。またＬＤＭＯＳトランジスタ形成領域１００ｂにはソース及びドレインとなる２つのＮ型拡散層１０６ｂが形成される。ソースとなるＮ型拡散層１０６ｂはＰ型不純物層１０５の内部に形成されている。

このように形成された半導体装置において、ＬＤＭＯＳトランジスタは例えば以下のように動作する。ＬＤＭＯＳ用ゲート電極１０４ｂに電圧が加わるとＰ型不純物層１０５のうちＬＤＭＯＳ用ゲート電極１０４ｂの下方に位置する部分の極性が反転する。これによりＬＤＭＯＳトランジスタのソースからＮ型ウェル１０１ｂ及びＰ型不純物層１０５の反転した部分を経由してドレインに電流が流れる。
このような技術は、例えば下記文献に記載されている。
B.Murai、F.Bertotti、G.A.Vignola著「Smart Power lcs」Springer社、Ｐ．３１

上記した方法では、ＬＤＭＯＳ用ゲート酸化膜の端部はＬＤＭＯＳ用ゲート酸化膜本体より厚くなる。またＰ型不純物層のうちＬＤＭＯＳ用ゲート酸化膜の下方に位置する領域は、ＬＤＭＯＳ用ゲート電極に覆われていない部分に近づくにつれて不純物濃度が高くなる。このためＬＤＭＯＳ用ゲート酸化膜に規定の電圧を加えてもＰ型不純物層１０５の極性が反転しにくい場合があった。このためＬＤＭＯＳトランジスタの特性が設計値からずれる可能性があった。
本発明は上記のような事情を考慮してなされたものであり、その目的は、ＬＤＭＯＳ用ゲート酸化膜の端部の厚さをＬＤＭＯＳ用ゲート酸化膜本体と同じ厚さに維持することができる半導体装置の製造方法及び半導体装置を提供することにある。

上記課題を解決するため、本発明に係る半導体装置の製造方法は、
ＬＤＭＯＳトランジスタ形成領域、第１ＭＯＳトランジスタ形成領域及び第２ＭＯＳトランジスタ形成領域を有する半導体基板を熱酸化することにより、前記ＬＤＭＯＳトランジスタ形成領域、前記第１ＭＯＳトランジスタ形成領域及び前記第２ＭＯＳトランジスタ形成領域それぞれの前記半導体基板上に酸化膜を形成する工程と、
前記ＬＤＭＯＳトランジスタ形成領域及び前記第２ＭＯＳトランジスタ形成領域それぞれから前記酸化膜を除去する工程と、
前記半導体基板を再び熱酸化することにより、前記第１ＭＯＳトランジスタ形成領域の前記酸化膜を厚くして第１ＭＯＳ用ゲート酸化膜を形成すると共に、前記ＬＤＭＯＳトランジスタ形成領域にＬＤＭＯＳ用ゲート酸化膜を、前記第２ＭＯＳトランジスタ形成領域に第２ＭＯＳ用ゲート酸化膜をそれぞれ形成する工程と
を具備する。

この半導体装置の製造方法において、ＬＤＭＯＳ用ゲート酸化膜を形成する前に第１ＭＯＳ用ゲート酸化膜となる酸化膜をある程度の厚さほど形成している。そしてシリコン基板を再び熱酸化することによりＬＤＭＯＳ用ゲート酸化膜を形成すると同時に第１ＭＯＳ用ゲート酸化膜を必要な厚さにする。このためＬＤＭＯＳ用ゲート酸化膜の厚さは部分的に厚くならず、ＬＤＭＯＳトランジスタの特性は設計値からずれ難くなる。また第１ＭＯＳトランジスタと特性が異なる第２ＭＯＳトランジスタを同時に形成することもできる。

本発明に係る他の半導体装置の製造方法は、ＬＤＭＯＳトランジスタ形成領域及びＭＯＳトランジスタ形成領域を有する半導体基板を熱酸化することにより、前記ＬＤＭＯＳトランジスタ形成領域及び前記ＭＯＳトランジスタ形成領域それぞれの前記半導体基板上に酸化膜を形成する工程と、
前記ＬＤＭＯＳトランジスタ形成領域から前記酸化膜を除去する工程と、
前記半導体基板を再び熱酸化する事により、前記ＭＯＳトランジスタ形成領域の前記酸化膜を厚くしてＭＯＳ用ゲート酸化膜を形成すると共に、前記ＬＤＭＯＳトランジスタ形成領域にＬＤＭＯＳ用ゲート酸化膜を形成する工程と
を具備する。

この半導体装置の製造方法において、ＬＤＭＯＳ用ゲート酸化膜を形成する前にＭＯＳ用ゲート酸化膜となる酸化膜をある程度の厚さほど形成している。そしてシリコン基板を再び熱酸化することによりＬＤＭＯＳ用ゲート酸化膜を形成すると同時にＭＯＳ用ゲート酸化膜を必要な厚さにする。このためＬＤＭＯＳ用ゲート酸化膜の厚さは部分的に厚くならず、従ってＬＤＭＯＳトランジスタの特性は設計値からずれ難くなる。

半導体基板を再び熱酸化する工程の後に、ＭＯＳ用ゲート酸化膜上及びＬＤＭＯＳ用ゲート酸化膜上それぞれを含む全面上にポリシリコン膜を形成する工程と、ポリシリコン膜をパターニングすることによりＭＯＳ用ゲート酸化膜上にＭＯＳ用ゲート電極を、ＬＤＭＯＳ用ゲート酸化膜上にＬＤＭＯＳ用ゲート電極を、それぞれ形成する工程とを更に具備してもよい。この場合ＭＯＳ用ゲート電極とＬＤＭＯＳ用ゲート電極を同時に形成することができるため、半導体装置の製造に必要な工程数を少なくすることができる。

本発明に係る他の半導体装置の製造方法は、
半導体基板を熱酸化することにより、該半導体基板のＬＤＭＯＳトランジスタ形成領域にＬＤＭＯＳ用ゲート酸化膜を形成すると共に、前記半導体基板の第１ＭＯＳトランジスタ形成領域及び第２ＭＯＳトランジスタ形成領域それぞれに熱酸化膜を形成する工程と、
前記ＬＤＭＯＳ用ゲート酸化膜の上にＬＤＭＯＳ用ゲート電極を形成する工程と、
前記ＬＤＭＯＳ用ゲート電極上、及び該ＬＤＭＯＳ用ゲート電極の周囲に位置する前記ＬＤＭＯＳゲート酸化膜上に保護膜を形成する工程と、
前記半導体基板を再び熱酸化することにより前記第１ＭＯＳトランジスタ形成領域及び前記第２ＭＯＳトランジスタ形成領域それぞれおいて前記熱酸化膜を厚くする工程と、
前記第２ＭＯＳトランジスタ形成領域から前記熱酸化膜を除去する工程と、
前記半導体基板に三度目の熱酸化処理をすることにより、前記第１ＭＯＳトランジスタ形成領域の前記熱酸化膜を厚くして第１ＭＯＳ用ゲート酸化膜を形成すると共に、前記第２ＭＯＳトランジスタ形成領域に第２ＭＯＳ用ゲート酸化膜を形成する工程と
を具備する。

この半導体装置の製造方法によれば、ＬＤＭＯＳ用ゲート酸化膜及びＬＤＭＯＳ用ゲート電極を保護膜で覆った後にシリコン基板を再び熱酸化し、第１ＭＯＳ用ゲート酸化膜を厚くしている。このため第１ＭＯＳ用ゲート酸化膜を厚くするときにＬＤＭＯＳ用ゲート酸化膜はいずれの部分も厚くならない。従ってＬＤＭＯＳトランジスタの特性は設計値からずれにくくなる。また第１ＭＯＳトランジスタと特性が異なる第２ＭＯＳトランジスタを同時に形成することもできる。

半導体基板に三度目の熱酸化処理をする工程の後に、保護膜を除去する工程と、第１ＭＯＳ用ゲート酸化膜上、及び第２ＭＯＳ用ゲート酸化膜上を含む全面上にポリシリコン膜を形成する工程と、ポリシリコン膜をパターニングすることにより第１ＭＯＳ用ゲート酸化膜上に第１ＭＯＳ用ゲート電極を形成すると同時に第２ＭＯＳ用ゲート酸化膜上に第２ＭＯＳ用ゲート電極を形成する工程とを更に具備してもよい。この場合第１ＭＯＳ用ゲート電極と第２ＭＯＳ用ゲート電極を同時に形成することができるため、半導体装置の製造に必要な工程数を少なくすることができる。

本発明に係る他の半導体装置の製造方法は、半導体基板を熱酸化することにより、該半導体基板のＬＤＭＯＳトランジスタ形成領域にＬＤＭＯＳ用ゲート酸化膜を形成すると共に、前記半導体基板のＭＯＳトランジスタ形成領域に熱酸化膜を形成する工程と、
前記ＬＤＭＯＳ用ゲート酸化膜の上にＬＤＭＯＳ用ゲート電極を形成する工程と、
前記ＬＤＭＯＳ用ゲート電極上、及び該ＬＤＭＯＳ用ゲート電極の周囲に位置する前記ＬＤＭＯＳゲート酸化膜上に保護膜を形成する工程と、
前記半導体基板を再び熱酸化することにより前記ＭＯＳトランジスタ形成領域の前記熱酸化膜を厚くしてＭＯＳ用ゲート酸化膜を形成する工程と
を具備する。

この半導体装置の製造方法によれば、ＬＤＭＯＳ用ゲート酸化膜及びＬＤＭＯＳ用ゲート電極を保護膜で覆った後にシリコン基板を再び熱酸化し、ＭＯＳ用ゲート酸化膜を厚くしている。このためＭＯＳ用ゲート酸化膜を厚くするときにＬＤＭＯＳ用ゲート酸化膜はいずれの部分も厚くならない。従ってＬＤＭＯＳトランジスタの特性は設計値からずれにくくなる。

この半導体装置の製造方法において、ＬＤＭＯＳ用ゲート電極を形成する工程は、ＬＤＭＯＳ用ゲート酸化膜上、ならびにＬＤＭＯＳトランジスタ形成領域及びＭＯＳ用トランジスタ形成領域の双方とも異なる領域上にポリシリコン膜を形成し、該ポリシリコン膜をパターニングすることにより、ＬＤＭＯＳ用ゲート電極を形成すると同時に異なる領域上にキャパシタ用第１電極を形成する工程であり、保護膜を形成する工程は、ＬＤＭＯＳ用ゲート電極上、ＬＤＭＯＳゲート酸化膜上及びキャパシタ用第１電極の上に保護膜を形成する工程であり、更に半導体基板に再び熱酸化する工程の後に、ＭＯＳ用ゲート酸化膜上及び保護膜を含む全面上にポリシリコン膜を形成する工程と、ポリシリコン膜をパターニングすることによりＭＯＳ用ゲート酸化膜上にＭＯＳ用ゲート電極を形成すると同時に、キャパシタ用第１電極の上方に、保護膜上に位置するキャパシタ用第２電極を形成する工程と、キャパシタ用第２電極をマスクとして保護膜をエッチングすることにより、キャパシタ用第１電極及びキャパシタ用第２電極の間に保護膜をキャパシタ用絶縁膜として残すと共に、ＬＤＭＯＳ用ゲート電極上及びＬＤＭＯＳゲート酸化膜上から保護膜を除去する工程とを更に具備してもよい。この場合、ＬＤＭＯＳトランジスタ及びＭＯＳトランジスタを形成すると同時に、キャパシタ用第１電極、キャパシタ用絶縁膜及びキャパシタ用第２電極からなるキャパシタを形成することができる。

本発明に係る他の半導体装置の製造方法は、
半導体基板を熱酸化することにより、該半導体基板のＬＤＭＯＳトランジスタ形成領域にＬＤＭＯＳ用ゲート酸化膜を形成すると共に、前記半導体基板の第１ＭＯＳトランジスタ形成領域及び第２ＭＯＳトランジスタ形成領域それぞれに熱酸化膜を形成する工程と、
前記ＬＤＭＯＳ用ゲート酸化膜の上にＬＤＭＯＳ用ゲート電極を形成する工程と、
前記ＬＤＭＯＳ用ゲート電極上を含む全面上に保護膜を形成する工程と、
前記保護膜をエッチングすることにより、前記ＬＤＭＯＳ用ゲート電極の側壁に前記保護膜の一部であるサイドウオールを形成する工程と、
前記半導体基板を再び熱酸化することにより、前記ＬＤＭＯＳ形成領域のうち前記ＬＤＭＯＳ用ゲート電極及び前記サイドウオールのいずれも存在しない領域、前記第１ＭＯＳトランジスタ形成領域、及び前記第２ＭＯＳトランジスタ形成領域それぞれおいて前記熱酸化膜を厚くする工程と、
前記第２ＭＯＳトランジスタ形成領域から前記熱酸化膜を除去する工程と、
前記半導体基板に三度目の熱酸化処理をすることにより、前記第１ＭＯＳトランジスタ形成領域の前記熱酸化膜を厚くして第１ＭＯＳ用ゲート酸化膜を形成すると共に、前記第２ＭＯＳトランジスタ形成領域に第２ＭＯＳ用ゲート酸化膜を形成する工程と
を具備する。

この半導体装置の製造方法によれば、ＬＤＭＯＳ用ゲート電極の側壁を保護膜で覆った後にシリコン基板を再び熱酸化し、第１ＭＯＳ用ゲート酸化膜を厚くしている。このため第１ＭＯＳ用ゲート酸化膜を厚くするときに、ＬＤＭＯＳ用ゲート酸化膜のうち側壁の下に位置する部分は厚くなるが、ＬＤＭＯＳ用ゲート電極の下に位置する部分は厚くならない。従ってＬＤＭＯＳトランジスタの特性は設計値からずれにくくなる。また第１ＭＯＳトランジスタと特性が異なる第２ＭＯＳトランジスタを同時に形成することもできる。

半導体基板に三度目の熱酸化処理をする工程の後に、第１ＭＯＳ用ゲート酸化膜上、第２ＭＯＳ用ゲート酸化膜上及び保護膜上それぞれを含む全面上にポリシリコン膜を形成する工程と、ポリシリコン膜をパターニングすることにより第１ＭＯＳ用ゲート酸化膜上に第１ＭＯＳ用ゲート電極を形成すると同時に第２ＭＯＳ用ゲート酸化膜上に第２ＭＯＳ用ゲート電極を形成する工程とを更に具備してもよい。この場合第１ＭＯＳ用ゲート電極と第２ＭＯＳ用ゲート電極を同時に形成することができる。従って半導体装置の製造に必要な工程数を少なくすることができる。

本発明に係る他の半導体装置の製造方法は、
半導体基板を熱酸化することにより、該半導体基板のＬＤＭＯＳトランジスタ形成領域にＬＤＭＯＳ用ゲート酸化膜を形成すると共に、前記半導体基板のＭＯＳトランジスタ形成領域に熱酸化膜を形成する工程と、
前記ＬＤＭＯＳ用ゲート酸化膜上にＬＤＭＯＳ用ゲート電極を形成する工程と、
前記ＬＤＭＯＳ用ゲート電極上を含む全面上に保護膜を形成する工程と、
前記保護膜をエッチングすることにより、前記ＬＤＭＯＳ用ゲート電極の側壁に前記保護膜の一部であるサイドウオールを形成する工程と、
前記半導体基板を再び熱酸化することにより、前記ＬＤＭＯＳ形成領域のうち前記ＬＤＭＯＳ用ゲート電極及び前記サイドウオールのいずれも存在しない領域、及び前記ＭＯＳトランジスタ形成領域それぞれにおいて前記熱酸化膜を厚くする工程と
を具備する。

この半導体装置の製造方法によれば、ＬＤＭＯＳ用ゲート電極の側壁を保護膜で覆った後にシリコン基板を再び熱酸化し、ＭＯＳ用ゲート酸化膜を厚くしている。このためＭＯＳ用ゲート酸化膜を厚くするときに、ＬＤＭＯＳ用ゲート酸化膜のうち側壁の下に位置する部分は厚くなるが、ＬＤＭＯＳ用ゲート電極の下に位置する部分は厚くならない。従ってＬＤＭＯＳトランジスタの特性は設計値からずれにくくなる。

本発明に係る半導体装置は、同一の半導体基板上にＬＤＭＯＳトランジスタ及びＭＯＳトランジスタを備える半導体装置であって、前記ＬＤＭＯＳトランジスタのゲート酸化膜の厚さは、前記ＭＯＳトランジスタのゲート酸化膜より薄く、かつ略均一である。

同一の半導体基板上にＬＤＭＯＳトランジスタ及びＭＯＳトランジスタを備える半導体装置であって、
前記ＬＤＭＯＳトランジスタのゲート電極は、側壁にサイドウオールを有し、
前記ＬＤＭＯＳトランジスタのゲート酸化膜の厚さは、ゲート電極の下において前記ＭＯＳトランジスタのゲート酸化膜より薄くかつ略均一であり、前記サイドウオールの下において徐々に厚くなって前記ＭＯＳトランジスタのゲート酸化膜の厚さに近づいている。

発明を実施するための形態

（第1の実施形態）
以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図は第1の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態によって製造される半導体装置はＬＤＭＯＳトランジスタと高電圧ＭＯＳトランジスタを備えている。高電圧ＭＯＳトランジスタはＬＤＭＯＳトランジスタを動作させるためのロジックトランジスタであり、ＬＤＭＯＳトランジスタより高電圧で動作する。

まず図１（Ａ）に示すようにシリコン基板１の高電圧ＭＯＳトランジスタ形成領域１ａにＰ型ウェル２０ａを形成すると共に、ＬＤＭＯＳトランジスタ形成領域１ｂにＮ型ウェル２０ｂを形成する。次いでＬＯＣＯＳ法によりシリコン基板１の表面に素子分離膜２を形成し、高電圧ＭＯＳトランジスタ形成領域１ａとＬＤＭＯＳトランジスタ形成領域１ｂを分離する。このとき素子分離膜２の一部は、ＬＤＭＯＳトランジスタ形成領域１ｂの中にも形成される。

次いでシリコン基板１を熱酸化する。これにより高電圧ＭＯＳトランジスタ形成領域１ａには高電圧ＭＯＳ用ゲート酸化膜３ａが形成されると共に、ＬＤＭＯＳトランジスタ形成領域１ｂには酸化膜３０ｂが形成される。この工程を含めて本実施形態では２回熱酸化を行うが、２回の熱酸化を経て高電圧ＭＯＳ用ゲート酸化膜３ａの厚さは高電圧ＭＯＳトランジスタの動作電圧に耐える厚さになる。このため本工程では熱酸化量を調節し、高電圧ＭＯＳ用ゲート酸化膜３ａの厚さを必要な厚さより薄くなるようにする。

次いで図１（Ｂ）に示すように素子分離膜２、高電圧ＭＯＳ用ゲート酸化膜３ａ及び酸化膜３０ｂを含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターン１０を形成する。レジストパターン１０は酸化膜３０ｂ上に開口部を有している。
そしてレジストパターン１０をマスクとしてエッチングを行うことにより、ＬＤＭＯＳトランジスタ形成領域１ｂのシリコン基板１から酸化膜３０ｂを除去する。

次いで図１（Ｃ）に示すようにレジストパターン１０を除去した後、シリコン基板１を再び熱酸化する。これによりＬＤＭＯＳトランジスタ形成領域１ｂにはＬＤＭＯＳ用ゲート酸化膜３ｂが形成される。また高電圧ＭＯＳトランジスタ形成領域１ａの高電圧ＭＯＳ用ゲート酸化膜３ａは厚くなり、高電圧ＭＯＳトランジスタの動作電圧に耐える厚さになる。

次いで図１（Ｄ）に示すように高電圧ＭＯＳ用ゲート酸化膜３ａ及びＬＤＭＯＳ用ゲート酸化膜３ｂを含む全面上にポリシリコン膜４を例えばＣＶＤ法により形成する。
次いで図２（Ａ）に示すようにポリシリコン膜４上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターンを形成する。次いでこのレジストパターンをマスクとしてポリシリコン膜４をエッチングすることにより、高電圧ＭＯＳ用ゲート酸化膜３ａ上に位置する高電圧ＭＯＳ用ゲート電極４ａを形成すると同時にＬＤＭＯＳ用ゲート酸化膜３ｂ上に位置するＬＤＭＯＳ用ゲート電極４ｂを形成する。なおＬＤＭＯＳ用ゲート電極４ｂは、一部がＬＤＭＯＳトランジスタ形成領域１ｂの中に形成された素子分離膜２上に位置している。

次いで図２（Ｂ）に示すようにレジストパターンを除去した後、ＬＤＭＯＳトランジスタ形成領域１ｂのソースとなるＮ型拡散層を形成すべき部分及びその近傍を除いて全面をレジストパターン１１で覆い、レジストパターン１１、素子分離膜２及びＬＤＭＯＳ用ゲート電極４ｂをマスクとしてシリコン基板１にＰ型不純物をイオン注入する。そしてレジストパターン１１を除去した後、シリコン基板１を熱処理し、Ｐ型不純物イオンを熱拡散させる。これらの処理により、ソースとなるＮ型拡散層を形成すべき領域及びその周囲にはＰ型不純物層５が形成される。Ｐ型不純物層５は一部がＬＤＭＯＳ用ゲート電極４ｂの下方まで広がっている。

次いで図２（Ｃ）に示すように、素子分離膜２、高電圧ＭＯＳ用ゲート電極４ａ及びＬＤＭＯＳ用ゲート電極４ｂをマスクとしてＮ型イオンを注入し、所定の熱処理を施す。これにより高電圧ＭＯＳトランジスタ形成領域１ａにはソース及びドレインとなる２つのＮ型拡散層６ａが形成される。またＬＤＭＯＳトランジスタ形成領域１ｂにはソース及びドレインとなる２つのＮ型拡散層６ｂが形成される。これらのうちソースとなるＮ型拡散層６ｂはＰ型不純物層５の内部に形成されている。

このようにして形成される半導体装置は、高電圧ＭＯＳ用ゲート電極４ａに電圧（例えば３０Ｖ）が印加されて高電圧ＭＯＳトランジスタがＯＮになると、図示しない配線を経由して高電圧ＭＯＳトランジスタのソースからＬＤＭＯＳトランジスタのＬＤＭＯＳ用ゲート電極４ｂに電圧が印加される。するとＰ型不純物層５のうちＬＤＭＯＳ用ゲート電極４ｂの下方に位置する部分の極性が反転する。これによりＬＤＭＯＳトランジスタのソースからＮ型ウェル２０ｂ及びＰ型不純物層５の反転した部分を経由してドレインに電流が流れる。

以上のように第１の実施形態によれば、ＬＤＭＯＳ用ゲート酸化膜３ｂを形成する前に高電圧ＭＯＳ用ゲート酸化膜３ａをある程度の厚さほど形成している。そしてシリコン基板１を熱酸化することによりＬＤＭＯＳ用ゲート酸化膜３ｂを形成すると同時に高電圧ＭＯＳ用ゲート酸化膜３ａを必要な厚さにする。このためＬＤＭＯＳ用ゲート酸化膜３ｂの厚さは部分的に厚くならず、略均一になる。従ってＬＤＭＯＳトランジスタの特性は設計値からずれにくくなる。また高電圧ＭＯＳトランジスタとＬＤＭＯＳトランジスタのゲート電極を同一工程で形成することができる。従って半導体装置の製造に必要な工程数を少なくすることができる。

（第２の実施形態）
図３及び図４の各図は第２の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態により製造される半導体装置は、ＬＤＭＯＳトランジスタと同程度の低電圧で動作する低電圧ＭＯＳトランジスタを更に備える点を除いて第１の実施形態によって製造される半導体装置と同一である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。

まず図３（Ａ）に示すようにシリコン基板１の高電圧ＭＯＳトランジスタ形成領域１ａ，低電圧ＭＯＳトランジスタ形成領域１ｃそれぞれにＰ型ウェル２０ａを形成すると共に、ＬＤＭＯＳトランジスタ形成領域１ｂにＮ型ウェル２０ｂを形成する。次いでＬＯＣＯＳ法によりシリコン基板１の表面に素子分離膜２を形成し、高電圧ＭＯＳトランジスタ形成領域１ａ，低電圧ＭＯＳトランジスタ形成領域１ｃ，ＬＤＭＯＳトランジスタ形成領域１ｂを互いに分離する。このとき素子分離膜２の一部は、ＬＤＭＯＳトランジスタ形成領域１ｂの中にも形成される。

次いでシリコン基板１を熱酸化する。これにより高電圧ＭＯＳトランジスタ形成領域１ａには高電圧ＭＯＳ用ゲート酸化膜３ａが形成されると共に、ＬＤＭＯＳトランジスタ形成領域１ｂ，低電圧ＭＯＳトランジスタ形成領域１ｃそれぞれには酸化膜３０ｂが形成される。

次いで図３（Ｂ）に示すようにレジストパターン１０を形成する。次いでレジストパターン１０をマスクとしてエッチングを行うことにより、ＬＤＭＯＳトランジスタ形成領域１ｂ，低電圧ＭＯＳトランジスタ形成領域１ｃそれぞれから酸化膜３０ｂを除去する。

次いで図３（Ｃ）に示すようにレジストパターン１０を除去した後、シリコン基板１を再び熱酸化する。これによりＬＤＭＯＳトランジスタ形成領域１ｂにはＬＤＭＯＳ用ゲート酸化膜３ｂが形成され、低電圧ＭＯＳトランジスタ形成領域１ｃには低電圧ＭＯＳ用ゲート酸化膜３ｃが形成される。また高電圧ＭＯＳトランジスタ形成領域１ａの高電圧ＭＯＳ用ゲート酸化膜３ａは厚くなり、高電圧ＭＯＳトランジスタの動作電圧に耐える厚さになる。

次いで図４（Ａ）に示すように高電圧ＭＯＳ用ゲート酸化膜３ａ，ＬＤＭＯＳ用ゲート酸化膜３ｂ，低電圧ＭＯＳ用ゲート酸化膜３ｃそれぞれを含む全面上にポリシリコン膜４を例えばＣＶＤ法により形成する。
次いでポリシリコン膜４の全面上に酸化シリコン膜１２を例えばＣＶＤ法により形成し、酸化シリコン膜１２をパターニングする。これによりポリシリコン膜４のうちＬＤＭＯＳトランジスタ形成領域１ｂに位置する部分は酸化シリコン膜１２で覆われる。次いでシリコン基板１をＮ型不純物拡散用の熱拡散炉（図示せず）に入れる。これによりポリシリコン膜４のうち高電圧ＭＯＳトランジスタ形成領域１ａ，低電圧ＭＯＳトランジスタ形成領域１ｃそれぞれに位置する部分は、Ｎ型不純物が熱拡散することにより低抵抗化する。
次いで酸化シリコン膜１２をエッチングにより除去した後、シリコン基板１を再びＮ型不純物拡散用の熱拡散炉に入れる。これによりポリシリコン膜４全体にＮ型不純物が熱拡散し、抵抗値が全体的に下がる。ただしＬＤＭＯＳトランジスタ形成領域１ｂに位置する部分の抵抗値はその他の部分の抵抗値より高いままである。

次いで図４（Ｂ）に示すようにポリシリコン膜４上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターンを形成する。次いでこのレジストパターンをマスクとしてポリシリコン膜４をエッチングすることにより、高電圧ＭＯＳ用ゲート酸化膜３ａ上に位置する高電圧ＭＯＳ用ゲート電極４ａ，低電圧ＭＯＳ用ゲート酸化膜３ｃ上に位置する低電圧ＭＯＳ用ゲート電極４ｃ，ＬＤＭＯＳ用ゲート酸化膜３ｂ上に位置するＬＤＭＯＳ用ゲート電極４ｂそれぞれを形成する。なおＬＤＭＯＳ用ゲート電極４ｂの抵抗値は高電圧ＭＯＳ用ゲート電極４ａ，低電圧ＭＯＳ用ゲート電極４ｃそれぞれの抵抗値より高い。

次いで図４（Ｃ）に示すようにレジストパターンを除去した後、ＬＤＭＯＳトランジスタ形成領域１ｂにＰ型不純物層５を形成する。そして素子分離膜２、高電圧ＭＯＳ用ゲート電極４ａ、低電圧ＭＯＳ用ゲート電極４ｃ及びＬＤＭＯＳ用ゲート電極４ｂをマスクとしてＮ型イオンを注入し、所定の熱処理を施す。これにより高電圧ＭＯＳトランジスタ形成領域１ａには２つのＮ型拡散層６ａが形成され、低電圧ＭＯＳトランジスタ形成領域１ｃにはソース及びドレインとなる２つのＮ型拡散層６ｃが形成され、ＬＤＭＯＳトランジスタ形成領域１ｂには２つのＮ型拡散層６ｂが形成される。
上記した第２の実施形態によれば、第１の実施形態と同一の効果を得ることができる。また高電圧ＭＯＳトランジスタ、ＬＤＭＯＳトランジスタと同時に低電圧ＭＯＳトランジスタも形成することができる。

（第３の実施形態）
図５及び図６の各図は第３の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態により製造される半導体装置の構成は第１の実施形態と略同一であり高電圧ＭＯＳトランジスタ及びＬＤＭＯＳトランジスタを同一のシリコン基板上に備えている。以下第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。

まず図５（Ａ）に示すようにシリコン基板１の高電圧ＭＯＳトランジスタ形成領域１ａにＰ型ウェル２０ａを形成し、またＬＤＭＯＳトランジスタ形成領域１ｂにＮ型ウェル２０ｂを形成する。次いでＬＯＣＯＳ法によりシリコン基板１の表面に素子分離膜２を形成する。
次いでシリコン基板１を熱酸化する。これにより高電圧ＭＯＳトランジスタ形成領域１ａには高電圧ＭＯＳ用ゲート酸化膜３ａが形成され、ＬＤＭＯＳトランジスタ形成領域１ｂにはＬＤＭＯＳ用ゲート酸化膜３ｂが形成される。この工程において熱酸化量はＬＤＭＯＳ用ゲート酸化膜３ｂの厚さに合わせている。このため、本工程で形成された高電圧ＭＯＳ用ゲート酸化膜３ａは、高電圧ＭＯＳトランジスタの動作電圧に耐えるには厚さが不十分である。

次いで高電圧ＭＯＳトランジスタ形成領域１ａ及びＬＤＭＯＳトランジスタ形成領域１ｂを含む全面上にポリシリコン膜を例えばＣＶＤ法により形成し、このポリシリコン膜をパターニングすることによりＬＤＭＯＳトランジスタ形成領域１ｂに、ＬＤＭＯＳ用ゲート酸化膜３ｂの一部の上に位置するＬＤＭＯＳ用ゲート電極４ｂを形成する。

次いで図５（Ｂ）に示すように素子分離膜２、高電圧ＭＯＳ用ゲート酸化膜３ａ、ＬＤＭＯＳ用ゲート酸化膜３ｂ及びＬＤＭＯＳ用ゲート電極４ｂを含む全面上に窒化シリコン膜を例えばＣＶＤ法により形成する。次いでこの窒化シリコン膜上にレジストパターン１４を形成する。レジストパターン１４はＬＤＭＯＳトランジスタ形成領域１ｂの窒化シリコン膜を覆っている。次いでレジストパターン１４をマスクとして窒化シリコン膜をエッチングすることにより保護用窒化シリコン膜１３ａを形成する。保護用窒化シリコン膜１３ａは、ＬＤＭＯＳ用ゲート酸化膜３ｂ及びＬＤＭＯＳ用ゲート電極４ｂを覆っている。

次いでレジストパターン１４を除去した後、シリコン基板１を再び熱酸化する。これにより高電圧ＭＯＳ用ゲート酸化膜３ａは厚くなり、高電圧ＭＯＳトランジスタの動作電圧に耐えることができるようになる。このときＬＤＭＯＳ用ゲート酸化膜３ｂは保護用窒化シリコン膜１３ａに覆われているため、いずれの部分も厚くならない。

次いで図６（Ａ）に示すように保護用窒化シリコン膜１３ａ上、素子分離膜２の一部上及び高電圧ＭＯＳ用ゲート酸化膜３ａ上を含む全面上にポリシリコン膜を例えばＣＶＤ法により形成する。次いでこのポリシリコン膜をエッチングによりパターニングすることにより高電圧ＭＯＳ用ゲート酸化膜３ａ上に高電圧ＭＯＳ用ゲート電極４ａを形成する。このとき保護用窒化シリコン膜１３ａもエッチングされて除去される。
次いで図６（Ｂ）に示すようにＬＤＭＯＳトランジスタ形成領域１ｂにＰ型不純物層５を形成する。次いで高電圧ＭＯＳトランジスタ形成領域１ａに２つのＮ型拡散層６ａを形成すると共にＬＤＭＯＳトランジスタ形成領域１ｂに２つのＮ型拡散層６ｂを形成する。これらの形成方法は第１の実施形態と同一である。

以上のように第３の実施形態によれば、ＬＤＭＯＳ用ゲート酸化膜３ｂ及びＬＤＭＯＳ用ゲート電極４ｂを保護用窒化シリコン膜１３ａで覆った後にシリコン基板１を再び熱酸化し、高電圧ＭＯＳ用ゲート酸化膜３ａを厚くしている。このため高電圧ＭＯＳ用ゲート酸化膜３ａを厚くするときにＬＤＭＯＳ用ゲート酸化膜３ｂはいずれの部分も厚くならない。従ってＬＤＭＯＳトランジスタの特性は設計値からずれにくくなる。
なお上記した工程では、保護用窒化シリコン膜１３ａを除去する前にポリシリコン膜を形成していたが、保護用窒化シリコン膜１３ａを熱リン酸などでエッチングして除去した後にポリシリコン膜を形成し、このポリシリコン膜をエッチングによりパターニングすることにより高電圧ＭＯＳ用ゲート電極４ａを形成してもよい。

（第４の実施形態）
図７の各図は第４の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態によって製造される半導体装置は、シリコン基板１上にＯＮＯキャパシタが更に形成されている点を除いて第３の実施形態と同一である。以下、第３の実施形態と同一の構成については同一の符号を付し、説明を省略する。

まず図７（Ａ）に示すようにシリコン基板１に素子分離膜２、高電圧ＭＯＳ用ゲート酸化膜３ａ、ＬＤＭＯＳ用ゲート酸化膜３ｂ、ＬＤＭＯＳゲート電極４ｂ、及び保護用窒化シリコン膜１３ａを形成する。これらの形成方法は第３の実施形態と同一である。またシリコン基板１の他の場所には、ＬＤＭＯＳゲート電極４ｂを形成するときに、ポリシリコンからなる第１のキャパシタ用電極４２が形成されている。なおＬＤＭＯＳ用ゲート電極４ｂ，第１のキャパシタ用電極４２それぞれの表層には薄い酸化シリコン層４ｄ，４３が自然に形成されている。また保護用窒化シリコン層１３ａは第１のキャパシタ用電極４２上にも形成されているが、この保護用窒化シリコン層１３ａは、熱酸化により高電圧ＭＯＳ用ゲート酸化膜３ａを厚くする際に表層が酸化される。これにより保護用窒化シリコン層１３ａの表層には薄い酸化シリコン層１３ｂを形成されている。

次いで図７（Ｂ）に示すように酸化シリコン層１３ｂ上及び高電圧ＭＯＳ用ゲート酸化膜３ａを含む全面上にポリシリコン膜４４を形成する。
次いで図７（Ｃ）に示すようにポリシリコン膜４４の全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターンを形成する。次いでこのレジストパターンをマスクとしてポリシリコン膜４４をエッチングすることにより、高電圧ＭＯＳ用ゲート電極４ａを形成すると同時に第２のキャパシタ用電極４５を形成する。
次いで同じレジストパターンをマスクとして酸化シリコン層１３ｂ及び保護用窒化シリコン層１３ａをエッチングすることにより、ポリシリコンパターン４２の上のみに保護用窒化シリコン層１３ａ及び酸化シリコン層１３ｂを残す。このようにして酸化シリコン層４３，保護用窒化シリコン層１３ａ及び酸化シリコン層１３ｂによってキャパシタ用絶縁層１３ｃが形成される。

次いで図７（Ｄ）に示すようにＰ型不純物層５、Ｎ型拡散層６ａ，６ｂそれぞれを形成する。これらの工程は第３の実施形態と同一である。
以上のように第４の実施形態によれば第３の実施形態と同様の効果を得ることができる。また工程数を増やすことなしに更に第１のキャパシタ用電極４２，キャパシタ用絶縁層１３ｃ及び第２のキャパシタ用電極４５から構成されるＯＮＯキャパシタを形成することができる。

（第５の実施形態）
図８及び図９の各図は第５の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態により製造される半導体装置は、ＬＤＭＯＳトランジスタと同程度の低電圧で動作する低電圧ＭＯＳトランジスタを更に備える点を除いて第３の実施形態によって製造される半導体装置と同一である。以下第３の実施形態と同一の構成については同一の符号を付し、説明を省略する。

まず図８（Ａ）に示すようにシリコン基板１の高電圧ＭＯＳトランジスタ形成領域１ａ，低電圧ＭＯＳトランジスタ形成領域１ｃそれぞれにＰ型ウェル２０ａを形成すると共に、ＬＤＭＯＳトランジスタ形成領域１ｂにＮ型ウェル２０ｂを形成する。次いでＬＯＣＯＳ法によりシリコン基板１の表面に素子分離膜２を形成し、高電圧ＭＯＳトランジスタ形成領域１ａ，低電圧ＭＯＳトランジスタ形成領域１ｃ，ＬＤＭＯＳトランジスタ形成領域１ｂそれぞれを互いに分離する。このとき素子分離膜２の一部は、ＬＤＭＯＳトランジスタ形成領域１ｂの中にも形成される。

次いでシリコン基板１を熱酸化する。これにより高電圧ＭＯＳトランジスタ形成領域１ａには高電圧ＭＯＳ用ゲート酸化膜３ａが形成され、ＬＤＭＯＳトランジスタ形成領域１ｂにはＬＤＭＯＳ用ゲート酸化膜３ｂが形成される。また低電圧ＭＯＳトランジスタ形成領域１ｃには酸化膜３０ｃが形成される。この段階において、高電圧ＭＯＳ用ゲート酸化膜３ａは第３の実施形態と同様に高電圧ＭＯＳトランジスタの動作電圧に耐えるには膜厚が不十分である。
次いでＬＤＭＯＳ用ゲート電極４ｂ、レジストパターン１４及び保護用窒化シリコン膜１３ａを形成する。これらの形成方法は第３の実施形態と同一である。

次いでレジストパターン１４を除去した後、図８（Ｂ）に示すようにシリコン基板１を再び熱酸化する。これにより高電圧ＭＯＳ用ゲート酸化膜３ａは厚くなるが、高電圧ＭＯＳトランジスタの動作電圧に耐えるにはまだ厚さが足らない。また酸化膜３０ｃも厚くなる。
次いで図８（Ｃ）に示すように低電圧ＭＯＳトランジスタ形成領域１ｃを除いた全面をフォトレジスト膜（図示せず）で覆い、このフォトレジスト膜をマスクとしてエッチングを行うことにより酸化膜３０ｃを除去する。

次いで図９（Ａ）に示すようにフォトレジスト膜を除去した後、シリコン基板１に三度目の熱酸化処理をする。これにより低電圧ＭＯＳトランジスタ形成領域１ｃのシリコン基板１表面には低電圧ＭＯＳ用ゲート酸化膜３ｃが形成されると同時に高電圧ＭＯＳ用ゲート酸化膜３ａは厚くなり、高電圧ＭＯＳトランジスタの動作電圧に耐えることができるようになる。
この状態において高電圧ＭＯＳ用ゲート酸化膜３ａは低電圧ＭＯＳ用ゲート酸化膜３ｃ，ＬＤＭＯＳ用ゲート酸化膜３ｂそれぞれよりは厚い。また低電圧ＭＯＳ用ゲート酸化膜３ｃとＬＤＭＯＳ用ゲート酸化膜３ｂは厚さが互いに異なっていてもよいし同じであってもよい。

次いで図９（Ｂ）に示すように高電圧ＭＯＳ用ゲート電極４ａ、低電圧ＭＯＳ用ゲート電極４ｃ、Ｐ型不純物層５、Ｎ型拡散層６ａ，６ｂ，６ｃそれぞれを形成する。これらの形成方法は第３の実施形態と同一である。
このように第５の実施形態によっても第３の実施形態と同一の効果を得ることができる。また高電圧ＭＯＳトランジスタ、ＬＤＭＯＳトランジスタと同時に低電圧ＭＯＳトランジスタも形成することができる。

（第６の実施形態）
図１０及び図１１は、第６の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態によって製造される半導体装置はＬＤＭＯＳ用ゲート電極の側壁に窒化シリコンからなるサイドウオールが形成されている点、及びＬＤＭＯＳ用ゲート酸化膜のうちゲート電極に覆われていない部分が厚くなっている点を除いて第５の実施形態によって製造される半導体装置と略同一である。以下第５の実施形態と同一の構成については同一の符号を付し、説明を省略する。

まず図１０（Ａ）に示すようにシリコン基板１に２つのＰ型ウェル２０ａ、Ｎ型ウェル２０ｂ、素子分離膜２、高電圧ＭＯＳ用ゲート酸化膜３ａ、ＬＤＭＯＳ用ゲート酸化膜３ｂ、酸化膜３０ｃ、及びＬＤＭＯＳ用ゲート電極４ｂを形成する。この段階において高電圧ＭＯＳ用ゲート酸化膜３ａ及び酸化膜３０ｃそれぞれの厚さはＬＤＭＯＳ用ゲート酸化膜３ｂの厚さと略同一である。なおこれらの形成方法は第５の実施形態と同一である。
次いで素子分離膜２、高電圧ＭＯＳ用ゲート酸化膜３ａ、ＬＤＭＯＳ用ゲート酸化膜３ｂ及びＬＤＭＯＳ用ゲート電極４ｂを含む全面上に窒化シリコン膜１３を例えばＣＶＤ法により形成する。

次いで図１０（Ｂ）に示すように窒化シリコン膜１３をエッチバックする。これにより窒化シリコン膜１３はＬＤＭＯＳ用ゲート電極４ｂの側壁に接する部分を除いて除去され、窒化シリコンからなるサイドウオール１３ｄがＬＤＭＯＳ用ゲート電極４ｂの側壁に形成される。

次いで図１０（Ｃ）に示すようにシリコン基板１を再び熱酸化する。これにより高電圧ＭＯＳ用ゲート酸化膜３ａは厚くなるが高電圧ＭＯＳトランジスタの動作電圧に耐えるには不十分である。また酸化膜３０ｃも厚くなる。更にＬＤＭＯＳ用ゲート酸化膜３ｂのうちＬＤＭＯＳ用ゲート電極４ｂに覆われていない部分３ｄは厚くなり、サイドウオール１３ｄの下に位置する部分３ｅも厚くなる。しかしＬＤＭＯＳ用ゲート電極４ｂの下に位置する部分は厚くならない。

次いで図１１（Ａ）に示すように低電圧ＭＯＳトランジスタ形成領域１ｃから酸化膜３０ｃを除去する。この工程は第５の実施形態と同一である。
次いで図１１（Ｂ）に示すようにシリコン基板１に三度目の熱酸化処理をする。これにより低電圧ＭＯＳ用ゲート酸化膜３ｃが形成されると同時に高電圧ＭＯＳ用ゲート酸化膜３ａは厚くなり、高電圧ＭＯＳトランジスタの動作電圧に耐えることができるようになる。次いで高電圧ＭＯＳ用ゲート電極４ａ、低電圧ＭＯＳ用ゲート電極４ｃ、Ｐ型不純物層５、Ｎ型拡散層６ａ，６ｂ，６ｃそれぞれを形成する。これらの形成方法は第３の実施形態と同一である。

このようの第６の実施形態によっても第５の実施形態と同一の効果を得ることができる。また窒化シリコン膜をエッチングするときにレジストパターンを形成しなくても良いため、第５の実施形態と比べて工程数が少なくなる。

なお第６の実施形態において低電圧ＭＯＳトランジスタを形成しない構成に変更して実施することも可能である。この場合低電圧ＭＯＳトランジスタ形成領域１ｃを設けないように素子分離膜２を形成する。また２回目の熱酸化工程で高電圧ＭＯＳ用ゲート酸化膜３ａを動作電圧に耐える厚さにし、図１１（Ａ）に示した工程及び３度目の熱酸化工程を行わない。更に高電圧ＭＯＳ用ゲート電極４ａを形成する工程において低電圧ＭＯＳ用ゲート電極４ｃを形成しない。その他の点は第６の実施形態と同様である。

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。

（Ａ）は第１の実施形態に係る半導体装置の製造方法を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図、（Ｃ）は（Ｂ）の次の工程を示す断面図、（Ｄ）は（Ｃ）の次の工程を示す断面図。 （Ａ）は図１（Ｄ）の次のを示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図、（Ｃ）は（Ｂ）の次の工程を示す断面図。 （Ａ）は第２の実施形態に係る半導体装置の製造方法を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図、（Ｃ）は（Ｂ）の次の工程を示す断面図。 （Ａ）は図３（Ｃ）の次の工程を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図、（Ｃ）は（Ｂ）の次の工程を示す断面図。 （Ａ）は第３の実施形態に係る半導体装置の製造方法を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図、（Ｃ）は（Ｂ）の次の工程を示す断面図。 （Ａ）は図５（Ａ）の次の工程を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図。 （Ａ）は第４の実施形態に係る半導体装置の製造方法を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図、（Ｃ）は（Ｂ）の次の工程を示す断面図。 （Ａ）は第５の実施形態に係る半導体装置の製造方法を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図、（Ｃ）は（Ｂ）の次の工程を示す断面図。 （Ａ）は図８（Ｃ）の次の工程を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図。 （Ａ）は第６の実施形態に係る半導体装置の製造方法を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図、（Ｃ）は（Ｂ）の次の工程を示す断面図。 （Ａ）は図１０（Ｃ）の次の工程を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図。 （Ａ）は従来の半導体装置の製造方法を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図、（Ｃ）は（Ｂ）の次の工程を示す断面図、（Ｄ）は（Ｃ）の次の工程を示す断面図。

符号の説明

１，１０１…シリコン基板、１ａ…高電圧ＭＯＳトランジスタ形成領域、１ｂ…ＬＤＭＯＳトランジスタ形成領域、１ｃ…低電圧ＭＯＳトランジスタ形成領域、２，１０２…素子分離膜、３ａ…高電圧ＭＯＳ用ゲート酸化膜３ａ、３ｂ…ＬＤＭＯＳ用ゲート酸化膜、３ｃ…低電圧ＭＯＳ用ゲート酸化膜、３ｄ，３ｅ…部分、４…ポリシリコン膜、４ａ…高電圧ＭＯＳ用ゲート電極、４ｂ…ＬＤＭＯＳ用ゲート電極、４ｃ…低電圧ＭＯＳ用ゲート電極、４ｄ…酸化シリコン層、５，１０５…Ｐ型不純物層、６ａ，６ｂ，６ｃ，１０６ａ，１０６ｂ…Ｎ型拡散層、１０，１１，１４，１１０…レジストパターン、１２…酸化シリコン膜、１３…窒化シリコン膜、１３ａ…保護用窒化シリコン膜、１３ｂ…酸化シリコン層、１３ｃ…キャパシタ用絶縁層、１３ｄ…サイドウオール、１５…キャパシタ用電極、２０ａ，１０１ａ…Ｐ型ウェル、２０ｂ，１０１ｂ…Ｎ型ウェル、３０ｂ，３０ｃ…酸化膜、１００ａ…ＭＯＳトランジスタ形成領域、１００ｂ…ＬＤＭＯＳトランジスタ形成領域、１０３ａ…ＭＯＳ用ゲート酸化膜、１０３ｂ…ＬＤＭＯＳ用ゲート酸化膜、１０３ｃ…露出部分、１０３ｄ…端部、１０４ａ…ＭＯＳ用ゲート電極、１０４ｂ…ＬＤＭＯＳ用ゲート電極、

Claims (12)

1. ＬＤＭＯＳトランジスタ形成領域、第１ＭＯＳトランジスタ形成領域及び第２ＭＯＳトランジスタ形成領域を有する半導体基板を熱酸化することにより、前記ＬＤＭＯＳトランジスタ形成領域、前記第１ＭＯＳトランジスタ形成領域及び前記第２ＭＯＳトランジスタ形成領域それぞれの前記半導体基板上に酸化膜を形成する工程と、
   前記ＬＤＭＯＳトランジスタ形成領域及び前記第２ＭＯＳトランジスタ形成領域それぞれから前記酸化膜を除去する工程と、
   前記半導体基板を再び熱酸化することにより、前記第１ＭＯＳトランジスタ形成領域の前記酸化膜を厚くして第１ＭＯＳ用ゲート酸化膜を形成すると共に、前記ＬＤＭＯＳトランジスタ形成領域にＬＤＭＯＳ用ゲート酸化膜を、前記第２ＭＯＳトランジスタ形成領域に第２ＭＯＳ用ゲート酸化膜をそれぞれ形成する工程と
   を具備する半導体装置の製造方法。
2. ＬＤＭＯＳトランジスタ形成領域及びＭＯＳトランジスタ形成領域を有する半導体基板を熱酸化することにより、前記ＬＤＭＯＳトランジスタ形成領域及び前記ＭＯＳトランジスタ形成領域それぞれの前記半導体基板上に酸化膜を形成する工程と、
   前記ＬＤＭＯＳトランジスタ形成領域から前記酸化膜を除去する工程と、
   前記半導体基板を再び熱酸化する事により、前記ＭＯＳトランジスタ形成領域の前記酸化膜を厚くしてＭＯＳ用ゲート酸化膜を形成すると共に、前記ＬＤＭＯＳトランジスタ形成領域にＬＤＭＯＳ用ゲート酸化膜を形成する工程と
   を具備する半導体装置の製造方法。
3. 前記半導体基板を再び熱酸化する工程の後に、
   前記ＭＯＳ用ゲート酸化膜上及び前記ＬＤＭＯＳ用ゲート酸化膜上それぞれを含む全面上にポリシリコン膜を形成する工程と、
   前記ポリシリコン膜をパターニングすることにより前記ＭＯＳ用ゲート酸化膜上にＭＯＳ用ゲート電極を、前記ＬＤＭＯＳ用ゲート酸化膜上にＬＤＭＯＳ用ゲート電極を、それぞれ形成する工程と
   を更に具備する請求項２に記載の半導体装置の製造方法。
4. 半導体基板を熱酸化することにより、該半導体基板のＬＤＭＯＳトランジスタ形成領域にＬＤＭＯＳ用ゲート酸化膜を形成すると共に、前記半導体基板の第１ＭＯＳトランジスタ形成領域及び第２ＭＯＳトランジスタ形成領域それぞれに熱酸化膜を形成する工程と、
   前記ＬＤＭＯＳ用ゲート酸化膜の上にＬＤＭＯＳ用ゲート電極を形成する工程と、
   前記ＬＤＭＯＳ用ゲート電極上、及び該ＬＤＭＯＳ用ゲート電極の周囲に位置する前記ＬＤＭＯＳゲート酸化膜上に保護膜を形成する工程と、
   前記半導体基板を再び熱酸化することにより前記第１ＭＯＳトランジスタ形成領域及び前記第２ＭＯＳトランジスタ形成領域それぞれおいて前記熱酸化膜を厚くする工程と、
   前記第２ＭＯＳトランジスタ形成領域から前記熱酸化膜を除去する工程と、
   前記半導体基板に三度目の熱酸化処理をすることにより、前記第１ＭＯＳトランジスタ形成領域の前記熱酸化膜を厚くして第１ＭＯＳ用ゲート酸化膜を形成すると共に、前記第２ＭＯＳトランジスタ形成領域に第２ＭＯＳ用ゲート酸化膜を形成する工程と
   を具備する半導体装置の製造方法。
5. 前記半導体基板に三度目の熱酸化処理をする工程の後に、
   前記第１ＭＯＳ用ゲート酸化膜上、及び前記第２ＭＯＳ用ゲート酸化膜上を含む全面上にポリシリコン膜を形成する工程と、
   前記ポリシリコン膜をパターニングすることにより前記第１ＭＯＳ用ゲート酸化膜上に第１ＭＯＳ用ゲート電極を形成すると同時に前記第２ＭＯＳ用ゲート酸化膜上に第２ＭＯＳ用ゲート電極を形成する工程と、
   前記第１及び第２ＭＯＳ用ゲート電極を形成した後に前記保護膜を除去する工程と
   を更に具備する請求項４に記載の半導体装置の製造方法。
6. 半導体基板を熱酸化することにより、該半導体基板のＬＤＭＯＳトランジスタ形成領域にＬＤＭＯＳ用ゲート酸化膜を形成すると共に、前記半導体基板のＭＯＳトランジスタ形成領域に熱酸化膜を形成する工程と、
   前記ＬＤＭＯＳ用ゲート酸化膜の上にＬＤＭＯＳ用ゲート電極を形成する工程と、
   前記ＬＤＭＯＳ用ゲート電極上、及び該ＬＤＭＯＳ用ゲート電極の周囲に位置する前記ＬＤＭＯＳゲート酸化膜上に保護膜を形成する工程と、
   前記半導体基板を再び熱酸化することにより前記ＭＯＳトランジスタ形成領域の前記熱酸化膜を厚くしてＭＯＳ用ゲート酸化膜を形成する工程と
   を具備する半導体装置の製造方法。
7. 前記ＬＤＭＯＳ用ゲート電極を形成する工程は、前記ＬＤＭＯＳ用ゲート酸化膜上、ならびに前記ＬＤＭＯＳトランジスタ形成領域及び前記ＭＯＳ用トランジスタ形成領域の双方とも異なる領域上にポリシリコン膜を形成し、該ポリシリコン膜をパターニングすることにより、前記ＬＤＭＯＳ用ゲート電極を形成すると同時に前記異なる領域上にキャパシタ用第１電極を形成する工程であり、
   前記保護膜を形成する工程は、前記ＬＤＭＯＳ用ゲート電極上、前記ＬＤＭＯＳゲート酸化膜上及び前記キャパシタ用第１電極の上に前記保護膜を形成する工程であり、
   更に前記半導体基板に再び熱酸化する工程の後に、
   前記ＭＯＳ用ゲート酸化膜上及び前記保護膜を含む全面上にポリシリコン膜を形成する工程と、
   前記ポリシリコン膜をパターニングすることにより前記ＭＯＳ用ゲート酸化膜上にＭＯＳ用ゲート電極を形成すると同時に、前記キャパシタ用第１電極の上方に、前記保護膜上に位置するキャパシタ用第２電極を形成する工程と、
   前記キャパシタ用第２電極をマスクとして前記保護膜をエッチングすることにより、前記キャパシタ用第１電極及び前記キャパシタ用第２電極の間に前記保護膜をキャパシタ用絶縁膜として残すと共に、前記ＬＤＭＯＳ用ゲート電極上及び前記ＬＤＭＯＳゲート酸化膜上から前記保護膜を除去する工程と
   を更に具備する請求項６に記載の半導体装置の製造方法。
8. 半導体基板を熱酸化することにより、該半導体基板のＬＤＭＯＳトランジスタ形成領域にＬＤＭＯＳ用ゲート酸化膜を形成すると共に、前記半導体基板の第１ＭＯＳトランジスタ形成領域及び第２ＭＯＳトランジスタ形成領域それぞれに熱酸化膜を形成する工程と、
   前記ＬＤＭＯＳ用ゲート酸化膜の上にＬＤＭＯＳ用ゲート電極を形成する工程と、
   前記ＬＤＭＯＳ用ゲート電極上を含む全面上に保護膜を形成する工程と、
   前記保護膜をエッチングすることにより、前記ＬＤＭＯＳ用ゲート電極の側壁に前記保護膜の一部であるサイドウオールを形成する工程と、
   前記半導体基板を再び熱酸化することにより、前記ＬＤＭＯＳ形成領域のうち前記ＬＤＭＯＳ用ゲート電極及び前記サイドウオールのいずれも存在しない領域、前記第１ＭＯＳトランジスタ形成領域、及び前記第２ＭＯＳトランジスタ形成領域それぞれおいて前記熱酸化膜を厚くする工程と、
   前記第２ＭＯＳトランジスタ形成領域から前記熱酸化膜を除去する工程と、
   前記半導体基板に三度目の熱酸化処理をすることにより、前記第１ＭＯＳトランジスタ形成領域の前記熱酸化膜を厚くして第１ＭＯＳ用ゲート酸化膜を形成すると共に、前記第２ＭＯＳトランジスタ形成領域に第２ＭＯＳ用ゲート酸化膜を形成する工程と
   を具備する半導体装置の製造方法。
9. 前記半導体基板に三度目の熱酸化処理をする工程の後に、
   前記第１ＭＯＳ用ゲート酸化膜上、前記第２ＭＯＳ用ゲート酸化膜上及び前記保護膜上それぞれを含む全面上にポリシリコン膜を形成する工程と、
   前記ポリシリコン膜をパターニングすることにより前記第１ＭＯＳ用ゲート酸化膜上に第１ＭＯＳ用ゲート電極を形成すると同時に前記第２ＭＯＳ用ゲート酸化膜上に第２ＭＯＳ用ゲート電極を形成する工程と
   を更に具備する請求項８に記載の半導体装置の製造方法。
10. 半導体基板を熱酸化することにより、該半導体基板のＬＤＭＯＳトランジスタ形成領域にＬＤＭＯＳ用ゲート酸化膜を形成すると共に、前記半導体基板のＭＯＳトランジスタ形成領域に熱酸化膜を形成する工程と、
    前記ＬＤＭＯＳ用ゲート酸化膜上にＬＤＭＯＳ用ゲート電極を形成する工程と、
    前記ＬＤＭＯＳ用ゲート電極上を含む全面上に保護膜を形成する工程と、
    前記保護膜をエッチングすることにより、前記ＬＤＭＯＳ用ゲート電極の側壁に前記保護膜の一部であるサイドウオールを形成する工程と、
    前記半導体基板を再び熱酸化することにより、前記ＬＤＭＯＳ形成領域のうち前記ＬＤＭＯＳ用ゲート電極及び前記サイドウオールのいずれも存在しない領域、及び前記ＭＯＳトランジスタ形成領域それぞれにおいて前記熱酸化膜を厚くする工程と
    を具備する半導体装置の製造方法。
11. 同一の半導体基板上にＬＤＭＯＳトランジスタ及びＭＯＳトランジスタを備える半導体装置であって、
    前記ＬＤＭＯＳトランジスタのゲート酸化膜の厚さは、前記ＭＯＳトランジスタのゲート酸化膜より薄く、かつ略均一である半導体装置。
12. 同一の半導体基板上にＬＤＭＯＳトランジスタ及びＭＯＳトランジスタを備える半導体装置であって、
    前記ＬＤＭＯＳトランジスタのゲート電極は、側壁にサイドウオールを有し、
    前記ＬＤＭＯＳトランジスタのゲート酸化膜の厚さは、ゲート電極の下において前記ＭＯＳトランジスタのゲート酸化膜より薄くかつ略均一であり、前記サイドウオールの下において徐々に厚くなって前記ＭＯＳトランジスタのゲート酸化膜の厚さに近づいている、半導体装置。

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