JP2005310060A - Power source voltage generation circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To suppress fluctuation of power source voltage when a driven device gets into an active state from a sleep state. <P>SOLUTION: A pseudo load generation part 104 is constituted of a resistor and a switch and provides a pseudo load to an output power source of a DC/DC converter 101. A load control part 105 uses a clock from an OSC 102 as an operation clock and a sleep signal 5 expressing an operating state (sleep/active) of an ASIC 2 is connected to it. Then, the load control part 105 performs control for increasing the pseudo loads to the pseudo load generation part 104 in steps when transition of the ASIC 2 to the active state is detected by the sleep signal 5. The switch 103 functions as a means for forcibly separating the pseudo load generation part 104 from the output power source of the DC/DC converter 101 when a system clock gate signal 4 indicates that the ASIC 2 has actually got into the active state, namely, at a high level. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、駆動対象のデバイスに電源電圧を供給するための電源電圧生成回路に関する。   The present invention relates to a power supply voltage generation circuit for supplying a power supply voltage to a device to be driven.

携帯電話機に代表される携帯機器などでは様々な機能を実現するためにＡＳＩＣ（Application Specific IC:特定ユーザ向けＩＣ）が搭載されている。そして、このＡＳＩＣやその他のデバイスを動作させるためには一定電圧の電源電圧が必要となるため、携帯電話機等の携帯機器には、ＡＳＩＣや他のデバイスとともにこのようなデバイスを駆動するために電源電圧生成回路として電源ＩＣが搭載されている。   Mobile devices such as mobile phones are equipped with ASIC (Application Specific IC) for realizing various functions. In order to operate the ASIC and other devices, a constant power supply voltage is required. Therefore, a portable device such as a cellular phone has a power supply for driving such devices together with the ASIC and other devices. A power supply IC is mounted as a voltage generation circuit.

このような携帯機器では、近年小型化が進んだことにより、搭載できる電池の大きさも制限され、低消費電力化を実現しないと実使用時間が短くなってしまう。そのため、ＡＳＩＣの非動作時には、ＡＳＩＣ内部へのメインクロックを遮断してスリープ状態にし、ＡＳＩＣの消費電力をほぼデバイスのリーク電流のみに留め、電池の消耗を抑えることで実使用時間を延ばしてきた。   In such portable devices, since the miniaturization has progressed in recent years, the size of a battery that can be mounted is limited, and the actual use time is shortened unless low power consumption is realized. Therefore, when the ASIC is not operating, the main clock to the ASIC is shut off to put it in the sleep state, and the power consumption of the ASIC is limited to only the leakage current of the device, thereby extending the actual usage time by suppressing battery consumption. .

このような、従来の電源ＩＣ３１とＡＳＩＣ２の接続を図３に示す。従来の電源ＩＣ３１から出力された出力電圧は外付け部品３を介して駆動対象であるＡＳＩＣ２の電源端子に印加されている。外付け部品３は、出力電源中の交流成分を低減するためのＬＣフィルタにより構成されている。   Such a conventional connection between the power supply IC 31 and the ASIC 2 is shown in FIG. The output voltage output from the conventional power supply IC 31 is applied to the power supply terminal of the ASIC 2 to be driven via the external component 3. The external component 3 is composed of an LC filter for reducing the AC component in the output power supply.

ＡＳＩＣ２は、ＡＳＩＣ２内部のシステムクロックを供給するＰＬＬ２０１と、パワーマネジメント部２０２と、システムクロックを遮断するためのゲート回路２０３と、クロックツリーライン（ＣＴＳライン）２０４と、ＣＰＵ２０５と、ＤＳＰ２０６と、周辺状態監視部２０７等から構成される。   The ASIC 2 includes a PLL 201 that supplies a system clock inside the ASIC 2, a power management unit 202, a gate circuit 203 for cutting off the system clock, a clock tree line (CTS line) 204, a CPU 205, a DSP 206, and peripheral states. It consists of a monitoring unit 207 and the like.

パワーマネジメント部２０２は、ＡＳＩＣ２がアクティブ状態からスリープ状態に移行する際には、システムクロックゲート信号４をロウレベルとしてシステムクロックを遮断するとともにスリープ信号５をスリープ状態とし、ＡＳＩＣ２がスリープ状態からアクティブ状態に移行する際には、スリープ信号５をアクティブ状態とするとともにシステムクロックゲート信号４をハイレベルとしてシステムクロックがＣＴＳライン２０４に供給されるようにする。   When the ASIC 2 shifts from the active state to the sleep state, the power management unit 202 blocks the system clock by setting the system clock gate signal 4 to the low level and sets the sleep signal 5 to the sleep state, so that the ASIC 2 changes from the sleep state to the active state. At the time of transition, the sleep signal 5 is activated and the system clock gate signal 4 is set to the high level so that the system clock is supplied to the CTS line 204.

システムクロックゲート信号４は、ＡＳＩＣ２中において実際にスリープ状態／アクティブ状態間を移行するための制御信号であり、ＡＳＩＣ２中においてＰＬＬ２０１により生成されたシステムクロックを遮断するために用いられる。また、スリープ信号５は、電源ＩＣ３１にＡＳＩＣ２のスリープ状態／アクティブ状態間の移行を示す信号である。   The system clock gate signal 4 is a control signal for actually shifting between the sleep state / active state in the ASIC 2 and is used to shut off the system clock generated by the PLL 201 in the ASIC 2. The sleep signal 5 is a signal indicating a transition between the sleep state / active state of the ASIC 2 in the power supply IC 31.

ゲート回路２０３は、システムクロックゲート信号４がハイレベルの場合には、ＰＬＬ２０１からのシステムクロックをＣＴＳライン２０４に出力し、システムクロックゲート信号４がロウレベルの場合には、ＰＬＬ２０１からのシステムクロックを遮断する。   The gate circuit 203 outputs the system clock from the PLL 201 to the CTS line 204 when the system clock gate signal 4 is high level, and shuts off the system clock from the PLL 201 when the system clock gate signal 4 is low level. To do.

また、電源ＩＣ３１は、ＡＳＩＣ２用の電源を出力するＤＣ／ＤＣコンバータ１０１と、ＤＣ／ＤＣコンバータ１０１用の動作クロックを生成するＯＳＣ１０２とから構成されている。   The power supply IC 31 includes a DC / DC converter 101 that outputs a power supply for the ASIC 2 and an OSC 102 that generates an operation clock for the DC / DC converter 101.

ＤＣ／ＤＣコンバータ１０１は、入力された直流電源を変換して電源電圧を生成する直流電圧変換回路であり、外付け部品３を介した後の出力電圧ＶＤＤがフィードバック端子を介して入力されていて、出力電圧を監視することにより出力電圧が設定された電圧となるように補正を行っている。   The DC / DC converter 101 is a DC voltage conversion circuit that converts an input DC power supply to generate a power supply voltage, and an output voltage VDD after passing through the external component 3 is input via a feedback terminal. The output voltage is corrected so as to become the set voltage by monitoring the output voltage.

電源ＩＣ３１により生成された出力電圧は、ＤＣ／ＤＣコンバータ１０１の外付け部品３を介して、ＡＳＩＣ２の電源端子に電源電圧ＶＤＤとして印加される。ここで、ＡＳＩＣ２の電源端子に供給される電流をＩＤＤとして表す。   The output voltage generated by the power supply IC 31 is applied as the power supply voltage VDD to the power supply terminal of the ASIC 2 via the external component 3 of the DC / DC converter 101. Here, the current supplied to the power supply terminal of the ASIC 2 is represented as IDD.

次に、ＡＳＩＣ２がアクティブ状態からスリープ状態に移行する場合の、従来の電源ＩＣ３１の動作について説明する。   Next, the operation of the conventional power supply IC 31 when the ASIC 2 shifts from the active state to the sleep state will be described.

ＡＳＩＣ２は内蔵のＣＰＵ２０５にて処理すべきタスクが無くなった際に、割り込み待ち状態にしてスリープ状態に移行する。パワーマネジメント部２０２は、スリープ状態に移行するとＰＬＬ２０１をスタンバイにし、システムクロックゲート信号４をロウレベルとしてシステムクロックを遮断する事でＡＳＩＣ２全体の低消費電力を実現する。そして、パワーマネジメント部２０２は、スリープ信号５をスリープ状態とする。   When there is no task to be processed by the built-in CPU 205, the ASIC 2 enters an interrupt wait state and shifts to a sleep state. When the power management unit 202 shifts to the sleep state, the PLL 201 is set in the standby state, and the system clock gate signal 4 is set to the low level to cut off the system clock, thereby realizing low power consumption of the entire ASIC 2. Then, the power management unit 202 sets the sleep signal 5 to the sleep state.

スリープ状態のＡＳＩＣ２の消費電流はＡＳＩＣ２のリーク電流に相当する負荷のみが消費される。そのため、電源ＩＣ３１は、ＡＳＩＣ２のスリープ時にはＡＳＩＣ２内部のレジスタやメモリの保持が可能な電圧を供給すれば良い為、スリープ信号５がスリープ状態となると出力電圧を落す、或いは出力電流容量を制限する等の低消費電力化が可能である。   As for the consumption current of the ASIC 2 in the sleep state, only a load corresponding to the leakage current of the ASIC 2 is consumed. For this reason, the power supply IC 31 only needs to supply a voltage that can hold the registers and memories in the ASIC 2 when the ASIC 2 is in the sleep state. Therefore, when the sleep signal 5 enters the sleep state, the output voltage is reduced or the output current capacity is limited. The power consumption can be reduced.

次に、ＡＳＩＣ２がスリープ状態からアクティブ状態に移行する場合の、従来の電源ＩＣ３１の動作を図４を参照して説明する。   Next, the operation of the conventional power supply IC 31 when the ASIC 2 shifts from the sleep state to the active state will be described with reference to FIG.

ＡＳＩＣ２では周辺状態監視部２０７により外部の状態変化等の割り込みを検出する事で、アクティブ状態へ移行する。ＡＳＩＣ２では、アクティブ状態へ移行する際、パワーマネジメント部２０２は、先ずスリープ信号５をアクティブとする（時刻ｔ1）。電源ＩＣ３１では、パワーマネジメント部２０２より出力されるスリープ信号５にて、ＡＳＩＣ２がアクティブ状態へ移行することを認識し、ＡＳＩＣ２がアクティブ時に必要な動作電圧と電流容量をＡＳＩＣ２に供給する。 In the ASIC 2, the peripheral state monitoring unit 207 detects an interrupt such as an external state change to shift to the active state. In the ASIC 2, when shifting to the active state, the power management unit 202 first activates the sleep signal 5 (time t 1 ). The power supply IC 31 recognizes that the ASIC 2 shifts to the active state by the sleep signal 5 output from the power management unit 202, and supplies the ASIC 2 with the operating voltage and current capacity required when the ASIC 2 is active.

そして、パワーマネジメント部２０２は、外部から入力されるクロックの発振安定時間やＰＬＬ２０１の発振安定時間経過後、システムクロックゲート信号４をハイレベルとすることで、安定したクロックをＣＰＵ２０５やＤＳＰ２０６、周辺状態監視部２０７等の他のブロックへ供給する（時刻ｔ2）。その際にＣＴＳライン２０４にクロックが供給され動作時の電流が流れ始める。この時のＡＳＩＣ２の消費電流は図４の時刻ｔ2におけるＩＤＤの波形のように、急峻な立ち上がり波形となる。 Then, the power management unit 202 sets the system clock gate signal 4 to a high level after the oscillation stabilization time of the clock input from the outside or the oscillation stabilization time of the PLL 201 has elapsed, so that the stable clock is sent to the CPU 205, the DSP 206, and the peripheral state. Supply to other blocks such as the monitoring unit 207 (time t 2 ). At that time, a clock is supplied to the CTS line 204 and current during operation starts to flow. At this time, the current consumption of the ASIC 2 has a steep rising waveform like the waveform of IDD at time t 2 in FIG.

上記において説明したように、図３に示した従来の電源ＩＣ３１では、ＡＳＩＣ２がスリープ状態なのかアクティブ状態なのかに応じて出力電圧や出力電流容量を変化させることにより低消費電力化を実現している。   As described above, the conventional power supply IC 31 shown in FIG. 3 realizes low power consumption by changing the output voltage and output current capacity depending on whether the ASIC 2 is in the sleep state or the active state. Yes.

しかし、近年の携帯電話機の高機能化に伴い、ＡＳＩＣの動作周波数や回路規模が増大し、それに伴い動作電流は増加する傾向にあり、ＡＳＩＣのスリープ状態とアクティブな状態との消費電流の差が増大していく傾向になる。そのため、図３に示した従来の電源ＩＣ３１では、ＡＳＩＣ２がスリープ状態からアクティブな状態に切り替わった時に、図４に示したように、電流変動が急峻でかつ、変動量そのものが大きくなる。そのため、ＡＳＩＣ２の消費電流の急峻な変化にＤＣ／ＤＣコンバータ１０１の電圧補正機能（負荷変動機能）が追従しきれずに、電源電圧のアンダーシュート、オーバーシュートが発生し、ＡＳＩＣ２の動作保証電圧範囲を超えてしまうこと可能性があるという問題がある。   However, with the recent advancement of mobile phone functionality, the operating frequency and circuit scale of the ASIC increase, and the operating current tends to increase accordingly, and there is a difference in current consumption between the ASIC sleep state and the active state. It tends to increase. Therefore, in the conventional power supply IC 31 shown in FIG. 3, when the ASIC 2 is switched from the sleep state to the active state, the current fluctuation is steep and the fluctuation amount itself becomes large as shown in FIG. For this reason, the voltage correction function (load variation function) of the DC / DC converter 101 cannot follow the steep change in the current consumption of the ASIC 2, and undershoot and overshoot of the power supply voltage occur, and the operation guaranteed voltage range of the ASIC 2 is reduced. There is a problem that it may be exceeded.

このような問題を解決するために、負荷となるデバイスの動作開始前に、このデバイスを駆動するための駆動電源に一時的に負荷を与えることによりデバイスの動作開始時の電圧低下を防止する方法が提案されている（例えば、特許文献１参照。）
この特許文献１記載の従来技術は、バブルメモリと同等の負荷回路を駆動電源であるスイッチングレギュレータに与えることにより、バブルメモの動作時には安定した電源を供給しようとするものである。しかし、この従来技術では、負荷回路をただ単に駆動電源に接続しているため負荷回路を駆動電源に接続する際には、オーバシュートおよびアンダーシュートが発生し電源電圧の変動を抑制することはできず、単に電源電圧が変動するタイミングをずらしているだけにすぎない。そのため、電源電圧がＡＳＩＣ２の動作保証電圧範囲を超えてしまう可能性を無くすことはできない。また、擬似負荷を電源から切り離すタイミングは、電源側で制御しているため、駆動されるデバイスが実際に重負荷となるタイミングにおいてまだ擬似負荷が駆動電源に対してオーバラップして接続されることも発生し得る。このように、駆動電源に対して擬似負荷と実際の負荷が同時に接続されてしまい駆動電源の電源能力を超えてしまうと過負荷状態となり電源が不安定になる等の問題が発生する。
特開平１−３００４９１号公報 In order to solve such a problem, a method of preventing a voltage drop at the start of device operation by temporarily applying a load to a drive power source for driving the device before starting operation of the device as a load. Has been proposed (see, for example, Patent Document 1).
The prior art described in Patent Document 1 attempts to supply a stable power supply during bubble memo operation by providing a load circuit equivalent to a bubble memory to a switching regulator that is a drive power supply. However, in this prior art, since the load circuit is simply connected to the drive power supply, when the load circuit is connected to the drive power supply, overshoot and undershoot occur, and fluctuations in the power supply voltage cannot be suppressed. In other words, the timing at which the power supply voltage fluctuates is merely shifted. Therefore, the possibility that the power supply voltage exceeds the operation guarantee voltage range of the ASIC 2 cannot be eliminated. In addition, since the timing of disconnecting the pseudo load from the power source is controlled on the power source side, the pseudo load must still be overlapped with the driving power source at the timing when the driven device actually becomes a heavy load. Can also occur. As described above, when the pseudo load and the actual load are simultaneously connected to the drive power supply and the power supply capacity of the drive power supply is exceeded, an overload condition occurs and the power supply becomes unstable.
Japanese Patent Laid-Open No. 1-300491

上述した従来の電源電圧生成回路は、単に擬似負荷を駆動電源に対して接続するだけであるため、擬似負荷を接続する際には駆動電源の電源電圧が変動してしまうという問題点を有する。   Since the above-described conventional power supply voltage generation circuit simply connects the pseudo load to the drive power supply, there is a problem that the power supply voltage of the drive power supply fluctuates when the pseudo load is connected.

本発明の目的は、駆動しているデバイスがスリープ状態からアクティブ状態となった場合でも、電源電圧の変動を抑制することが可能な電源電圧生成回路を提供することである。   An object of the present invention is to provide a power supply voltage generation circuit capable of suppressing fluctuations in power supply voltage even when a driving device is changed from a sleep state to an active state.

上記目的を達成するために、本発明は、駆動対象のデバイスに電源電圧を供給するための電源電圧生成回路であって、
入力された直流電源を変換して電源電圧を生成する直流電圧変換回路と、
前記直流電圧変換回路の出力電源に対して擬似負荷を与えるための擬似負荷生成部と、
前記デバイスのスリープ状態／アクティブ状態間の移行を示すスリープ信号により駆動対象である前記デバイスがスリープ状態からアクティブ状態に移行することを検出すると、前記擬似負荷生成部に対して段階的に擬似負荷を増加させるような制御を行う負荷制御部と、
前記デバイス中において実際にスリープ状態／アクティブ状態間を移行するための制御信号が入力されていて、該制御信号がアクティブ状態に移行したことを示した場合、前記擬似負荷生成部を強制的に前記出力電源から切り離す切断手段とを備えている。 To achieve the above object, the present invention provides a power supply voltage generation circuit for supplying a power supply voltage to a device to be driven,
A DC voltage conversion circuit that converts the input DC power supply to generate a power supply voltage;
A pseudo load generator for giving a pseudo load to the output power supply of the DC voltage conversion circuit;
When it is detected by the sleep signal indicating the transition between the sleep state / active state of the device that the device to be driven shifts from the sleep state to the active state, a pseudo load is gradually applied to the pseudo load generation unit. A load control unit that performs control to increase,
When a control signal for actually transitioning between the sleep state / active state is input in the device and indicates that the control signal has transitioned to the active state, the pseudo load generation unit is forcibly Cutting means for disconnecting from the output power supply.

本発明によれば、負荷制御部は、スリープ信号により駆動対象であるデバイスがスリープ状態からアクティブ状態に移行しようとしていることを検出すると、擬似負荷生成部に対して段階的に擬似負荷を増加させるように指示して出力電源に対して段階的に擬似負荷を与えるようにしているので、駆動対象のデバイスが実際にアクティブ状態となり、消費電流が急激に増加した場合でも、急峻な負荷変動による出力電圧のアンダーシュート、オーバーシュートを低減することが可能になる。また、駆動対象のデバイスがアクティブ状態となった場合、制御信号がアクティブとなり、電圧生成回路の切断手段により擬似負荷生成部は直流電圧変換回路の出力電源から強制的に切り離されるため、駆動対象のデバイスがアクティブ状態となり重負荷となる前に擬似負荷生成部を切り離すことが可能となる。   According to the present invention, when the load control unit detects that the device to be driven is going to shift from the sleep state to the active state by the sleep signal, the load control unit increases the pseudo load stepwise with respect to the pseudo load generation unit. In order to give a pseudo load to the output power supply step by step, even if the drive target device is actually in the active state and the current consumption increases rapidly, the output due to a sudden load fluctuation Voltage undershoot and overshoot can be reduced. Further, when the device to be driven becomes active, the control signal becomes active, and the pseudo load generation unit is forcibly disconnected from the output power supply of the DC voltage conversion circuit by the cutting means of the voltage generation circuit. The pseudo load generator can be disconnected before the device becomes active and becomes a heavy load.

また、前記負荷制御部は、予め初期負荷、最終負荷、変動ステップが設定されていて、前記擬似負荷生成部に対して指示を行う負荷量を初期負荷から最終負荷まで変動ステップ毎に増加させることにより、前記擬似負荷生成部により生成される擬似負荷を段階的に増加させるようにすることもできる。   Further, the load control unit has an initial load, a final load, and a variation step set in advance, and increases the load amount for instructing the pseudo load generation unit for each variation step from the initial load to the final load. Thus, the pseudo load generated by the pseudo load generation unit can be increased stepwise.

本発明によれば、駆動対象なデバイスによりプログラム可能なレジスタを負荷制御部に設けて初期負荷、最終負荷、変動ステップを設定することができるようにすることにより、接続するデバイスに最適な値を段階的な擬似負荷として設定することが可能である。   According to the present invention, by providing a register that can be programmed by a device to be driven in the load control unit so that an initial load, a final load, and a variable step can be set, an optimum value for a device to be connected can be obtained. It can be set as a stepwise pseudo load.

さらに、前記制御信号として、前記デバイス中においてシステムクロックを遮断するためのシステムクロックゲート信号を用いるようにしてもよい。   Furthermore, a system clock gate signal for cutting off a system clock in the device may be used as the control signal.

以上説明したように、本発明によれば、スリープ信号がアクティブ状態となってから駆動対象のデバイスが実際にアクティブ状態となるまでの間に、電源電圧生成回路に対する擬似負荷を段階的に増加させることにより、実際にデバイスがアクティブ状態となった際の電流の変動量を小さくして、出力電源のアンダーシュート、オーバーシュートを低減できるという効果を得ることができる。   As described above, according to the present invention, the pseudo load on the power supply voltage generation circuit is increased stepwise from when the sleep signal becomes active until when the device to be driven actually becomes active. As a result, it is possible to obtain an effect of reducing the amount of fluctuation in current when the device is actually in the active state and reducing undershoot and overshoot of the output power supply.

次に、本発明の実施の形態について図面を参照して詳細に説明する。   Next, embodiments of the present invention will be described in detail with reference to the drawings.

図１は本発明の電源電圧生成回路の一実施形態の電源ＩＣ１および電源ＩＳ１により電源電圧を供給されるＡＳＩＣ２の構成を示すブロック図である。図１において、図３中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。   FIG. 1 is a block diagram showing a configuration of a power supply IC1 and a power supply voltage ASIC2 supplied by a power supply IS1 according to an embodiment of the power supply voltage generation circuit of the present invention. In FIG. 1, the same components as those in FIG. 3 are denoted by the same reference numerals, and description thereof is omitted.

図１に示した本実施形態のシステムは、図３に示した従来のシステムに対して電源ＩＣ３１が電源ＩＣ１に置き換わった構成となっている。また、ＡＳＩＣ２においてシステムクロックを遮断するためのシステムクロックゲート信号４が、ＡＳＩＣ２から出力され電源ＩＣ１に入力されている。つまり、図１に示したＡＳＩＣ２は、システムクロックゲート信号４が電源ＩＣ１に出力されている以外は、図３に示したＡＳＩＣ２と同じ構成となっている。   The system of the present embodiment shown in FIG. 1 has a configuration in which a power supply IC 31 is replaced with a power supply IC1 with respect to the conventional system shown in FIG. Further, a system clock gate signal 4 for cutting off the system clock in the ASIC 2 is output from the ASIC 2 and input to the power supply IC 1. That is, the ASIC 2 shown in FIG. 1 has the same configuration as the ASIC 2 shown in FIG. 3 except that the system clock gate signal 4 is output to the power supply IC 1.

本実施形態における電源ＩＣ１は、図３に示した従来の電源ＩＣ３１に対して、スイッチ１０３と、擬似負荷生成部１０４と、負荷制御部１０５が新たに設けられた構成となっている。   The power supply IC 1 in the present embodiment has a configuration in which a switch 103, a pseudo load generation unit 104, and a load control unit 105 are newly provided with respect to the conventional power supply IC 31 illustrated in FIG.

スイッチ１０３は、フィードバック端子と擬似負荷生成部１０４とを接続している。そして、スイッチ１０３は、ＡＳＩＣ２からのシステムクロックゲート信号４が入力されていて、このシステムクロックゲート信号４が実際にアクティブ状態に移行したことを示した場合、つまりハイレベルの場合に擬似負荷生成部１０４を強制的にＤＣ／ＤＣコンバータ１０１の出力電源から切り離す切断手段として機能する。   The switch 103 connects the feedback terminal and the pseudo load generation unit 104. The switch 103 receives the system clock gate signal 4 from the ASIC 2, and indicates that the system clock gate signal 4 has actually shifted to the active state, that is, when it is at a high level, the pseudo load generation unit It functions as a disconnecting means that forcibly disconnects 104 from the output power supply of the DC / DC converter 101.

擬似負荷生成部１０４は、抵抗器とスイッチにより構成されていて、ＤＣ／ＤＣコンバータ１０１の出力電源に対して擬似負荷を与えるための回路である。   The pseudo load generation unit 104 includes a resistor and a switch, and is a circuit for applying a pseudo load to the output power of the DC / DC converter 101.

負荷制御部１０５は、動作クロックとしてＯＳＣ１０２からのクロックを使用し、ＡＳＩＣ２の動作状態(スリープ／アクティブ)を表すスリープ信号５が接続される。そして、負荷制御部１０５は、スリープ信号５によりＡＳＩＣ２がスリープ状態からアクティブ状態に移行することを検出すると、擬似負荷生成部１０４に対して段階的に擬似負荷を増加させるような制御を行う。   The load control unit 105 uses a clock from the OSC 102 as an operation clock, and is connected to a sleep signal 5 that represents an operation state (sleep / active) of the ASIC 2. Then, when the load control unit 105 detects that the ASIC 2 shifts from the sleep state to the active state by the sleep signal 5, the load control unit 105 controls the pseudo load generation unit 104 to increase the pseudo load step by step.

具体的には、負荷制御部１０５に、予め初期負荷、最終負荷、変動ステップを設定するようにして、擬似負荷生成部１０４に対して指示を行う負荷量を初期負荷から最終負荷まで変動ステップ毎に増加させることにより、擬似負荷生成部１０４により生成される擬似負荷をプログラマブルに段階的に増加させることができる。   Specifically, the initial load, the final load, and the variation step are set in the load control unit 105 in advance, and the load amount to be instructed to the pseudo load generation unit 104 is changed for each variation step from the initial load to the final load. By increasing the pseudo load, the pseudo load generated by the pseudo load generation unit 104 can be increased in a programmable manner.

例えば、負荷制御部１０５に３つのレジスタを備えるようにし、ＡＳＩＣ２によりそれぞれのレジスタに初期負荷、最終負荷、変動ステップを設定するようにすれば、ＡＳＩＣ２に最適な値を段階的な擬似負荷として設定することが可能である。   For example, if the load control unit 105 is provided with three registers and the initial load, final load, and variable step are set in each register by the ASIC 2, optimum values for the ASIC 2 are set as stepwise pseudo loads. Is possible.

次に図１のブロック図と、図２のタイミングチャートを参照してＡＳＩＣ２、及び本実施形態の電源ＩＣ１の動作を説明する。   Next, operations of the ASIC 2 and the power supply IC 1 of the present embodiment will be described with reference to the block diagram of FIG. 1 and the timing chart of FIG.

ＡＳＩＣ２はあらかじめ、電源ＩＣ１の負荷制御部１０５のレジスタに適切な初期負荷、負荷変動ステップ、最終負荷の３つのレジスタを設定しておく。   The ASIC 2 sets in advance three registers of an appropriate initial load, a load variation step, and a final load in the register of the load control unit 105 of the power supply IC 1.

ＡＳＩＣ２では周辺状態監視部２０７により外部の状態変化等の割り込みが検出さると、アクティブ状態へ移行するために、パワーマネジメント部２０２は、先ずスリープ信号５をアクティブとする（時刻ｔ1）。電源ＩＣ１では、パワーマネジメント部２０２より出力されるスリープ信号５にて、ＡＳＩＣ２がアクティブ状態へ移行することを認識し、ＡＳＩＣ２がアクティブ時に必要な動作電圧と電流容量をＡＳＩＣ２に供給する。そして、負荷制御部１０５では、負荷量としてレジスタに設定されている初期負荷を擬似負荷生成部１０４に指示する。 In the ASIC 2, when the peripheral state monitoring unit 207 detects an interrupt such as an external state change, the power management unit 202 first activates the sleep signal 5 in order to shift to the active state (time t 1 ). The power supply IC 1 recognizes that the ASIC 2 shifts to the active state by the sleep signal 5 output from the power management unit 202, and supplies the ASIC 2 with the operating voltage and current capacity required when the ASIC 2 is active. Then, the load control unit 105 instructs the pseudo load generation unit 104 on the initial load set in the register as the load amount.

そして、負荷制御部１０５は、初期負荷から最終負荷まで変動ステップずつ増やした負荷量を段階的に擬似負荷生成部１０４に順次指示する（時刻ｔ1〜ｔ2）。 Then, the load control unit 105 sequentially instructs the pseudo load generation unit 104 in a stepwise manner the load amount that is increased by the variation step from the initial load to the final load (time t 1 to t 2 ).

そして、パワーマネジメント部２０２は、外部から入力されるクロックの発振安定時間やＰＬＬ２０１の発振安定時間経過後、システムクロックゲート信号４をハイレベルとすることで、安定したクロックをＣＰＵ２０５やＤＳＰ２０６、周辺状態監視部２０７等の他のブロックへ供給する（時刻ｔ2）。この時刻ｔ2の直前において擬似負荷生成部１０４には、最終負荷として設定されていた負荷量が負荷制御部１０５により指示されていることになる。そして、この時刻ｔ2では、システムクロックゲート信号４がアクティブであるハイレベルとなるため、スイッチ１０３がオフとなり、擬似負荷生成部１０４はＤＣ／ＤＣコンバータ１０１の出力電源から切り離される。 Then, the power management unit 202 sets the system clock gate signal 4 to a high level after the oscillation stabilization time of the clock input from the outside or the oscillation stabilization time of the PLL 201 has elapsed, so that the stable clock is sent to the CPU 205, the DSP 206, and the peripheral state. Supply to other blocks such as the monitoring unit 207 (time t 2 ). Immediately before time t 2, the load control unit 105 is instructed to the pseudo load generation unit 104 by the load control unit 105. At time t 2 , the system clock gate signal 4 becomes active high level, so that the switch 103 is turned off and the pseudo load generation unit 104 is disconnected from the output power supply of the DC / DC converter 101.

そして、ゲート回路２０３を介してシステムクロックがＣＴＳライン２０４に出力され、ＣＰＵ２０５、ＤＳＰ２０６等にシステムクロックが供給されることによりＡＳＩＣ２がアクティブ状態となり、ＡＳＩＣ２の消費電流ＩＤＤは急激に増加する。   Then, the system clock is output to the CTS line 204 via the gate circuit 203 and the system clock is supplied to the CPU 205, DSP 206, etc., so that the ASIC 2 becomes active, and the current consumption IDD of the ASIC 2 increases rapidly.

本実施形態の電源ＩＣ１では、負荷制御部１０５は、スリープ信号５によりＡＳＩＣ２がスリープ状態からアクティブ状態に移行することを検出し、これをトリガにしてＯＳＣ１０２のクロックにて擬似負荷生成部１０４のスイッチを制御する事で、フィードバック端子を介して出力電源に擬似的な負荷電流を流すようにする。そして、擬似負荷電流を段階的に増加させることにより、負荷電流変動時のアンダーシュート、オーバーシュートを軽減する。また、負荷制御部１０５では、擬似負荷の初期負荷、変動ステップ、最終負荷の３つのレジスタをあらかじめＡＳＩＣ２に設定してもらうことにより、接続するＡＳＩＣ２の電流特性に最適な擬似負荷を出力電源に与える事が可能である。   In the power supply IC 1 of this embodiment, the load control unit 105 detects that the ASIC 2 shifts from the sleep state to the active state by the sleep signal 5, and uses this as a trigger to switch the pseudo load generation unit 104 with the clock of the OSC 102. By controlling this, a pseudo load current is caused to flow to the output power supply via the feedback terminal. Then, by increasing the pseudo load current step by step, undershoot and overshoot when the load current fluctuates is reduced. Also, the load control unit 105 gives the output power supply the optimum pseudo load for the current characteristics of the connected ASIC 2 by having the ASIC 2 set in advance the three registers of the initial load, the fluctuation step, and the final load of the pseudo load. Things are possible.

そして、システムクロックゲート信号４がハイレベルになることにより、擬似負荷生成部１０４はスイッチ１０３によってＤＣ／ＤＣコンバータ１０１の出力電源から切り離される為、ＡＳＩＣ２の重負荷時には出力電源に対して不要な擬似負荷を切り離す事が可能である。そのため、擬似負荷生成部１０４が出力電源に接続されたままの状態となり無駄な電力が消費される等の弊害を防ぐことができる。ここで、重負荷時とは、ＡＳＩＣ２がアクティブ状態に移行することにより出力電圧ＶＤＤに対する負荷量が大きくなった時のことである。   When the system clock gate signal 4 becomes high level, the pseudo load generation unit 104 is disconnected from the output power supply of the DC / DC converter 101 by the switch 103. Therefore, when the ASIC 2 is heavily loaded, the pseudo load generation unit 104 is unnecessary for the output power supply. It is possible to disconnect the load. For this reason, it is possible to prevent such an adverse effect that the pseudo load generation unit 104 remains connected to the output power supply and wasteful power is consumed. Here, the heavy load refers to a time when the load amount with respect to the output voltage VDD is increased by the ASIC 2 shifting to the active state.

この様に本実施形態によれば、ＡＳＩＣ２がスリープ状態からアクティブ状態へ移行を開始した時刻から、システムクロックゲート信号４がアクティブであるハイレベルになるまでの時間を利用して、負荷電流を除々に増加させる事で、出力電源に対する急峻な負荷変動を避ける事ができ、結果としてアンダーシュート、オーバーシュートを低減させる事が可能になる。   As described above, according to the present embodiment, the load current is gradually increased by using the time from the time when the ASIC 2 starts to shift from the sleep state to the active state until the system clock gate signal 4 becomes active high level. As a result, it is possible to avoid sudden load fluctuations with respect to the output power supply, and as a result, undershoot and overshoot can be reduced.

本実施形態では、擬似負荷生成部１０４を抵抗器とスイッチとで構成していたが、本発明はこのような構成に限定されるものではなく、トランジスタのカレントミラータイプの定電流源を用いて擬似負荷生成部１０４を構成した場合でも適用可能である。   In the present embodiment, the pseudo load generation unit 104 is configured by a resistor and a switch. However, the present invention is not limited to such a configuration, and a current mirror type constant current source of a transistor is used. The present invention is applicable even when the pseudo load generation unit 104 is configured.

また、本実施形態では、携帯電話機に組み込まれたＡＳＩＣに電源を供給する電源ＩＣを用いて説明しているが、本発明はこのような場合に限定されるものではなく、電池にて動作する携帯機器全般に組み込まれる駆動対象のデバイスに電源電圧を供給するための電源電圧生成回路であれば同様に適用することが可能である。   In the present embodiment, the power supply IC that supplies power to the ASIC incorporated in the mobile phone is described. However, the present invention is not limited to such a case, and operates with a battery. The present invention can be similarly applied to any power supply voltage generation circuit for supplying a power supply voltage to a device to be driven incorporated in all portable devices.

本発明の一実施形態の電源電圧生成回路の構成を示すブロック図である。It is a block diagram which shows the structure of the power supply voltage generation circuit of one Embodiment of this invention. 本発明の一実施形態の電源電圧生成回路における各種信号の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the various signals in the power supply voltage generation circuit of one Embodiment of this invention. 従来の電源電圧生成回路の構成を示すブロック図である。It is a block diagram which shows the structure of the conventional power supply voltage generation circuit. 従来の電源電圧生成回路における各種信号の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the various signals in the conventional power supply voltage generation circuit.

符号の説明Explanation of symbols

１ 電源ＩＣ
２ ＡＳＩＣ
３ 外付け部品
４ システムクロックゲート信号
５ スリープ信号
３１ 電源ＩＣ
１０１ ＤＣ／ＤＣコンバータ
１０２ ＯＳＣ
１０３ スイッチ
１０４ 擬似負荷生成部
１０５ 負荷制御部
２０１ ＰＬＬ
２０２ パワーマネジメント部
２０３ ゲート回路
２０４ ＣＴＳライン
２０５ ＣＰＵ
２０６ ＤＳＰ
２０７ 周辺状態監視部 1 Power supply IC
2 ASIC
3 External parts 4 System clock gate signal 5 Sleep signal 31 Power supply IC
101 DC / DC converter 102 OSC
103 switch 104 pseudo load generation unit 105 load control unit 201 PLL
202 Power Management Unit 203 Gate Circuit 204 CTS Line 205 CPU
206 DSP
207 Ambient condition monitoring unit

Claims (3)

駆動対象のデバイスに電源電圧を供給するための電源電圧生成回路であって、
入力された直流電源を変換して電源電圧を生成する直流電圧変換回路と、
前記直流電圧変換回路の出力電源に対して擬似負荷を与えるための擬似負荷生成部と、
前記デバイスのスリープ状態／アクティブ状態間の移行を示すスリープ信号により駆動対象である前記デバイスがスリープ状態からアクティブ状態に移行することを検出すると、前記擬似負荷生成部に対して段階的に擬似負荷を増加させるような制御を行う負荷制御部と、
前記デバイス中において実際にスリープ状態／アクティブ状態間を移行するための制御信号が入力されていて、該制御信号がアクティブ状態に移行したことを示した場合、前記擬似負荷生成部を強制的に前記出力電源から切り離す切断手段と、を備えている電源電圧生成回路。 A power supply voltage generation circuit for supplying a power supply voltage to a device to be driven,
A DC voltage conversion circuit that converts the input DC power supply to generate a power supply voltage;
A pseudo load generator for giving a pseudo load to the output power supply of the DC voltage conversion circuit;
When it is detected by the sleep signal indicating the transition between the sleep state / active state of the device that the device to be driven shifts from the sleep state to the active state, a pseudo load is gradually applied to the pseudo load generation unit. A load control unit that performs control to increase,
When a control signal for actually transitioning between the sleep state / active state is input in the device and indicates that the control signal has transitioned to the active state, the pseudo load generation unit is forcibly A power supply voltage generation circuit comprising: cutting means for disconnecting from the output power supply. 前記負荷制御部は、予め初期負荷、最終負荷、変動ステップが設定されていて、前記擬似負荷生成部に対して指示を行う負荷量を初期負荷から最終負荷まで変動ステップ毎に増加させることにより、前記擬似負荷生成部により生成される擬似負荷を段階的に増加させる請求項１記載の電源電圧生成回路。   The load control unit has an initial load, a final load, and a variation step set in advance, and increases the load amount for instructing the pseudo load generation unit from the initial load to the final load for each variation step. The power supply voltage generation circuit according to claim 1, wherein the pseudo load generated by the pseudo load generation unit is increased stepwise. 前記制御信号が、前記デバイス中においてシステムクロックを遮断するためのシステムクロックゲート信号である請求項１または２記載の電源電圧生成回路。   The power supply voltage generation circuit according to claim 1, wherein the control signal is a system clock gate signal for cutting off a system clock in the device.
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