JP2005303631A

JP2005303631A - Data communications system

Info

Publication number: JP2005303631A
Application number: JP2004115889A
Authority: JP
Inventors: Akira Yanagida; 曜柳田; Naoyuki Shiraishi; 直之白石; Atsushi Kawamura; 篤河村; Kozo Sugimoto; 晃三杉本
Original assignee: Yazaki Corp
Current assignee: Yazaki Corp
Priority date: 2004-04-09
Filing date: 2004-04-09
Publication date: 2005-10-27

Abstract

<P>PROBLEM TO BE SOLVED: To provide a data communications system with high transmission quality, while minimizing the number of crystal oscillators and ceramic oscillators used to be an absolute required minimum in number. <P>SOLUTION: A slave apparatus 200 detects transmission data rate, on the basis of a signal such as a preamble in a received signal Rx_S from a master apparatus 100, frequency-divides a clock signal CLK_S generated by a clock generating section 209 of the slave apparatus, in response to the transmission data rate, and inputs a signal of a voltage in response to a phase difference between a phase of a transmission carrier signal C_M of the master apparatus 100; and the phase of an output signal of a frequency division section 207 to the clock generating section 209 of the slave apparatus to match an oscillated frequency fs of the clock generating section 209 of the slave apparatus with an oscillated frequency fm of a main clock generating section 102 of the master apparatus 100. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、一つの送受信装置で生成した送信用キャリア信号に基づいて他の送受信装置の送信用キャリア信号を補正するようにしたデータ通信システムに関する。 The present invention relates to a data communication system in which a transmission carrier signal of another transmission / reception apparatus is corrected based on a transmission carrier signal generated by one transmission / reception apparatus.

一般に、マスタ側の送受信装置及び複数のスレーブ側の送受信装置が双方向で通信を行うデータ通信システムでは、図９に示すように、各送受信装置７−１〜７−４が各々水晶発振子またはセラミック発振子８を搭載し、各送受信装置７-1〜７-4が各々の発振子８の発振信号をメインクロックを用いて信号処理を行いデータ通信が行われる。水晶発振子やセラミック発振子は発振周波数の確度が高く温度依存性が小さいため、これらを各送受信装置のメインクロックに用い、発振周波数が互いに等しい発振子を各送受信装置７-1〜７-4に搭載することにより、通信部のソフトウェア処理を各送受信装置で共通化かつ簡略化しても、符号誤り率等が小さい伝送品質の高い通信を実現できる。 In general, in a data communication system in which a master-side transmission / reception device and a plurality of slave-side transmission / reception devices communicate bi-directionally, as shown in FIG. 9, each of the transmission / reception devices 7-1 to 7-4 has a crystal oscillator or The ceramic oscillator 8 is mounted, and the transmission / reception devices 7-1 to 7-4 perform signal processing on the oscillation signals of the respective oscillators 8 using the main clock, thereby performing data communication. Since crystal oscillators and ceramic oscillators have high oscillation frequency accuracy and low temperature dependence, these are used as the main clock of each transmission / reception device, and resonators having the same oscillation frequency are used for each transmission / reception device 7-1 to 7-4. As a result, even if the software processing of the communication unit is shared and simplified by each transmission / reception device, communication with high transmission quality with a small code error rate and the like can be realized.

また一般に、単一のキャリア信号を用いた半二重通信方式のデータ通信システムでは、図９に示すように、各送受信装置７-1〜７-4が各々水晶発振子またはセラミック発振子８を搭載し、各送受信装置７-1〜７-4が各々の発振子８の発振信号をキャリア信号に用いることによりデータ通信が行われる。水晶発振子やセラミック発振子は発振周波数の確度が高く温度依存性が小さいため、これらをキャリア信号生成用の発振子に用い、発振周波数が互いに等しい発振子を各送受信装置７-1〜７-4に搭載することにより、符号誤り率等が小さい伝送品質の高い通信を実現できる。（特許文献１、２参照）
特開平１０−２７６１０５号公報特開平１０−２８５０２７号公報 In general, in a half-duplex communication type data communication system using a single carrier signal, each of the transmitting and receiving devices 7-1 to 7-4 has a crystal oscillator or a ceramic oscillator 8, respectively, as shown in FIG. The transmission / reception devices 7-1 to 7-4 are mounted, and data communication is performed by using the oscillation signal of each oscillator 8 as a carrier signal. Since crystal oscillators and ceramic oscillators have high oscillation frequency accuracy and low temperature dependency, they are used as oscillators for generating carrier signals, and oscillators having the same oscillation frequency are used as the transmitting / receiving devices 7-1 to 7-. By installing it in 4, communication with high transmission quality with a small code error rate and the like can be realized. (See Patent Documents 1 and 2)
JP-A-10-276105 Japanese Patent Laid-Open No. 10-285027

しかし、水晶発振子やセラミック発振子は、ＬＣ発振回路やＲＣ発振回路などと比較して非常に高価であるため、送受信装置一台ずつにこのような高価な部品を搭載することによってデータ通信システムの全体的なコストが高くなるという問題がある。 However, since crystal oscillators and ceramic oscillators are very expensive compared to LC oscillation circuits, RC oscillation circuits, and the like, a data communication system can be obtained by mounting such expensive components on each transmission / reception device. There is a problem that the overall cost of the system becomes high.

本発明は、上記事情に鑑みてなされたものであり、その目的は、水晶発振子やセラミック発振子の使用数を必要最小限に抑えつつ伝送品質の高いデータ通信システムを実現することにある。 The present invention has been made in view of the above circumstances, and an object thereof is to realize a data communication system with high transmission quality while minimizing the number of crystal oscillators and ceramic oscillators used.

前述した目的を達成するため、本発明に係るデータ通信システムは、
マスタ側の送受信装置及び複数のスレーブ側の送受信装置が双方向で通信を行うデータ通信システムにおいて、
マスタ側の送受信装置は、
周波数確度の高いメインクロック信号を生成するメインクロック生成部と、
前記メインクロック生成部によって生成されるメインクロック信号を定数Ｃに応じて分周することにより送信データの伝送レートを設定するデータレート設定部と、
前記データレート設定部で設定された伝送レートでデータを生成する送信データ生成部と、
受信信号を受信し処理する信号処理部と、を持ち、
複数のスレーブ側の受信装置は、
受信信号を受信し信号処理する信号処理部と、
マスタ側の送受信装置からの受信信号に含まれるプリアンブル等の信号に基づいて当該受信信号の中のマスタ側のメインクロック周波数情報を読み取るＭＭＣ周波数情報検出部と、
マスタ側のメインクロック周波数情報を元に、自送受信装置のメインクロック周波数をマスタと同じ周波数に調整するための調整信号を生成するメインクロック調整部と、
自送受信装置のメインクロック周波数を前記メインクロック調整部からの調整信号に合わせて調整可能な、マスタ側のメインクロック生成部よりも周波数確度及び周波数安定度の低いメインクロック生成部と、
自送受信装置の前記クロック生成部によって生成されるメインクロック信号を定数Ｃに応じて分周することにより送信データの伝送レートを設定するデータレート設定部と、
前記データレート設定部で設定された伝送レートで送信データを生成する送信データ生成部と、
を有することを特徴としている。 In order to achieve the above-described object, a data communication system according to the present invention includes:
In a data communication system in which a master-side transceiver device and a plurality of slave-side transceiver devices communicate bidirectionally,
The transmitting / receiving device on the master side
A main clock generator for generating a main clock signal with high frequency accuracy;
A data rate setting unit that sets a transmission rate of transmission data by dividing the main clock signal generated by the main clock generation unit according to a constant C;
A transmission data generation unit that generates data at a transmission rate set by the data rate setting unit;
A signal processing unit that receives and processes received signals;
Multiple slave side receivers
A signal processing unit for receiving and processing a received signal;
An MMC frequency information detection unit that reads main clock frequency information on the master side in the received signal based on a signal such as a preamble included in the received signal from the transmission / reception device on the master side;
Based on main clock frequency information on the master side, a main clock adjustment unit that generates an adjustment signal for adjusting the main clock frequency of the own transceiver device to the same frequency as the master,
A main clock generator having a lower frequency accuracy and frequency stability than the main clock generator on the master side, which can adjust the main clock frequency of the own transceiver device according to the adjustment signal from the main clock adjuster,
A data rate setting unit that sets a transmission rate of transmission data by dividing the main clock signal generated by the clock generation unit of the own transmission / reception device according to a constant C;
A transmission data generation unit that generates transmission data at a transmission rate set by the data rate setting unit;
It is characterized by having.

また、前述した目的を達成するため、本発明に係るデータ通信システムは、
マスタ側の送受信装置及び複数のスレーブ側の送受信装置が、単一のキャリア信号を用いて変復調を行い、双方向で通信を行うデータ通信システムにおいて、
マスタ側の送受信装置は、
周波数確度の高いメインクロック信号を生成するメインクロック生成部と、
前記メインクロック生成部によって生成されるメインクロック信号を定数Ｃに応じて分周することにより送信データの伝送レートを設定するデータレート設定部と、
前記データレート設定部で設定された伝送レートでデータを生成する送信データ生成部と、
前記メインクロック生成部によって生成されるメインクロック信号を信号処理してキャリア信号を生成するキャリア信号生成部と、
前記送信データ生成部及び前記キャリア信号生成部で生成された信号を変調する変調部と、
変調された受信信号を復調する復調部と、
復調された受信信号を信号処理する信号処理部と、を持ち、
複数のスレーブ側の受信装置は、
変調された受信信号を復調する復調部と、
復調された受信信号を信号処理する信号処理部と、
マスタ側の送受信装置からの受信信号に含まれるプリアンブル等の信号に基づいて当該受信信号の中のマスタ側のメインクロック周波数情報を読み取るＭＭＣ周波数情報検出部と、
マスタ側のメインクロック周波数情報を元に、自送受信装置のメインクロック周波数をマスタと同じ周波数に調整するための調整信号を生成するメインクロック調整部と、
自送受信装置のメインクロック周波数を前記メインクロック調整部からの調整信号に合わせて調整可能な、マスタ側のメインクロック生成部よりも周波数確度及び周波数安定度の低いメインクロック生成部と、
自送受信装置の前記クロック生成部によって生成されるクロック信号を定数Ｃに応じて分周することにより送信データの伝送レートを設定するデータレート設定部と、
前記データレート設定部で設定された伝送レートで送信データを生成する送信データ生成部と、
自送受信装置の前記メインクロック生成部によって生成されるメインクロック信号を信号処理してキャリア信号を生成するキャリア信号生成部と、
前記送信データ生成部及び前記キャリア信号生成部で生成された信号を変調する変調部と、
を有することを特徴としている。 In order to achieve the above-described object, a data communication system according to the present invention includes:
In a data communication system in which a master-side transmitting / receiving device and a plurality of slave-side transmitting / receiving devices perform modulation / demodulation using a single carrier signal and perform bidirectional communication,
The transmitting / receiving device on the master side
A main clock generator for generating a main clock signal with high frequency accuracy;
A data rate setting unit that sets a transmission rate of transmission data by dividing the main clock signal generated by the main clock generation unit according to a constant C;
A transmission data generation unit that generates data at a transmission rate set by the data rate setting unit;
A carrier signal generation unit that generates a carrier signal by performing signal processing on the main clock signal generated by the main clock generation unit;
A modulation unit that modulates signals generated by the transmission data generation unit and the carrier signal generation unit;
A demodulator that demodulates the modulated received signal;
A signal processing unit that performs signal processing on the demodulated received signal;
Multiple slave side receivers
A demodulator that demodulates the modulated received signal;
A signal processing unit that processes the demodulated received signal;
An MMC frequency information detection unit that reads main clock frequency information on the master side in the received signal based on a signal such as a preamble included in the received signal from the transmission / reception device on the master side;
Based on main clock frequency information on the master side, a main clock adjustment unit that generates an adjustment signal for adjusting the main clock frequency of the own transceiver device to the same frequency as the master,
A main clock generator having a lower frequency accuracy and frequency stability than the main clock generator on the master side, which can adjust the main clock frequency of the own transceiver device according to the adjustment signal from the main clock adjuster,
A data rate setting unit that sets a transmission rate of transmission data by dividing the clock signal generated by the clock generation unit of the own transmission / reception device according to a constant C;
A transmission data generation unit that generates transmission data at a transmission rate set by the data rate setting unit;
A carrier signal generation unit that generates a carrier signal by performing signal processing on the main clock signal generated by the main clock generation unit of the own transceiver device;
A modulation unit that modulates signals generated by the transmission data generation unit and the carrier signal generation unit;
It is characterized by having.

また、前述した目的を達成するため、本発明に係るデータ通信システムは、
マスタ側の送受信装置及び複数のスレーブ側の送受信装置が、単一のキャリア信号を用いて変復調を行い、双方向で通信を行うデータ通信システムにおいて、
マスタ側の送受信装置は、
周波数確度の高いメインクロック信号を生成するメインクロック生成部と、
前記メインクロック生成部によって生成されるメインクロック信号を定数Ｃに応じて分周することにより送信データの伝送レートを設定するデータレート設定部と、
前記データレート設定部で設定された伝送レートで送信データを生成する送信データ生成部と、
前記メインクロック生成部によって生成されるメインクロック信号を信号処理してキャリア信号を生成するキャリア信号生成部と、
前記送信データ生成部及び前記キャリア信号生成部で生成された信号を変調する変調部と、
変調された受信信号を復調する復調部と、
復調された受信信号を信号処理する信号処理部と、を持ち、
複数のスレーブ側の受信装置は、
変調された受信信号を復調する復調部と、
復調された受信信号を信号処理する信号処理部と、
自送受信装置のメインクロック生成部で生成されたメインクロック信号を定数Ｃに応じて分周する分周部と、
マスタ側の送受信装置からの受信信号と前記分周部の出力信号との位相差に応じた電圧信号を出力する位相差検出部と、
マスタ側の送受信装置からの受信信号の中から前記位相差検出部が検出可能な信号か検出不可能な信号かを読み取る信号検出部と、
前記位相差検出部から出力された電圧信号と前記信号検出部からの出力信号を元に、自送受信装置のメインクロック周波数をマスタと同じ周波数に調整するための調整信号を生成するメインクロック調整部と、
自送受信装置のメインクロック周波数を前記メインクロック調整部からの調整信号に合わせて調整可能な、マスタ側のメインクロック生成部よりも周波数確度及び周波数安定度の低いメインクロック生成部と、
前記メインクロック生成部によって生成されるメインクロック周波数を定数Ｃに応じて分周することにより送信データの伝送レートを設定するデータレート設定部と、
前記データレート設定部で設定された伝送レートで送信データを生成する送信データ生成部と、
自送受信装置の前記メインクロック生成部によって生成されるメインクロック信号を信号処理してキャリア信号を生成するキャリア信号生成部と、
前記送信データ生成部及び前記キャリア信号生成部で生成された信号を変調する変調部と、
を有することを特徴と In order to achieve the above-described object, a data communication system according to the present invention includes:
In a data communication system in which a master-side transmitting / receiving device and a plurality of slave-side transmitting / receiving devices perform modulation / demodulation using a single carrier signal and perform bidirectional communication,
The transmitting / receiving device on the master side
A main clock generator for generating a main clock signal with high frequency accuracy;
A data rate setting unit that sets a transmission rate of transmission data by dividing the main clock signal generated by the main clock generation unit according to a constant C;
A transmission data generation unit that generates transmission data at a transmission rate set by the data rate setting unit;
A carrier signal generation unit that generates a carrier signal by performing signal processing on the main clock signal generated by the main clock generation unit;
A modulation unit that modulates signals generated by the transmission data generation unit and the carrier signal generation unit;
A demodulator that demodulates the modulated received signal;
A signal processing unit that performs signal processing on the demodulated received signal;
Multiple slave side receivers
A demodulator that demodulates the modulated received signal;
A signal processing unit that processes the demodulated received signal;
A frequency dividing unit that divides the main clock signal generated by the main clock generating unit of the own transmission / reception device according to a constant C;
A phase difference detection unit that outputs a voltage signal corresponding to a phase difference between a reception signal from a transmission / reception device on the master side and an output signal of the frequency division unit;
A signal detection unit that reads whether the phase difference detection unit is a detectable signal or a non-detectable signal from the reception signals from the master side transmission / reception device;
Based on the voltage signal output from the phase difference detection unit and the output signal from the signal detection unit, a main clock adjustment unit that generates an adjustment signal for adjusting the main clock frequency of the own transmission / reception device to the same frequency as the master When,
A main clock generator having a lower frequency accuracy and frequency stability than the main clock generator on the master side, which can adjust the main clock frequency of the own transceiver device according to the adjustment signal from the main clock adjuster,
A data rate setting unit that sets a transmission rate of transmission data by dividing the main clock frequency generated by the main clock generation unit according to a constant C;
A transmission data generation unit that generates transmission data at a transmission rate set by the data rate setting unit;
A carrier signal generation unit that generates a carrier signal by performing signal processing on the main clock signal generated by the main clock generation unit of the own transceiver device;
A modulation unit that modulates signals generated by the transmission data generation unit and the carrier signal generation unit;
Characterized by having

上記のように構成されたデータ通信システムでは、各スレーブ装置は、自装置のメインクロック生成部で生成したクロック信号を定数Ｃに応じて分周し、マスタ装置から受信したプリアンブル信号と分周部の出力信号との位相差に応じた電圧の信号を自装置のメインクロック生成部に入力することにより、自装置のクロック生成部の発振周波数をマスタ装置のメインクロック発生部の発振周波数に一致させる。 In the data communication system configured as described above, each slave device divides the clock signal generated by the main clock generation unit of its own device according to the constant C, and the preamble signal and the division unit received from the master device. By inputting a signal having a voltage corresponding to the phase difference from the output signal to the main clock generation unit of the own device, the oscillation frequency of the clock generation unit of the own device matches the oscillation frequency of the main clock generation unit of the master device. .

また、前述した目的を達成するため、本発明に係るデータ通信システムは、
マスタ側の送受信装置及び複数のスレーブ側の送受信装置が、単一のキャリア信号を用いて変復調を行い、双方向で通信を行うデータ通信システムにおいて、
マスタの送受信装置は、
周波数確度の高いメインクロック信号を生成するメインクロック生成部と、
前記メインクロック生成部によって生成されるメインクロック信号を定数Ｃに応じて分周することにより送信データの伝送レートを設定するデータレート設定部と、
前記データレート設定部で設定された伝送レートで送信データを生成する送信データ生成部と、
前記メインクロック生成部によって生成されるメインクロック信号を信号処理してキャリア信号を生成するキャリア信号生成部と、
前記送信データ生成部及び前記キャリア信号生成部で生成された信号を変調する変調部と、
変調された受信信号を復調する復調部と、
復調された受信信号を信号処理する信号処理部と、を持ち、
複数のスレーブ側の受信装置は、
変調された受信信号を復調する復調部と、
復調された受信信号を信号処理する信号処理部と、
マスタ側の送受信装置からの受信信号に含まれるプリアンブル等の信号に基づいて当該受信信号の１ビットの時間幅を検出するビット幅検出部と、
自送受信装置のメインクロック周波数がマスタ側の送受信装置と同じ周波数の場合に前記ビット幅検出部から出力される信号の１ビットの時間幅を記憶しておく基準ビット幅記憶部と、
前記ビット幅検出部により検出された時間幅と前記基準ビット幅記憶部に記憶されている時間幅とを比較するビット幅比較部と、
前記ビット幅比較部から出力された信号に基づいて、自送受信装置のメインクロック周波数をマスタと同じ周波数に調整するための調整信号を生成するメインクロック調整部と、
自送受信装置のメインクロック周波数を前記メインクロック調整部からの調整信号に合わせて調整可能な、マスタ側のメインクロック生成部よりも周波数確度及び周波数安定度の低いメインクロック生成部と、
前記メインクロック生成部によって生成されるメインクロック周波数を定数Ｃに応じて分周することにより送信データの伝送レートを設定するデータレート設定部と、
前記データレート設定部で設定された伝送レートで送信データを生成する送信データ生成部と、
自送受信装置の前記メインクロック生成部によって生成されるメインクロック信号を信号処理してキャリア信号を生成するキャリア信号生成部と、
前記送信データ生成部及び前記キャリア信号生成部で生成された信号を変調する変調部と、
を有することを特徴としている。 In order to achieve the above-described object, a data communication system according to the present invention includes:
In a data communication system in which a master-side transmitting / receiving device and a plurality of slave-side transmitting / receiving devices perform modulation / demodulation using a single carrier signal and perform bidirectional communication,
The master transceiver is
A main clock generator for generating a main clock signal with high frequency accuracy;
A data rate setting unit that sets a transmission rate of transmission data by dividing the main clock signal generated by the main clock generation unit according to a constant C;
A transmission data generation unit that generates transmission data at a transmission rate set by the data rate setting unit;
A carrier signal generation unit that generates a carrier signal by performing signal processing on the main clock signal generated by the main clock generation unit;
A modulation unit that modulates signals generated by the transmission data generation unit and the carrier signal generation unit;
A demodulator that demodulates the modulated received signal;
A signal processing unit that performs signal processing on the demodulated received signal;
Multiple slave side receivers
A demodulator that demodulates the modulated received signal;
A signal processing unit that processes the demodulated received signal;
A bit width detector that detects a 1-bit time width of the received signal based on a signal such as a preamble included in the received signal from the master-side transmitting / receiving device;
A reference bit width storage unit that stores a 1-bit time width of a signal output from the bit width detection unit when the main clock frequency of the own transmission / reception device is the same frequency as the master side transmission / reception device;
A bit width comparison unit that compares the time width detected by the bit width detection unit with the time width stored in the reference bit width storage unit;
Based on the signal output from the bit width comparison unit, a main clock adjustment unit that generates an adjustment signal for adjusting the main clock frequency of the own transmission / reception device to the same frequency as the master,
A main clock generator having a lower frequency accuracy and frequency stability than the main clock generator on the master side, which can adjust the main clock frequency of the own transceiver device according to the adjustment signal from the main clock adjuster,
A data rate setting unit that sets a transmission rate of transmission data by dividing the main clock frequency generated by the main clock generation unit according to a constant C;
A transmission data generation unit that generates transmission data at a transmission rate set by the data rate setting unit;
A carrier signal generation unit that generates a carrier signal by performing signal processing on the main clock signal generated by the main clock generation unit of the own transceiver device;
A modulation unit that modulates signals generated by the transmission data generation unit and the carrier signal generation unit;
It is characterized by having.

上記のように構成されたデータ通信システムでは、各スレーブ装置が、マスタ装置からの受信信号に含まれるプリアンブル等の信号に基づいて当該受信信号の１ビット幅を検出し、その１ビット幅と予め記憶しておいた基準ビット幅との差分を無くすように自装置のメインクロック生成部への入力信号電圧を調整する。これにより、自装置のメインクロック信号とマスタ装置のクロック信号とのずれが抑制される。 In the data communication system configured as described above, each slave device detects the 1-bit width of the received signal based on a signal such as a preamble included in the received signal from the master device, The input signal voltage to the main clock generator of the device is adjusted so as to eliminate the difference from the stored reference bit width. This suppresses a shift between the main clock signal of the own device and the clock signal of the master device.

本発明のデータ通信システムは、基準となるキャリア信号を生成するための水晶発振子またはセラミック発振子をマスタ装置が備えていれば、各スレーブ装置に搭載する発振手段としてＲＣ発振回路やＬＣ発振回路といった安価な発振回路を使用できるので、水晶発振子やセラミック発振子の使用数を必要最小限に抑えて低コストで実現できる。 In the data communication system of the present invention, if the master device includes a crystal oscillator or a ceramic oscillator for generating a reference carrier signal, an RC oscillation circuit or an LC oscillation circuit can be used as an oscillation means mounted on each slave device. Therefore, it can be realized at a low cost by minimizing the number of crystal oscillators and ceramic oscillators used.

以上、本発明について簡潔に説明した。更に、以下に説明される発明を実施するための最良の形態を添付の図面を参照して通読することにより、本発明の詳細は更に明確化されるであろう。 The present invention has been briefly described above. Furthermore, the details of the present invention will be further clarified by reading through the best mode for carrying out the invention described below with reference to the accompanying drawings.

以下、本発明に係る好適な実施形態を図面に基づいて詳細に説明する。 DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, preferred embodiments of the invention will be described in detail with reference to the drawings.

図１は本発明にかかるデータ通信システムの構成例を示す概念図であり、相互に通信可能に接続された複数（図示の例では４つ）の送受信装置１-1、１-2、１-3、１-4のうちの一つの送受信装置１-1がマスタ装置１００として機能し、他の装置がスレーブ装置２００として各々機能するシステム構成例を示している。このデータ通信システムは、電力線通信（ＰＬＣ(Power Line Communication)）を用いたＬＩＮ（Local Interconnect Network）プロトコルによる車載通信システムの一部を成すものであり、車載機器に電力を供給するための電力線２を信号伝送路に利用して、車載機器を制御するためのデータ通信を行う。ＬＩＮプロトコルによる通信では、フレームのヘッダ（ID- Field）の前に、プリアンブルとしてシンクフィールド（Synch-Field）およびシンクブレイク（Synch-Break）が送信される（図２参照）。 FIG. 1 is a conceptual diagram showing a configuration example of a data communication system according to the present invention, and a plurality of (four in the illustrated example) transmission / reception devices 1-1, 1-2, 1- connected to be communicable with each other. 3 shows an example of a system configuration in which one transmission / reception device 1-1 of 1-4 is functioning as the master device 100, and the other devices are each functioning as the slave device 200. This data communication system forms part of an in-vehicle communication system based on a LIN (Local Interconnect Network) protocol using power line communication (PLC), and a power line 2 for supplying power to in-vehicle devices. Is used for the signal transmission path to perform data communication for controlling the in-vehicle device. In communication using the LIN protocol, a sync field (Synch-Field) and a sync break (Synch-Break) are transmitted as a preamble before the frame header (ID-Field) (see FIG. 2).

図３は本発明にかかるデータ通信システムにおけるマスタ装置とスレーブ装置の構成例を示すブロック図である。 FIG. 3 is a block diagram showing a configuration example of a master device and a slave device in the data communication system according to the present invention.

マスタ装置１００は、水晶発振子１０１を内蔵したメインクロック生成部１０２を備えている。メインクロック生成部１０２は、水晶発振子１０１の発信信号をメインクロック信号ＣＬＫ_Ｍ（周波数ｆｍ）として出力する。メインクロック信号ＣＬＫ_Ｍは、データレート設定部１０４に入力される。データレート設定部１０４は、メインクロック信号ＣＬＫ_Ｍを定数Ｃに応じて分周することにより送信データの伝送レートを設定する。その設定値は送信データ生成部１０５に入力される。送信データ生成部１０５は、設定された伝送レートで送信データＴＸ_Ｍを生成する。送信データＴＸ_Ｍは電力線２に送出される。 The master device 100 includes a main clock generation unit 102 that incorporates a crystal oscillator 101. The main clock generation unit 102 outputs a transmission signal of the crystal oscillator 101 as a main clock signal CLK_M (frequency fm). The main clock signal CLK_M is input to the data rate setting unit 104. The data rate setting unit 104 sets the transmission rate of transmission data by dividing the main clock signal CLK_M according to the constant C. The set value is input to the transmission data generation unit 105. The transmission data generation unit 105 generates transmission data TX_M at the set transmission rate. The transmission data TX_M is sent to the power line 2.

一方、電力線２を介してスレーブ装置２００から送られてきた信号は信号処理部１０９に入力され信号処理される。 On the other hand, a signal transmitted from the slave device 200 via the power line 2 is input to the signal processing unit 109 and subjected to signal processing.

スレーブ装置２００は、可変容量ダイオードを用いたＲＣ発振回路またはＬＣ発振回路からなるＶＣＯをメインクロック生成部２０９として備えている。スレーブ装置２００では、電力線２を介して送られてきた信号Ｒｘ_Ｓが信号処理部２０３およびＭＭＣ周波数情報検出部２３０に入力される。信号処理部２０３は受信信号Ｒｘ_Ｓを処理する。尚、『ＭＭＣ』とは『マスタ装置に搭載のメインクロック』の略称である。 The slave device 200 includes a VCO formed of an RC oscillation circuit or an LC oscillation circuit using a variable capacitance diode as a main clock generation unit 209. In the slave device 200, the signal Rx_S sent via the power line 2 is input to the signal processing unit 203 and the MMC frequency information detection unit 230. The signal processing unit 203 processes the reception signal Rx_S. “MMC” is an abbreviation for “main clock mounted on the master device”.

ＭＭＣ周波数情報検出部２３０は、マスタ装置１００からの受信信号Ｒｘ_Ｓに含まれるプリアンブル信号に基づいて当該受信信号Ｒｘ_Ｓの中のマスタ装置１００側のメインクロック周波数情報を読み取る。ここで読み取られたメインクロック周波数情報はメインクロック調整部２３１に渡される。 The MMC frequency information detection unit 230 reads main clock frequency information on the master device 100 side in the received signal Rx_S based on the preamble signal included in the received signal Rx_S from the master device 100. The main clock frequency information read here is passed to the main clock adjustment unit 231.

メインクロック調整部２３１は、マスタ装置１００側のメインクロック周波数情報を元に、スレーブ装置２００のメインクロック周波数ｆｓをマスタ装置１００と同じ周波数ｆｍに調整するための調整信号を生成する。生成された調整信号はメインクロック生成部２０９に送られる。 The main clock adjustment unit 231 generates an adjustment signal for adjusting the main clock frequency fs of the slave device 200 to the same frequency fm as that of the master device 100 based on the main clock frequency information on the master device 100 side. The generated adjustment signal is sent to the main clock generation unit 209.

メインクロック生成部２０９は、自スレーブ装置２００のメインクロック周波数をメインクロック調整部２３１からの調整信号に合わせて調整しつつ、メインクロック信号ＣＬＫ_Ｓ（ｆｓ）を生成する。生成されたメインクロック信号ＣＬＫ_Ｓ（ｆｓ）はデータレート設定部２１０に送られる。 The main clock generation unit 209 generates the main clock signal CLK_S (fs) while adjusting the main clock frequency of the slave device 200 according to the adjustment signal from the main clock adjustment unit 231. The generated main clock signal CLK_S (fs) is sent to the data rate setting unit 210.

データレート設定部２１０は、メインクロック生成部２０９によって生成されるメインクロック信号ＣＬＫ_Ｓ（ｆｓ）を定数Ｃに応じて分周することにより送信データＴＸ_Ｓの伝送レートを設定する。その設定値は送信データ生成部２１２に渡される。 The data rate setting unit 210 sets the transmission rate of the transmission data TX_S by dividing the main clock signal CLK_S (fs) generated by the main clock generation unit 209 according to the constant C. The set value is passed to the transmission data generation unit 212.

送信データ生成部２１２は、データレート設定部２１０で設定された伝送レートで送信データＴＸ_Ｓを生成する。送信データＴＸ_Ｓは電力線２を介してマスタ装置１００に送られる。 The transmission data generation unit 212 generates transmission data TX_S at the transmission rate set by the data rate setting unit 210. The transmission data TX_S is sent to the master device 100 via the power line 2.

図４は本発明にかかるデータ通信システムにおけるマスタ装置とスレーブ装置の別の構成例を示すブロック図である。 FIG. 4 is a block diagram showing another configuration example of the master device and the slave device in the data communication system according to the present invention.

マスタ装置１００は、水晶発振子１０１を内蔵したメインクロック生成部１０２を備えている。メインクロック生成部１０２は、水晶発振子１０１の発信信号をメインクロック信号ＣＬＫ_Ｍ（周波数ｆｍ）として出力する。メインクロック信号ＣＬＫ_Ｍは、データレート設定部１０４とキャリア信号生成部１０３とに入力される。データレート設定部１０４は、メインクロック信号ＣＬＫ_Ｍを定数Ｃに応じて分周することにより送信データの伝送レートを設定する。その設定値は送信データ生成部１０５に入力される。 The master device 100 includes a main clock generation unit 102 that incorporates a crystal oscillator 101. The main clock generation unit 102 outputs a transmission signal of the crystal oscillator 101 as a main clock signal CLK_M (frequency fm). The main clock signal CLK_M is input to the data rate setting unit 104 and the carrier signal generation unit 103. The data rate setting unit 104 sets the transmission rate of transmission data by dividing the main clock signal CLK_M according to the constant C. The set value is input to the transmission data generation unit 105.

キャリア信号生成部１０３は、メインクロック生成部１０１によって生成されるメインクロック信号ＣＬＫ_Ｍを信号処理してキャリア信号Ｃ_Ｍを生成する。送信データ生成部１０５は、データレート設定部１０４にて設定された伝送レートで送信データＴｘ_Ｍを生成する。送信データＴＸ_Ｍ及びキャリア信号Ｃ_Ｍは、変調部１０６に送られる。 The carrier signal generation unit 103 processes the main clock signal CLK_M generated by the main clock generation unit 101 to generate a carrier signal C_M. The transmission data generation unit 105 generates transmission data Tx_M at the transmission rate set by the data rate setting unit 104. Transmission data TX_M and carrier signal C_M are sent to modulation section 106.

変調部１０６は、キャリア信号Ｃ_Ｍを送信データＴｘ_Ｍに応じて変調する。変調部１０６の出力信号は帯域フィルタ１０７を通して電力線２に送出される。 The modulation unit 106 modulates the carrier signal C_M according to the transmission data Tx_M. The output signal of the modulation unit 106 is sent to the power line 2 through the band filter 107.

一方、電力線２を介してスレーブ装置２００から送られてきた信号は、帯域フィルタ１０７を通して復調部１０８に入力される。復調部１０８で復調された受信信号は、信号処理部１０９に入力され信号処理される。 On the other hand, a signal transmitted from the slave device 200 via the power line 2 is input to the demodulation unit 108 through the band filter 107. The received signal demodulated by the demodulation unit 108 is input to the signal processing unit 109 and subjected to signal processing.

スレーブ装置２００は、可変容量ダイオードを用いたＲＣ発振回路またはＬＣ発振回路からなるＶＣＯをメインクロック生成部２０９として備えている。スレーブ装置２００では、電力線２を介して送られてきた信号が、帯域フィルタ２０１を通して復調部２０２に入力される。復調部２０２は、受信信号Ｒｘを復調する（図７参照）。復調された受信信号Ｒｘ_Ｓは、信号処理部２０３およびＭＭＣ周波数情報検出部２３０に入力される。信号処理部２０３は受信信号Ｒｘ_Ｓを処理する。 The slave device 200 includes a VCO formed of an RC oscillation circuit or an LC oscillation circuit using a variable capacitance diode as a main clock generation unit 209. In the slave device 200, a signal transmitted via the power line 2 is input to the demodulation unit 202 through the band filter 201. The demodulator 202 demodulates the received signal Rx (see FIG. 7). The demodulated reception signal Rx_S is input to the signal processing unit 203 and the MMC frequency information detection unit 230. The signal processing unit 203 processes the reception signal Rx_S.

ＭＭＣ周波数情報検出部２３０は、マスタ装置１００からの受信信号Ｒｘ_Ｓに含まれるプリアンブル信号に基づいて当該受信信号Ｒｘ_Ｓの中のマスタ装置１００側のメインクロック周波数情報を読み取り、その情報をメインクロック調整部２３１に渡す。 The MMC frequency information detection unit 230 reads main clock frequency information on the master device 100 side in the received signal Rx_S based on the preamble signal included in the received signal Rx_S from the master device 100, and uses the information as the main clock adjustment unit. To 231.

メインクロック調整部２３１は、マスタ装置１００側のメインクロック周波数情報を元に、自装置のメインクロック周波数をマスタ装置１００と同じ周波数に調整するための調整信号を生成する。生成された調整信号はメインクロック生成部２０９に送られる。 The main clock adjustment unit 231 generates an adjustment signal for adjusting the main clock frequency of the own device to the same frequency as the master device 100 based on the main clock frequency information on the master device 100 side. The generated adjustment signal is sent to the main clock generation unit 209.

メインクロック生成部２０９は、自スレーブ装置２００のメインクロック周波数ｆｓをメインクロック調整部２３１からの調整信号に合わせて調整しつつ、メインクロック信号ＣＬＫ_Ｓを生成する。生成されたメインクロック信号ＣＬＫ_Ｓはデータレート設定部２１０とキャリア信号生成部２１１とに送られる。 The main clock generation unit 209 generates the main clock signal CLK_S while adjusting the main clock frequency fs of the slave device 200 according to the adjustment signal from the main clock adjustment unit 231. The generated main clock signal CLK_S is sent to the data rate setting unit 210 and the carrier signal generation unit 211.

データレート設定部２１０は、メインクロック生成部２０９によって生成されるメインクロック信号ＣＬＫ_Ｓを定数Ｃに応じて分周することにより送信データＴＸ_Ｓの伝送レートを設定する。その設定値は送信データ生成部２１２に渡される。送信データ生成部２１２は、データレート設定部２１０で設定された伝送レートで送信データＴＸ_Ｓを生成する。キャリア信号生成部２１１は、メインクロック生成部２０９によって生成されるメインクロック信号ＣＬＫ_Ｓを信号処理してキャリア信号Ｃ_Ｓを生成する。送信データＴＸ_Ｓおよびキャリア信号Ｃ_Ｓは変調部２１３に送られる。 The data rate setting unit 210 sets the transmission rate of the transmission data TX_S by dividing the main clock signal CLK_S generated by the main clock generation unit 209 according to the constant C. The set value is passed to the transmission data generation unit 212. The transmission data generation unit 212 generates transmission data TX_S at the transmission rate set by the data rate setting unit 210. The carrier signal generation unit 211 performs signal processing on the main clock signal CLK_S generated by the main clock generation unit 209 to generate a carrier signal C_S. Transmission data TX_S and carrier signal C_S are sent to modulation section 213.

変調部２１３は、キャリア信号Ｃ_Ｍを送信データＴｘ_Ｍに応じて変調する。変調部２１３の出力信号は帯域フィルタ２０１を通して電力線２に送出される。 The modulation unit 213 modulates the carrier signal C_M according to the transmission data Tx_M. The output signal of the modulation unit 213 is sent to the power line 2 through the band filter 201.

図５は本発明にかかるデータ通信システムにおけるマスタ装置とスレーブ装置のさらに別の構成例を示すブロック図である。 FIG. 5 is a block diagram showing still another configuration example of the master device and the slave device in the data communication system according to the present invention.

マスタ装置１００は、水晶発振子１０１を内蔵したメインクロック生成部１０２を備えている。メインクロック生成部１０２は、水晶発振子１０１の発信信号をメインクロック信号ＣＬＫ_Ｍ（周波数ｆｍ）として出力する。メインクロック信号ＣＬＫ_Ｍは、キャリア信号生成部１０３とデータレート設定部１０４とに入力される。キャリア信号生成部１０３は、メインクロック信号ＣＬＫ_Ｍを分周することにより所定周波数ｆｃのキャリア信号Ｃ_Ｍを生成する。 The master device 100 includes a main clock generation unit 102 that incorporates a crystal oscillator 101. The main clock generation unit 102 outputs a transmission signal of the crystal oscillator 101 as a main clock signal CLK_M (frequency fm). The main clock signal CLK_M is input to the carrier signal generation unit 103 and the data rate setting unit 104. The carrier signal generation unit 103 generates a carrier signal C_M having a predetermined frequency fc by dividing the main clock signal CLK_M.

データレート設定部１０４は、メインクロック信号ＣＬＫ_Ｍを定数Ｃで分周する。その設定値は送信データ生成部１０５に入力される。 The data rate setting unit 104 divides the main clock signal CLK_M by a constant C. The set value is input to the transmission data generation unit 105.

一方、電力線２を介してスレーブ装置２００から送られてきた信号は、帯域フィルタ１０７を通して復調部１０８に入力される。復調部１０８で復調された受信信号は、信号処理部１０９に入力され処理される。 On the other hand, a signal transmitted from the slave device 200 via the power line 2 is input to the demodulation unit 108 through the band filter 107. The received signal demodulated by the demodulator 108 is input to the signal processor 109 and processed.

スレーブ装置２００は、可変容量ダイオードを用いたＲＣ発振回路またはＬＣ発振回路からなるＶＣＯをメインクロック生成部２０９として備えている。スレーブ装置２００では、電力線２を介して送られてきた信号が、帯域フィルタ２０１を通して復調部２０２に入力される。復調部２０２は、受信信号Ｒｘを復調する（図７参照）。復調された受信信号Ｒｘ_Ｓは、信号処理部２０３、位相差検出部２０５、および信号検出部２０６に入力される。信号処理部２０３は受信信号Ｒｘ_Ｓを処理する。 The slave device 200 includes a VCO formed of an RC oscillation circuit or an LC oscillation circuit using a variable capacitance diode as a main clock generation unit 209. In the slave device 200, a signal transmitted via the power line 2 is input to the demodulation unit 202 through the band filter 201. The demodulator 202 demodulates the received signal Rx (see FIG. 7). The demodulated reception signal Rx_S is input to the signal processing unit 203, the phase difference detection unit 205, and the signal detection unit 206. The signal processing unit 203 processes the reception signal Rx_S.

位相差検出部２０５には、復調された受信信号Ｒｘ_Ｓとともに分周部２０７からの出力信号Ｓ0が入力される。位相差検出部２０５は、受信信号Ｒｘ_Ｓと分周部２０７からの出力信号Ｓ0との位相差に比例した電圧の信号（位相差信号）を出力する。位相差信号は、メインクロック調整部２０８に入力される。 The phase difference detector 205 receives the output signal S0 from the frequency divider 207 as well as the demodulated received signal Rx_S. The phase difference detection unit 205 outputs a voltage signal (phase difference signal) proportional to the phase difference between the reception signal Rx_S and the output signal S0 from the frequency division unit 207. The phase difference signal is input to the main clock adjustment unit 208.

信号検出部２０６は、復調された受信信号Ｒｘ_Ｓ中のシンクフィールドを解析することにより、マスタ装置１００からの受信信号の有無を検出する。マスタ装置１００からの受信信号有りと検出したら、その旨を示すマスタ信号検知信号をメインクロック調整部２０８に出力する。メインクロック調整部２０８は、マスタ信号検知信号が入力されない時は、位相差検出部２０５からの位相差信号をホールドして出力し続ける。その位相差信号がメインクロック生成部２０９に入力される。 The signal detection unit 206 detects the presence or absence of the reception signal from the master device 100 by analyzing the sync field in the demodulated reception signal Rx_S. When it is detected that there is a reception signal from the master device 100, a master signal detection signal indicating that is output to the main clock adjustment unit 208. When the master signal detection signal is not input, the main clock adjustment unit 208 holds and outputs the phase difference signal from the phase difference detection unit 205. The phase difference signal is input to the main clock generation unit 209.

メインクロック生成部２０９は、位相差信号の電圧に応じた周波数ｆｓのクロック信号ＣＬＫ_Ｓを出力する。クロック生成部２０９から出力されたクロック信号ＣＬＫ_Ｓは、分周部２０７とデータレート設定部２１０とキャリア信号生成部２１１とに入力される。 The main clock generation unit 209 outputs a clock signal CLK_S having a frequency fs corresponding to the voltage of the phase difference signal. The clock signal CLK_S output from the clock generation unit 209 is input to the frequency division unit 207, the data rate setting unit 210, and the carrier signal generation unit 211.

分周部２０７は、クロック生成部２０９からの周波数ｆｓのクロック信号ＣＬＫ_Ｓを定数Ｃで分周した出力信号Ｓ0を出力する。 The frequency divider 207 outputs an output signal S0 obtained by dividing the clock signal CLK_S having the frequency fs from the clock generator 209 by a constant C.

上記のように、メインクロック生成部２０９により生成されたクロック信号ＣＬＫ_Ｓを、分周部２０７によって定数Ｃで分周し、その出力信号Ｓ0を位相差検出部２０５にフィードバックさせることにより、クロック生成部２０７により生成されるクロック信号ＣＬＫ_Ｓの周波数ｆｓがマスタ装置１００のメインクロック生成部１０２により生成されるクロック信号ＣＬＫ_Ｍの周波数ｆｍと一致するように調整される。 As described above, the clock signal CLK_S generated by the main clock generation unit 209 is divided by the constant C by the frequency division unit 207, and the output signal S0 is fed back to the phase difference detection unit 205, so that the clock generation unit The frequency fs of the clock signal CLK_S generated by 207 is adjusted to coincide with the frequency fm of the clock signal CLK_M generated by the main clock generation unit 102 of the master device 100.

データレート設定部２１０は、メインクロック生成部２０９により生成されたクロック信号ＣＬＫ_Ｓを定数Ｃに応じて分周することによって、送信データレートを設定する。その設定値は送信データ生成部２１２に入力される。送信データ生成部２１２は、送信データＴｘ_Ｓを生成する。キャリア信号生成部２１１は、クロック信号ＣＬＫ_Ｓを分周することにより所定周波数ｆｃｓ（＝ｆｃｍ）のキャリア信号Ｃ_Ｓを生成する。キャリア信号Ｃ_Ｓおよび送信データＴｘ_Ｓは変調部２１３に送られる。変調部２１３は、キャリア信号Ｃ_Ｓを送信データＴｘ_Ｓに応じて変調する。変調部２１３の出力信号は帯域フィルタ２０１を通して電力線２に送出される。 The data rate setting unit 210 sets the transmission data rate by dividing the clock signal CLK_S generated by the main clock generation unit 209 according to the constant C. The set value is input to the transmission data generation unit 212. The transmission data generation unit 212 generates transmission data Tx_S. The carrier signal generation unit 211 generates a carrier signal C_S having a predetermined frequency fcs (= fcm) by dividing the clock signal CLK_S. Carrier signal C_S and transmission data Tx_S are sent to modulation section 213. The modulation unit 213 modulates the carrier signal C_S according to the transmission data Tx_S. The output signal of the modulation unit 213 is sent to the power line 2 through the band filter 201.

スレーブ装置２００は、マスタ装置１００から受信信号Ｒｘ_Ｓ中のプリアンブル等の信号に基づいて伝送データレートを検出し、自装置のクロック生成部２０９で生成したクロック信号ＣＬＫ_Ｓを伝送データレートに応じて分周し、マスタ装置１００の送信用キャリア信号Ｃ_Ｍと分周部２０７の出力信号との位相差に応じた電圧の信号を自装置のクロック生成部２０９に入力することにより、自装置のクロック生成部２０９の発振周波数ｆｓをマスタ装置１００のメインクロック発生部１０２の発振周波数ｆｍと一致させる。 The slave device 200 detects a transmission data rate based on a preamble signal in the received signal Rx_S from the master device 100, and divides the clock signal CLK_S generated by the clock generation unit 209 of the own device according to the transmission data rate. Then, by inputting a signal of a voltage corresponding to the phase difference between the transmission carrier signal C_M of the master device 100 and the output signal of the frequency divider 207 to the clock generator 209 of the own device, the clock generator 209 of the own device Is made to coincide with the oscillation frequency fm of the main clock generation unit 102 of the master device 100.

したがって、各スレーブ装置２００のメインクロック生成部２０９にＲＣ発振回路やＬＣ発振回路といった安価なものを使用しつつ、各スレーブ装置２００のクロック信号ＣＬＫ_Ｓを、高価な水晶振動子１０１を備えたマスタ装置１００のメインクロック信号ＣＬＫ_Ｍと一致させることができるので、全ての送受信装置に水晶振動子１０１を搭載した場合と同等に伝送品質の高いデータ通信システムを安価に実現できる。 Therefore, the master device including the expensive crystal resonator 101 is used as the clock signal CLK_S of each slave device 200 while using an inexpensive device such as an RC oscillation circuit or an LC oscillation circuit for the main clock generation unit 209 of each slave device 200. Since 100 main clock signals CLK_M can be made coincident with each other, a data communication system with high transmission quality can be realized at a low cost, equivalent to the case where the crystal resonator 101 is mounted on all transmission / reception devices.

図８は本発明にかかるデータ通信システムにおけるマスタ装置とスレーブ装置の別の構成例を示すブロック図である。図５に示したデータ通信システムとの違いはスレーブ装置２００の構成にある。 FIG. 8 is a block diagram showing another configuration example of the master device and the slave device in the data communication system according to the present invention. The difference from the data communication system shown in FIG.

図８に示すデータ通信システムのスレーブ装置２００では、復調部２０２で復調された受信信号Ｒｘ_Ｓが、信号処理部２２０とビット幅検出部２２１とに入力される。信号処理部２２０は受信信号Ｒｘ_Ｓを処理する。 In the slave device 200 of the data communication system illustrated in FIG. 8, the reception signal Rx_S demodulated by the demodulation unit 202 is input to the signal processing unit 220 and the bit width detection unit 221. The signal processing unit 220 processes the received signal Rx_S.

ビット幅検出部２２１は、マスタ装置１００からの受信信号Ｒｘ_Ｓ中の信号の立ち上がりと立ち下がりの間の時間をカウントすることにより受信信号Ｒｘ_Ｓの１ビット幅を検出する。ビット幅検出部２２１による検出値はビット幅比較部２２３に入力される。このときビット幅比較部２２３には、基準ビット幅記憶部２２２から読み出された値も同時に入力される。基準ビット幅記憶部２２２は、基準となる１ビット幅の値を予め記憶している。 The bit width detection unit 221 detects the 1-bit width of the reception signal Rx_S by counting the time between the rise and fall of the signal in the reception signal Rx_S from the master device 100. The value detected by the bit width detection unit 221 is input to the bit width comparison unit 223. At this time, the value read from the reference bit width storage unit 222 is also input to the bit width comparison unit 223 at the same time. The reference bit width storage unit 222 stores in advance a reference 1-bit width value.

ビット幅比較部２２３は、入力された両値を比較し、両値の差分に応じた信号を出力する。ビット幅比較部２２３の出力信号はメインクロック信号調整部２２４に入力される。メインクロック信号調整部２２４は、ビット幅比較部２２３からの信号に基づいて、前記差分を無くすようにメインクロック生成部２０９への入力信号電圧を調整する。メインクロック生成部２０９の動作および、メインクロック生成部２０９のクロック信号ＣＬＫ_Ｓを用いるデータレート設定部２１０、キャリア信号生成部２１１、送信データ生成部２１２等の動作は図５の場合と同様である。 The bit width comparison unit 223 compares the two input values and outputs a signal corresponding to the difference between the two values. The output signal of the bit width comparison unit 223 is input to the main clock signal adjustment unit 224. Based on the signal from the bit width comparison unit 223, the main clock signal adjustment unit 224 adjusts the input signal voltage to the main clock generation unit 209 so as to eliminate the difference. The operations of the main clock generation unit 209 and the operations of the data rate setting unit 210, the carrier signal generation unit 211, the transmission data generation unit 212, and the like using the clock signal CLK_S of the main clock generation unit 209 are the same as those in FIG.

このように、図８のデータ通信システムは、各スレーブ装置２００が、マスタ装置１００からの受信信号Ｒｘ_Ｓに含まれる信号に基づいて受信信号Ｒｘ_Ｓの１ビット幅を検出し、その１ビット幅と予め記憶しておいた基準ビット幅との差分を無くすように自装置のクロック生成部２０９への入力信号電圧を調整する。これにより、自装置のクロック信号ＣＬＫ_Ｓとマスタ装置１００のクロック信号ＣＬＫ_Ｓとのずれが抑制される。 As described above, in the data communication system of FIG. 8, each slave device 200 detects the 1-bit width of the received signal Rx_S based on the signal included in the received signal Rx_S from the master device 100, The input signal voltage to the clock generation unit 209 of the own apparatus is adjusted so as to eliminate the difference from the stored reference bit width. Thereby, the deviation between the clock signal CLK_S of the own device and the clock signal CLK_S of the master device 100 is suppressed.

各スレーブ装置２００のメインクロック信号調整処理は、実際の負荷制御等を行うデータ通信中に順次、調整を行うことが可能である。 The main clock signal adjustment processing of each slave device 200 can be adjusted sequentially during data communication for performing actual load control and the like.

図８のデータ通信システムの場合も、各スレーブ装置２００のクロック生成部２０９にＲＣ発振回路やＬＣ発振回路といった安価なものを使用しつつ、各スレーブ装置２００のクロック信号ＣＬＫ_Ｓを、高価な水晶振動子１０１を備えたマスタ装置１００のメインクロック信号ＣＬＫ_Ｍと一致させることができるので、全ての送受信装置に水晶振動子１０１を搭載した場合と同等に伝送品質の高いデータ通信システムを安価に実現できる。 Also in the case of the data communication system of FIG. 8, the clock signal CLK_S of each slave device 200 is used as an expensive crystal oscillation while using an inexpensive device such as an RC oscillation circuit or an LC oscillation circuit for the clock generation unit 209 of each slave device 200. Since it can be made to coincide with the main clock signal CLK_M of the master device 100 including the child 101, a data communication system with high transmission quality can be realized at a low cost, equivalent to the case where the crystal resonator 101 is mounted on all the transmission / reception devices.

尚、本発明は、前述した形態例に限定されるものではなく、適宜、変形、改良、等が可能である。その他、前述した形態例における各構成要素の形態、数、配置箇所、等は本発明を達成できるものであれば任意であり、限定されない。 The present invention is not limited to the above-described embodiments, and modifications, improvements, etc. can be made as appropriate. In addition, the configuration, the number, the arrangement location, and the like of each component in the above-described embodiment are arbitrary and are not limited as long as the present invention can be achieved.

上記の実施形態例では、ＰＬＣによるデータ通信システムを例にとり説明したが、専用の伝送線を用いたデータ通信システムにも本発明が適用できることはいうまでもない。また、使用する通信プロトコルもＬＩＮに限定されない。 In the above embodiment, the data communication system using the PLC has been described as an example. However, it goes without saying that the present invention can also be applied to a data communication system using a dedicated transmission line. Further, the communication protocol to be used is not limited to LIN.

本発明にかかるデータ通信システムの構成例を示す概念図である。It is a conceptual diagram which shows the structural example of the data communication system concerning this invention. ＬＩＮプロトコルによる通信におけるフレーム構成を示す図である。It is a figure which shows the frame structure in the communication by a LIN protocol. 本発明にかかるデータ通信システムにおけるマスタ装置とスレーブ装置の構成例を示すブロック図である。It is a block diagram which shows the structural example of the master apparatus in the data communication system concerning this invention, and a slave apparatus. 本発明にかかるデータ通信システムにおけるマスタ装置とスレーブ装置の別の構成例を示すブロック図である。It is a block diagram which shows another structural example of the master apparatus and slave apparatus in the data communication system concerning this invention. 本発明にかかるデータ通信システムにおけるマスタ装置とスレーブ装置のさらに別の構成例を示すブロック図である。It is a block diagram which shows another example of a structure of the master apparatus in the data communication system concerning this invention, and a slave apparatus. マスタ装置における変調処理に関する説明図である。It is explanatory drawing regarding the modulation process in a master apparatus. スレーブ装置における復調処理に関する説明図である。It is explanatory drawing regarding the demodulation process in a slave apparatus. 本発明にかかるデータ通信システムにおけるマスタ装置とスレーブ装置のさらに別の構成例を示すブロック図である。It is a block diagram which shows another example of a structure of the master apparatus in the data communication system concerning this invention, and a slave apparatus. 従来のデータ通信システムの概念図である。It is a conceptual diagram of the conventional data communication system.

Explanation of symbols

１-1、１-2、１-3、１-4 送受信装置
２電力線
１００マスタ装置
２００スレーブ装置
１０１水晶発振子
１０２メインクロック生成部
１０３キャリア信号生成部
１０４データレート設定部
１０５送信データ生成部
２０２復調部
２０３信号処理部
２０４データレート計測部
２０５位相差検出部
２０６信号検出部
２０７分周部
２０８メインクロック調整部
２０９メインクロック生成部
２１２送信データ生成部
２２０信号処理部
２２１ビット幅検出部
２２２基準ビット幅記憶部
２２４メインクロック信号調整部
２２３ビット幅比較部
２３０ＭＭＣ周波数情報検出部
２３１メインクロック調整部
ＣＬＫ_Ｍメインクロック信号
ＣＬＫ_Ｓクロック信号
Ｃ_Ｍキャリア信号
Ｃ_Ｓキャリア信号
Ｒｘ_Ｓ受信信号
Ｔｘ_Ｍ送信データ
Ｔｘ_Ｓ送信データ 1-1, 1-2, 1-3, 1-4 Transmission / reception device 2 Power line 100 Master device 200 Slave device 101 Crystal oscillator 102 Main clock generation unit 103 Carrier signal generation unit 104 Data rate setting unit 105 Transmission data generation unit 202 Demodulation unit 203 Signal processing unit 204 Data rate measurement unit 205 Phase difference detection unit 206 Signal detection unit 207 Frequency division unit 208 Main clock adjustment unit 209 Main clock generation unit 212 Transmission data generation unit 220 Signal processing unit 221 Bit width detection unit 222 Reference Bit width storage unit 224 Main clock signal adjustment unit 223 Bit width comparison unit 230 MMC frequency information detection unit 231 Main clock adjustment unit CLK_M Main clock signal CLK_S Clock signal C_M Carrier signal C_S Carrier signal Rx_S Reception signal Tx_M Transmission data Tx_S Transmission data Data

Claims

In a data communication system in which a master-side transceiver device and a plurality of slave-side transceiver devices communicate bidirectionally,
The transmitting / receiving device on the master side
A main clock generator for generating a main clock signal with high frequency accuracy;
A data rate setting unit that sets a transmission rate of transmission data by dividing the main clock signal generated by the main clock generation unit according to a constant C;
A transmission data generation unit that generates data at a transmission rate set by the data rate setting unit;
A signal processing unit that receives and processes received signals;
Multiple slave side receivers
A signal processing unit for receiving and processing a received signal;
An MMC frequency information detection unit that reads main clock frequency information on the master side in the received signal based on a signal such as a preamble included in the received signal from the transmission / reception device on the master side;
Based on main clock frequency information on the master side, a main clock adjustment unit that generates an adjustment signal for adjusting the main clock frequency of the own transceiver device to the same frequency as the master,
A main clock generator having a lower frequency accuracy and frequency stability than the main clock generator on the master side, which can adjust the main clock frequency of the own transceiver device according to the adjustment signal from the main clock adjuster,
A data rate setting unit that sets a transmission rate of transmission data by dividing the main clock signal generated by the clock generation unit of the own transmission / reception device according to a constant C;
A transmission data generation unit that generates transmission data at a transmission rate set by the data rate setting unit;
A data communication system comprising:

In a data communication system in which a master-side transmitting / receiving device and a plurality of slave-side transmitting / receiving devices perform modulation / demodulation using a single carrier signal and perform bidirectional communication,
The transmitting / receiving device on the master side
A main clock generator for generating a main clock signal with high frequency accuracy;
A data rate setting unit that sets a transmission rate of transmission data by dividing the main clock signal generated by the main clock generation unit according to a constant C;
A transmission data generation unit that generates data at a transmission rate set by the data rate setting unit;
A carrier signal generation unit that generates a carrier signal by performing signal processing on the main clock signal generated by the main clock generation unit;
A modulation unit that modulates signals generated by the transmission data generation unit and the carrier signal generation unit;
A demodulator that demodulates the modulated received signal;
A signal processing unit that performs signal processing on the demodulated received signal;
Multiple slave side receivers
A demodulator that demodulates the modulated received signal;
A signal processing unit that processes the demodulated received signal;
An MMC frequency information detector that reads main clock frequency information on the master side in the received signal based on the received signal from the transmitting / receiving device on the master side including the preamble signal;
Based on main clock frequency information on the master side, a main clock adjustment unit that generates an adjustment signal for adjusting the main clock frequency of the own transceiver device to the same frequency as the master,
A main clock generator having a lower frequency accuracy and frequency stability than the main clock generator on the master side, which can adjust the main clock frequency of the own transceiver device according to the adjustment signal from the main clock adjuster,
A data rate setting unit that sets a transmission rate of transmission data by dividing the clock signal generated by the clock generation unit of the own transmission / reception device according to a constant C;
A transmission data generation unit that generates transmission data at a transmission rate set by the data rate setting unit;
A carrier signal generation unit that generates a carrier signal by performing signal processing on the main clock signal generated by the main clock generation unit of the own transceiver device;
A modulation unit that modulates signals generated by the transmission data generation unit and the carrier signal generation unit;
A data communication system comprising:

In a data communication system in which a master-side transmitting / receiving device and a plurality of slave-side transmitting / receiving devices perform modulation / demodulation using a single carrier signal and perform bidirectional communication,
The transmitting / receiving device on the master side
A main clock generator for generating a main clock signal with high frequency accuracy;
A data rate setting unit that sets a transmission rate of transmission data by dividing the main clock signal generated by the main clock generation unit according to a constant C;
A transmission data generation unit that generates transmission data at a transmission rate set by the data rate setting unit;
A carrier signal generation unit that generates a carrier signal by performing signal processing on the main clock signal generated by the main clock generation unit;
A modulation unit that modulates signals generated by the transmission data generation unit and the carrier signal generation unit;
A demodulator that demodulates the modulated received signal;
A signal processing unit that performs signal processing on the demodulated received signal;
Multiple slave side receivers
A demodulator that demodulates the modulated received signal;
A signal processing unit that processes the demodulated received signal;
A frequency dividing unit that divides the main clock signal generated by the main clock generating unit of the own transmission / reception device according to a constant C;
A phase difference detection unit that outputs a voltage signal corresponding to a phase difference between a reception signal from a transmission / reception device on the master side and an output signal of the frequency division unit;
A signal detection unit that reads whether the phase difference detection unit is a detectable signal or a non-detectable signal from the reception signals from the master side transmission / reception device;
Based on the voltage signal output from the phase difference detection unit and the output signal from the signal detection unit, a main clock adjustment unit that generates an adjustment signal for adjusting the main clock frequency of the own transmission / reception device to the same frequency as the master When,
A main clock generator having a lower frequency accuracy and frequency stability than the main clock generator on the master side, which can adjust the main clock frequency of the own transceiver device according to the adjustment signal from the main clock adjuster,
A data rate setting unit that sets a transmission rate of transmission data by dividing the main clock frequency generated by the main clock generation unit according to a constant C;
A transmission data generation unit that generates transmission data at a transmission rate set by the data rate setting unit;
A carrier signal generation unit that generates a carrier signal by performing signal processing on the main clock signal generated by the main clock generation unit of the own transceiver device;
A modulation unit that modulates signals generated by the transmission data generation unit and the carrier signal generation unit;
A data communication system comprising:

In a data communication system in which a master-side transmitting / receiving device and a plurality of slave-side transmitting / receiving devices perform modulation / demodulation using a single carrier signal and perform bidirectional communication,
The master transceiver is
A main clock generator for generating a main clock signal with high frequency accuracy;
A data rate setting unit that sets a transmission rate of transmission data by dividing the main clock signal generated by the main clock generation unit according to a constant C;
A transmission data generation unit that generates transmission data at a transmission rate set by the data rate setting unit;
A carrier signal generation unit that generates a carrier signal by performing signal processing on the main clock signal generated by the main clock generation unit;
A modulation unit that modulates signals generated by the transmission data generation unit and the carrier signal generation unit;
A demodulator that demodulates the modulated received signal;
A signal processing unit that performs signal processing on the demodulated received signal;
Multiple slave side receivers
A demodulator that demodulates the modulated received signal;
A signal processing unit that processes the demodulated received signal;
A bit width detector that detects a 1-bit time width of the received signal based on a signal such as a preamble included in the received signal from the master-side transmitting / receiving device;
A reference bit width storage unit that stores a 1-bit time width of a signal output from the bit width detection unit when the main clock frequency of the own transmission / reception device is the same frequency as the master side transmission / reception device;
A bit width comparison unit that compares the time width detected by the bit width detection unit with the time width stored in the reference bit width storage unit;
Based on the signal output from the bit width comparison unit, a main clock adjustment unit that generates an adjustment signal for adjusting the main clock frequency of the own transmission / reception device to the same frequency as the master,
A main clock generator having a lower frequency accuracy and frequency stability than the main clock generator on the master side, which can adjust the main clock frequency of the own transceiver device according to the adjustment signal from the main clock adjuster,
A data rate setting unit that sets a transmission rate of transmission data by dividing the main clock frequency generated by the main clock generation unit according to a constant C;
A transmission data generation unit that generates transmission data at a transmission rate set by the data rate setting unit;
A carrier signal generation unit that generates a carrier signal by performing signal processing on the main clock signal generated by the main clock generation unit of the own transceiver device;
A modulation unit that modulates signals generated by the transmission data generation unit and the carrier signal generation unit;
A data communication system comprising: