JP2005295631A - Power supply device and power supply control device - Google Patents

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Abstract

【課題】一端に入力電圧が印加されたコイルの他端を、負荷と接地とで交互に接続することにより、入力電圧を昇圧して、負荷への電源供給を安定化できる電源装置及び電源制御装置を提供する。
【解決手段】一端に入力電圧Vinが印加されたコイルLOの他端を、負荷12と接地とで交互に接続することにより、入力電圧を昇圧して、負荷に供給する電源装置において、負荷に印加される電圧に応じたパルス幅の第１の検出パルスを生成する第１の検出パルス生成手段R1,21,22,26,27.123と、コイルに流れる電流に応じたパルス幅の第２の検出パルスを生成する第２の検出パルス生成手段R11;21,22,121,122,124;221,222,223とで生成された第１の検出パルスと第２の検出パルスとを合成した出力パルスに応じてコイルの他端の負荷と接地とに接続する期間を制御する制御手段28,M11,M12とを有する。
【選択図】図１A power supply apparatus and a power supply control capable of stabilizing the power supply to a load by boosting the input voltage by alternately connecting the other end of a coil having an input voltage applied to one end between a load and a ground. Providing the device.
In a power supply device that boosts an input voltage by alternately connecting the other end of a coil LO, to which an input voltage Vin is applied at one end, between a load and a ground, and supplying the load to the load, First detection pulse generation means R1, 21, 22, 26, 27.123 for generating a first detection pulse having a pulse width corresponding to the applied voltage, and a second detection having a pulse width corresponding to the current flowing through the coil A second detection pulse generating means for generating a pulse R11; 21, 22, 121, 122, 124; 221, 222, 223; a load at the other end of the coil according to an output pulse obtained by combining the first detection pulse and the second detection pulse; Control means 28, M11, M12 for controlling the period of connection to the ground.
[Selection] Figure 1

Description

本発明は電源装置及び電源制御装置に係り、特に、一端に入力電圧が印加されたコイルの他端を、負荷と接地とで交互に接続することにより、入力電圧を昇圧して、負荷に供給する電源装置及び電源制御装置に関する。   The present invention relates to a power supply device and a power supply control device, and in particular, by alternately connecting the other end of a coil having an input voltage applied to one end between a load and a ground, the input voltage is boosted and supplied to the load. The present invention relates to a power supply device and a power supply control device.

近年、携帯電話を始めとした携帯機器が広く普及している。携帯機器は、電池で駆動されるため、その表示装置として液晶ディスプレイパネルが搭載されている。   In recent years, mobile devices such as mobile phones have become widespread. Since the portable device is driven by a battery, a liquid crystal display panel is mounted as the display device.

液晶ディスプレイパネルは、自発光型ではないので、光源が必要となる。液晶ディスプレイパネルの光源としては、外光の他、陰極線管やＬＥＤなどがある。   Since the liquid crystal display panel is not a self-luminous type, a light source is required. As a light source of the liquid crystal display panel, there are a cathode ray tube, an LED and the like in addition to external light.

携帯機器に搭載される液晶ディスプレイの光源としては、高輝度、高効率であり、かつ、小型化が可能である白色ＬＥＤを用いた光源が注目されている。液晶ディスプレイの光源として白色ＬＥＤを搭載する場合には、画面のちらつきを防いだり、輝度を均一化したりするために複数のＬＥＤを直列接続して使用している。   As a light source of a liquid crystal display mounted on a portable device, a light source using a white LED that has high luminance, high efficiency, and can be miniaturized has attracted attention. When a white LED is mounted as a light source of a liquid crystal display, a plurality of LEDs are connected in series in order to prevent flickering of the screen and to make the luminance uniform.

このとき、携帯機器の電池は、小型化、小電力化のため低電圧化されているため、直列接続された複数のＬＥＤを駆動するには電圧が低すぎる。このため、電池電圧を昇圧してＬＥＤを駆動するための電源電圧を得る昇圧型の電源回路が搭載されている（特許文献１参照）。   At this time, since the battery of the portable device has a low voltage for miniaturization and low power consumption, the voltage is too low to drive a plurality of LEDs connected in series. For this reason, a booster type power supply circuit that boosts the battery voltage and obtains a power supply voltage for driving the LED is mounted (see Patent Document 1).

図７は従来の一例のブロック構成図を示す。   FIG. 7 shows a block diagram of an example of the prior art.

従来の電源装置１は、コイルＬ０、電流制御ＩＣ（integrated circuit）１１、平滑用キャパシタＣ１、負荷電流検出用抵抗Ｒ１から構成され、入力電圧Ｖinを昇圧した出力電圧Ｖoutを負荷１２に印加する。   The conventional power supply device 1 includes a coil L0, a current control IC (integrated circuit) 11, a smoothing capacitor C1, and a load current detection resistor R1, and applies an output voltage Vout obtained by boosting an input voltage Vin to the load 12.

コイルＬ０の一端には、入力電圧Ｖinが印加されている。コイルＬ０の他端は、電流制御ＩＣ１１の端子Ｔ１に接続されている。負荷１２は、例えば、発光ダイオードＤ１〜Ｄｎを直列接続した構成されており、アノード側が電流制御ＩＣ１１の端子Ｔ２に接続され、カソード側が負荷電流検出用抵抗Ｒ１を介して接地に接続された構成とされている。負荷電流検出用抵抗Ｒ１には、出力電圧Ｖoutに応じた電圧Ｖsが発生する。負荷電流検出用抵抗Ｒ１に発生した電圧Ｖsは、電流検出ＩＣ１１の端子Ｔ３に印加される。   An input voltage Vin is applied to one end of the coil L0. The other end of the coil L0 is connected to the terminal T1 of the current control IC11. The load 12 has, for example, a configuration in which the light emitting diodes D1 to Dn are connected in series. The anode side is connected to the terminal T2 of the current control IC 11, and the cathode side is connected to the ground via the load current detection resistor R1. Has been. A voltage Vs corresponding to the output voltage Vout is generated in the load current detection resistor R1. The voltage Vs generated in the load current detection resistor R1 is applied to the terminal T3 of the current detection IC11.

電流制御ＩＣ１１は、発振回路２１、波形整形回路２２、加算回路２３、コンパレータ２４、２５、誤差アンプ２６、基準電圧源２７、ドライバ２８、抵抗Ｒ11、ＭＯＳトランジスタＭ11、Ｍ12が内蔵された構成とされている。発振回路２１は、所定の周波数で発振を行っている。発振回路２１の発振出力は、波形整形回路２２に供給される。波形整形回路２２は、発振回路２１から供給された発振出力で発振された発振出力をランプ波形状に波形整形する。波形整形回路２２で波形整形されたランプ波形状の信号は、加算回路２３に供給される。加算回路２３には、波形整形回路２２からのランプ波形状の信号の他にコンパレータ２４の出力が供給されている。   The current control IC 11 includes an oscillation circuit 21, a waveform shaping circuit 22, an adder circuit 23, comparators 24 and 25, an error amplifier 26, a reference voltage source 27, a driver 28, a resistor R11, and MOS transistors M11 and M12. ing. The oscillation circuit 21 oscillates at a predetermined frequency. The oscillation output of the oscillation circuit 21 is supplied to the waveform shaping circuit 22. The waveform shaping circuit 22 shapes the oscillation output oscillated from the oscillation output supplied from the oscillation circuit 21 into a ramp waveform. The ramp waveform signal shaped by the waveform shaping circuit 22 is supplied to the adding circuit 23. In addition to the ramp waveform signal from the waveform shaping circuit 22, the output of the comparator 24 is supplied to the adder circuit 23.

コンパレータ２４は、抵抗Ｒ11の両端の電圧が所定電圧より大きいときに出力をハイレベルとし、抵抗Ｒ11の両端の電圧が所定電圧より小さいときに出力をローレベルとする。抵抗Ｒ11は、一端がＭＯＳトランジスタＭ11に接続され、他端が接地端子Ｔ４に接続されており、ＭＯＳトランジスタＭ11に流れる電流に応じた電圧がその両端に発生する。ＭＯＳトランジスタＭ11は、ソース−ドレインが端子Ｔ１と抵抗Ｒ11の一端との間に接続されている。また、ＭＯＳトランジスタＭ11のゲートには、ドライバ２８から駆動パルスが供給される。ＭＯＳトランジスタＭ11は、ドライバ２８からの駆動パルスがハイレベルのときにオンし、端子Ｔ１から電流を引き込み、ドライバ２８からの駆動パルスがローレベルのときにオフし、端子Ｔ１からの電流の引き込みを停止する。   The comparator 24 sets the output to a high level when the voltage across the resistor R11 is greater than a predetermined voltage, and sets the output to a low level when the voltage across the resistor R11 is less than the predetermined voltage. The resistor R11 has one end connected to the MOS transistor M11 and the other end connected to the ground terminal T4, and a voltage corresponding to the current flowing through the MOS transistor M11 is generated at both ends. The MOS transistor M11 has a source-drain connected between the terminal T1 and one end of the resistor R11. A driving pulse is supplied from the driver 28 to the gate of the MOS transistor M11. The MOS transistor M11 is turned on when the drive pulse from the driver 28 is at a high level and draws current from the terminal T1, and is turned off when the drive pulse from the driver 28 is at a low level to draw current from the terminal T1. Stop.

抵抗Ｒ11の両端の電圧を検出することにより、端子Ｔ１から引き込まれる電流、すなわち、コイルＬ０に流れる電流を検出することができる。   By detecting the voltage across the resistor R11, the current drawn from the terminal T1, that is, the current flowing through the coil L0 can be detected.

加算回路２３は、波形整形回路２２のランプ波形状の信号とコンパレータ２４の出力とを加算する。加算回路２３の出力は、コンパレータ２５の非反転入力端子に供給される。   The adder circuit 23 adds the ramp waveform signal of the waveform shaping circuit 22 and the output of the comparator 24. The output of the adder circuit 23 is supplied to the non-inverting input terminal of the comparator 25.

コンパレータ２５の反転入力端子には、誤差アンプ２６の出力が供給されている。誤差アンプ２６は、反転入力端子が端子Ｔ３に接続されており、非反転入力端子に基準電圧源２７から基準電圧が印加されており、反転増幅回路を構成している。誤差アンプ２６は、 端子Ｔ３に供給される負荷電流に応じた電圧Ｖsと基準電圧との差電圧に応じた信号を出力する。   The output of the error amplifier 26 is supplied to the inverting input terminal of the comparator 25. In the error amplifier 26, an inverting input terminal is connected to the terminal T3, and a reference voltage is applied from a reference voltage source 27 to a non-inverting input terminal, thereby forming an inverting amplifier circuit. The error amplifier 26 outputs a signal corresponding to the voltage difference between the voltage Vs corresponding to the load current supplied to the terminal T3 and the reference voltage.

コンパレータ２５は、加算回路２３の出力が誤差アンプ２６の出力より大きいときに出力をハイレベルとし、加算回路２３の出力が誤差アンプ２６の出力小さいときに出力をローレベルとする。コンパレータ２５の出力パルスは、ドライバ２８に供給される。ドライバ２８は、コンパレータ２５の出力パルスがハイレベルのときにはＭＯＳトランジスタＭ11、Ｍ12のゲート電圧をローレベルとし、コンパレータ２５の出力がローレベルのときにはＭＯＳトランジスタＭ11、Ｍ12のゲート電圧をハイレベルとする。   The comparator 25 sets the output to a high level when the output of the addition circuit 23 is larger than the output of the error amplifier 26, and sets the output to a low level when the output of the addition circuit 23 is small. The output pulse of the comparator 25 is supplied to the driver 28. The driver 28 sets the gate voltages of the MOS transistors M11 and M12 to low level when the output pulse of the comparator 25 is high level, and sets the gate voltages of the MOS transistors M11 and M12 to high level when the output of the comparator 25 is low level.

ＭＯＳトランジスタＭ11は、ｎチャネルＭＯＳ電界効果トランジスタから構成されており、ドライバ２８の出力がハイレベルのときにはオンし、ドライバ２８の出力がローレベルのときにはオフする。ＭＯＳトランジスタＭ12は、ｐチャネルＭＯＳ電界効果トランジスタから構成されており、ドライバ２８の出力がハイレベルのときにはオフし、ドライバ２８の出力がローレベルのときにはオンする。これによって、ＭＯＳトランジスタＭ11とＭＯＳトランジスタＭ12とは、コンパレータ２５の出力パルスに応じて互いに交互にオン／オフする。   The MOS transistor M11 is composed of an n-channel MOS field effect transistor, and is turned on when the output of the driver 28 is at a high level and turned off when the output of the driver 28 is at a low level. The MOS transistor M12 is composed of a p-channel MOS field effect transistor, and is turned off when the output of the driver 28 is at a high level and turned on when the output of the driver 28 is at a low level. Accordingly, the MOS transistor M11 and the MOS transistor M12 are alternately turned on / off in response to the output pulse of the comparator 25.

ＭＯＳトランジスタＭ11がオンし、ＭＯＳトランジスタＭ12がオフした状態では、端子Ｔ１が接地され、コイルＬ０に電流が流れる。次に、ＭＯＳトランジスタＭ11がオフし、ＭＯＳトランジスタＭ12がオンすると、コイルＬ０に逆起電力が発生し、この逆起電力により端子Ｔ１の電圧が昇圧される。端子Ｔ１に生じた昇圧電圧は、端子Ｔ２から負荷１２に供給される。   When the MOS transistor M11 is turned on and the MOS transistor M12 is turned off, the terminal T1 is grounded, and a current flows through the coil L0. Next, when the MOS transistor M11 is turned off and the MOS transistor M12 is turned on, a back electromotive force is generated in the coil L0, and the voltage at the terminal T1 is boosted by this back electromotive force. The boosted voltage generated at the terminal T1 is supplied to the load 12 from the terminal T2.

このとき、負荷１２に流れる負荷電流が増加すると、負荷電流検出用抵抗Ｒ１に発生する電圧Ｖｓが上昇する。電圧Ｖｓが上昇すると、誤差アンプ２６の出力が低下する。誤差アンプ２６の出力が低下すると、コンパレータ２５の出力パルスがハイレベルとなる期間が長くなる。コンパレータ２５の出力パルスのハイレベルの期間が長くなると、ドライバ２８の出力駆動パルスのローレベルの期間が長くなり、ＭＯＳトランジスタＭ11のオフする期間が長くなる。これによって、出力電圧Ｖoutが低減し、負荷１２に流れる負荷電流が減少する。   At this time, when the load current flowing through the load 12 increases, the voltage Vs generated in the load current detection resistor R1 increases. When the voltage Vs increases, the output of the error amplifier 26 decreases. When the output of the error amplifier 26 decreases, the period during which the output pulse of the comparator 25 is at a high level becomes longer. When the high level period of the output pulse of the comparator 25 becomes longer, the low level period of the output drive pulse of the driver 28 becomes longer, and the period during which the MOS transistor M11 is turned off becomes longer. As a result, the output voltage Vout is reduced and the load current flowing through the load 12 is reduced.

また、負荷１２に流れる負荷電流が減少すると、負荷電流検出用抵抗Ｒ１に発生する電圧Ｖｓが低下する。電圧Ｖｓが低下すると、誤差アンプ２６の出力が上昇する。誤差アンプ２６の出力が上昇すると、コンパレータ２５の出力パルスがハイレベルとなる期間が短くなる。コンパレータ２５の出力パルスのハイレベルの期間が短くなると、ドライバ２８の出力駆動パルスのローレベルの期間が短くなり、ＭＯＳトランジスタＭ11のオフする期間が短くなる。これによって、出力電圧Ｖoutが増加し、負荷１２に流れる負荷電流が増加する。   Further, when the load current flowing through the load 12 decreases, the voltage Vs generated at the load current detection resistor R1 decreases. When the voltage Vs decreases, the output of the error amplifier 26 increases. When the output of the error amplifier 26 increases, the period during which the output pulse of the comparator 25 is at a high level is shortened. When the high level period of the output pulse of the comparator 25 is shortened, the low level period of the output drive pulse of the driver 28 is shortened, and the period during which the MOS transistor M11 is turned off is shortened. As a result, the output voltage Vout increases and the load current flowing through the load 12 increases.

上記のようにＰＷＭ制御が行われ、負荷１２に流れる負荷電流が一定となるように出力電圧Ｖoutが制御されていた。   The PWM control is performed as described above, and the output voltage Vout is controlled so that the load current flowing through the load 12 is constant.

また、このとき、電流制御ＩＣ１１は、端子Ｔ１から引き込まれる電流を監視することにより、コイルＬ０に流れる電流が過電流状態とならないように制御していた。端子Ｔ１から引き込まれる電流が過電流状態になると、ＭＯＳトランジスタＭ11がオンしたとき、抵抗Ｒ11の両端に発生する電圧が増加し、コンパレータ２４の出力パルスがハイレベルとなる。コンパレータ２４の出力パルスがハイレベルになると、波形整形回路２２の出力信号であるランプ波形状の信号にコンパレータ２４の出力パルスが加算され、波形整形回路２２の出力信号がコンパレータ２４の出力パルスのハイレベル分だけハイレベル方向にシフトする。   At this time, the current control IC 11 controls the current flowing from the terminal T1 so that the current flowing through the coil L0 does not enter an overcurrent state. When the current drawn from the terminal T1 becomes an overcurrent state, when the MOS transistor M11 is turned on, the voltage generated across the resistor R11 increases, and the output pulse of the comparator 24 becomes high level. When the output pulse of the comparator 24 becomes high level, the output pulse of the comparator 24 is added to the ramp waveform signal that is the output signal of the waveform shaping circuit 22, and the output signal of the waveform shaping circuit 22 becomes the high level of the output pulse of the comparator 24. Shift in the high level direction by the level.

波形整形回路２２の出力信号がコンパレータ２４の出力パルスのハイレベル分だけハイレベル方向にシフトすると、コンパレータ２５の出力パルスが誤差アンプ２６の出力によらず、ハイレベルに保持される。コンパレータ２５の出力パルスがハイレベルに保持されると、ＭＯＳトランジスタＭ11が負荷１２に流れる負荷電流によらずオフされ、端子Ｔ１から電流は引き込まれず、過電流状態を解消できる。   When the output signal of the waveform shaping circuit 22 is shifted in the high level direction by the high level of the output pulse of the comparator 24, the output pulse of the comparator 25 is held at the high level regardless of the output of the error amplifier 26. When the output pulse of the comparator 25 is held at a high level, the MOS transistor M11 is turned off regardless of the load current flowing through the load 12, and no current is drawn from the terminal T1, thereby eliminating the overcurrent state.

また、端子Ｔ１から引き込まれる電流が過電流状態でない場合には、ＭＯＳトランジスタＭ11がオンしたとき、抵抗Ｒ11の両端に発生する電圧は規定値より小さいので、コンパレータ２４の出力パルスはローレベルとなる。コンパレータ２４の出力パルスがローレベルの場合には、波形整形回路２２の出力信号であるランプ波形状の信号レベルは、誤差アンプ２６の出力と比較可能なレベルに維持される。これによって、コンパレータ２５の出力パルスは、誤差アンプ２６の出力に応じてハイレベルの期間が制御される。これによって、ＭＯＳトランジスタＭ11、Ｍ12は、通常のように、ＰＷＭ制御が行われ、負荷１２に流れる負荷電流が一定となるように出力電圧Ｖoutが制御される。   When the current drawn from the terminal T1 is not in an overcurrent state, when the MOS transistor M11 is turned on, the voltage generated at both ends of the resistor R11 is smaller than the specified value, so that the output pulse of the comparator 24 is at a low level. . When the output pulse of the comparator 24 is at a low level, the signal level of the ramp waveform that is the output signal of the waveform shaping circuit 22 is maintained at a level that can be compared with the output of the error amplifier 26. As a result, the output pulse of the comparator 25 is controlled in a high level period according to the output of the error amplifier 26. As a result, the MOS transistors M11 and M12 are subjected to PWM control as usual, and the output voltage Vout is controlled so that the load current flowing through the load 12 is constant.

特開２００３−３５１４６４号公報JP 2003-351464 A

しかるに、従来の電源装置では、ランプ波形の上下シフトによって、過電流制御を行っていた。   However, in the conventional power supply device, overcurrent control is performed by shifting the ramp waveform up and down.

このとき、リプル電流をΔＩ、リプル出力をΔＶ、動作周波数をｆ、出力容量をＣoutとすると、出力リプルΔＶは、一般に、
ΔＶ＝ΔＩ／８ｆＣout ・・・（１）
で表される。ここで、リプル電流ΔＩ及び出力容量Ｃoutを一定とすると、出力リプルΔＶは、動作周波数ｆで決定される。 At this time, assuming that the ripple current is ΔI, the ripple output is ΔV, the operating frequency is f, and the output capacitance is Cout, the output ripple ΔV is generally
ΔV = ΔI / 8fCout (1)
It is represented by Here, assuming that the ripple current ΔI and the output capacitance Cout are constant, the output ripple ΔV is determined by the operating frequency f.

このとき、従来の電源装置では、コンパレータ２４の出力によりランプ波形が上下シフトするため、いわゆる、ＰＦＭ制御のような動作となり、動作周波数が低い方向に変動し、出力リプルΔＶが増加するなどの問題点があった。   At this time, in the conventional power supply device, the ramp waveform is shifted up and down by the output of the comparator 24, so that the operation becomes a so-called PFM control, the operating frequency fluctuates in the lower direction, and the output ripple ΔV increases. There was a point.

本発明は上記の点に鑑みてなされたもので、負荷への電源供給を安定化できる電源装置及び電源制御装置を提供することを目的とする。   The present invention has been made in view of the above points, and an object of the present invention is to provide a power supply device and a power supply control device that can stabilize power supply to a load.

本発明は、一端に入力電圧（Ｖin）が印加されたコイル（Ｌ０）の他端を、負荷（１２）と接地とで交互に接続することにより、入力電圧（Ｖin）を昇圧して、負荷（１２）に供給する電源装置において、負荷（１２）に印加される電圧に応じたパルス幅の第１の検出パルスを生成する第１の検出パルス生成手段（Ｒ１、２１、２２、２６、２７、１２３）と、コイル（Ｌ０）に流れる電流に応じたパルス幅の第２の検出パルスを生成する第２の検出パルス生成手段（Ｒ11；２１、２２、１２１、１２２、１２４；２２１、２２２、２２３）と、第１の検出パルス生成手段（Ｒ１、２１、２２、２６、２７、１２３）で生成された第１の検出パルスと第２の検出パルス生成手段（Ｒ11；２１、２２、１２１、１２２、１２４；２２１、２２２、２２３）で生成された第２の検出パルスとを合成した出力パルスを生成する出力パルス生成手段（１２５）と、出力パルス生成手段（１２５）で生成された出力パルスに応じてコイル（Ｌ０）の他端の、負荷（１２）と接地とに接続する期間を制御する制御手段（２８、Ｍ11、Ｍ12）とを有することを特徴とする。   The present invention boosts the input voltage (Vin) by alternately connecting the other end of the coil (L0), to which the input voltage (Vin) is applied at one end, with the load (12) and the ground. In the power supply device supplied to (12), first detection pulse generating means (R1, 22, 22, 26, 27 for generating a first detection pulse having a pulse width corresponding to the voltage applied to the load (12). , 123) and second detection pulse generation means (R11; 21, 22, 121, 122, 124; 221, 222, which generates a second detection pulse having a pulse width corresponding to the current flowing through the coil (L0). 223), the first detection pulse generated by the first detection pulse generation means (R1, 22, 22, 26, 27, 123) and the second detection pulse generation means (R11; 21, 22, 121, 122, 124; 221, 222, Output pulse generating means (125) for generating an output pulse obtained by synthesizing the second detection pulse generated in (23), and the coil (L0) according to the output pulse generated by the output pulse generating means (125). It has a control means (28, M11, M12) for controlling the period of connection to the load (12) and the ground at the other end.

また、第１の検出パルス生成手段（Ｒ１、２１、２２、２６、２７、１２３）及び第２の検出パルス生成手段（Ｒ11；２１、２２、１２１、１２２、１２４；２２１、２２２、２２３）は、共通する発振手段（２１、２２）を有し、第１の検出パルス生成手段（Ｒ１、２１、２２、２６、２７、１２３）は、発振手段（２１、２２）で生成される発振出力に同期して第１の検出パルスを生成し、第２の検出パルス生成手段（Ｒ11；２１、２２、１２１、１２２、１２４；２２１、２２２、２２３）は、発振手段（２１、２２）で生成される発振出力に同期して第２の検出パルスを生成することを特徴とする。   The first detection pulse generation means (R1, 22, 22, 26, 27, 123) and the second detection pulse generation means (R11; 21, 22, 121, 122, 124; 221, 222, 223) The first detection pulse generation means (R1, 22, 22, 26, 27, 123) has an oscillation output generated by the oscillation means (21, 22). The first detection pulse is generated synchronously, and the second detection pulse generation means (R11; 21, 22, 121, 122, 124; 221, 222, 223) is generated by the oscillation means (21, 22). The second detection pulse is generated in synchronization with the oscillation output.

さらに、第２の検出パルス生成手段（Ｒ11；２１、２２、１２１、１２２、１２４；２２１、２２２、２２３）で生成された第２の検出パルスの状態が所定期間連続したときに、該状態を出力として反映させるデバウンス回路（２２３）を有することを特徴とする。   Further, when the state of the second detection pulse generated by the second detection pulse generation means (R11; 21, 22, 121, 122, 124; 221, 222, 223) continues for a predetermined period, the state is changed. It has a debounce circuit (223) reflected as an output.

なお、上記参照符号はあくまでも参考であり、これによって、特許請求の範囲が限定されるものではない。   In addition, the said reference code is a reference to the last, This does not limit a claim.

本発明によれば、第１の検出パルス生成手段で生成された第１の検出パルスと第２の検出パルス生成手段で生成された第２の検出パルスとを合成した出力パルスを生成し、生成された出力パルスに応じてコイルの他端の、負荷又は接地に接続する期間を制御する構成とすることにより、動作を安定化させることができ、よって、負荷への電源供給を安定化させることができるなどの特長を有する。   According to the present invention, an output pulse is generated by combining the first detection pulse generated by the first detection pulse generation unit and the second detection pulse generated by the second detection pulse generation unit. By controlling the period during which the other end of the coil is connected to the load or ground according to the output pulse, the operation can be stabilized, and thus the power supply to the load can be stabilized. It has features such as

また、本発明によれば、発振手段（２１、２２）で生成される発振出力に同期して第１の検出パルス及び第２の検出パルスを生成することにより、一定の動作周波数で動作させることができるので、さらに、動作を安定化させることができるなどの特長を有する。   Further, according to the present invention, the first detection pulse and the second detection pulse are generated in synchronization with the oscillation output generated by the oscillation means (21, 22), thereby operating at a constant operating frequency. Therefore, the operation can be further stabilized.

〔第１実施例〕
図１は、本発明の第１実施例のブロック構成図を示す。同図中、図７と同一構成部分には同一符号を付し、その説明は省略する。 [First embodiment]
FIG. 1 shows a block diagram of a first embodiment of the present invention. In the figure, the same components as those in FIG.

本実施例の電源装置１０１は、電源制御ＩＣ１１１の構成が従来の電源装置１０１とは相違する。電源制御ＩＣ１０１は、発振回路２１、波形整形回路２２、誤差アンプ２６、１２１、基準電圧源２７、１２２、コンパレータ１２４、１２３、論理和回路１２５、ＭＯＳトランジスタＭ11、Ｍ12、抵抗Ｒ11から構成される。   The power supply apparatus 101 of this embodiment is different from the conventional power supply apparatus 101 in the configuration of the power supply control IC 111. The power supply control IC 101 includes an oscillation circuit 21, a waveform shaping circuit 22, error amplifiers 26 and 121, reference voltage sources 27 and 122, comparators 124 and 123, an OR circuit 125, MOS transistors M11 and M12, and a resistor R11.

誤差アンプ２６は、反転増幅回路を構成しており、反転端子にはフィードバック端子Ｔ３が接続され、非反転端子には基準電圧源２７から基準電圧が印加されている。誤差アンプ２６は、フィードバック端子Ｔ３の電圧と基準電圧との差電圧に応じた信号を出力する。   The error amplifier 26 constitutes an inverting amplifier circuit, the feedback terminal T3 is connected to the inverting terminal, and the reference voltage is applied from the reference voltage source 27 to the non-inverting terminal. The error amplifier 26 outputs a signal corresponding to the voltage difference between the voltage at the feedback terminal T3 and the reference voltage.

誤差アンプ２６の出力は、コンパレータ１２３の反転入力端子に供給される。コンパレータ１２３の非反転入力端子には、波形整形回路２２から発振回路２１の発振出力により生成されたランプ波形状の信号が供給される。コンパレータ１２３は、誤差アンプ２６の出力が波形整形回路２２のランプ波形状の出力より小さいときにハイレベルとなり、誤差アンプ２６の出力が波形整形回路２２のランプ波形状の出力より大きいときにローレベルとなる第１のパルスを出力する。コンパレータ１２３の出力パルスは、論理和回路１２５に供給される。   The output of the error amplifier 26 is supplied to the inverting input terminal of the comparator 123. The non-inverting input terminal of the comparator 123 is supplied with a ramp-shaped signal generated from the oscillation output of the oscillation circuit 21 from the waveform shaping circuit 22. The comparator 123 is high when the output of the error amplifier 26 is smaller than the ramp waveform output of the waveform shaping circuit 22, and is low when the output of the error amplifier 26 is greater than the ramp waveform output of the waveform shaping circuit 22. The first pulse is output. The output pulse of the comparator 123 is supplied to the OR circuit 125.

誤差アンプ１２１は、反転増幅回路を構成しており、反転端子にはＭＯＳトランジスタＭ11と抵抗Ｒ11との接続点が接続され、非反転端子には基準電圧源１２２から基準電圧が印加されている。誤差アンプ１２１は、ＭＯＳトランジスタＭ11と抵抗Ｒ11との接続点の電圧と基準電圧との差電圧に応じた信号を出力する。   The error amplifier 121 constitutes an inverting amplifier circuit. A connection point between the MOS transistor M11 and the resistor R11 is connected to the inverting terminal, and a reference voltage is applied from the reference voltage source 122 to the non-inverting terminal. The error amplifier 121 outputs a signal corresponding to the difference voltage between the voltage at the connection point between the MOS transistor M11 and the resistor R11 and the reference voltage.

誤差アンプ１２１の出力は、コンパレータ１２４の反転入力端子に供給される。コンパレータ１２４の非反転入力端子には、波形整形回路２２から発振回路２１の発振出力により生成されたランプ波形状の信号が供給される。コンパレータ１２４は、誤差アンプ１２１の出力が波形整形回路２２のランプ波形状の出力より小さいときにハイレベルとなり、誤差アンプ１２１の出力が波形整形回路２２のランプ波形状の出力より大きいときにローレベルとなるパルスを出力する。コンパレータ１２４の出力パルスは、論理和回路１２５に供給される。   The output of the error amplifier 121 is supplied to the inverting input terminal of the comparator 124. The non-inverting input terminal of the comparator 124 is supplied with a ramp waveform signal generated from the oscillation output of the oscillation circuit 21 from the waveform shaping circuit 22. The comparator 124 is high when the output of the error amplifier 121 is smaller than the ramp waveform output of the waveform shaping circuit 22, and is low when the output of the error amplifier 121 is greater than the ramp waveform output of the waveform shaping circuit 22. Is output. The output pulse of the comparator 124 is supplied to the logical sum circuit 125.

論理和回路１２５は、コンパレータ１２３の出力パルスとコンパレータ１２４の出力パルスとの論理和を出力する。論理和回路１２５の出力パルスは、ドライバ２８に供給される。ドライバ２８は、論理和回路１２５からの出力パルスによりＭＯＳトランジスタＭ11、Ｍ12をスイッチングする。   The OR circuit 125 outputs a logical sum of the output pulse of the comparator 123 and the output pulse of the comparator 124. The output pulse of the OR circuit 125 is supplied to the driver 28. The driver 28 switches the MOS transistors M11 and M12 by the output pulse from the OR circuit 125.

次に、電流制御ＩＣ１１１の動作を説明する。   Next, the operation of the current control IC 111 will be described.

フィードバック端子Ｔ３の電圧が上昇すると、誤差アンプ２６の出力が低下する。誤差アンプ２６の出力が低下すると、コンパレータ１２３の出力パルスのハイレベルの期間が長なり、ローレベルの期間が短くなる。コンパレータ１２３の出力パルスのハイレベルの期間が長くなり、ローレベルの期間が短くなると、ＭＯＳトランジスタＭ11のオンする期間が短くなり、ＭＯＳトランジスタＭ12のオフする期間が長くなる。これによって、コイルＬ０に蓄積される電磁エネルギーが小さくなるので、出力電圧Ｖoutが低減する。   When the voltage at the feedback terminal T3 increases, the output of the error amplifier 26 decreases. When the output of the error amplifier 26 decreases, the high level period of the output pulse of the comparator 123 becomes longer and the low level period becomes shorter. When the high level period of the output pulse of the comparator 123 becomes longer and the low level period becomes shorter, the period during which the MOS transistor M11 is turned on becomes shorter and the period during which the MOS transistor M12 is turned off becomes longer. As a result, the electromagnetic energy accumulated in the coil L0 is reduced, and the output voltage Vout is reduced.

また、フィードバック端子Ｔ３の電圧が下降すると、誤差アンプ２６の出力が上昇する。誤差アンプ２６の出力が上昇すると、コンパレータ１２３の出力パルスのハイレベルの期間が短くなり、ローレベルの期間が長くなる。コンパレータ１２３の出力パルスのハイレベルの期間が短くなり、ローレベルの期間が長くなると、ＭＯＳトランジスタＭ11のオンする期間が長くなり、ＭＯＳトランジスタＭ12のオフする期間が短くなる。これによって、コイルＬ０に蓄積される電磁エネルギーが大きくなるので、出力電圧Ｖoutが上昇する。   Further, when the voltage at the feedback terminal T3 decreases, the output of the error amplifier 26 increases. When the output of the error amplifier 26 rises, the high level period of the output pulse of the comparator 123 becomes shorter and the low level period becomes longer. When the high level period of the output pulse of the comparator 123 becomes shorter and the low level period becomes longer, the period during which the MOS transistor M11 is turned on becomes longer and the period during which the MOS transistor M12 is turned off becomes shorter. As a result, the electromagnetic energy accumulated in the coil L0 increases, and the output voltage Vout increases.

また、端子Ｔ１から引き込まれる電流が増加すると、ＭＯＳトランジスタＭ11と抵抗Ｒ11との接続点の電圧が上昇する。ＭＯＳトランジスタＭ11と抵抗Ｒ11との接続点の電圧が上昇すると、誤差アンプ１２１の出力が低下する。誤差アンプ１２１の出力が低下すると、コンパレータ１２４の出力パルスのハイレベルの期間が長なり、ローレベルの期間が短くなる。コンパレータ１２４の出力パルスのハイレベルの期間が長くなり、ローレベルの期間が短くなると、ＭＯＳトランジスタＭ11のオンする期間が短くなり、ＭＯＳトランジスタＭ12のオフする期間が長くなる。これによって、コイルＬ０が接地に接続される時間が短くなるため、コイルＬ０に流れる電流が抑制される。   When the current drawn from the terminal T1 increases, the voltage at the connection point between the MOS transistor M11 and the resistor R11 increases. When the voltage at the connection point between the MOS transistor M11 and the resistor R11 increases, the output of the error amplifier 121 decreases. When the output of the error amplifier 121 decreases, the high level period of the output pulse of the comparator 124 becomes longer and the low level period becomes shorter. When the high level period of the output pulse of the comparator 124 becomes longer and the low level period becomes shorter, the ON period of the MOS transistor M11 becomes shorter, and the OFF period of the MOS transistor M12 becomes longer. As a result, the time during which the coil L0 is connected to the ground is shortened, so that the current flowing through the coil L0 is suppressed.

端子Ｔ１から引き込まれる電流が減少すると、ＭＯＳトランジスタＭ11と抵抗Ｒ11との接続点の電圧が下降する。ＭＯＳトランジスタＭ11と抵抗Ｒ11との接続点の電圧が下降すると、誤差アンプ１２１の出力が上昇する。誤差アンプ１２１の出力が上昇すると、コンパレータ１２４の出力パルスのハイレベルの期間が短くなり、ローレベルの期間が長くなる。コンパレータ１２４の出力パルスのハイレベルの期間が短くなり、ローレベルの期間が長くなると、ＭＯＳトランジスタＭ11のオンする期間が長くなり、ＭＯＳトランジスタＭ12のオフする期間が短くなる。これによって、コイルＬ０が接地に接続される時間が長くなるため、コイルＬ０に流れる電流が増加する。   When the current drawn from the terminal T1 decreases, the voltage at the connection point between the MOS transistor M11 and the resistor R11 decreases. When the voltage at the connection point between the MOS transistor M11 and the resistor R11 decreases, the output of the error amplifier 121 increases. When the output of the error amplifier 121 rises, the high level period of the output pulse of the comparator 124 becomes shorter and the low level period becomes longer. When the high level period of the output pulse of the comparator 124 is shortened and the low level period is lengthened, the period in which the MOS transistor M11 is turned on is lengthened, and the period in which the MOS transistor M12 is turned off is shortened. As a result, the time for which the coil L0 is connected to the ground becomes longer, and the current flowing through the coil L0 increases.

論理和回路１２５の出力は、コンパレータ１２３の出力パルスとコンパレータ１２４の出力パルスのうちハイレベルの長い方、すなわち、トランジスタＭ11をオフする期間が長い方の出力パルスにより制御が行われる。   The output of the OR circuit 125 is controlled by an output pulse having a longer high level among the output pulse of the comparator 123 and the output pulse of the comparator 124, that is, an output pulse having a longer period for turning off the transistor M11.

本実施例によれば、電圧制御を行う第１のパルスによるＰＷＭ制御と電流制御を行う第２のパルスによるＰＷＭ制御の両方のＰＷＭ制御を発振回路２１の発振出力により生成される波形整形回路２２のランプ波形状の信号に同期して行うことにより、式（１）の動作周波数を一定にできるため、動作を安定化させることができる。   According to the present embodiment, the waveform shaping circuit 22 that generates both the PWM control by the first pulse for performing the voltage control and the PWM control by the second pulse for performing the current control by the oscillation output of the oscillation circuit 21. By performing in synchronization with the ramp waveform signal, the operating frequency of equation (1) can be made constant, so that the operation can be stabilized.

〔第２実施例〕
図２は、本発明の第２実施例のブロック構成図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明は省略する。 [Second Embodiment]
FIG. 2 shows a block diagram of the second embodiment of the present invention. In the figure, the same components as in FIG.

本実施例の電源装置２０１は、誤差アンプ１２１、基準電圧源１２２に代えてコンパレータ２２１、基準電圧源２２２を設け、コンパレータ１２４に代えて第２の検出パルスの短期間の変化を吸収し、デバウンス回路２２３を設けた構成とされている。   The power supply apparatus 201 of this embodiment is provided with a comparator 221 and a reference voltage source 222 instead of the error amplifier 121 and the reference voltage source 122, absorbs a short-term change in the second detection pulse instead of the comparator 124, and debounces. The circuit 223 is provided.

コンパレータ２２１は、非反転入力端子に基準電圧源２２２から基準電圧が印加され、反転入力端子にＭＯＳトランジスタＭ11と抵抗Ｒ11との接続点が接続されており、ＭＯＳトランジスタＭ11と抵抗Ｒ11との接続点の電圧が基準電圧より大きければ出力をローレベルとし、ＭＯＳトランジスタＭ11と抵抗Ｒ11との接続点の電圧が基準電圧より小さければ出力をハイレベルとする。コンパレータ２２１の出力パルスはデバウンス回路２２３に供給される。   In the comparator 221, the reference voltage is applied from the reference voltage source 222 to the non-inverting input terminal, the connection point between the MOS transistor M11 and the resistor R11 is connected to the inverting input terminal, and the connection point between the MOS transistor M11 and the resistor R11. Is higher than the reference voltage, the output is set to the low level, and if the voltage at the connection point between the MOS transistor M11 and the resistor R11 is lower than the reference voltage, the output is set to the high level. The output pulse of the comparator 221 is supplied to the debounce circuit 223.

デバウンス回路２２３は、コンパレータ２２１の出力パルスの状態が所定期間連続したときに、その状態を出力として反映させる。デバウンス回路２２３の出力は、論理和回路１２５に供給される。   When the state of the output pulse of the comparator 221 continues for a predetermined period, the debounce circuit 223 reflects the state as an output. The output of the debounce circuit 223 is supplied to the OR circuit 125.

図３は、デバウンス回路２２３のブロック構成図を示す。   FIG. 3 is a block diagram of the debounce circuit 223.

デバウンス回路２２３は、分周回路２３１、Ｄフリップフロップ２３２−１〜２３２−ｎ、２３３、排他的論和（exclusive or;ex-or）回路２３４から構成される。   The debounce circuit 223 includes a frequency divider 231, D flip-flops 232-1 to 232-n, 233, and an exclusive OR (ex-or) circuit 234.

分周回路２３１は、発振回路２１の発振出力を分周する。分周回路２３１の分周比により応答性が決定される。   The frequency dividing circuit 231 divides the oscillation output of the oscillation circuit 21. Responsiveness is determined by the frequency dividing ratio of the frequency dividing circuit 231.

分周回路２３１の出力は、Ｄフリップフロップ２３２−１〜２３２−ｎ、２３３に動作クロックとして供給される。Ｄフリップフロップ２３２−１は、データ端子Ｄにコンパレータ２２１の出力パルスが供給されている。Ｄフリップフロップ２３２−１は、分周回路２３１からのクロックの立ち上がり時のデータ端子Ｄの状態を読み込み、出力端子Ｑから出力する。Ｄフリップフロップ２３２−２は、データ端子ＤにＤフリップフロップ２３２−１の出力端子Ｑが接続されている。Ｄフリップフロップ２３２−２は、分周回路２３１からのクロックの立ち上がり時のデータ端子Ｄの状態を読み込み、出力端子Ｑから出力する。   The output of the frequency dividing circuit 231 is supplied as an operation clock to the D flip-flops 232-1 to 232-n, 233. In the D flip-flop 232-1, the output pulse of the comparator 221 is supplied to the data terminal D. The D flip-flop 232-1 reads the state of the data terminal D at the rising edge of the clock from the frequency dividing circuit 231 and outputs it from the output terminal Q. In the D flip-flop 232-2, the output terminal Q of the D flip-flop 232-1 is connected to the data terminal D. The D flip-flop 232-2 reads the state of the data terminal D at the rising edge of the clock from the frequency dividing circuit 231 and outputs it from the output terminal Q.

Ｄフリップフロップ２３２−３は、データ端子ＤにＤフリップフロップ２３２−２の出力端子Ｑが接続されている。Ｄフリップフロップ２３２−３は、分周回路２３１からのクロックの立ち上がり時のデータ端子Ｄの状態を読み込み、出力端子Ｑから出力する。なお、Ｄフリップフロップ２３２−４〜２３２−ｎは、同様にして順次に接続されている。Ｄフリップフロップ２３２−１〜２３２−ｎによりコンパレータ２２１の出力パルスを遅延している。   In the D flip-flop 232-3, the output terminal Q of the D flip-flop 232-2 is connected to the data terminal D. The D flip-flop 232-3 reads the state of the data terminal D at the rising edge of the clock from the frequency dividing circuit 231 and outputs it from the output terminal Q. The D flip-flops 232-4 to 232-n are sequentially connected in the same manner. The output pulses of the comparator 221 are delayed by the D flip-flops 232-1 to 232-n.

Ｄフリップフロップ２３２−ｎの出力端子Ｑは、Ｄフリップフロップ２３３のデータ端子Ｄに接続されている。Ｄフリップフロップ２３３は、分周回路２３１からのクロックの立下り時のデータ端子Ｄの状態を読み込み、出力端子Ｑから出力する。Ｄフリップフロップ２３３の出力端子Ｑが論理和回路１２５に供給される。   The output terminal Q of the D flip-flop 232-n is connected to the data terminal D of the D flip-flop 233. The D flip-flop 233 reads the state of the data terminal D at the falling edge of the clock from the frequency dividing circuit 231 and outputs it from the output terminal Q. The output terminal Q of the D flip-flop 233 is supplied to the OR circuit 125.

排他的論理和回路２３４には、Ｄフリップフロップ２３３の出力端子Ｑの出力が供給されている。排他的論理和回路２３４は、Ｄフリップフロップ２３２−１〜２３２−ｎの出力の排他的論理和を出力する。排他的論理和回路２３４の出力は、Ｄフリップフロップ２３３のイネーブル端子ＥＮに供給される。Ｄフリップフロップ２３３は、排他的論理和回路２３４の出力がハイレベル、すなわち、Ｄフリップフロップ２３２−１〜２３２−ｎの出力のすべてがハイレベル又はローレベルのときに、イネーブルされ、出力端子Ｑから出力を行う。   The output from the output terminal Q of the D flip-flop 233 is supplied to the exclusive OR circuit 234. The exclusive OR circuit 234 outputs an exclusive OR of the outputs of the D flip-flops 232-1 to 232-n. The output of the exclusive OR circuit 234 is supplied to the enable terminal EN of the D flip-flop 233. The D flip-flop 233 is enabled when the output of the exclusive OR circuit 234 is at a high level, that is, when all the outputs of the D flip-flops 232-1 to 232-n are at a high level or a low level, and the output terminal Q Output from.

このため、コンパレータ２２１の出力パルスがｎクロック連続してハイレベル又はローレベルとなったときにだけ、Ｄフリップフロップ２３３の出力が反転する。すなわち、コンパレータ２２１の出力パルスの状態が所定期間連続したときに、その状態を出力として反映させることができる。   For this reason, the output of the D flip-flop 233 is inverted only when the output pulse of the comparator 221 becomes the high level or the low level continuously for n clocks. That is, when the state of the output pulse of the comparator 221 continues for a predetermined period, the state can be reflected as an output.

また、Ｄフリップフロップ２３２−１〜２３２−ｎ、２３３のリセット端子Ｒには、端子Ｔ11が接続されている。端子Ｔ11には、外部からコントロール信号が供給される。コントロール信号により、Ｄフリップフロップ２３２−１〜２３２−ｎ、２３３をリセットすることにより、コントロール信号によって制御を行うことが可能となる。   The terminal T11 is connected to the reset terminal R of the D flip-flops 232-1 to 232-n, 233. A control signal is supplied to the terminal T11 from the outside. By resetting the D flip-flops 232-1 to 232-n and 233 by the control signal, it becomes possible to perform control by the control signal.

図４は、デバウンス回路２２３の動作波形図を示す。図４（Ａ）は分周回路２３１の出力クロック、図４（Ｂ）はコンパレータ２２１の出力パルス、図４（Ｃ）はＤフリップフロップ２３３の出力を示す。   FIG. 4 shows an operation waveform diagram of the debounce circuit 223. 4A shows an output clock of the frequency dividing circuit 231, FIG. 4B shows an output pulse of the comparator 221, and FIG. 4C shows an output of the D flip-flop 233.

図４（Ｂ）に示すように時刻ｔ１でコンパレータ２２１の出力がハイレベルからローレベルに立ち下がると、図４（Ａ）に示すクロックのコンパレータ２２１の出力がローレベルになった後の次の立ち上がりとなる時刻ｔ２でコンパレータ２２１の出力がＤフリップフロップ２３２−１に取り込まれる。   As shown in FIG. 4B, when the output of the comparator 221 falls from high level to low level at time t1, the next time after the output of the comparator 221 of the clock shown in FIG. 4A becomes low level. The output of the comparator 221 is taken into the D flip-flop 232-1 at time t2 when rising.

時刻ｔ２からｎクロック経過してＤフリップフロップ２３２−１〜２３２−ｎの出力がすべてローレベルになると、第ｎクロックの立下りの時刻ｔ３で図４（Ｃ）に示すようにＤフリップフロップ２３３の出力がローレベルに立ち下がる。   When n clocks have elapsed from time t2 and all the outputs of the D flip-flops 232-1 to 232-n are at a low level, the D flip-flops 233 as shown in FIG. Output falls to a low level.

同様に、図４（Ｂ）に示すように時刻ｔ11でコンパレータ２２１の出力がローレベルからハイレベルに立ち上がると、図４（Ａ）に示すクロックのコンパレータ２２１の出力がハイレベルになった後、次の立ち上がりとなる時刻ｔ12でコンパレータ２２１の出力がＤフリップフロップ２３２−１に取り込まれる。   Similarly, when the output of the comparator 221 rises from a low level to a high level at time t11 as shown in FIG. 4B, after the output of the comparator 221 of the clock shown in FIG. The output of the comparator 221 is taken into the D flip-flop 232-1 at time t12 when the next rise occurs.

時刻ｔ12からｎクロック経過してＤフリップフロップ２３２−１〜２３２−ｎの出力がすべてハイレベルになると、第ｎクロックの立下りの時刻ｔ13で図４（Ｃ）に示すようにＤフリップフロップ２３３の出力がハイレベルに立ち上がる。   When n clocks have elapsed from time t12 and the outputs of D flip-flops 232-1 to 232-n all become high level, as shown in FIG. 4C, D flip-flops 233 at time t13 when the nth clock falls. Output rises to a high level.

以上により、コンパレータ２２１の出力の状態がデバウンス時間Ｔ0、連続したときに、その状態を出力に反映させることができる。なお、デバウンス時間は、Ｄフリップフロップの段数ｎによって調整することが可能である。   As described above, when the output state of the comparator 221 continues for the debounce time T0, the state can be reflected in the output. Note that the debounce time can be adjusted by the number of stages n of the D flip-flops.

本実施例によれば、デバウンス回路２２３を設けることにより、デバウンス回路２２３に設定された遅延時間により式（１）の動作周波数ｆが決定され、動作周波数ｆを低い周波数に設定できるため、リプル電圧ΔＶを低減できる。   According to the present embodiment, since the debounce circuit 223 is provided, the operating frequency f of the expression (1) is determined by the delay time set in the debounce circuit 223, and the operating frequency f can be set to a low frequency. ΔV can be reduced.

〔変形例〕
図５は、本発明の第１及び第２実施例の変形例のブロック構成図を示す。同図中、図１、図２と同一構成部分には同一符号を付し、その説明は省略する。 [Modification]
FIG. 5 is a block diagram showing a modification of the first and second embodiments of the present invention. In the figure, the same components as those in FIGS. 1 and 2 are denoted by the same reference numerals, and the description thereof is omitted.

本変形例の電源装置３０１は、電流制御ＩＣ１１１、２１１の端子Ｔ２と接地との間に抵抗Ｒ21と抵抗Ｒ22とを直列に接続し、抵抗Ｒ21と抵抗Ｒ22との接続点を電流制御ＩＣ１１１、２１１の端子Ｔ３に接続することにより、出力電圧Ｖoutを検出するようにしたものである。   In the power supply device 301 of this modification, a resistor R21 and a resistor R22 are connected in series between the terminal T2 of the current control ICs 111 and 211 and the ground, and the connection point between the resistor R21 and the resistor R22 is connected to the current control ICs 111 and 211. The output voltage Vout is detected by connecting to the terminal T3.

図６は、本発明の第１及び第２実施例の他の変形例のブロック構成図を示す。同図中、図５と同一構成部分には同一符号を付し、その説明は省略する。   FIG. 6 is a block diagram showing another modification of the first and second embodiments of the present invention. In the figure, the same components as those in FIG.

本変形例の電源装置４０１は、負荷１２に代えて、蓄電池４０２を充電する構成としたものである。本変形例によれば、電源制御ＩＣ１１１、２１１を用いて昇圧型の電源装置を構成することにより、電圧制御と電流制御の両方を安定した動作で行えるため、蓄電池４０２などの充電に用いることが可能となる。   The power supply device 401 of this modification is configured to charge the storage battery 402 instead of the load 12. According to this modification, by configuring a boost type power supply device using the power supply control ICs 111 and 211, both voltage control and current control can be performed with stable operation, and therefore, it can be used for charging the storage battery 402 and the like. It becomes possible.

〔その他〕
なお、本実施例では、ＭＯＳトランジスタＭ12を電流制御ＩＣ１１１、２１１に内蔵したが、ＭＯＳトランジスタＭ12は外付けとしてもよい。また、電圧検出用抵抗Ｒ１を電流制御ＩＣ１１１、２１１に内蔵する構成としてもよい。 [Others]
In this embodiment, the MOS transistor M12 is built in the current control ICs 111 and 211, but the MOS transistor M12 may be externally attached. The voltage detection resistor R1 may be built in the current control ICs 111 and 211.

また、本実施例では、ＭＯＳトランジスタＭ11とＭＯＳトランジスタ12とを同期してスイッチングさせることにより、いわゆる、同期整流型の電源装置に適用した例について説明したが、ＭＯＳトランジスタＭ12に代えてショットキーバリアダイオードなどのダイオードを接続した、いわゆる、整流型の電源装置に適用することも可能である。   In the present embodiment, an example in which the MOS transistor M11 and the MOS transistor 12 are switched synchronously to be applied to a so-called synchronous rectification type power supply device has been described. However, instead of the MOS transistor M12, a Schottky barrier is described. The present invention can also be applied to a so-called rectification type power supply device to which a diode such as a diode is connected.

本発明の第１実施例のブロック構成図である。It is a block block diagram of 1st Example of this invention. 本発明の第２実施例のブロック構成図である。It is a block block diagram of 2nd Example of this invention. デバウンス回路２２３のブロック構成図である。3 is a block configuration diagram of a debounce circuit 223. FIG. デバウンス回路２２３の動作波形図である。6 is an operation waveform diagram of a debounce circuit 223. FIG. 本発明の第１及び第２実施例の変形例のブロック構成図である。It is a block block diagram of the modification of the 1st and 2nd Example of this invention. 本発明の第１及び第２実施例の他の変形例のブロック構成図である。It is a block block diagram of the other modification of the 1st and 2nd Example of this invention. 従来の一例のブロック構成図である。It is a block block diagram of an example of the past.

符号の説明Explanation of symbols

１０１、２０１、３０１、４０１ 電源装置
１２ 負荷、Ｌ０ コイル、Ｃ１ 平滑用キャパシタ、Ｒ１ 電圧検出用抵抗
Ｒ11 電流検出用抵抗
Ｍ11、Ｍ12 ＭＯＳトランジスタ
２１ 発振回路、２２ 波形整形回路、２６、１２１ 誤差アンプ
２７、１２２ 基準電圧源
２８ ドライバ
１１１、２１１ 電源制御ＩＣ
１２３、１２４ コンパレータ、１２５ 論理和回路 101, 201, 301, 401 Power supply device 12 Load, L0 coil, C1 smoothing capacitor, R1 Voltage detection resistor R11 Current detection resistor M11, M12 MOS transistor 21 Oscillation circuit, 22 Waveform shaping circuit, 26, 121 Error amplifier 27 122 Reference voltage source 28 Driver 111, 211 Power supply control IC
123, 124 Comparator, 125 OR circuit

Claims (6)

一端に入力電圧が印加されたコイルの他端を、負荷と接地とで交互に接続することにより、該入力電圧を昇圧して、該負荷に供給する電源装置において、
前記負荷に流れる電流に応じたパルス幅の第１の検出パルスを生成する第１の検出パルス生成手段と、
前記コイルに流れる電流に応じたパルス幅の第２の検出パルスを生成する第２の検出パルス生成手段と、
前記第１の検出パルス生成手段で生成された前記第１の検出パルスと前記第２の検出パルス生成手段で生成された第２の検出パルスとを合成した出力パルスを生成する出力パルス生成手段と、
前記出力パルス生成手段で生成された出力パルスに応じて前記コイルの他端の前記負荷と前記接地とに接続する期間を制御する制御手段とを有することを特徴とする電源装置。 In the power supply apparatus that boosts the input voltage by supplying the other end of the coil to which the input voltage is applied to one end alternately between the load and the ground and supplies the load to the load.
First detection pulse generating means for generating a first detection pulse having a pulse width corresponding to the current flowing through the load;
Second detection pulse generating means for generating a second detection pulse having a pulse width corresponding to the current flowing in the coil;
Output pulse generation means for generating an output pulse by combining the first detection pulse generated by the first detection pulse generation means and the second detection pulse generated by the second detection pulse generation means; ,
A power supply apparatus comprising: control means for controlling a period during which the other end of the coil is connected to the load and the ground according to the output pulse generated by the output pulse generating means. 前記第１の検出パルス生成手段及び前記第２の検出パルス生成手段は、共通する発振手段を有し、
前記第１の検出パルス生成手段は、前記発振手段の発振出力に同期して第１の検出パルスを生成し、
前記第２の検出パルス生成手段は、前記発振手段の発振出力に同期して第２の検出パルスを生成することを特徴とする請求項１記載の電源装置。 The first detection pulse generation means and the second detection pulse generation means have a common oscillation means,
The first detection pulse generation means generates a first detection pulse in synchronization with the oscillation output of the oscillation means,
2. The power supply device according to claim 1, wherein the second detection pulse generating unit generates a second detection pulse in synchronization with an oscillation output of the oscillation unit. 前記第２の検出パルス生成手段で生成された前記第２の検出パルスの状態が所定期間連続したときに、該状態を出力として反映させるデバウンス回路を有することを特徴とする請求項１記載の電源装置。 2. The power supply according to claim 1, further comprising a debounce circuit that reflects the state of the second detection pulse generated by the second detection pulse generation unit as an output when the state of the second detection pulse continues for a predetermined period. apparatus. 一端に入力電圧が印加されたコイルの他端と負荷との間に接続され、該コイルの他端を該負荷と接地とに交互に接続することにより、該入力電圧を昇圧して、該負荷に供給する電源制御装置において、
前記負荷に印加される出力電圧に応じたパルス幅の第１の検出パルスを生成する第１の検出パルス生成手段と、
前記コイルに流れる電流に応じたパルス幅の第２の検出パルスを生成する第２の検出パルス生成手段と、
前記第１の検出パルス生成手段で生成された前記第１の検出パルスと前記第２の検出パルス生成手段で生成された第２の検出パルスとを合成した出力パルスを生成する出力パルス生成手段と、
前記出力パルス生成手段で生成された出力パルスに応じて前記コイルの他端の前記負荷と前記接地とに接続する期間を制御する制御手段とを有することを特徴とする電源制御装置。 Connected between the other end of the coil to which the input voltage is applied at one end and the load, and alternately connect the other end of the coil to the load and the ground, thereby boosting the input voltage, and In the power supply control device supplied to
First detection pulse generating means for generating a first detection pulse having a pulse width corresponding to an output voltage applied to the load;
Second detection pulse generating means for generating a second detection pulse having a pulse width corresponding to the current flowing in the coil;
Output pulse generating means for generating an output pulse by combining the first detection pulse generated by the first detection pulse generating means and the second detection pulse generated by the second detection pulse generating means; ,
A power supply control apparatus comprising: control means for controlling a period of connection to the load and the ground at the other end of the coil according to the output pulse generated by the output pulse generation means. 前記第１の検出パルス生成手段及び前記第２の検出パルス生成手段は、共通する発振手段を有し、
前記第１の検出パルス生成手段は、前記発振手段の発振出力に同期して第１の検出パルスを生成し、
前記第２の検出パルス生成手段は、前記発振手段の発振出力に同期して第２の検出パルスを生成することを特徴とする請求項４記載の電源制御装置。 The first detection pulse generation means and the second detection pulse generation means have a common oscillation means,
The first detection pulse generation means generates a first detection pulse in synchronization with the oscillation output of the oscillation means,
5. The power supply control device according to claim 4, wherein the second detection pulse generation unit generates a second detection pulse in synchronization with an oscillation output of the oscillation unit. 前記第２の検出パルス生成手段で生成された前記第２の検出パルスの状態が所定期間連続したときに、該状態を出力として反映させるデバウンス回路を有することを特徴とする請求項４記載の電源制御装置。 5. The power supply according to claim 4, further comprising a debounce circuit that reflects the state of the second detection pulse generated by the second detection pulse generation unit as an output when the state of the second detection pulse continues for a predetermined period. Control device.
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