JP2005294849A - Sram device having high aspect ratio cell boundary - Google Patents

Sram device having high aspect ratio cell boundary Download PDF

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JP2005294849A JP2005106898A JP2005106898A JP2005294849A JP 2005294849 A JP2005294849 A JP 2005294849A JP 2005106898 A JP2005106898 A JP 2005106898A JP 2005106898 A JP2005106898 A JP 2005106898A JP 2005294849 A JP2005294849 A JP 2005294849A
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Jhon Jhy Liaw
忠志 廖
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an SRAM device, in which the manufacturing cost can be lowered. <P>SOLUTION: The SRAM device includes a substrate and an SRAM unit cell. The substrate includes an n-doped region interposing first and second p-doped regions. The SRAM unit cell includes: (1) a first pass-gate transistor and a first pull-down transistor located at least partially over the first p-doped region; (2) first and second pull-up transistors located at least partially over the n-doped region; and (3) a second pass-gate transistor, a second pull-down transistor, and first and second read port transistors, all located at least partially over the second p-doped region. A boundary of the SRAM unit cell comprises first and second primary dimensions having an aspect ratio of at least about 3.2. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、概してスタティックランダムアクセスメモリ（ＳＲＡＭ）に関し、より詳細には、高アスペクト比のセル境界（cell boundary）を備えたＳＲＡＭデバイスに関するものである。   The present invention relates generally to static random access memory (SRAM), and more particularly to SRAM devices with high aspect ratio cell boundaries.

チップにおける構造物の物理的な寸法は、“加工寸法（feature size）”と呼ばれている。チップにおけるこの加工寸法を縮小すれば、各チップにより多くのコンポーネントを作り込めることになると共に、各シリコンウェハにより多くのチップを作り込めることになり、結果、１ウェハ、そして１チップ当たりの製造コストが低減される。各チップにおけるコンポーネント数を増加させれば、より多くのコンポーネントによって機能面の諸要求が満たされ得るため、チップのパフォーマンスを向上させることにもなる。   The physical dimensions of the structure in the chip are called “feature size”. Reducing this feature size on a chip will allow more components to be created on each chip and more chips on each silicon wafer, resulting in manufacturing costs per wafer and chip. Is reduced. Increasing the number of components in each chip can improve chip performance because more components can satisfy functional requirements.

ＳＲＡＭデバイスは、こういった製造コスト低減が実現可能なタイプのデバイスであり、これは例えば特許文献１にその構造と製造方法が開示されている。ＳＲＡＭは、電源が供給されている限りそのメモリにデータビットを保持し続けるランダムアクセスメモリである。ダイナミックランダムアクセスメモリ（ＤＲＡＭ）とは異なり、ＳＲＡＭは一定時間ごとのリフレッシュを必要としない。また、ＳＲＡＭは、ＤＲＡＭよりも高速にデータにアクセスできる。よってＳＲＡＭは、例えば、コンピュータのキャッシュメモリに、またはビデオカードのＲＡＭＤＡＣ（ランダムアクセスメモリデジタルアナログコンバータ）の一部としてよく用いられている。   The SRAM device is a type of device that can realize such a manufacturing cost reduction. For example, Patent Document 1 discloses a structure and a manufacturing method thereof. The SRAM is a random access memory that keeps data bits in the memory as long as power is supplied. Unlike dynamic random access memory (DRAM), SRAM does not require refreshing at regular intervals. In addition, SRAM can access data faster than DRAM. Thus, SRAMs are often used, for example, in computer cache memory or as part of a video card RAMDAC (Random Access Memory Digital Analog Converter).

ところが、ＳＲＡＭは他のタイプのメモリに比べて高価である。このため、ＳＲＡＭの設計者および製造メーカーたちは、ＳＲＡＭデバイスの製造コスト低減を図る試みを絶えず行っている。上述した加工寸法の縮小は、かかるコスト低減を実現する手段の１つではある。しかし、加工寸法の縮小が、ＳＲＡＭの製造コスト低減に対して採られ得る唯一の手段というわけではなく、例えば、ＳＲＡＭチップ内の構造物のレイアウトを変更して、各チップにおけるＳＲＡＭセルの記録密度をより高めることによっても、製造コストの低減を図ることが可能である。   However, SRAM is more expensive than other types of memory. For this reason, SRAM designers and manufacturers are constantly trying to reduce the manufacturing cost of SRAM devices. The reduction of the processing dimension described above is one of means for realizing such cost reduction. However, the reduction of the processing dimension is not the only means that can be taken to reduce the manufacturing cost of the SRAM. For example, the recording density of the SRAM cell in each chip can be changed by changing the layout of the structure in the SRAM chip. It is also possible to reduce the manufacturing cost by increasing the ratio.

したがって、当該技術分野において、上述した問題を解決できるＳＲＡＭデバイスとその製造方法が求められる。
特開平１０−１９９９９７号公報 Therefore, there is a need in the art for an SRAM device that can solve the above-described problems and a method for manufacturing the same.
JP-A-10-199997

上記に鑑みて、本発明の目的は、従来技術に存在する問題を解決することのできるＳＲＡＭデバイスを提供することにある。   In view of the above, an object of the present invention is to provide an SRAM device that can solve the problems existing in the prior art.

すなわち、本発明は、第１および第２のｐドープ領域の間にｎドープ領域を介在させてなる基板、ならびに、少なくとも部分的に前記第１のｐドープ領域上に位置する第１のパスゲートトランジスタおよび第１のプルダウントランジスタと、少なくとも部分的に前記ｎドープ領域上に位置する第１および第２のプルアップトランジスタと、少なくとも部分的に前記第２のｐドープ領域上に位置する第２のパスゲートトランジスタ、第２のプルダウントランジスタ、第１および第２の読み取りポートトランジスタと、を含むＳＲＡＭユニットセル、からなり、前記ＳＲＡＭユニットセルの境界(cell boundary)が、アスペクト比が少なくとも３．２となるような第１および第２の基本寸法(primary dimension)を有しているスタティックランダムアクセスメモリ（ＳＲＡＭ）デバイスに関する。   That is, the present invention includes a substrate having an n-doped region interposed between a first and second p-doped region, and a first pass gate located at least partially on the first p-doped region. A transistor and a first pull-down transistor; a first and second pull-up transistor located at least partially on the n-doped region; and a second located at least partially on the second p-doped region. An SRAM unit cell including a pass gate transistor, a second pull-down transistor, a first read port transistor, and a second read port transistor, and the cell boundary has an aspect ratio of at least 3.2. Static random access memo with first and second primary dimensions such that The present invention relates to a (SRAM) device.

前記第１のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する書き込みポートビット線、前記第２のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する書き込みポート反転ビット線、前記第１および第２の読み取りポートトランジスタのうち少なくとも一方のソース／ドレインコンタクトに電気的に接続する読み取りポートビット線、前記第１および第２のプルアップトランジスタのソースコンタクトに電気的に接続する電圧源線、ならびに、前記第２のプルダウントランジスタのドレインコンタクトおよび前記第１の読み取りポートトランジスタのドレインコンタクトに電気的に接続するグランド線、をさらに含み、前記書き込みポートビット線、前記書き込みポート反転ビット線、前記読み取りポートビット線、および前記電圧源線は、前記ＳＲＡＭユニットセルの境界により作られる範囲内で、前記ＳＲＡＭユニットセルの境界の長手方向軸といずれも実質的に垂直となっており、前記電圧源線が前記書き込みポートビット線と前記書き込みポート反転ビット線との間に位置し、前記グランド線の一部が前記書き込みポートビット線または前記書き込みポート反転ビット線のうち一方と前記読み取りポートビット線との間に位置していることが好ましい。   A write port bit line electrically connected to a source / drain contact of the first pass gate transistor, a write port inversion bit line electrically connected to a source / drain contact of the second pass gate transistor, the first And a read port bit line electrically connected to a source / drain contact of at least one of the second read port transistors, a voltage source line electrically connected to a source contact of the first and second pull-up transistors, And a ground line electrically connected to a drain contact of the second pull-down transistor and a drain contact of the first read port transistor, the write port bit line, the write port inverted bit line, the read port The take-port bit line and the voltage source line are both substantially perpendicular to the longitudinal axis of the boundary of the SRAM unit cell within a range formed by the boundary of the SRAM unit cell. A line is located between the write port bit line and the write port inverted bit line, and a part of the ground line is one of the write port bit line or the write port inverted bit line and the read port bit line It is preferable that it is located between.

前記第１および第２のパスゲートトランジスタのゲートコンタクトに電気的に接続する書き込みポートワード線、ならびに、前記第１および第２の読み取りポートトランジスタのうち一方のゲートコンタクトに電気的に接続する読み取りポートワード線、をさらに含み、前記書き込みポートワード線および前記読み取りポートワード線は、前記ＳＲＡＭユニットセルの境界により作られる範囲内で、前記ＳＲＡＭユニットセルの境界の長手方向軸といずれも実質的に平行となっていることが好ましい。   Write port word line electrically connected to the gate contacts of the first and second pass gate transistors, and a read port electrically connected to one of the first and second read port transistors A word line, wherein the write port word line and the read port word line are both substantially parallel to a longitudinal axis of the boundary of the SRAM unit cell within a range created by the boundary of the SRAM unit cell. It is preferable that

前記第１のｐドープ領域に注入されて、前記第１のパスゲートトランジスタおよび前記第１のプルダウントランジスタのソース／ドレインコンタクトの間にて延伸する第１のトランジスタ活性領域、前記第２のｐドープ領域に注入されて、前記第２のパスゲートトランジスタおよび前記第２のプルダウントランジスタのソース／ドレインコンタクトの間にて延伸する第２のトランジスタ活性領域、ならびに、前記第２のｐドープ領域に注入されて、前記第１および第２の読み取りポートトランジスタのソース／ドレインコンタクトの間にて延伸する第３のトランジスタ活性領域、をさらに含み、前記第１のトランジスタ活性領域と、前記第２のトランジスタ活性領域と、前記第３のトランジスタ活性領域とが、実質的に平行に同一方向へと延伸していることが好ましい。   A first transistor active region implanted into the first p-doped region and extending between source / drain contacts of the first pass gate transistor and the first pull-down transistor; the second p-doped A second transistor active region that is implanted into a region and extends between source / drain contacts of the second pass gate transistor and the second pull-down transistor, and is implanted into the second p-doped region. A third transistor active region extending between source / drain contacts of the first and second read port transistors, wherein the first transistor active region and the second transistor active region And the third transistor active region extend substantially in parallel and in the same direction. It is preferable that the.

前記第１の基本寸法が０．５μｍよりも小さく、前記第２の基本寸法が前記第１の基本寸法よりも大きいことが好ましい。   Preferably, the first basic dimension is smaller than 0.5 μm, and the second basic dimension is larger than the first basic dimension.

前記第１および第２のパスゲートトランジスタならびに前記第１および第２のプルダウントランジスタのうち少なくとも１つがＮＭＯＳトランジスタであり、前記第１のｐドープ領域に位置するＮＭＯＳトランジスタの活性領域と、前記第２のｐドープ領域に位置するＮＭＯＳトランジスタの活性領域とが、前記ｎドープ領域を隔てて７０ｎｍ未満の間隔で離間されていることが好ましい。   At least one of the first and second pass gate transistors and the first and second pull-down transistors is an NMOS transistor, an active region of the NMOS transistor located in the first p-doped region, and the second It is preferable that the active region of the NMOS transistor located in the p-doped region is spaced apart by less than 70 nm across the n-doped region.

また、本発明は、第１のｐドープ領域と第２のｐドープ領域との間にｎドープ領域を介在させてなる基板、ならびに、少なくとも部分的に前記第１のｐドープ領域上に位置する第１のプルダウントランジスタおよび第１のパスゲートトランジスタと、少なくとも部分的に前記ｎドープ領域上に位置する第１および第２のプルアップトランジスタと、少なくとも部分的に前記第２のｐドープ領域上に位置する第２のプルダウントランジスタおよび第２、第３、第４のパスゲートトランジスタと、を含むＳＲＡＭユニットセル、からなり、前記ＳＲＡＭユニットセルの境界が、アスペクト比が少なくとも３．５となるような第１および第２の基本寸法を有しているスタティックランダムアクセスメモリ（ＳＲＡＭ）デバイスに関する。   The present invention also includes a substrate having an n-doped region interposed between a first p-doped region and a second p-doped region, and at least partially located on the first p-doped region. A first pull-down transistor and a first passgate transistor; a first and second pull-up transistor located at least partially on the n-doped region; and at least partially on the second p-doped region. An SRAM unit cell including a second pull-down transistor and second, third, and fourth pass gate transistors, and the boundary of the SRAM unit cell has an aspect ratio of at least 3.5 It relates to a static random access memory (SRAM) device having first and second basic dimensions.

前記第１のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する第１のポートビット線、前記第２のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する第１のポート反転ビット線、前記第３のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する第２のポートビット線、前記第４のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する第２のポート反転ビット線、前記第１および第２のプルアップトランジスタのソースコンタクトに電気的に接続する電圧源線、ならびに、前記第２のプルダウントランジスタのドレインコンタクトに接続するグランド線、をさらに含み、前記第１および第２のポートビット線、前記第１および第２のポート反転ビット線、ならびに前記電圧源線が、前記ＳＲＡＭユニットセルの境界によって作られる範囲内にて、前記ＳＲＡＭユニットセルの境界の長手方向軸といずれも実質的に垂直となっており、前記電圧源線が前記第１のポートビット線と前記第１のポート反転ビット線との間に位置し、前記グランド線の一部が前記第１のポートビット線または前記第１のポート反転ビット線のうち一方と前記第２のポートビット線または前記第２のポート反転ビット線のうち一方との間に位置することが好ましい。   A first port bit line electrically connected to the source / drain contact of the first pass gate transistor, and a first port inversion bit line electrically connected to the source / drain contact of the second pass gate transistor A second port bit line electrically connected to the source / drain contact of the third pass gate transistor; a second port inversion bit electrically connected to the source / drain contact of the fourth pass gate transistor; A voltage source line electrically connected to a source contact of the first and second pull-up transistors, and a ground line connected to a drain contact of the second pull-down transistor, A second port bit line, the first and second port inversion bits And within a range formed by the boundary of the SRAM unit cell, the voltage source line is substantially perpendicular to the longitudinal axis of the boundary of the SRAM unit cell, and the voltage source line is The first port bit line is located between the first port bit line and the first port inverted bit line, and a part of the ground line is one of the first port bit line or the first port inverted bit line and the first port inverted bit line. It is preferable to be located between one of the second port bit line and the second port inversion bit line.

前記第１および第２のパスゲートトランジスタのゲートコンタクトに電気的に接続する第１のポートワード線、ならびに、前記第３および第４のパスゲートトランジスタのゲートコンタクトに電気的に接続する第２のポートワード線、をさらに含み、前記第１および第２のポートワード線が、前記ＳＲＡＭユニットセルの境界によって作られる範囲内にて、前記ＳＲＡＭユニットセルの境界の長手方向軸にいずれも実質的に平行となっていることが好ましい。   A first port word line electrically connected to the gate contacts of the first and second pass gate transistors; and a second port word line electrically connected to the gate contacts of the third and fourth pass gate transistors. A port word line, wherein the first and second port word lines are both substantially within the longitudinal axis of the boundary of the SRAM unit cell within a range created by the boundary of the SRAM unit cell. It is preferable that they are parallel.

また、本発明は、第１のｐドープ領域と第２のｐドープ領域との間にｎドープ領域を介在させてなる基板、ならびに、少なくとも部分的に前記第１のｐドープ領域上に位置する第１のパスゲートトランジスタおよび第１のプルダウントランジスタと、少なくとも部分的に前記ｎドープ領域上に位置する第１および第２のプルアップトランジスタと、少なくとも部分的に前記第２のｐドープ領域上に位置する第２のパスゲートトランジスタ、第２のプルダウントランジスタ、第１および第２の読み取りポートトランジスタと、前記第１のｐドープ領域に注入されて、前記第１のパスゲートトランジスタと前記第１のプルダウントランジスタのソース／ドレインコンタクトの間にて延伸する第１のトランジスタ活性領域と、前記第２のｐドープ領域に注入されて、前記第２のパスゲートトランジスタと前記第２のプルダウントランジスタのソース／ドレインコンタクトの間にて延伸する第２のトランジスタ活性領域と、前記第２のｐドープ領域に注入されて、前記第１および第２の読み取りポートトランジスタのソース／ドレインコンタクトの間にて延伸する第３のトランジスタ活性領域と、を含むＳＲＡＭユニットセル、からなり、前記第１のトランジスタ活性領域と、前記第２のトランジスタ活性領域と、前記第３のトランジスタ活性領域とが、実質的に平行に同一方向へ延伸しており、前記ＳＲＡＭユニットセルの境界が、アスペクト比が少なくとも３．５となるような第１および第２の基本寸法を有しているスタティックランダムアクセスメモリ（ＳＲＡＭ）デバイスに関する。   The present invention also includes a substrate having an n-doped region interposed between a first p-doped region and a second p-doped region, and at least partially located on the first p-doped region. A first pass gate transistor and a first pull-down transistor; first and second pull-up transistors located at least partially on the n-doped region; and at least partially on the second p-doped region. A second pass gate transistor located, a second pull-down transistor, first and second read port transistors, and implanted into the first p-doped region, the first pass gate transistor and the first A first transistor active region extending between the source / drain contacts of the pull-down transistor, and the second p-doped region Injected into the second transistor active region extending between the source / drain contacts of the second pass gate transistor and the second pull-down transistor, and injected into the second p-doped region, An SRAM unit cell including a third transistor active region extending between source / drain contacts of the first and second read port transistors, the first transistor active region, and the second transistor active region, The first active region and the third active region of the transistor extend substantially in parallel in the same direction, and the boundary of the SRAM unit cell has an aspect ratio of at least 3.5. And a static random access memory (SRAM) device having a second basic dimension

前記第１のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する書き込みポートビット線、前記第２のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する書き込みポート反転ビット線、ならびに、前記第１および第２の読み取りポートトランジスタのうち少なくとも一方のソース／ドレインコンタクトに電気的に接続する読み取りポートビット線、をさらに含み、前記書き込みポートビット線、前記書き込みポート反転ビット線、前記読み取りポートビット線が、前記ＳＲＡＭユニットセルの境界によって作られる範囲内にて、前記ＳＲＡＭユニットセルの境界の長手方向軸にいずれも実質的に垂直となっていることが好ましい。   A write port bit line electrically connected to a source / drain contact of the first pass gate transistor; a write port inverted bit line electrically connected to a source / drain contact of the second pass gate transistor; and A read port bit line electrically connected to a source / drain contact of at least one of the first and second read port transistors, the write port bit line, the write port inversion bit line, and the read port bit Preferably, the lines are substantially perpendicular to the longitudinal axis of the SRAM unit cell boundary within a range created by the SRAM unit cell boundary.

前記第２の読み取りポートトランジスタのゲートコンタクトに電気的に接続する読み取りポートワード線、前記第２の読み取りポートトランジスタのソースコンタクトに電気的に接続する読み取りポートビット線、前記第１の読み取りポートトランジスタのゲートコンタクトおよび前記第２のプルアップトランジスタのゲートコンタクトに電気的に接続するゲート電極、ならびに、前記第１の読み取りポートトランジスタのドレインコンタクトおよび前記第２のプルダウントランジスタのドレインコンタクトに電気的に接続するグランド線、をさらに含み、前記第３のトランジスタ活性領域により、前記第１の読み取りポートトランジスタのソースと前記第２の読み取りポートトランジスタのドレインとが電気的に接続されることが好ましい。   A read port word line electrically connected to a gate contact of the second read port transistor; a read port bit line electrically connected to a source contact of the second read port transistor; A gate electrode electrically connected to the gate contact of the second pull-up transistor and a gate electrode electrically connected to the drain contact of the first read port transistor and the drain contact of the second pull-down transistor It is preferable that the source of the first read port transistor and the drain of the second read port transistor are electrically connected by the third transistor active region.

複数の第１の配線層からなる第１の配線金属層をさらに含み、該第１の配線層が、前記第１のパスゲートトランジスタのソースコンタクトおよび前記第１のプルアップトランジスタのドレインコンタクトを、前記第２のプルアップトランジスタのゲートコンタクトに電気的に接続させる第１のＬ字形配線を備えることが好ましい。   A first wiring metal layer comprising a plurality of first wiring layers, wherein the first wiring layer has a source contact of the first pass gate transistor and a drain contact of the first pull-up transistor; It is preferable that a first L-shaped wiring electrically connected to the gate contact of the second pull-up transistor is provided.

前記複數の第１の配線層が、前記第２のパスゲートトランジスタのソースコンタクトおよび前記第２のプルアップトランジスタのドレインコンタクトを、前記第１のプルアップトランジスタのゲートコンタクトに電気的に接続させる第２のＬ字形配線をさらに備えることが好ましい。   The plurality of first wiring layers electrically connect the source contact of the second pass gate transistor and the drain contact of the second pull-up transistor to the gate contact of the first pull-up transistor. It is preferable to further include two L-shaped wirings.

前記ｎドープ領域、ならびに前記第１および第２のｐドープ領域が、比較的深いｎドープ領域によって囲まれていることが好ましい。   It is preferable that the n-doped region and the first and second p-doped regions are surrounded by a relatively deep n-doped region.

本発明によれば、製造コストが低減されたＳＲＡＭデバイスを提供することができる。   According to the present invention, an SRAM device with reduced manufacturing cost can be provided.

添付の図面と共に以下の詳細な説明を読めば、本発明の態様をよく理解することができる。各構造物は、当業界の常識にしたがって実物のサイズで図示していないことに注意されたい。各構造物の寸法は、記載の内容を分かり易くするために、適宜拡大または縮小することが可能である。   Aspects of the present invention can be better understood when the following detailed description is read in conjunction with the accompanying drawings. Note that each structure is not shown in actual size according to common knowledge in the art. The dimensions of each structure can be appropriately enlarged or reduced in order to make the description easy to understand.

以下の開示では、各種実施形態のそれぞれ異なる特徴を紹介する目的で、多くの異なる形態を挙げているということが理解されなければならない。後述する特定の構成部品や配置の例は、本発明の説明を簡単化するために記載されたものである。もちろん、これらは単なる例示であって、何らの限定をするものではない。さらに、本明細書では、符号および／または用語を異なる実施形態間で繰り返し用いていることがある。ただし、このような繰り返しは、本発明の説明を簡単および明確にするために行うものであって、これによって上述した各実施形態および／または構成どうしの関係が決められることはない。また、第１の構造物が第２の構造物の上面（on）または上方（over）に位置するという後述の構成には、第１および第２の構造物が直に接触して形成される実施が含まれていても、第１および第２の構造物が直に接触せずに第１および第２の構造物の間に更なる構造物が形成される形態が含まれていてもよい。   In the following disclosure, it should be understood that many different forms are listed for the purpose of introducing different features of various embodiments. Examples of specific components and arrangements described below are provided to simplify the description of the present invention. Of course, these are merely examples and are not intended to be limiting in any way. Further, reference numerals and / or terms may be used repeatedly between the different embodiments herein. However, such repetition is performed in order to simplify and clarify the description of the present invention, and the relationship between the above-described embodiments and / or configurations is not determined by this. Further, in the configuration described later in which the first structure is located on the upper surface (on) or above (over) the second structure, the first and second structures are formed in direct contact with each other. Even if implementation is included, a form in which a further structure is formed between the first and second structures without the first and second structures being in direct contact with each other may be included. .

図１は、本発明の態様に基づいて構成されるＳＲＡＭデバイス１００の１実施形態を示す配置図である。ＳＲＡＭデバイス１００は、基板１０５、ｎドープ領域１１０、ｐドープ領域１１５ａ、１１５ｂ、およびＳＲＡＭユニットセル１２０ａ〜ｉを備えてなる。図では、ＳＲＡＭユニットセル１２０ｅについてのみの説明がされているが、これ以外の各ＳＲＡＭユニットセル１２０ａ〜ｄおよびｆ〜ｉも、ユニットセル境界１２５で囲まれる領域に活性領域１３０ａ〜ｅ、およびゲート電極１４０ａ〜ｅをそれぞれ有している。   FIG. 1 is a layout diagram illustrating one embodiment of an SRAM device 100 configured in accordance with aspects of the present invention. The SRAM device 100 includes a substrate 105, an n-doped region 110, p-doped regions 115a and 115b, and SRAM unit cells 120a to 120i. In the figure, only the SRAM unit cell 120e is described, but the other SRAM unit cells 120a to 120d and f to i also have active regions 130a to 130e and gates in regions surrounded by the unit cell boundary 125. It has electrodes 140a-e, respectively.

１実施形態において、ユニットセル境界１２５は、隣り合うセル１２０ａ〜ｉの外周側にあるコンポーネント間のほぼ中間として示される。例えば、図示されている形態では、（図における）上方のセル境界１２５は、セル１２０ｅのゲート電極１４０ｃの最外縁と、セル１２０ｄのゲート電極１４０ｂの最外縁とのほぼ中間に位置している。ユニットセル境界１２５によって囲まれてできる面積は、各ユニットセル１２０ａ〜ｉ内の構造物の１つに比例するものとしてもよい。例として、この面積を約５００（ＷＧＤＰ ２）未満とすることができ、このＷＧＤＰ ２とは、ゲート電極１４０ｂ、１４０ｃまたはその他の構造物の幅である。 In one embodiment, unit cell boundary 125 is shown as approximately halfway between components on the outer periphery side of adjacent cells 120a-i. For example, in the illustrated form, the upper cell boundary 125 (in the figure) is located approximately halfway between the outermost edge of the gate electrode 140c of the cell 120e and the outermost edge of the gate electrode 140b of the cell 120d. The area surrounded by the unit cell boundary 125 may be proportional to one of the structures in each unit cell 120a-i. As an example, the area may be about 500 (W GDP 2) below, and the W GDP 2, the width of the gate electrode 140b, 140c or other structure.

基板１０５は、シリコン、ガリウムヒ素、窒化ガリウム、歪みシリコン（strained silicon）、シリコンゲルマニウム、シリコンカーバイド、カーバイド、ダイヤモンド、および／またはその他の材料からなるものであり得る。また、基板１０５は、例えばシリコン・オン・サファイア基板、シリコンゲルマニウム・オン・インシュレーター、または絶縁層上にエピタキシャル半導体層を備えてなるその他の基板といったシリコン・オン・インシュレーター（ＳＯＩ）基板である、または他のインシュレータからなるものとしてもよい。１実施形態において、基板１０５を、その上に形成されるマイクロ電子素子を絶縁するためのエアギャップを有するものとすることができる。例えば、シリコン・オン・ナッシング（ＳＯＮ）構造を採用して、基板１０５に、空気および／もしくはその他の絶縁体によって構成される薄い絶縁層またはギャップを備えさせることも可能である。このような実施形態において、基板１０５は、シリコンゲルマニウム層上方または上面にシリコンキャップ層を備えてなる。このシリコンゲルマニウム層が全体的または部分的に除去されると、エアギャップまたは空所（void）ができ、その結果、後にマイクロ電子デバイスが形成されることとなる絶縁素子の活性領域として、シリコンキャップ層が残される。   The substrate 105 may be made of silicon, gallium arsenide, gallium nitride, strained silicon, silicon germanium, silicon carbide, carbide, diamond, and / or other materials. Further, the substrate 105 is a silicon on insulator (SOI) substrate such as a silicon on sapphire substrate, a silicon germanium on insulator, or other substrate having an epitaxial semiconductor layer on an insulating layer, or It may be composed of other insulators. In one embodiment, the substrate 105 may have an air gap for insulating microelectronic devices formed thereon. For example, a silicon on nothing (SON) structure may be employed to provide the substrate 105 with a thin insulating layer or gap comprised of air and / or other insulators. In such an embodiment, the substrate 105 comprises a silicon cap layer above or on top of the silicon germanium layer. When this silicon germanium layer is removed in whole or in part, an air gap or void is created, resulting in a silicon cap as an active region of the isolation element where a microelectronic device will later be formed. A layer is left.

ｎドープ領域１１０は、パターニングされたフォトレジスト層を介して高エネルギーイオン注入を行うことにより基板１０５中に形成される。このｎドープ領域１１０の形成に用いられるｎ型ドーパント不純物には、リン、ヒ素、Ｐ３１、アンチモン、および／またはその他の材料が含まれる。不純物の注入が終わった後は、拡散、アニーリング、および／または電気的活性化といった後続のプロセスを行ってもよい。ｐドープ領域１１５ａ、１１５ｂも、例えばｎ型ドーパントとｐ型ドーパントの原子量がそれぞれ異なることに応じそのエネルギーレベルを低減する必要はあるかもしれないが、同じようにして形成することができる。ｐ型ドーパント不純物には、ホウ素、フッ化ホウ素、インジウム、および／またはその他の材料が含まれる。ｎドープ領域１１０の形成と同様に、ｐドープ領域１１５ａ、１１５ｂの形成にも、１または複数の拡散、アニール、および／または電気的活性化のプロセスが含まれ得る。また、本発明の範囲内において、図１に示される代表的形態以外のドーピングの設計を採用するこもできる。例として、ｎドープ領域１１０は、ｐドープのウェル（p-doped well）であっても、またはこれを含んで構成されていてもよく、かつ、ｐドープ領域１１５ａ、１１５ｂはそれぞれｎドープのウェル（n-doped well）であっても、またはこれを含んで構成されていてもよい。さらに、これらドープ領域１１０、１１５ａ、１１５ｂは、不純物の濃度はそれぞれ変化させるものの、同タイプのドーパントでドープすることもできる。また、図示はしていないが、ドープ領域１１０、１１５ａ、１１５ｂ全てが、１つの深いｎまたはｐウェルによって囲まれるようにしてもよい。   The n-doped region 110 is formed in the substrate 105 by performing high energy ion implantation through a patterned photoresist layer. The n-type dopant impurity used to form this n-doped region 110 includes phosphorus, arsenic, P31, antimony, and / or other materials. After the impurity implantation is complete, subsequent processes such as diffusion, annealing, and / or electrical activation may be performed. The p-doped regions 115a and 115b may also be formed in the same manner, although it may be necessary to reduce their energy levels depending on, for example, the different atomic weights of the n-type dopant and the p-type dopant. The p-type dopant impurities include boron, boron fluoride, indium, and / or other materials. As with the formation of n-doped region 110, the formation of p-doped regions 115a, 115b may include one or more diffusion, annealing, and / or electrical activation processes. Also, within the scope of the present invention, doping designs other than the representative form shown in FIG. 1 may be employed. For example, the n-doped region 110 may be a p-doped well, or may be configured to include the p-doped well, and the p-doped regions 115a and 115b may each be an n-doped well. (N-doped well) or may be configured to include this. Further, these doped regions 110, 115a, and 115b can be doped with the same type of dopant, although the impurity concentration is changed. Although not shown, all the doped regions 110, 115a and 115b may be surrounded by one deep n or p well.

１実施形態では、ドープ領域１１０、１１５ａ、１１５ｂに、ｐ型ドーパントとしてホウ素を用い、ｎ型ドーパントとして重水素−ホウ素の複合体（complex）を用いる。重水素−ホウ素の複合体は、ホウ素ドープダイヤモンド層を重水素プラズマでプラズマ処理することにより形成することができる。また、重水素は、三重水素、水素、および／またはその他の含水素ガスへの置換が可能である。ドープ領域の不純物濃度は、直流電源または基板１０５のＲＦ（radio frequency）バイアスによって制御することができる。上述したプロセスは、基板１０５に低濃度ドープのソース／ドレイン領域、および／または少なくとも１部の活性領域１３０ａ〜ｅを形成するために利用してもよい。   In one embodiment, the doped regions 110, 115a, 115b use boron as the p-type dopant and a deuterium-boron complex as the n-type dopant. The deuterium-boron composite can be formed by plasma treatment of a boron-doped diamond layer with deuterium plasma. In addition, deuterium can be replaced with tritium, hydrogen, and / or other hydrogen-containing gas. The impurity concentration in the doped region can be controlled by a DC power supply or an RF (radio frequency) bias of the substrate 105. The process described above may be utilized to form lightly doped source / drain regions and / or at least a portion of the active regions 130a-e in the substrate 105.

活性領域１３０ａ〜ｅは、ドープ領域１１０、１１５ａ、１１５ｂをさらに分割した部分もしくはこれらのうちの所定の部分である、またはそれが存在するドープ領域とは不純物濃度の異なる領域である。しかし、１実施形態では、活性領域１３０ａ〜ｅは、先ず基板１０５に酸化物領域を規定しておくことによって形成することもできる。この酸化物領域は、ゲート電極１４０ａ〜ｅに対応するゲート酸化物層を規定するのに行うのと同一の工程により、および／またはこの工程時に、規定され得る。続いて、この酸化物領域上に、選択堆積（selective deposition）またはブランケット堆積（blanket deposition）を行ってからパターニングを行うことにより、ポリシリコン層を形成してもよい。このような実施形態において、ポリシリコン層はゲート電極１４０ａ〜ｅの一部となる。ただし、実施形態によっては、ポリシリコン層を形成しなくてもよい。また、このポリシリコン層に、シリサイドプロセスを行って、その上にシリサイド層を形成させることもできる。シリサイドの例としては、ＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉ２、ＷＳｉ２および／またはシリサイド化されたゲート配線に適するその他の材料が含まれる。全ての実施形態にシリサイド層が含まれるわけないが、シリサイド層を用いる際には、シリサイド層はゲート電極１４０ａ〜ｅの一部を成すこととなる。 The active regions 130a to 130e are portions obtained by further dividing the doped regions 110, 115a, and 115b, or predetermined portions thereof, or regions having different impurity concentrations from the doped regions in which they exist. However, in one embodiment, the active regions 130a-e can be formed by first defining an oxide region in the substrate 105. This oxide region may be defined by and / or during the same process that is performed to define the gate oxide layer corresponding to the gate electrodes 140a-e. Subsequently, a polysilicon layer may be formed by performing patterning after performing selective deposition or blanket deposition on the oxide region. In such an embodiment, the polysilicon layer becomes part of the gate electrodes 140a-e. However, depending on the embodiment, the polysilicon layer may not be formed. In addition, a silicide process can be performed on the polysilicon layer to form a silicide layer thereon. Examples of silicides include TiSi 2 , CoSi 2 , NiSi 2 , WSi 2 and / or other materials suitable for silicided gate wiring. Although not all embodiments include a silicide layer, when the silicide layer is used, the silicide layer forms a part of the gate electrodes 140a to 140e.

また、活性領域１３０ａ〜ｅに、例えばエネルギー約３０ｋｅＶから４００ｋｅＶ、不純物濃度約１×１０１５ａｔｏｍｓ/ｃｍ２から１×１０１７ａｔｏｍｓ/ｃｍ２で、イオン注入プロセスを行うこともできる。このイオン注入プロセスは、活性領域１３０ａ〜ｅ内が、隣り合うコンポーネント、構造物、または領域よりも高濃度となるようにイオンを注入するというものであり得る。また、このイオン注入プロセスは、上述した酸化物領域、ポリシリコン層および／またはシリサイド層を用いる場合には、これら下方にある基板１０５の領域にイオンを注入するというものであってもよく、こうすることにより、活性領域１３０ａ〜ｅの少なくとも一部が基板１０５に形成されることとなる。一方、１実施形態では、活性領域１３０ａ〜ｅ全体が基板１０５中、上面または上方に形成され得る。上述したポリシリコン層および／またはシリサイド層を使用する場合に、活性領域１３０ａ〜ｅ形成のためのイオン注入プロセスは、上述したポリシリコン層および／またはシリサイド層の形成前または形成後のいずれに行ってもよい。活性領域１３０ａ〜ｅを形成するために、追加および／または代わりのプロセスを用いることもできる。また、１実施形態において、活性領域１３０ａ〜ｅの抵抗は、約１ｋΩから１００ｋΩである。例えば、活性領域１３０ａ〜ｅの抵抗、または活性領域１３０ａ〜ｅと隣接するコンポーネント、構造物もしくは領域との接合部分の抵抗は約３ｋΩとすることができる。 In addition, an ion implantation process can be performed on the active regions 130a to 130e at an energy of about 30 keV to 400 keV and an impurity concentration of about 1 × 10 15 atoms / cm 2 to 1 × 10 17 atoms / cm 2 , for example. The ion implantation process may be to implant ions such that the active regions 130a-e are at a higher concentration than adjacent components, structures, or regions. Further, this ion implantation process may be such that, when the oxide region, the polysilicon layer and / or the silicide layer described above are used, ions are implanted into the region of the substrate 105 below them. As a result, at least a part of the active regions 130 a to 130 e is formed on the substrate 105. On the other hand, in one embodiment, the entire active region 130a-e may be formed in the substrate 105 on the upper surface or above. When the polysilicon layer and / or silicide layer described above is used, the ion implantation process for forming the active regions 130a to 130e is performed either before or after the formation of the polysilicon layer and / or silicide layer described above. May be. Additional and / or alternative processes can be used to form the active regions 130a-e. In one embodiment, the resistance of the active regions 130a-e is about 1 kΩ to 100 kΩ. For example, the resistance of the active regions 130a to 130e or the resistance of the junction between the active regions 130a to 130e and the adjacent components, structures, or regions can be about 3 kΩ.

活性領域１３０ａ〜ｅの形成に用いられるドーパントは、これらが形成する素子の特定のレイアウトによって特定される。例として、活性領域１３０ａ〜ｅがＮＭＯＳトランジスタの一部を成す場合、そのドーパントはｎ型ドーパント、例えば、ヒ素、Ｐ３２、アンチモンおよび／またはその他のｎ型ドーパントである。一方、活性領域１３０ａ〜ｅがＰＭＯＳトランジスタの一部を成す場合、そのドーパントはｐ型ドーパント、例えば、ホウ素、ＢＦ２、インジウムおよび／またはその他のｐ型ドーパントである。さらに、単一の１実施形態においては、異なるタイプのドーパントを活性領域１３０ａ〜ｅに注入することもできる
図１に示されるように、活性領域１３０ａはｐドープ領域１１５ａに形成され、活性領域１３０ｂおよび１３０ｃはｎドープ領域１１０に形成され、そして、活性領域１３０ｄおよび１３０ｅはｐドープ領域１１５ｂに形成されている。１実施形態において、活性領域１３０ａおよび１３０ｄは、ｎドープ領域を隔てて約７０ｎｍ未満の間隔で離間している。活性領域１３０ａ〜１３０ｅは、ドープ領域１１０、１１５ａ、１１５ｂの長手方向軸と実質的に平行となるように配されており、かつ、特定のＳＲＡＭユニットセル１２０ａ〜ｉの境界１２５を超えて延伸している。１つまたは複数の活性領域１３０ａ〜ｅの幅を、他の活性領域１３０ａ〜ｅの幅と異なるものとしてもよい。例えば、活性領域１３０ｅの幅を、その他の１つまたは複数の活性領域１３０ａ〜ｄより実質的に広くすることができる。また、１実施形態において、活性領域１３０ｅは、複数のトランジスタ素子によって共用されるに十分な幅を持っている。 The dopants used to form the active regions 130a-e are specified by the specific layout of the elements they form. As an example, if the active regions 130a-e form part of an NMOS transistor, the dopant is an n-type dopant, such as arsenic, P32, antimony and / or other n-type dopants. On the other hand, when the active region 130a~e forms part of the PMOS transistor, the dopant is p-type dopant, for example, boron, BF 2, indium and / or other p-type dopant. Further, in a single embodiment, different types of dopants can be implanted into the active regions 130a-e, as shown in FIG. 1, the active region 130a is formed in the p-doped region 115a and the active region 130b. And 130c are formed in the n-doped region 110, and active regions 130d and 130e are formed in the p-doped region 115b. In one embodiment, the active regions 130a and 130d are spaced apart by less than about 70 nm across the n-doped region. The active regions 130a-130e are arranged to be substantially parallel to the longitudinal axis of the doped regions 110, 115a, 115b and extend beyond the boundary 125 of the particular SRAM unit cell 120a-i. ing. The width of the one or more active regions 130a to 130e may be different from the width of the other active regions 130a to 130e. For example, the width of the active region 130e can be made substantially wider than the other active region 130a-d. In one embodiment, the active region 130e has a sufficient width to be shared by a plurality of transistor elements.

ゲート電極１４０ａ〜ｅは、パターニングおよび／または選択堆積された、ポリシリコン、Ｗ、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、Ｈｆ、Ｍｏ、金属シリサイド、ＳｉＯ２、窒化ＳｉＯ２、ＳｉＯｘＮｙ、ＷＳｉｘ、Ｖ、Ｎｂ、ＭｏＳｉｘ、Ｃｕ、Ａｌ、カーボンナノチューブ、高誘電体（high-k dielectrics）、これらの合金、および／またはその他の材料からなる１層または複数の層で構成されたものであり得る。このうち、代表的な高誘電体としては、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯＮ、ＨｆＳｉｘ、ＨｆＳｉｘＮｙ、ＨｆＡｌＯ２、ＮｉＳｉｘがある。このような層は、上述したポリシリコンおよび／またはシリサイド層の一部を含んで構成されていてもよい。ゲート電極１４０ａ〜ｅを形成するのに用いられる製造プロセスには、インプリントリソグラフィ、液浸フォトリソグラフィ、マスクレスフォトグラフィ、化学気相成長法（ＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、常圧ＣＶＤ（ＡＰＣＶＤ）、物理気相成長法（ＰＶＤ）、原子層成長法（ＡＬＤ）、および／またはその他のプロセスが含まれる。これらプロセス実行時のプロセス環境には、プラズマによって励起される水素（Ｈ２）や炭素といった反応ガスを用いることができる。また、かかるプロセスガスには、ＣＨ４、Ｃ２Ｈ６、Ｃ３Ｈ８および／またはその他の含炭素ガスが含まれる。 The gate electrode 140a~e was patterned and / or selective deposition, polysilicon, W, Ti, Ta, TiN , TaN, Hf, Mo, metal silicide, SiO 2, nitride SiO 2, SiO x N y, WSi x V, Nb, MoSi x , Cu, Al, carbon nanotubes, high-k dielectrics, alloys thereof, and / or other materials, and / or other layers. obtain. Among these, typical high dielectric materials include Ta 2 O 5 , HfO 2 , ZrO 2 , HfSiON, HfSi x , HfSi x N y , HfAlO 2 , and NiSi x . Such a layer may include a part of the polysilicon and / or silicide layer described above. The manufacturing processes used to form the gate electrodes 140a-e include imprint lithography, immersion photolithography, maskless photography, chemical vapor deposition (CVD), plasma CVD (PECVD), atmospheric pressure CVD ( APCVD), physical vapor deposition (PVD), atomic layer deposition (ALD), and / or other processes. A reactive gas such as hydrogen (H 2 ) or carbon excited by plasma can be used as a process environment when performing these processes. Such process gases also include CH 4 , C 2 H 6 , C 3 H 8 and / or other carbon-containing gases.

ゲート電極１４０ａ〜ｅは、ＰＶＤ、ＡＬＤ、ＰＥＣＶＤ、ＡＰＣＶＤおよび／またはその他のプロセス技術などにより形成された、Ｎｉ、Ｃｒ、Ｎｂ、Ｖ、Ｗおよび／またはその他の材料からなるシード層を含んでいてもよい。また、ゲート電極１４０ａ〜ｅは、１層またはそれ以上のゲート誘電膜（gate dielectric layer）を含んでいても、または、該ゲート誘電膜上面もしくは上方に形成されてもよい。かかるゲート誘電膜は、ＳｉＯ２、ＳｉＯＮ、ＨｆＯ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、窒化酸化物、ＣＶＤ酸化物、熱酸化物、含窒素誘導体材料、高誘電体材料、および／またはその他の材料からなり、かつ、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、ＡＬＤおよび／またはその他のプロセスによって形成することができる。 The gate electrodes 140a-e include a seed layer made of PVD, ALD, PECVD, APCVD, and / or other process technology and made of Ni, Cr, Nb, V, W, and / or other materials. Also good. Further, the gate electrodes 140a to 140e may include one or more gate dielectric layers, or may be formed on or above the gate dielectric film. Such a gate dielectric film is composed of SiO 2 , SiON, HfO, Ta 2 O 5 , Al 2 O 3 , nitride oxide, CVD oxide, thermal oxide, nitrogen-containing derivative material, high dielectric material, and / or other Made of material and can be formed by CVD, PECVD, PVD, ALD and / or other processes.

図１に示されるように、ゲート電極１４０ａは活性領域１３０ａの上方を通って延伸し、ゲート電極１４０ｄは活性領域１３０ｄ上方を通って延伸している。また、１つまたは複数のゲート電極１４０ａ〜ｅは、複数のトランジスタ素子によって共用され得るように、複数の活性領域１３０ａ〜ｅ上方を通って延伸する、共用されるゲート電極であってもよい。例えば、ゲート電極１４０ｂは活性領域１３０ａおよび１３０ｂ上方を通って伸びており、ゲート電極１４０ｃは活性領域１３０ｃから１３０ｅ上方を通るように伸びる。さらに、活性領域１３０ｅが複数のトランジスタ素子に共用されるよう構成されているため、ゲート電極１４０ｅは、単一の活性領域、つまり活性領域１３０ｅのみの上方を通って延伸するだけではあるが、複数のトランジスタ素子に共用され得るようなかたちで延伸するものとなっている。ゲート電極１４０ａ〜ｅは、共用されるゲート電極として構成されているか否かにかかわらず、特定のＳＲＡＭユニットセル１２０ａ〜ｉの境界１２５を超えて伸びるようにしてもよい。また、図示されている形態のように、ゲート電極１４０ａ〜ｅは、例えば、後に形成されるコンタクトまたはビアの出来る位置となる幅広部分を有していてもよい。   As shown in FIG. 1, the gate electrode 140a extends above the active region 130a, and the gate electrode 140d extends above the active region 130d. Also, the one or more gate electrodes 140a-e may be shared gate electrodes that extend over the plurality of active regions 130a-e so that they can be shared by the plurality of transistor elements. For example, the gate electrode 140b extends over the active regions 130a and 130b, and the gate electrode 140c extends over the active regions 130c and 130e. Further, since the active region 130e is configured to be shared by a plurality of transistor elements, the gate electrode 140e extends only above a single active region, that is, only the active region 130e. The transistor element is extended in such a way that it can be shared with other transistor elements. Regardless of whether or not the gate electrodes 140a to 140e are configured as shared gate electrodes, the gate electrodes 140a to 140e may extend beyond the boundary 125 of the specific SRAM unit cell 120a to 120i. Further, as in the illustrated form, the gate electrodes 140a to 140e may have, for example, a wide portion that becomes a position where a contact or via formed later can be formed.

各ＳＲＡＭユニットセル１２０ａ〜ｉのセル境界１２５は、それぞれ３．２を超えるアスペクト比を有するものであり得る。このアスペクト比とは、各セル１２０ａ〜ｉの大きい方の基本寸法（primary dimension、図示された実施形態における“Ｌ”）と、小さい方の基本寸法（図示された実施形態における“Ｗ”）の割合のことである。例として、ＳＲＡＭユニットセル１２０ｅは、長さＬ約０．３２μｍから８μｍ、幅Ｗ約０．０８μｍから２μｍであり、アスペクト比が約３から６である。別の実施形態では、ＳＲＡＭユニットセル１２０ｅを、長さＬ約１２ｎｍから８０ｎｍ、幅Ｗ約３ｎｍから２０ｎｍとしてもよい。また、セル１２０ａ〜ｉのアスペクト比を約３から６とし、かつ、各セルごとに異ならしめることもできる。また別の実施形態においては、セル１２０ａ〜ｉのうちの１つ、幾つかまたは全てのアスペクト比を、３．５よりも大きいものとする。   The cell boundaries 125 of each SRAM unit cell 120a-i may each have an aspect ratio that exceeds 3.2. The aspect ratio refers to the larger primary dimension (“L” in the illustrated embodiment) of each cell 120a-i and the smaller basic dimension (“W” in the illustrated embodiment). It is a ratio. As an example, the SRAM unit cell 120e has a length L of about 0.32 μm to 8 μm, a width W of about 0.08 μm to 2 μm, and an aspect ratio of about 3 to 6. In another embodiment, the SRAM unit cell 120e may have a length L of about 12 nm to 80 nm and a width W of about 3 nm to 20 nm. In addition, the aspect ratio of the cells 120a to 120i can be about 3 to 6, and can be different for each cell. In another embodiment, the aspect ratio of one, some or all of the cells 120a-i is greater than 3.5.

図２は、図１の次段階におけるＳＲＡＭデバイス１００の配置図であり、ここでは、すでに形成された各構造物上方に第１の配線金属層が形成されている。この金属層は、アルミニウム、金、銅、銀、タングステン、チタニウム、窒化チタニウム、タンタル、窒化タンタル、これらの合金および／またはその他の材料からなる１層または複数の層から構成されるものであり得る。金属層は、インプリントリソグラフィ、液浸フォトリソグラフィ、マスクレスフォトグラフィ、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、ＡＬＤおよび／またはその他のプロセスによって形成することができるが、これらだけに限定されることはない。金属層はまた、選択堆積（selective deposition）またはブランケット堆積（blanket deposition）を行った後にパターニングプロセスを行うことによっても形成することができる。１実施形態において、金属層は、ゲート電極１４０ａ〜ｅの形成に関して上に述べた１つまたは複数のプロセスによって形成され、かつ、ゲート電極１４０ａ〜ｅに採られ得る組成に関して上に述べた１つまたは複数の材料からなるものである。   FIG. 2 is a layout diagram of the SRAM device 100 in the next stage of FIG. 1, in which a first wiring metal layer is formed above each already formed structure. The metal layer may be composed of one or more layers of aluminum, gold, copper, silver, tungsten, titanium, titanium nitride, tantalum, tantalum nitride, alloys thereof and / or other materials. . The metal layer can be formed by, but not limited to, imprint lithography, immersion photolithography, maskless photography, CVD, PECVD, PVD, ALD and / or other processes. The metal layer can also be formed by performing a patterning process after performing selective deposition or blanket deposition. In one embodiment, the metal layer is formed by one or more processes described above with respect to the formation of the gate electrodes 140a-e, and one described above with respect to the composition that can be employed for the gate electrodes 140a-e. Or it consists of a plurality of materials.

第１の配線金属層は、書き込みポートワード線コンタクト（write port word line contact）２１０、書き込みポートビット線コンタクト（write port bit line contact）２１５、第１のＬ字形配線２２０、グランド（Ｖｓｓ）コンタクト２２５、電圧源（Ｖｃｃ）コンタクト２３０および２３５、第２のＬ字形配線２４０、グランド線２４５、書き込みポートワード線コンタクト２５０、書き込みポート反転ビット線コンタクト（write port bit-bar line contact）２５５、読み取りポートビット線コンタクト（read port bit line contact）２６０、ならびに読み取りポートワード線コンタクト（read port word line contact）２６５を備えてなるものであり得る。このうち、１つまたは複数の配線（例えば配線２２０、２４０）を、位置合わせして配されていない配線構造物を接続するために、ほぼＬ字形に形成することができる。   The first wiring metal layer includes a write port word line contact 210, a write port bit line contact 215, a first L-shaped wiring 220, and a ground (Vss) contact 225. , Voltage source (Vcc) contacts 230 and 235, second L-shaped wiring 240, ground line 245, write port word line contact 250, write port bit-bar line contact 255, read port bit It may comprise a read port bit line contact 260 and a read port word line contact 265. Among these, one or a plurality of wirings (for example, the wirings 220 and 240) can be formed in a substantially L shape in order to connect wiring structures that are not arranged in alignment.

また、ＳＲＡＭデバイスは、金属層の各コンポーネントおよび下方の構造物との間で延伸するコンタクトまたはビア（以下、コンタクトと総称する。）を含んでいてもよい。コンタクト２７０は、金属層を形成するために用いるのと同じようなプロセスによって形成することができ、金属層形成に先立って形成させてもよい。しかし、１実施形態において、コンタクト２７０は、金属層を形成するプロセスの一貫としての、ダマシンまたはデュアルダマシンプロセスによって形成することも可能である。多数のコンタクト２７０が下方の構造物まで穿たれることにより、これらコンタクトの配列状態によって、ＳＲＡＭデバイス１００に含まれる複数のトランジスタの配置構成が現れてくることとなる。図示された実施形態におけるＳＲＡＭデバイスは、２つのパスゲートトランジスタ（第１のパスゲートトランジスタＰＧ−１および第２のパスゲートトランジスタＰＧ−２）と、２つのプルアップトランジスタ（第１のプルアップトランジスタＰＵ−１および第２のプルアップトランジスタＰＵ−２）と、２つのプルダウントランジスタ（第１のプルダウントランジスタＰＤ−１および第２のプルダウントランジスタＰＤ−２）と、２つの読み取りポートトランジスタ（第１の読み取りポートトランジスタＲＰ−１および第２の読み取りポートトランジスタＲＰ−２）とを有している。下表１には、図２の実施形態に基づいた、コンタクト２７０によって実現される、対応するトランジスタのノードとの配線接続例がリストしてある。表１の各列が表わすものは、コンタクト２７０またはその他の配線構造物の存在である。   The SRAM device may also include contacts or vias (hereinafter collectively referred to as contacts) that extend between each component of the metal layer and the underlying structure. Contact 270 can be formed by a process similar to that used to form the metal layer, and may be formed prior to metal layer formation. However, in one embodiment, the contacts 270 can be formed by a damascene or dual damascene process as part of the process of forming the metal layer. When a large number of contacts 270 are drilled to the structure below, an arrangement configuration of a plurality of transistors included in the SRAM device 100 appears depending on the arrangement state of these contacts. The SRAM device in the illustrated embodiment includes two pass gate transistors (first pass gate transistor PG-1 and second pass gate transistor PG-2) and two pull up transistors (first pull up transistor). PU-1 and second pull-up transistor PU-2), two pull-down transistors (first pull-down transistor PD-1 and second pull-down transistor PD-2), and two read port transistors (first A read port transistor RP-1 and a second read port transistor RP-2). Table 1 below lists examples of wiring connections to the corresponding transistor nodes realized by the contacts 270 based on the embodiment of FIG. What each column in Table 1 represents is the presence of contacts 270 or other wiring structures.

Figure 2005294849
Figure 2005294849

なお、配線金属層と下方構造物との間に、１つまたは複数のコンタクト２７０に加え、またはその代わりとして、その他の構造物ないしコンポーネントを介挿して接続を行うようにしてもよいことは、言うまでもない。表１で示したもの以外の配線構成もまた、本発明の範囲に含まれる。さらに、ＳＲＡＭデバイスは、図示する実施形態よりも多くのまたは少ないトランジスタおよび／またはコンタクト２７０を有していてもよい。   In addition to or instead of the one or more contacts 270, the wiring metal layer and the lower structure may be connected through other structures or components. Needless to say. Wiring configurations other than those shown in Table 1 are also included in the scope of the present invention. Further, the SRAM device may have more or fewer transistors and / or contacts 270 than the illustrated embodiment.

図３は、本発明の態様に基づく図２の次段階におけるＳＲＡＭデバイス１００の配置図であり、ここでは、第１の配線金属層上方に第２の配線金属層が形成されている。１実施形態において、この第２の金属層は、上述した第１の配線金属層と実質的に同じ組成および製造工程によりなるものである。   FIG. 3 is a layout diagram of the SRAM device 100 in the next stage of FIG. 2 according to an aspect of the present invention, in which a second wiring metal layer is formed above the first wiring metal layer. In one embodiment, the second metal layer has substantially the same composition and manufacturing process as the first wiring metal layer described above.

第２の配線金属層は、書き込みポートワード線コンタクト３１０、Ｖｓｓコンタクト３１５、書き込みポートビット線３２０、電圧源線３２５、書き込みポート反転ビット線３３０、（第２の）グランド線３３５、読み取りポートビット線３４０、書き込みポートワード線コンタクト３４５、および読み取りポートワード線コンタクト３５０を備えている。また、ＳＲＡＭデバイスは、第１および第２の配線金属層の各コンポーネントの間を伸びるコンタクト３６０有している。よって、１つまたは複数のコンタクト３６０（そして本明細書に記載されているその他多くのコンタクト）は、後に形成されるコンタクトまたはビアを受けるためのランドパッド（landing pad）となり得る、またはこれを含んでなる。１実施形態において、コンタクト３６０は、図２で示したコンタクト２７０と実質的に同じ組成および製造工程によりなるものである。下表２には、コンタクト３６０により実現される第１および第２の配線金属層間の配線接続例がリストしてある。表２の各列が表わすものは、コンタクト３６０またはその他の配線構造物の存在である。   The second wiring metal layer includes a write port word line contact 310, a Vss contact 315, a write port bit line 320, a voltage source line 325, a write port inversion bit line 330, a (second) ground line 335, and a read port bit line. 340, a write port word line contact 345, and a read port word line contact 350. The SRAM device also has contacts 360 that extend between the components of the first and second wiring metal layers. Thus, one or more contacts 360 (and many other contacts described herein) can be or include a landing pad for receiving a later formed contact or via. It becomes. In one embodiment, the contact 360 has substantially the same composition and manufacturing process as the contact 270 shown in FIG. Table 2 below lists examples of wiring connections between the first and second wiring metal layers realized by the contact 360. What each column in Table 2 represents is the presence of contacts 360 or other wiring structures.

Figure 2005294849
Figure 2005294849

なお、第１の配線金属層と第２の配線金属層との間に、１つまたは複数のコンタクト３６０に加え、またはその代わりとして、その他の構造物ないしコンポーネントを介挿してこれらの接続を行うようにしてもよいことは、言うまでもない。表２で示したもの以外の配線の構成もまた、本発明の範囲に含まれる。   In addition to or instead of one or a plurality of contacts 360, other structures or components are interposed between the first wiring metal layer and the second wiring metal layer to connect them. Needless to say, this may be done. Wiring configurations other than those shown in Table 2 are also included in the scope of the present invention.

図４は、本発明の態様に基づく図３の次段階におけるＳＲＡＭデバイス１００を示す配置図であり、ここで、、第２の配線金属層上方に第３の配線金属層が形成されている。１実施形態において、この第３の配線金属層は、上述した第１の配線金属層と実質的に同じ組成および製造工程よりなっている。   FIG. 4 is a layout diagram showing the SRAM device 100 in the next stage of FIG. 3 according to an embodiment of the present invention, in which a third wiring metal layer is formed above the second wiring metal layer. In one embodiment, the third wiring metal layer has substantially the same composition and manufacturing process as the first wiring metal layer described above.

第３の配線金属層は、書き込みポートワード線４１０、読み取りポートワード線コンタクト４５０、および（第１の）グランド線４２０を有している。また、ＳＲＡＭデバイスは、第２および第３の配線金属層の各コンポーネント間で延伸するコンタクト４３０を備えている。１実施形態において、コンタクト４３０は、図２で示したコンタクト２７０と実質的に同じ組成および製造工程によりなるものである。下表３には、コンタクト４３０により実現される第２および第３の配線金属層間の配線接続例がリストしてある。表３の各列が表わすものは、コンタクト４３０またはその他の配線構造物の存在である。   The third wiring metal layer has a write port word line 410, a read port word line contact 450, and a (first) ground line 420. The SRAM device also includes contacts 430 extending between the components of the second and third wiring metal layers. In one embodiment, the contact 430 has substantially the same composition and manufacturing process as the contact 270 shown in FIG. Table 3 below lists examples of wiring connections between the second and third wiring metal layers realized by the contacts 430. What each column in Table 3 represents is the presence of contacts 430 or other wiring structures.

Figure 2005294849
Figure 2005294849

なお、第２の配線金属層と第３の配線金属層との間に、１つまたは複数のコンタクト４３０に加え、またはその代わりとして、その他の構造物ないしコンポーネントを介挿してこれらの接続を行うようにしてもよいことは、言うまでもない。表３で示したもの以外の配線の構成もまた、本発明の範囲に含まれる。   In addition to or instead of the one or more contacts 430, other structures or components are interposed between the second wiring metal layer and the third wiring metal layer to connect them. Needless to say, this may be done. Wiring configurations other than those shown in Table 3 are also included in the scope of the present invention.

図５は、本発明の態様に基づく図４の次段階におけるＳＲＡＭデバイス１００を示す配置図であり、ここでは、第３の配線金属層上方に第４の配線金属層が形成されている。１実施形態において、この第４の配線金属層は、上述した第１の金属層と実質的に同じ組成および製造工程よりなっている。   FIG. 5 is a layout diagram showing the SRAM device 100 in the next stage of FIG. 4 according to an aspect of the present invention, in which a fourth wiring metal layer is formed above the third wiring metal layer. In one embodiment, the fourth wiring metal layer has substantially the same composition and manufacturing process as the first metal layer described above.

第４の配線金属層は、読み取りポートワード線５１０、およびグランド線５２０を有している。また、ＳＲＡＭデバイスは、第３および第４の配線金属層の各コンポーネント間で伸びるコンタクト５３０を備えている。１実施形態において、コンタクト５３０は、図２で示したコンタクト２７０と実質的に同じ組成および製造工程よりなるものである。下表４には、コンタクト５３０により実現される第３および第４の配線金属層間の配線接続例がリストしてある。表４の各列が表わすものは、コンタクト５３０またはその他の配線構造物の存在である。   The fourth wiring metal layer has a read port word line 510 and a ground line 520. The SRAM device also includes contacts 530 that extend between the components of the third and fourth wiring metal layers. In one embodiment, the contact 530 comprises substantially the same composition and manufacturing process as the contact 270 shown in FIG. Table 4 below lists examples of wiring connections between the third and fourth wiring metal layers realized by the contacts 530. What each column in Table 4 represents is the presence of contacts 530 or other wiring structures.

Figure 2005294849
Figure 2005294849

なお、第３の配線金属層と第４の配線金属層との間に、１つまたは複数のコンタクト５３０に加え、またはその代わりとして、その他の構造物ないしコンポーネントを介挿してこれらの配線接続を行うようにしてもよいことは、言うまでもない。表４で示したもの以外の配線構成もまた、本発明の範囲に含まれる。   In addition to or instead of one or more contacts 530, these wiring connections are inserted between the third wiring metal layer and the fourth wiring metal layer by inserting other structures or components. Needless to say, it may be done. Wiring configurations other than those shown in Table 4 are also included in the scope of the present invention.

図５に示す構造物を形成した後は、従来および／または今後開発され得るプロセスによりＳＲＡＭデバイス１００を完成させることができる。例えば、ＳＲＡＭデバイス１００を、同一のチップおよび／またはウェハ上にて、別のＳＲＡＭデバイスを含むその他の素子またはコンポーネントとさらに接続させるため、図５に示す第４の配線金属層上方に追加の金属層を形成することもできる。また、１実施形態において、ＳＲＡＭデバイス１００を形成した例を繰り返し用いて、ＳＲＡＭメモリアレイを形成させてもよい。   After the structure shown in FIG. 5 is formed, the SRAM device 100 can be completed by a process that can be developed conventionally and / or in the future. For example, additional metal above the fourth wiring metal layer shown in FIG. 5 to further connect the SRAM device 100 with other elements or components including another SRAM device on the same chip and / or wafer. Layers can also be formed. In one embodiment, the SRAM memory array may be formed by repeatedly using the example in which the SRAM device 100 is formed.

上述したＳＲＡＭデバイス１００は、各種導体コンポーネントに介挿される１または複数の層間誘電体またはその他の絶縁層が含まれていてもよい。かかる絶縁層は、それ自体が複数の絶縁層から構成されてなり、後続のプロセスに便利なように、平坦化処理がされて実質的に平坦な表面が与えられたものであり得る。この絶縁層は、ＳｉＯ２、フッ化ガラス（ＦＳＧ）、ＳｉＬＫ（登録商標、ダウケミカル社製）、Ｂｌａｃｋ Ｄｉａｍｏｎｄ（登録商標、アプライドマテリアルズ社製）、および／またはその他の絶縁材料からなり、かつ、ＣＶＤ、ＡＬＤ、ＰＶＤ、スピンオンコート、および／またはその他のプロセスによって形成することが可能である。 The SRAM device 100 described above may include one or more interlayer dielectrics or other insulating layers interposed between various conductor components. Such an insulating layer may itself be composed of a plurality of insulating layers and may be planarized to provide a substantially flat surface for convenience of subsequent processes. This insulating layer is made of SiO 2 , fluoride glass (FSG), SiLK (registered trademark, manufactured by Dow Chemical Company), Black Diamond (registered trademark, manufactured by Applied Materials), and / or other insulating materials, and , CVD, ALD, PVD, spin-on coating, and / or other processes.

図６は、本発明の態様に基づくＳＲＡＭデバイス６００の１実施形態を説明する回路図である。このＳＲＡＭデバイス６００は、図５に示すＳＲＡＭデバイス１００と略同じものである。ＳＲＡＭデバイス６００は、プルアップトランジスタ６１０、６１５、プルダウントランジスタ６２０、６２５、パスゲートトランジスタ６３０、６３５、および読み取りポートトランジスタ６４０、６４５を備えている。１実施形態において、プルアップトランジスタ６１０、６１５はＰＭＯＳトランジスタであり、一方、プルダウントランジスタ６２０、６２５、パスゲートトランジスタ６３０、６３５および読み取りポートトランジスタ６４０、６４５はＮＭＯＳトランジスタである。ただし、その他のＮＭＯＳおよびＰＭＯＳトランジスタの構成も本発明の範囲に入る。   FIG. 6 is a circuit diagram illustrating one embodiment of an SRAM device 600 in accordance with aspects of the present invention. This SRAM device 600 is substantially the same as the SRAM device 100 shown in FIG. The SRAM device 600 includes pull-up transistors 610 and 615, pull-down transistors 620 and 625, pass gate transistors 630 and 635, and read port transistors 640 and 645. In one embodiment, pull-up transistors 610, 615 are PMOS transistors, while pull-down transistors 620, 625, pass gate transistors 630, 635 and read port transistors 640, 645 are NMOS transistors. However, other NMOS and PMOS transistor configurations are within the scope of the present invention.

プルアップトランジスタ６１０、６１５のソースは、電圧源（以下、Ｖｃｃという。）６５０に電気的に接続している。プルアップトランジスタ６１０のドレインは、パスゲートトランジスタ６３０のソース、プルダウントランジスタ６２０のソースおよびプルアップトランジスタ６１５のゲートに電気的に接続している。同じように、プルアップトランジスタ６１５のドレインは、パスゲートトランジスタ６３５のソース、プルダウントランジスタ６２５のソース、およびプルアップトランジスタ６１０のゲートに電気的に接続している。プルアップトランジスタ６１０のゲートは、プルダウントランジスタ６２０のゲートに電気的に接続している。同じように、プルアップトランジスタ６１５のゲートは、プルダウントランジスタ６２５のゲートに電気的に接続し、かつ、読み取りポートトランジスタ６４０のゲートにも電気的に接続している。   The sources of the pull-up transistors 610 and 615 are electrically connected to a voltage source (hereinafter referred to as Vcc) 650. The drain of the pull-up transistor 610 is electrically connected to the source of the pass gate transistor 630, the source of the pull-down transistor 620, and the gate of the pull-up transistor 615. Similarly, the drain of the pull-up transistor 615 is electrically connected to the source of the pass gate transistor 635, the source of the pull-down transistor 625, and the gate of the pull-up transistor 610. The gate of the pull-up transistor 610 is electrically connected to the gate of the pull-down transistor 620. Similarly, the gate of pull-up transistor 615 is electrically connected to the gate of pull-down transistor 625 and is also electrically connected to the gate of read port transistor 640.

プルダウントランジスタ６２０、６２５のドレインは、接地している、またはＶｓｓコンタクト６５５に電気的に接続している。読み取りポートトランジスタ６４０のドレインはＶｓｓコンタクト６５７に電気的に接続している。   The drains of the pull-down transistors 620 and 625 are grounded or electrically connected to the Vss contact 655. The drain of the read port transistor 640 is electrically connected to the Vss contact 657.

パスゲートトランジスタ６３０、６３５のドレインは、書き込みりポートビット線６６０および書き込みポート反転ビット線６６５にそれぞれ電気的に接続している。パスゲートトランジスタ６３０、６３５のゲートは、書き込みポートワード線６７０に電気的に接続している。読み取りポートトランジスタ６４０、６４５は、Ｖｓｓコンタクト６５７と読み取りポートビット線６７５との間に接続しており、読み取りポートトランジスタ６４５のゲートは読み取りポートワード線６８０に電気的に接続している。書き込みポートビット線６６０、書き込みりポート反転ビット線６６５、書き込みポートワード線６７０、読み取りポートビット線６７５および読み取りポートワード線６８０は、行と列のラッチ（row and column latch）、デコーダ、選択ドライバ、制御および論理回路、センスアンプ、マルチプレクサ（mux）、バッファなどを含むその他のＳＲＡＭセルおよび／またはコンポーネントまで伸びていてもよい。１実施形態では、ＳＲＡＭデバイス６００の書き込みポートストレージノードの最大容量は、約０．６ファラッド未満である。   The drains of the pass gate transistors 630 and 635 are electrically connected to the write port bit line 660 and the write port inversion bit line 665, respectively. The gates of the pass gate transistors 630 and 635 are electrically connected to the write port word line 670. Read port transistors 640 and 645 are connected between Vss contact 657 and read port bit line 675, and the gate of read port transistor 645 is electrically connected to read port word line 680. The write port bit line 660, the write port inverted bit line 665, the write port word line 670, the read port bit line 675 and the read port word line 680 include a row and column latch, a decoder, a select driver, It may extend to other SRAM cells and / or components including control and logic circuits, sense amplifiers, multiplexers (muxes), buffers, and the like. In one embodiment, the maximum capacity of the write port storage node of the SRAM device 600 is less than about 0.6 farads.

図７は、本発明のもう１つの実施形態によるＳＲＡＭデバイス７００の回路図である。このＳＲＡＭデバイス７００は図５に示されるＳＲＡＭデバイス１００と略同じものである。また、ＳＲＡＭデバイス７００は、入力／出力回路に関するトランジスタの配線を変更したこと、および読み取りポートトランジスタ６４０、６４５の代わりとしてパスゲートトランジスタ７１０、７１５を追加したこと以外は、図６に示されるＳＲＡＭデバイスと実質的に同じである。   FIG. 7 is a circuit diagram of an SRAM device 700 according to another embodiment of the invention. This SRAM device 700 is substantially the same as the SRAM device 100 shown in FIG. The SRAM device 700 is the same as the SRAM device shown in FIG. 6 except that the transistor wiring related to the input / output circuit is changed and that pass gate transistors 710 and 715 are added in place of the read port transistors 640 and 645. Is substantially the same.

図７の実施形態において、パスゲートトランジスタ６３０のドレインは第１のポートビット線７２０に電気的に接続し、パスゲートトランジスタ６３５のドレインは第１のポート反転ビット線７２５に電気的に接続している。パスゲートトランジスタ７１０は、プルダウントランジスタ６２０のソースと第２のポートビット線７３０との間に電気的に直列接続し、パスゲートトランジスタ７１０のゲートは第２のポートワード線７４０に電気的に接続している。同じようにして、パスゲートトランジスタ７１５は、プルダウントランジスタ６２５のソースと第２のポート反転ビット線７３５との間に電気的に直列接続し、パスゲートトランジスタ７１５のゲートは第２のポートワード線７４０に電気的に接続している。   In the embodiment of FIG. 7, the drain of pass gate transistor 630 is electrically connected to first port bit line 720 and the drain of pass gate transistor 635 is electrically connected to first port inversion bit line 725. Yes. Pass gate transistor 710 is electrically connected in series between the source of pull-down transistor 620 and second port bit line 730, and the gate of pass gate transistor 710 is electrically connected to second port word line 740. ing. Similarly, the pass gate transistor 715 is electrically connected in series between the source of the pull-down transistor 625 and the second port inversion bit line 735, and the gate of the pass gate transistor 715 is connected to the second port word line 740. Is electrically connected.

図８は、本発明の態様によるＳＲＡＭデバイス製造用ウェハの一部平面図である。このウェハ８００は、上述したＳＲＡＭデバイス１００、６００および／または７００を製造するために用いることができるものである。図示されているウェハ８００の部分は、第１型のドーパントを有するドープ領域８１０と、第２型のドーパントを有するドープ領域８２０、８３０とからなっている。例として、ドープ領域８１０はｎドープ領域、ドープ領域８２０、８３０はｐドープ領域である。各ドープ領域８１０は、ドープ領域８２０とドープ領域８３０との間に介在される。２つまたはそれ以上のこれらドープ領域８１０、８２０および８３０は実質的に平行であり得る。１実施形態においては、図８に示すように、全てのドープ領域８１０、８２０および８３０が実質的に平行となっている。隣り合うドープ領域８３０間の間隔は、約３μｍから５μｍであり、１実施形態における隣り合うドープ領域８３０間の間隔は約３．６μｍであり得る。   FIG. 8 is a partial plan view of an SRAM device manufacturing wafer according to an aspect of the present invention. This wafer 800 can be used to manufacture the SRAM devices 100, 600 and / or 700 described above. The portion of the wafer 800 shown is comprised of a doped region 810 having a first type dopant and doped regions 820 and 830 having a second type dopant. For example, the doped region 810 is an n-doped region, and the doped regions 820 and 830 are p-doped regions. Each doped region 810 is interposed between the doped region 820 and the doped region 830. Two or more of these doped regions 810, 820, and 830 can be substantially parallel. In one embodiment, as shown in FIG. 8, all doped regions 810, 820 and 830 are substantially parallel. The spacing between adjacent doped regions 830 can be about 3 to 5 μm, and the spacing between adjacent doped regions 830 in one embodiment can be about 3.6 μm.

図８には、記録密度が高められたＳＲＡＭユニットセル８４０、８４５の構成も示されている。これらセル８４０、８４５の各長手方向軸は、ドープ領域８１０、８２０および８３０の長手方向軸と略垂直となっている。また、セル８４０、８４５は、共通の、または実質的に位置合わせされた（aligned）長手方向軸を有している。さらに、各セル８４０、８４５は、実質的に等しい長さ（Ｌ）もしくは第１の基本寸法（first primary dimension）、実質的に等しい幅（Ｗ）もしくは第２の基本寸法（second primary dimension）、および／または実質的に等しいアスペクト比（Ｌ／Ｗ）を有している。１実施形態において、１つまたは複数のセル８４０、８４５のアスペクト比は少なくとも３．２である。   FIG. 8 also shows the configuration of SRAM unit cells 840 and 845 with increased recording density. Each longitudinal axis of these cells 840, 845 is substantially perpendicular to the longitudinal axis of doped regions 810, 820, and 830. The cells 840, 845 also have a common or substantially aligned longitudinal axis. Further, each cell 840, 845 has a substantially equal length (L) or first primary dimension, a substantially equal width (W) or a second primary dimension, And / or have substantially equal aspect ratios (L / W). In one embodiment, the aspect ratio of the one or more cells 840, 845 is at least 3.2.

ＳＲＡＭユニットセル８４０、８４５は、上述したＳＲＡＭデバイス１００、６００および／または７００に示したものと実質的に同様である。セル８４５は、セル８４０に対して鏡像対称（mirror image）またはこれを回転させた形式のセルであり得る。各セル８４０、８４５は、ドープ領域８２０の略中間位置からドープ領域８３０の略中間位置まで伸びているため、ドープ領域８１０を通り越して延伸することとなる。つまり、各セル８４０、８４５は、ドープ領域８１０の全幅に相当するドープ領域８１０のセグメント、ドープ領域８２０の一部幅に相当するドープ領域８２０のセグメント、およびドープ領域８３０の一部幅に相当するドープ領域８３０のセグメントから構成される。１実施形態において、セル８４０、８５０の、ドープ領域８３０を覆う面積は、ドープ領域８２０を覆う面積よりも大きく、前者は後者の約１から５倍である。   The SRAM unit cells 840, 845 are substantially similar to those shown in the SRAM devices 100, 600 and / or 700 described above. Cell 845 may be a mirror image of cell 840 or a cell of the rotated form. Each of the cells 840 and 845 extends from a substantially middle position of the doped region 820 to a substantially middle position of the doped region 830, and thus extends through the doped region 810. That is, each cell 840, 845 corresponds to a segment of the doped region 810 corresponding to the entire width of the doped region 810, a segment of the doped region 820 corresponding to a partial width of the doped region 820, and a partial width of the doped region 830. It consists of a segment of doped region 830. In one embodiment, the area of the cells 840, 850 covering the doped region 830 is larger than the area covering the doped region 820, the former being about 1 to 5 times the latter.

上述のように、本発明は、基板およびＳＲＡＭユニットセルからなるＳＲＡＭデバイスを開示するものである。この基板は、第１および第２のｐドープ領域にｎドープ領域を介在させてなる。そして、このＳＲＡＭユニットセルは、（１）少なくとも部分的に第１のｐドープ領域上に位置する第１のパスゲートトランジスタおよび第１のプルダウントランジスタと、（２）少なくとも部分的にｎドープ領域上に位置する第１および第２のプルアップトランジスタと、（３）少なくとも部分的に第２のｐドープ領域上に位置する第２のパスゲートトランジスタ、第２のプルダウントランジスタ、第１および第２の読み取りポートトランジスタと、を備える。ＳＲＡＭユニットセルの境界は、アスペクト比が少なくとも３．２となるような第１および第２の基本寸法（primary dimension）を持っている。本発明の態様に基づいて構成される別なＳＲＡＭデバイスの実施形態では、ＳＲＡＭユニットセルは、少なくとも部分的に第２のｐドープ領域上に位置する第３および第４のパスゲートトランジスタをさらに備える。１実施形態において、本発明のＳＲＡＭデバイスは、アスペクト比が少なくとも３．５であるセル境界を有する。   As described above, the present invention discloses an SRAM device comprising a substrate and SRAM unit cells. This substrate is formed by interposing an n-doped region between the first and second p-doped regions. The SRAM unit cell includes (1) a first pass gate transistor and a first pull-down transistor located at least partially on the first p-doped region, and (2) at least partially on the n-doped region. And (3) a second pass gate transistor, a second pull-down transistor, a first and a second pull-up transistor located at least partially on the second p-doped region. A read port transistor. The boundary of the SRAM unit cell has first and second primary dimensions such that the aspect ratio is at least 3.2. In another SRAM device embodiment configured in accordance with aspects of the present invention, the SRAM unit cell further comprises third and fourth pass gate transistors located at least partially over the second p-doped region. . In one embodiment, the SRAM device of the present invention has a cell boundary with an aspect ratio of at least 3.5.

本発明はまた、ＳＲＡＭユニットセルが（１）少なくとも部分的に第１のｐドープ領域上に位置する第１のパスゲートトランジスタおよび第１のプルダウントランジスタと、（２）少なくとも部分的にｎドープ領域上に位置する第１および第２のプルアップトランジスタと、（３）少なくとも部分的に第２のｐドープ領域上に位置する第２のパスゲートトランジスタ、第２のプルダウントランジスタ、第１および第２の読み取りポートトランジスタと、を備えるＳＲＡＭデバイスをも提供する。このような実施形態には、第１のｐドープ領域に注入されてなり、第１のパスゲートトランジスタおよび第１のプルダウントランジスタのソース／ドレインコンタクト間にて延伸する第１のトランジスタ活性領域が含まれる。さらに、第２のｐドープ領域に注入されてなり、第２のパスゲートトランジスタおよび第２のプルダウントランジスタのソース／ドレインコンタクト間にて延伸する第２のトランジスタ活性領域が含まれていてもよい。さらにまた、第２のｐドープ領域に注入されてなり、第１および第２の読み取りポートトランジスタのソース／ドレインコンタクト間にて延伸する第３のトランジスタ活性領域が含まれていてもよい。これら第１のトランジスタ活性領域、第２のトランジスタ活性領域および第３のトランジスタ活性領域は、実質上平行に同一方向へ向かって延伸する。   The present invention also includes: (1) a first pass gate transistor and a first pull-down transistor located at least partially on the first p-doped region; and (2) at least partially n-doped region. First and second pull-up transistors located above, and (3) a second pass gate transistor located at least partially on the second p-doped region, a second pull-down transistor, the first and second And a read port transistor. Such an embodiment includes a first transistor active region implanted into the first p-doped region and extending between the source / drain contacts of the first pass gate transistor and the first pull-down transistor. It is. Furthermore, a second transistor active region implanted into the second p-doped region and extending between the source / drain contacts of the second pass gate transistor and the second pull-down transistor may be included. Furthermore, a third transistor active region may be included that is implanted into the second p-doped region and extends between the source / drain contacts of the first and second read port transistors. The first transistor active region, the second transistor active region, and the third transistor active region extend in the same direction substantially in parallel.

以上、本発明の特徴および技術的長所を詳細に説明した。本発明の開示が、ここで紹介した実施形態と同一の目的および／または同一のおよび長所を得るために行われる別のプロセスや構造への変更または設計の基礎として容易に利用され得るものである、ということは、当業者に理解されるはずである。そして、当業者であれば、このような均等な構成が、本発明の精神および範囲から逸脱しないものであることも理解できるはずであり、かつ、本発明の精神および範囲を逸脱しない限りにおいて各種の変化、置換および変更を行うことができる。   The features and technical advantages of the present invention have been described in detail above. The disclosure of the present invention can be readily utilized as a basis for modifications or designs to other processes and structures performed to achieve the same purpose and / or the same and advantages as the embodiments introduced herein. Will be understood by those skilled in the art. It should be understood by those skilled in the art that such an equivalent configuration does not depart from the spirit and scope of the present invention, and various modifications can be made without departing from the spirit and scope of the present invention. Changes, substitutions and changes can be made.

本発明の態様による、製造中間段階におけるＳＲＡＭデバイスの１実施形態を示す配置図である。FIG. 2 is a layout diagram illustrating one embodiment of an SRAM device in an intermediate manufacturing stage according to aspects of the present invention. 図１におけるＳＲＡＭデバイスの次段階における実施形態を示す配置図である。FIG. 2 is a layout diagram illustrating an embodiment in a next stage of the SRAM device in FIG. 1. 図２におけるＳＲＡＭデバイスの次段階における実施形態を示す配置図である。FIG. 3 is a layout diagram showing an embodiment in a next stage of the SRAM device in FIG. 2; 図３におけるＳＲＡＭデバイスの次段階における実施形態を示す配置図である。FIG. 4 is a layout diagram illustrating an embodiment in a next stage of the SRAM device in FIG. 3. 図４におけるＳＲＡＭデバイスの次段階における実施形態を示す配置図である。FIG. 5 is a layout diagram showing an embodiment in a next stage of the SRAM device in FIG. 4. 本発明の態様によるＳＲＡＭデバイスの別な実施形態を示す回路図である。FIG. 6 is a circuit diagram illustrating another embodiment of an SRAM device according to aspects of the present invention. 図６におけるＳＲＡＭデバイスの別な実施形態を示す回路図である。FIG. 7 is a circuit diagram showing another embodiment of the SRAM device in FIG. 6. 本発明の態様によるＳＲＡＭデバイス製造用ウェハの一部を示す平面図である。It is a top view which shows a part of wafer for SRAM device manufacture by the aspect of this invention.

符号の説明Explanation of symbols

１００、６００、７００ ＳＲＡＭデバイス
１０５ 基板
１１０ ｎドープ領域
１１５ａ、１１５ｂ ｐドープ領域
１２０ａ〜ｉ ＳＲＡＭユニットセル
１２５ セル境界
１３０ａ〜ｅ トランジスタの活性領域
１４０ａ〜ｅ トランジスタのゲート電極
２１０、２５０、３１０、３４５ 書き込みポートワード線コンタクト
２１５ 書き込みポートビット線コンタクト
２２０、２４０ Ｌ字形配線
２２５、３１５ グランド（Ｖｓｓ）コンタクト
２３０、２３５ 電圧源（Ｖｃｃ）コンタクト
２４５、３３５、４２０、５２０ グランド線
２５５ 書き込みポート反転ビット線コンタクト
２６０ 読み取りポートビット線コンタクト
２６５、３５０、４５０ 読み取りポートワード線コンタクト
２７０、３６０、４３０、５３０ ビアまたはコンタクト
３２０ 書き込みポートビット線
３２５ 電圧源線
３３０ 書き込みポート反転ビット線
３４０ 読み取りポートビット線
４１０ 書き込みポートワード線
５１０ 読み取りポートワード線
６１０、６１５ プルアップトランジスタ
６２０、６２５ プルダウントランジスタ
６３０、６３５ パスゲートトランジスタ
６４０、６４５ 読み取りポートトランジスタ
６５０ 電圧源（Ｖｃｃ）
６５５、６５７ グランド（Ｖｓｓ）
６６０ 書き込みポートビット線
６６５ 書き込みポート反転ビット線
６７０ 書き込みポートワード線
６７５ 読み取りポートビット線
６８０ 読み取りポートワード線
７１０、７１５ パスゲートトランジスタ
７２０ 第１のポートビット線
７２５ 第１のポート反転ビット線
７３０ 第２のポートビット線
７３５ 第２のポート反転ビット線
７４０ 第２のポートワード線
８００ ＳＲＡＭデバイス製造用ウェハ
８１０ 第１型のドーパントを有するドープ領域
８２０、８３０ 第２型のドーパントを有するドープ領域
８４０、８５０ ＳＲＡＭユニットセル
Ｌ 長さまたは第１の基本寸法(first primary dimension)
Ｗ 幅または第２の基本寸法(second primary dimension)
100, 600, 700 SRAM device 105 substrate 110 n-doped region 115a, 115b p-doped region 120a-i SRAM unit cell 125 cell boundary 130a-e transistor active region 140a-e transistor gate electrode 210, 250, 310, 345 write Port word line contact 215 Write port bit line contact 220, 240 L-shaped wiring 225, 315 Ground (Vss) contact 230, 235 Voltage source (Vcc) contact 245, 335, 420, 520 Ground line 255 Write port inverted bit line contact 260 Read port bit line contact 265, 350, 450 Read port word line contact 270, 360, 430, 530 Via or contact 20 Write port bit line 325 Voltage source line 330 Write port inversion bit line 340 Read port bit line 410 Write port word line 510 Read port word line 610, 615 Pull-up transistor 620, 625 Pull-down transistor 630, 635 Pass gate transistor 640, 645 Read port transistor 650 Voltage source (Vcc)
655, 657 Ground (Vss)
660 Write port bit line 665 Write port inverted bit line 670 Write port word line 675 Read port bit line 680 Read port word line 710, 715 Pass gate transistor 720 First port bit line 725 First port inverted bit line 730 Second Port bit line 735 Second port inversion bit line 740 Second port word line 800 Wafer for manufacturing SRAM device 810 Doped region with first type dopant 820, 830 Doped region with second type dopant 840, 850 SRAM unit cell L Length or first primary dimension
W width or second primary dimension

Claims (15)

第１および第２のｐドープ領域の間にｎドープ領域を介在させてなる基板、ならびに、
少なくとも部分的に前記第１のｐドープ領域上に位置する第１のパスゲートトランジスタおよび第１のプルダウントランジスタと、少なくとも部分的に前記ｎドープ領域上に位置する第１および第２のプルアップトランジスタと、少なくとも部分的に前記第２のｐドープ領域上に位置する第２のパスゲートトランジスタ、第２のプルダウントランジスタ、第１および第２の読み取りポートトランジスタと、を含むＳＲＡＭユニットセルからなり、
前記ＳＲＡＭユニットセルの境界(cell boundary)が、アスペクト比が少なくとも３．２となるような第１および第２の基本寸法(primary dimension)を有しているスタティックランダムアクセスメモリ（ＳＲＡＭ）デバイス。 A substrate having an n-doped region interposed between the first and second p-doped regions, and
A first pass gate transistor and a first pull-down transistor located at least partially on the first p-doped region; and first and second pull-up transistors located at least partially on the n-doped region. And a SRAM unit cell including a second pass gate transistor, a second pull-down transistor, a first and a second read port transistor located at least partially on the second p-doped region,
A static random access memory (SRAM) device having first and second primary dimensions such that the cell unit boundary of the SRAM unit cell has an aspect ratio of at least 3.2. 前記第１のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する書き込みポートビット線、
前記第２のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する書き込みポート反転ビット線、
前記第１および第２の読み取りポートトランジスタのうち少なくとも一方のソース／ドレインコンタクトに電気的に接続する読み取りポートビット線、
前記第１および第２のプルアップトランジスタのソースコンタクトに電気的に接続する電圧源線、ならびに、
前記第２のプルダウントランジスタのドレインコンタクトおよび前記第１の読み取りポートトランジスタのドレインコンタクトに電気的に接続するグランド線、をさらに含み、
前記書き込みポートビット線、前記書き込みポート反転ビット線、前記読み取りポートビット線、および前記電圧源線は、前記ＳＲＡＭユニットセルの境界により作られる範囲内で、前記ＳＲＡＭユニットセルの境界の長手方向軸といずれも実質的に垂直となっており、前記電圧源線が前記書き込みポートビット線と前記書き込みポート反転ビット線との間に位置し、前記グランド線の一部が前記書き込みポートビット線または前記書き込みポート反転ビット線のうち一方と前記読み取りポートビット線との間に位置している請求項１記載のＳＲＡＭデバイス。 A write port bit line electrically connected to a source / drain contact of the first pass gate transistor;
A write port inversion bit line electrically connected to a source / drain contact of the second pass gate transistor;
A read port bit line electrically connected to a source / drain contact of at least one of the first and second read port transistors;
A voltage source line electrically connected to a source contact of the first and second pull-up transistors, and
A ground line electrically connected to a drain contact of the second pull-down transistor and a drain contact of the first read port transistor;
The write port bit line, the write port inversion bit line, the read port bit line, and the voltage source line are within a range formed by the boundary of the SRAM unit cell and a longitudinal axis of the boundary of the SRAM unit cell Both are substantially vertical, the voltage source line is located between the write port bit line and the write port inverted bit line, and a part of the ground line is the write port bit line or the write port The SRAM device of claim 1, wherein the SRAM device is located between one of the port inversion bit lines and the read port bit line. 前記第１および第２のパスゲートトランジスタのゲートコンタクトに電気的に接続する書き込みポートワード線、ならびに、
前記第１および第２の読み取りポートトランジスタのうち一方のゲートコンタクトに電気的に接続する読み取りポートワード線、をさらに含み、
前記書き込みポートワード線および前記読み取りポートワード線は、前記ＳＲＡＭユニットセルの境界により作られる範囲内で、前記ＳＲＡＭユニットセルの境界の長手方向軸といずれも実質的に平行となっている請求項１記載のＳＲＡＭデバイス。 A write port word line electrically connected to the gate contacts of the first and second pass gate transistors; and
A read port word line electrically connected to a gate contact of one of the first and second read port transistors;
The write port word line and the read port word line are both substantially parallel to the longitudinal axis of the boundary of the SRAM unit cell within a range formed by the boundary of the SRAM unit cell. The described SRAM device. 前記第１のｐドープ領域に注入されて、前記第１のパスゲートトランジスタおよび前記第１のプルダウントランジスタのソース／ドレインコンタクトの間にて延伸する第１のトランジスタ活性領域、
前記第２のｐドープ領域に注入されて、前記第２のパスゲートトランジスタおよび前記第２のプルダウントランジスタのソース／ドレインコンタクトの間にて延伸する第２のトランジスタ活性領域、ならびに、
前記第２のｐドープ領域に注入されて、前記第１および第２の読み取りポートトランジスタのソース／ドレインコンタクトの間にて延伸する第３のトランジスタ活性領域、をさらに含み、
前記第１のトランジスタ活性領域と、前記第２のトランジスタ活性領域と、前記第３のトランジスタ活性領域とが、実質的に平行に同一方向へと延伸している請求項１記載のＳＲＡＭデバイス。 A first transistor active region implanted into the first p-doped region and extending between source / drain contacts of the first pass gate transistor and the first pull-down transistor;
A second transistor active region implanted into the second p-doped region and extending between source / drain contacts of the second pass gate transistor and the second pull-down transistor; and
A third transistor active region implanted into the second p-doped region and extending between source / drain contacts of the first and second read port transistors;
The SRAM device according to claim 1, wherein the first transistor active region, the second transistor active region, and the third transistor active region extend in substantially the same direction in parallel. 前記第１の基本寸法が０．５μｍよりも小さく、前記第２の基本寸法が前記第１の基本寸法よりも大きい請求項１記載のＳＲＡＭデバイス。   2. The SRAM device according to claim 1, wherein the first basic dimension is smaller than 0.5 [mu] m and the second basic dimension is larger than the first basic dimension. 前記第１および第２のパスゲートトランジスタならびに前記第１および第２のプルダウントランジスタのうち少なくとも１つがＮＭＯＳトランジスタであり、前記第１のｐドープ領域に位置するＮＭＯＳトランジスタの活性領域と、前記第２のｐドープ領域に位置するＮＭＯＳトランジスタの活性領域とが、前記ｎドープ領域を隔てて７０ｎｍ未満の間隔で離間されている請求項１記載のＳＲＡＭデバイス。   At least one of the first and second pass gate transistors and the first and second pull-down transistors is an NMOS transistor, an active region of the NMOS transistor located in the first p-doped region, and the second The SRAM device according to claim 1, wherein an active region of the NMOS transistor located in the p-doped region is spaced apart by less than 70 nm across the n-doped region. 第１のｐドープ領域と第２のｐドープ領域との間にｎドープ領域を介在させてなる基板、ならびに、
少なくとも部分的に前記第１のｐドープ領域上に位置する第１のプルダウントランジスタおよび第１のパスゲートトランジスタと、少なくとも部分的に前記ｎドープ領域上に位置する第１および第２のプルアップトランジスタと、少なくとも部分的に前記第２のｐドープ領域上に位置する第２のプルダウントランジスタおよび第２，第３，第４のパスゲートトランジスタと、を含むＳＲＡＭユニットセルからなり、
前記ＳＲＡＭユニットセルの境界が、アスペクト比が少なくとも３．５となるような第１および第２の基本寸法を有しているスタティックランダムアクセスメモリ（ＳＲＡＭ）デバイス。 A substrate having an n-doped region interposed between the first p-doped region and the second p-doped region, and
A first pull-down transistor and a first pass gate transistor located at least partially on the first p-doped region; and a first and second pull-up transistor located at least partially on the n-doped region. And a SRAM unit cell including a second pull-down transistor and second, third, and fourth pass gate transistors located at least partially on the second p-doped region,
A static random access memory (SRAM) device having first and second basic dimensions such that the boundary of the SRAM unit cell has an aspect ratio of at least 3.5. 前記第１のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する第１のポートビット線、
前記第２のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する第１のポート反転ビット線、
前記第３のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する第２のポートビット線、
前記第４のパスゲートトランジスタのソース/ドレインコンタクトに電気的に接続する第２のポート反転ビット線、
前記第１および第２のプルアップトランジスタのソースコンタクトに電気的に接続する電圧源線、ならびに、
前記第２のプルダウントランジスタのドレインコンタクトに接続するグランド線、をさらに含み、
前記第１および第２のポートビット線、前記第１および第２のポート反転ビット線、ならびに前記電圧源線が、前記ＳＲＡＭユニットセルの境界によって作られる範囲内にて、前記ＳＲＡＭユニットセルの境界の長手方向軸といずれも実質的に垂直となっており、前記電圧源線が前記第１のポートビット線と前記第１のポート反転ビット線との間に位置し、前記グランド線の一部が前記第１のポートビット線または前記第１のポート反転ビット線のうち一方と前記第２のポートビット線または前記第２のポート反転ビット線のうち一方との間に位置する請求項７記載のＳＲＡＭデバイス。 A first port bit line electrically connected to a source / drain contact of the first pass gate transistor;
A first port inversion bit line electrically connected to a source / drain contact of the second pass gate transistor;
A second port bit line electrically connected to a source / drain contact of the third pass gate transistor;
A second port inversion bit line electrically connected to a source / drain contact of the fourth pass gate transistor;
A voltage source line electrically connected to a source contact of the first and second pull-up transistors, and
A ground line connected to a drain contact of the second pull-down transistor;
A boundary of the SRAM unit cell within a range in which the first and second port bit lines, the first and second port inversion bit lines, and the voltage source line are formed by the boundary of the SRAM unit cell. The voltage source line is located between the first port bit line and the first port inversion bit line, and is part of the ground line. 8 is located between one of the first port bit line or the first port inversion bit line and one of the second port bit line or the second port inversion bit line. SRAM device. 前記第１および第２のパスゲートトランジスタのゲートコンタクトに電気的に接続する第１のポートワード線、ならびに、
前記第３および第４のパスゲートトランジスタのゲートコンタクトに電気的に接続する第２のポートワード線、をさらに含み、
前記第１および第２のポートワード線が、前記ＳＲＡＭユニットセルの境界によって作られる範囲内にて、前記ＳＲＡＭユニットセルの境界の長手方向軸にいずれも実質的に平行となっている請求項７記載のＳＲＡＭデバイス。 A first port word line electrically connected to the gate contacts of the first and second pass gate transistors; and
A second port word line electrically connected to the gate contacts of the third and fourth pass gate transistors;
8. The first and second port word lines are both substantially parallel to the longitudinal axis of the SRAM unit cell boundary within a range created by the boundary of the SRAM unit cell. The described SRAM device. 第１のｐドープ領域と第２のｐドープ領域との間にｎドープ領域を介在させてなる基板、ならびに、
少なくとも部分的に前記第１のｐドープ領域上に位置する第１のパスゲートトランジスタおよび第１のプルダウントランジスタと、少なくとも部分的に前記ｎドープ領域上に位置する第１および第２のプルアップトランジスタと、少なくとも部分的に前記第２のｐドープ領域上に位置する第２のパスゲートトランジスタ、第２のプルダウントランジスタ、第１および第２の読み取りポートトランジスタと、前記第１のｐドープ領域に注入されて、前記第１のパスゲートトランジスタと前記第１のプルダウントランジスタのソース／ドレインコンタクトの間にて延伸する第１のトランジスタ活性領域と、前記第２のｐドープ領域に注入されて、前記第２のパスゲートトランジスタと前記第２のプルダウントランジスタのソース／ドレインコンタクトの間にて延伸する第２のトランジスタ活性領域と、前記第２のｐドープ領域に注入されて、前記第１および第２の読み取りポートトランジスタのソース／ドレインコンタクトの間にて延伸する第３のトランジスタ活性領域と、を含むＳＲＡＭユニットセル、からなり、
前記第１のトランジスタ活性領域と、前記第２のトランジスタ活性領域と、前記第３のトランジスタ活性領域とが、実質的に平行に同一方向へ延伸しており、前記ＳＲＡＭユニットセルの境界が、アスペクト比が少なくとも３．５となるような第１および第２の基本寸法を有しているスタティックランダムアクセスメモリ（ＳＲＡＭ）デバイス。 A substrate having an n-doped region interposed between the first p-doped region and the second p-doped region, and
A first pass gate transistor and a first pull-down transistor located at least partially on the first p-doped region; and first and second pull-up transistors located at least partially on the n-doped region. A second pass gate transistor, a second pull-down transistor, first and second read port transistors located at least partially on the second p-doped region, and implanted into the first p-doped region The first transistor active region extending between the first pass gate transistor and the source / drain contact of the first pull-down transistor, and the second p-doped region are implanted into the first p-doped region. 2 pass gate transistors and source / drain contours of the second pull-down transistor A second transistor active region extending between the first and second read port transistors, and a third transistor active region extending between the source and drain contacts of the first and second read port transistors. An SRAM unit cell including a transistor active region,
The first transistor active region, the second transistor active region, and the third transistor active region extend in substantially the same direction in parallel, and the boundary of the SRAM unit cell has an aspect A static random access memory (SRAM) device having first and second basic dimensions such that the ratio is at least 3.5. 前記第１のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する書き込みポートビット線、
前記第２のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する書き込みポート反転ビット線、ならびに、
前記第１および第２の読み取りポートトランジスタのうち少なくとも一方のソース／ドレインコンタクトに電気的に接続する読み取りポートビット線、をさらに含み、
前記書き込みポートビット線、前記書き込みポート反転ビット線、前記読み取りポートビット線が、前記ＳＲＡＭユニットセルの境界によって作られる範囲内にて、前記ＳＲＡＭユニットセルの境界の長手方向軸にいずれも実質的に垂直となっている請求項１０記載のＳＲＡＭデバイス。 A write port bit line electrically connected to a source / drain contact of the first pass gate transistor;
A write port inversion bit line electrically connected to a source / drain contact of the second pass gate transistor; and
A read port bit line electrically connected to a source / drain contact of at least one of the first and second read port transistors;
The write port bit line, the write port inversion bit line, and the read port bit line are all substantially on the longitudinal axis of the boundary of the SRAM unit cell within a range formed by the boundary of the SRAM unit cell. The SRAM device of claim 10, wherein the SRAM device is vertical. 前記第２の読み取りポートトランジスタのゲートコンタクトに電気的に接続する読み取りポートワード線、
前記第２の読み取りポートトランジスタのソースコンタクトに電気的に接続する読み取りポートビット線、
前記第１の読み取りポートトランジスタのゲートコンタクトおよび前記第２のプルアップトランジスタのゲートコンタクトに電気的に接続するゲート電極、ならびに、
前記第１の読み取りポートトランジスタのドレインコンタクトおよび前記第２のプルダウントランジスタのドレインコンタクトに電気的に接続するグランド線、をさらに含み、
前記第３のトランジスタ活性領域により、前記第１の読み取りポートトランジスタのソースと前記第２の読み取りポートトランジスタのドレインとが電気的に接続される請求項１１記載のＳＲＡＭデバイス。 A read port word line electrically connected to a gate contact of the second read port transistor;
A read port bit line electrically connected to a source contact of the second read port transistor;
A gate electrode electrically connected to a gate contact of the first read port transistor and a gate contact of the second pull-up transistor; and
A ground line electrically connected to a drain contact of the first read port transistor and a drain contact of the second pull-down transistor;
12. The SRAM device according to claim 11, wherein a source of the first read port transistor and a drain of the second read port transistor are electrically connected by the third transistor active region. 複数の第１の配線層からなる第１の配線金属層をさらに含み、該第１の配線層が、前記第１のパスゲートトランジスタのソースコンタクトおよび前記第１のプルアップトランジスタのドレインコンタクトを、前記第２のプルアップトランジスタのゲートコンタクトに電気的に接続させる第１のＬ字形配線を備える請求項１１記載のＳＲＡＭデバイス。   A first wiring metal layer comprising a plurality of first wiring layers, wherein the first wiring layer has a source contact of the first pass gate transistor and a drain contact of the first pull-up transistor; The SRAM device according to claim 11, further comprising a first L-shaped wiring electrically connected to a gate contact of the second pull-up transistor. 前記複數の第１の配線層が、前記第２のパスゲートトランジスタのソースコンタクトおよび前記第２のプルアップトランジスタのドレインコンタクトを、前記第１のプルアップトランジスタのゲートコンタクトに電気的に接続させる第２のＬ字形配線をさらに備える請求項１３記載のＳＲＡＭデバイス。   The plurality of first wiring layers electrically connect the source contact of the second pass gate transistor and the drain contact of the second pull-up transistor to the gate contact of the first pull-up transistor. The SRAM device of claim 13, further comprising two L-shaped wires. 前記ｎドープ領域、前記第１および第２のｐドープ領域が、比較的深いｎドープ領域によって囲まれている請求項１０記載のＳＲＡＭデバイス。   The SRAM device of claim 10, wherein the n-doped region, the first and second p-doped regions are surrounded by a relatively deep n-doped region.
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