JP2005276033A - Multiprocessor module - Google Patents

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賢一 津野地
Yuichi Kachi
悠一 加地
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Abstract

<P>PROBLEM TO BE SOLVED: To attain miniaturization and acceleration of a multiprocessor module. <P>SOLUTION: In a multiprocessor module packaging first and second processor chips on the same substrate, the first and second processor chips have the same structure, input/output ports for performing inputting/outputting between the processor chips are disposed on one side of each processor chip in a concentrated manner, and the first and second processor chips are packaged on said substrate, while confronting one side of each processor chip with each other. Particularly, each of the input/output ports is comprised of a main bus to which a bus arbiter is connected, a sub-bus connected with said main bus via a shared memory, and the main bus of the first processor chip is connected with the sub-bus of the second processor chip. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、同一基板上に複数のプロセッサチップを実装したマルチプロセッサモジュールに関するものである。   The present invention relates to a multiprocessor module in which a plurality of processor chips are mounted on the same substrate.

近年の電子機器の小型・高速・高性能化の要求に伴って、複数のプロセッサチップを同時に駆動することによって大量のデータを短時間で処理できるようしたマルチプロセッサモジュールが開発されている。   In response to the recent demand for smaller, faster, and higher performance electronic devices, multiprocessor modules have been developed that can process a large amount of data in a short time by simultaneously driving a plurality of processor chips.

このマルチプロセッサモジュールは、同一基板上に複数のプロセッサチップを実装した構造となっている。   This multiprocessor module has a structure in which a plurality of processor chips are mounted on the same substrate.

そして、従来のマルチプロセッサモジュールでは、単体のプロセッサとして既に開発されていた複数種類のプロセッサチップを組合わせて使用することで、マルチプロセッサモジュールに要求された仕様を満たすように設計されていた。
特開平5−250315号公報
The conventional multiprocessor module is designed to satisfy the specifications required for the multiprocessor module by using a combination of a plurality of types of processor chips that have already been developed as a single processor.
JP-A-5-250315

ところが、既存のプロセッサチップにおいては、入出力ポートの位置が各プロセッサチップごとに異なっており、しかも、各プロセッサチップ内で入出力ポートが分散されて配置されているために、従来のマルチプロセッサモジュールのように既存のプロセッサチップを組合わせて使用すると、それぞれのプロセッサチップの入出力ポート同士を接続する配線の長さが長くなってしまい、これにより、マルチプロセッサモジュールを小型化、高速化することが困難となるおそれがあった。   However, in the existing processor chip, the position of the input / output port is different for each processor chip, and the input / output ports are distributed and arranged in each processor chip. If the existing processor chips are used in combination, the length of the wiring connecting the input / output ports of each processor chip becomes longer, thereby reducing the size and speed of the multiprocessor module. Could become difficult.

特に、プロセッサチップ同士を接続する入出力ポートとしてプロセッサチップの内部に設けられたバスを利用した場合には、各プロセッサチップの内部バスにバスアービターが接続されているために、バス同士を直接接続することによってお互いのバスアービター同士が干渉してしまい、バスが独立して動作できないために、転送効率が下がってパフォーマンスが下がるおそれがあった。   In particular, when the bus provided inside the processor chip is used as an input / output port for connecting the processor chips, the bus arbiter is connected to the internal bus of each processor chip. As a result, the bus arbiters interfere with each other, and the buses cannot operate independently, so that there is a possibility that the transfer efficiency is lowered and the performance is lowered.

そこで、請求項1に係る本発明では、同一基板上に第1及び第2のプロセッサチップを実装したマルチプロセッサモジュールにおいて、前記第1及び第2のプロセッサチップを同一構造とするとともに、各プロセッサチップの1辺にプロセッサチップ間での入出力を行う入出力ポートを集中して配置し、この入出力ポート同士を対向させた状態で前記第1及び第2のプロセッサチップを前記基板上に実装することにした。   Therefore, in the present invention according to claim 1, in the multiprocessor module in which the first and second processor chips are mounted on the same substrate, the first and second processor chips have the same structure, and each processor chip The first and second processor chips are mounted on the substrate in a state where input / output ports for performing input / output between the processor chips are concentrated on one side, and the input / output ports face each other. It was to be.

また、請求項2に係る本発明では、前記請求項1に係る本発明において、前記入出力ポートを、バスアービターを接続したメインバスと、このメインバスと共有メモリを介して接続したサブバスとから構成し、前記第1のプロセッサチップのメインバスと前記第2のプロセッサチップのサブバスとを接続することにした。   According to a second aspect of the present invention, in the first aspect of the present invention, the input / output port includes a main bus connected to a bus arbiter and a sub bus connected to the main bus via a shared memory. The main bus of the first processor chip is connected to the sub-bus of the second processor chip.

また、請求項3に係る本発明では、前記請求項1又は請求項2に係る本発明において、前記入出力ポートは、入力パット部と出力パット部とを境界線を挟んで両側にそれぞれ配置することにした。   Further, in the present invention according to claim 3, in the present invention according to claim 1 or 2, the input / output port has the input pad portion and the output pad portion arranged on both sides of the boundary line, respectively. It was to be.

そして、本発明では、以下に記載する効果を奏する。   And in this invention, there exists an effect described below.

すなわち、請求項1に係る本発明では、同一基板上に第1及び第2のプロセッサチップを実装したマルチプロセッサモジュールにおいて、第1及び第2のプロセッサチップを同一構造とするとともに、各プロセッサチップの1辺にプロセッサチップ間での入出力を行う入出力ポートを集中して配置し、この入出力ポート同士を対向させた状態で第1及び第2のプロセッサチップを基板上に実装することにしているために、プロセッサチップの入出力ポート同士を接続する配線の長さを短くすることができ、配線抵抗や配線容量の影響を少なくすることができてプロセッサモジュールの高速化を図ることができるとともに、プロセッサチップの実装密度を向上させることができてプロセッサモジュールの小型化を図ることができる。   That is, in the present invention according to claim 1, in the multiprocessor module in which the first and second processor chips are mounted on the same substrate, the first and second processor chips have the same structure, and An input / output port for performing input / output between processor chips is concentrated on one side, and the first and second processor chips are mounted on the substrate with the input / output ports facing each other. As a result, the length of the wiring connecting the input / output ports of the processor chip can be shortened, the influence of wiring resistance and wiring capacity can be reduced, and the speed of the processor module can be increased. The mounting density of the processor chip can be improved and the processor module can be downsized.

また、プロセッサチップを同一構造とすることで、プロセッサチップの開発や製造に要する時間や労力や費用を低減することができる。   Further, by making the processor chips have the same structure, it is possible to reduce the time, labor and cost required for the development and manufacture of the processor chips.

また、請求項2に係る本発明では、入出力ポートを、バスアービターを接続したメインバスと、このメインバスと共有メモリを介して接続したサブバスとから構成し、第1のプロセッサチップのメインバスと第2のプロセッサチップのサブバスとを接続することにしているために、各プロセッサチップに設けたバスアービター同士の干渉を未然に防止することができ、バスが独立して動作できるために、転送効率が上がってパフォーマンスを向上させることができる。   According to the second aspect of the present invention, the input / output port includes a main bus connected to the bus arbiter and a sub bus connected to the main bus via a shared memory, and the main bus of the first processor chip. And the sub-bus of the second processor chip are connected to each other, so that the bus arbiters provided in each processor chip can be prevented from interfering with each other, and the bus can operate independently. Increase efficiency and improve performance.

また、請求項3に係る本発明では、入力パット部と出力パット部とを境界線を挟んで両側にそれぞれ配置することにしているために、第1のプロセッサチップと第2のプロセッサチップとを回転対称な位置関係で基板上に配置することで、入出力ポート同士の配線を直線で形成でき、配線長を最短にすることができる。   In the present invention according to claim 3, since the input pad portion and the output pad portion are arranged on both sides of the boundary line, the first processor chip and the second processor chip are provided. By arranging them on the substrate in a rotationally symmetric positional relationship, the wiring between the input and output ports can be formed in a straight line, and the wiring length can be minimized.

本発明に係るマルチプロセッサモジュールは、同一の基板上に同一の構造を有する第1及び第2のプロセッサチップを実装したものである。   The multiprocessor module according to the present invention is obtained by mounting the first and second processor chips having the same structure on the same substrate.

これらの同一構造の第1及び第2のプロセッサチップは、4辺のうちの1辺に第1のプロセッサチップと第2のプロセッサチップとの間での入出力を行う入出力ポートを集中して配置している。   The first and second processor chips having the same structure concentrate the input / output ports for performing input / output between the first processor chip and the second processor chip on one of the four sides. It is arranged.

この入出力ポートは、バス使用時の調停を行うバスアービターを接続したメインバスと、このメインバスと共有メモリを介して接続したサブバスとから構成している。   This input / output port is composed of a main bus connected to a bus arbiter that performs arbitration when the bus is used, and a sub-bus connected to the main bus via a shared memory.

そして、本発明に係るマルチプロセッサモジュールでは、入出力ポートを配置した1辺同士を対向させた状態で第1及び第2のプロセッサチップを基板上に実装し、しかも、第1のプロセッサチップのメインバスと第2のプロセッサチップのサブバスとを接続するとともに、第1のプロセッサチップのサブバスと第2のプロセッサチップのメインバスとを接続している。   In the multiprocessor module according to the present invention, the first and second processor chips are mounted on the substrate in a state where the sides on which the input / output ports are arranged are opposed to each other. The bus and the sub bus of the second processor chip are connected, and the sub bus of the first processor chip and the main bus of the second processor chip are connected.

このように、本発明に係るマルチプロセッサモジュールでは、各プロセッサチップの1辺に入出力ポートを集中配置するとともに、この入出力ポート同士を対向させた状態で同一の基板上に実装しているために、プロセッサチップの入出力ポート同士を接続する配線の長さを短くすることができる。   Thus, in the multiprocessor module according to the present invention, the input / output ports are concentrated on one side of each processor chip and are mounted on the same substrate with the input / output ports facing each other. In addition, the length of the wiring connecting the input / output ports of the processor chip can be shortened.

これにより、プロセッサチップの入出力ポート同士で相互にデータを転送するときに、配線抵抗や配線容量の影響を少なくすることができ、データの転送速度を向上させることができるので、プロセッサモジュールの高速化を図ることができる。   As a result, when data is transferred between the input / output ports of the processor chip, the influence of wiring resistance and wiring capacity can be reduced and the data transfer speed can be improved. Can be achieved.

また、配線長が短くなることによって基板上にプロセッサ同士を近接させた状態で実装することができるので、プロセッサチップの実装密度を向上させることができ、プロセッサモジュールの小型化を図ることができる。   Further, since the processor can be mounted in a state where the processors are close to each other on the substrate by reducing the wiring length, the mounting density of the processor chips can be improved, and the size of the processor module can be reduced.

また、プロセッサチップを同一の構造としているために、複数種類のプロセッサチップを開発・製造する必要がなくなり、プロセッサチップの開発や製造に要する時間や労力や費用を低減することができる。   Further, since the processor chips have the same structure, it is not necessary to develop and manufacture a plurality of types of processor chips, and the time, labor, and cost required for developing and manufacturing the processor chips can be reduced.

特に、入出力ポートを、バスアービターを接続したメインバスと、このメインバスと共有メモリを介して接続したサブバスとから構成し、第1のプロセッサのメインバスと第2のプロセッサのサブバスとを接続した場合には、各プロセッサチップに設けたバスアービター同士の干渉を未然に防止することができ、マルチプロセッサモジュールを良好に動作させることができる。   In particular, the input / output port is composed of a main bus to which a bus arbiter is connected and a sub bus connected to the main bus via a shared memory, and connects the main bus of the first processor and the sub bus of the second processor. In this case, it is possible to prevent interference between the bus arbiters provided in each processor chip, and to operate the multiprocessor module satisfactorily.

また、入力パット部と出力パット部とを境界線を挟んで両側にそれぞれ配置した場合には、第1のプロセッサチップと第2のプロセッサチップとを回転対称な位置関係で基板上に配置することで、入出力ポート同士の配線を直線で形成でき、配線長を最短にすることができる。   When the input pad portion and the output pad portion are arranged on both sides of the boundary line, the first processor chip and the second processor chip are arranged on the substrate in a rotationally symmetric positional relationship. Thus, the wiring between the input / output ports can be formed in a straight line, and the wiring length can be minimized.

以下に、本発明に係るマルチプロセッサモジュールの具体的な構成について図面を参照しながら説明する。   The specific configuration of the multiprocessor module according to the present invention will be described below with reference to the drawings.

本発明に係るマルチプロセッサモジュール1は、図1に示すように、同一の半導体基板2の上部に同一の構造を有した第1のプロセッサチップ3と第2のプロセッサチップ4とを実装し、半導体基板2に形成した配線を用いて第1のプロセッサチップ3と第2のプロセッサチップ4とを接続している。   As shown in FIG. 1, the multiprocessor module 1 according to the present invention has a first processor chip 3 and a second processor chip 4 having the same structure mounted on the same semiconductor substrate 2 to form a semiconductor. The first processor chip 3 and the second processor chip 4 are connected using the wiring formed on the substrate 2.

第1及び第2のプロセッサチップ3,4は、図2に示すように、内部にプロセッサ5を形成し、このプロセッサ5にメインバス6を接続し、このメインバス6にはバスアービター7を接続している。   As shown in FIG. 2, the first and second processor chips 3 and 4 form a processor 5 therein, and a main bus 6 is connected to the processor 5. A bus arbiter 7 is connected to the main bus 6. doing.

また、第1及び第2のプロセッサチップ3,4は、プロセッサ5に第1のペリフェラル8をメインバス6を介して接続するとともに、プロセッサ5に第2のペリフェラル9をメインバス6とブリッジ10と内部バス11とを介して接続している。   The first and second processor chips 3 and 4 connect the first peripheral 8 to the processor 5 via the main bus 6, and connect the second peripheral 9 to the processor 5 and the main bus 6 and the bridge 10. It is connected to the internal bus 11.

さらに、第1及び第2のプロセッサチップ3,4は、メインバス6にバススレーブとして機能する2ポートの共有メモリ12の一方のポートを接続するとともに、この共有メモリ12の他方のポートにサブバス13を接続している。   Further, the first and second processor chips 3 and 4 connect one port of the two-port shared memory 12 functioning as a bus slave to the main bus 6 and connect the sub-bus 13 to the other port of the shared memory 12. Is connected.

しかも、第1及び第2のプロセッサチップ3,4は、4辺のうちの1辺の一方側(図2の上側)にメインバス6のポートを形成する一方、同じ辺の他方側(図2の下側)にサブバス13のポートを形成しており、これによって、メインバス6のポートとサブバス13のポートとからなる入出力ポート14を4辺のうちの1辺に集中的に配置し、その入出力ポート14を形成した1辺同士を対向させた状態で半導体基板2の上部に実装している。   Moreover, the first and second processor chips 3 and 4 form a port of the main bus 6 on one side (upper side in FIG. 2) of one of the four sides, while the other side (FIG. 2) on the same side. The port of the sub-bus 13 is formed on the lower side), whereby the input / output port 14 consisting of the port of the main bus 6 and the port of the sub-bus 13 is concentrated on one of the four sides, The input / output port 14 is mounted on the semiconductor substrate 2 with the sides facing each other.

そして、マルチプロセッサモジュール1は、第1のプロセッサチップ3のメインバス6のポートと第2のプロセッサチップ4のサブバス13のポートとを半導体基板2に形成したバス配線15を介して接続するとともに、第1のプロセッサチップ3のサブバス13のポートと第2のプロセッサチップ4のメインバス6のポートとを半導体基板2に形成したバス配線16を介して接続している。   The multiprocessor module 1 connects the port of the main bus 6 of the first processor chip 3 and the port of the sub-bus 13 of the second processor chip 4 via the bus wiring 15 formed on the semiconductor substrate 2. The port of the sub-bus 13 of the first processor chip 3 and the port of the main bus 6 of the second processor chip 4 are connected via a bus wiring 16 formed on the semiconductor substrate 2.

上記構成のマルチプロセッサモジュール1は、次のようにして第1のプロセッサチップ3と第2のプロセッサチップ4との間でデータの通信を行う。なお、第1のプロセッサチップ3と第2のプロセッサチップ4との間でのデータの通信方法は、当然のことながら以下の方法に限定されるものではない。   The multiprocessor module 1 configured as described above performs data communication between the first processor chip 3 and the second processor chip 4 as follows. Of course, the data communication method between the first processor chip 3 and the second processor chip 4 is not limited to the following method.

まず、第1のプロセッサチップ3は、プロセッサ5からメインバス6を介して共有メモリ12にデータを書込む。このときは、第1のプロセッサチップ3に設けたバスアービター7によってバスの使用が調停される。   First, the first processor chip 3 writes data from the processor 5 to the shared memory 12 via the main bus 6. At this time, the use of the bus is arbitrated by the bus arbiter 7 provided in the first processor chip 3.

次に、第1のプロセッサチップ3は、第2のプロセッサチップ4に対して割込み信号を送信する。   Next, the first processor chip 3 transmits an interrupt signal to the second processor chip 4.

次に、割込み信号を受けた第2のプロセッサチップ4は、プロセッサ5に第1のプロセッサチップ3の共有メモリ12から第2のプロセッサチップ4のメインバス6とバス配線16と第1のプロセッサチップ3のサブバス13を介して読出す。このときは、第2のプロセッサチップ4に設けたバスアービター7によってバスの使用が調停される。   Next, the second processor chip 4 having received the interrupt signal sends the processor 5 from the shared memory 12 of the first processor chip 3 to the main bus 6 and the bus wiring 16 of the second processor chip 4 and the first processor chip. 3 through the sub-bus 13. At this time, use of the bus is arbitrated by the bus arbiter 7 provided in the second processor chip 4.

次に、第2のプロセッサチップ4は、第1のプロセッサチップ3に対して割込み信号を送信する。   Next, the second processor chip 4 transmits an interrupt signal to the first processor chip 3.

このように、上記したマルチプロセッサモジュール1では、各プロセッサチップ3,4にバスアービター7を接続したメインバス6とバスアービター7を接続していないサブバス13とを設けるとともに、これらのメインバス6とサブバス13とを共有メモリ12を介して接続しており、一方のプロセッサチップ3のメインバス6と他方のプロセッサチップ4のサブバス13とを相互に接続しているために、データ通信時にバスの競合が発生することがなく、円滑にデータ通信を行えるようになっている。   As described above, the multiprocessor module 1 is provided with the main bus 6 to which the bus arbiter 7 is connected to each of the processor chips 3 and 4 and the subbus 13 to which the bus arbiter 7 is not connected. Since the sub-bus 13 is connected via the shared memory 12 and the main bus 6 of one processor chip 3 and the sub-bus 13 of the other processor chip 4 are mutually connected, bus contention during data communication Will not occur, and data communication can be performed smoothly.

本発明に係るマルチプロセッサモジュール1は、図2に示した上記構成のものに限られず、図3に示したマルチプロセッサモジュール17のように、複数個のプロセッサチップ18を直列的に接続してもよく、また、図4に示したマルチプロセッサモジュール19のように、1個のプロセッサチップ20に複数個のプロセッサチップ21を並列的に接続してもよい。なお、図3及び図4では、図2に示したマルチプロセッサモジュールと同様の機能を有するものには同一の符号を付している。   The multiprocessor module 1 according to the present invention is not limited to the above configuration shown in FIG. 2, and a plurality of processor chips 18 may be connected in series like the multiprocessor module 17 shown in FIG. Alternatively, a plurality of processor chips 21 may be connected in parallel to one processor chip 20 as in the multiprocessor module 19 shown in FIG. 3 and 4, the same reference numerals are given to components having the same functions as those of the multiprocessor module shown in FIG. 2.

また、図5に示すように、境界線Lの一方側にメインバス6の入力パット部6i-1,6i-2,6i-3とサブバス13の入力パット部13i-1,13i-2,13i-3とを配置し、境界線Lの他方側にメインバス6の出力パット部6o-1,6o-2,6o-3とサブバス13の出力パット部13o-1,13o-2,13o-3とを配置することによって、入力パット部6i-1,6i-2,6i-3,13i-1,13i-2,13i-3と出力パット部6o-1,6o-2,6o-3,13o-1,13o-2,13o-3とを境界線Lを挟んで両側にそれぞれ配置することもできる。この場合には、第1のプロセッサチップ3と第2のプロセッサチップ4とを回転対称な位置関係で基板上に配置することで、入出力ポート同士の配線を直線で形成でき、配線長を最短にすることができる。   Further, as shown in FIG. 5, the input pad portions 6i-1, 6i-2, 6i-3 of the main bus 6 and the input pad portions 13i-1, 13i-2, 13i of the sub-bus 13 are arranged on one side of the boundary line L. -3 and the output pad portions 6o-1, 6o-2, 6o-3 of the main bus 6 and the output pad portions 13o-1, 13o-2, 13o-3 of the sub-bus 13 on the other side of the boundary line L. And the input pad sections 6i-1, 6i-2, 6i-3, 13i-1, 13i-2, 13i-3 and the output pad sections 6o-1, 6o-2, 6o-3, 13o -1, 13o-2, and 13o-3 can be arranged on both sides of the boundary line L, respectively. In this case, by arranging the first processor chip 3 and the second processor chip 4 on the substrate in a rotationally symmetrical positional relationship, the wiring between the input and output ports can be formed in a straight line, and the wiring length is minimized. Can be.

本発明に係るマルチプロセッサモジュールの外観を示す斜視図。The perspective view which shows the external appearance of the multiprocessor module which concerns on this invention. マルチプロセッサモジュールを示すブロック図。The block diagram which shows a multiprocessor module. 他のマルチプロセッサモジュールを示すブロック図。The block diagram which shows another multiprocessor module. 他のマルチプロセッサモジュールを示すブロック図。The block diagram which shows another multiprocessor module. 他のマルチプロセッサモジュールを示す説明図。Explanatory drawing which shows another multiprocessor module.

符号の説明Explanation of symbols

1 マルチプロセッサモジュール
2 半導体基板
3 第1のプロセッサチップ
4 第2のプロセッサチップ
5 プロセッサ
6 メインバス
7 バスアービター
12 共有メモリ
13 サブバス
14 入出力ポート
DESCRIPTION OF SYMBOLS 1 Multiprocessor module 2 Semiconductor substrate 3 1st processor chip 4 2nd processor chip 5 Processor 6 Main bus 7 Bus arbiter
12 Shared memory
13 Subbus
14 I / O ports

Claims (3)

同一基板上に第1及び第2のプロセッサチップを実装したマルチプロセッサモジュールにおいて、
前記第1及び第2のプロセッサチップを同一構造とするとともに、各プロセッサチップの1辺にプロセッサチップ間での入出力を行う入出力ポートを集中して配置し、この入出力ポート同士を対向させた状態で前記第1及び第2のプロセッサチップを前記基板上に実装したことを特徴とするマルチプロセッサモジュール。
In a multiprocessor module in which the first and second processor chips are mounted on the same substrate,
The first and second processor chips have the same structure, and input / output ports for performing input / output between the processor chips are concentrated on one side of each processor chip, and the input / output ports are opposed to each other. A multiprocessor module, wherein the first and second processor chips are mounted on the substrate in a state of being mounted.
前記入出力ポートを、バスアービターを接続したメインバスと、このメインバスと共有メモリを介して接続したサブバスとから構成し、前記第1のプロセッサチップのメインバスと前記第2のプロセッサチップのサブバスとを接続したことを特徴とする請求項1に記載のマルチプロセッサモジュール。   The input / output port includes a main bus connected to a bus arbiter and a sub bus connected to the main bus via a shared memory, and the main bus of the first processor chip and the sub bus of the second processor chip. The multiprocessor module according to claim 1, wherein 前記入出力ポートは、入力パット部と出力パット部とを境界線を挟んで両側にそれぞれ配置したことを特徴とする請求項1又は請求項2に記載のマルチプロセッサモジュール。   3. The multiprocessor module according to claim 1, wherein the input / output port includes an input pad portion and an output pad portion arranged on both sides of a boundary line. 4.
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