JP2005259222A - Power supply voltage generation circuit and semiconductor device including power supply voltage generation circuit - Google Patents

Power supply voltage generation circuit and semiconductor device including power supply voltage generation circuit Download PDF

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安満 野沢
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孝博 鶴戸
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a power supply voltage generation circuit which can supply an external circuit with a stable power supply voltage, and also provide a semiconductor device which includes the power supply voltage generation circuit. <P>SOLUTION: The power supply voltage generation circuit 20 adjusts an external source voltage V<SB>CC</SB>, which is inputted from an external power source, to a prescribed voltage via a driver circuit, outputs it as an inner source voltage V<SB>DD</SB>to an external circuit, and is provided with a voltage control means which controls the inner power supply voltage by changing a first capacity connected to the external power supply side and a second capacity connected to the inner power supply side. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、内部電源電圧を発生させる電源電圧発生回路及びその電源電圧発生回路を含む半導体装置に関する。   The present invention relates to a power supply voltage generation circuit for generating an internal power supply voltage and a semiconductor device including the power supply voltage generation circuit.

不揮発性メモリ等の半導体装置では、微細化の進展に対応して、メモリセル、メモリ周辺回路、及びインターフェイス回路等を区別し、外部電源電圧と内部電源電圧を、それぞれの系に供給する回路システムを採用するようになってきた。このような回路システムにおいては、例えば外部電源電圧を基準にして内部電源電圧を供給する電源電圧発生回路を搭載している。   In a semiconductor device such as a nonvolatile memory, a circuit system that distinguishes between a memory cell, a memory peripheral circuit, an interface circuit, and the like corresponding to the progress of miniaturization and supplies an external power supply voltage and an internal power supply voltage to each system Has come to adopt. In such a circuit system, for example, a power supply voltage generation circuit for supplying an internal power supply voltage with reference to an external power supply voltage is mounted.

例えばメモリに設置された、従来の電源電圧発生回路の一例を図13に示す。電源電圧発生回路90は比較回路91、基準電位発生回路92及びPチャネル絶縁ゲート型電界効果トランジスタ(PMOS)からなるドライバ回路93によって、外部電源電圧VCCを電圧降下させ、内部電源電圧VDDへ変換する。比較回路91では、基準電位発生回路92から入力される基準電圧Vrefと抵抗Ra1及び抵抗Ra2によって分圧された内部電源電圧VDDのモニタ電圧Vmonを比較し、PMOS2のゲートへゲート電圧Voutを印加する。 For example, FIG. 13 shows an example of a conventional power supply voltage generation circuit installed in a memory. Power supply voltage generating circuit 90 comparison circuit 91, the reference potential generation circuit 92 and the P-channel insulated gate field effect transistor driver circuit 93 consisting of (PMOS), the external power supply voltage V CC is the voltage drop, to the internal power supply voltage V DD Convert. The comparison circuit 91 compares the reference voltage V ref input from the reference potential generation circuit 92 with the monitor voltage V mon of the internal power supply voltage V DD divided by the resistors R a1 and R a2 , and gates the gate of the PMOS 2 A voltage Vout is applied.

内部電源電圧は出力電圧VOPとして、内部の回路であるメモリセル及び周辺回路(図示せず)へ出力される。しかし、内部の回路の動作時において、その動作状況の影響を受ける。即ち、周辺回路が動作を開始すると、図14に示すように電流IDDが急激に増加し、比較回路91が内部電源電圧VDD1の低下を動作開始時間tで検知し、比較回路91の出力であるゲート電圧Voutは内部電源電圧VDD1を上昇させるように動作する。そしてその動作が終了すると、その容量CDDによって内部電源電圧VDDは再び低下する。この動きが短時間に発生し、振動現象を起す。容量CDDが不十分の場合、例えばVDD2の挙動に示されるように、内部電源電圧は更に大きく振動する。内部電源電圧VDDminの低下が小さく、また、周期Tφが狭い方が良い。 The internal power supply voltage is output as an output voltage V OP to a memory cell and a peripheral circuit (not shown) which are internal circuits. However, the internal circuit is affected by its operation status. That is, when the peripheral circuit starts operation, the current I DD increases rapidly as shown in FIG. 14, and the comparison circuit 91 detects the decrease in the internal power supply voltage V DD1 at the operation start time t 1 . The output gate voltage Vout operates to raise the internal power supply voltage VDD1 . When the operation ends, the internal power supply voltage V DD decreases again due to the capacitance C DD . This movement occurs in a short time and causes a vibration phenomenon. When the capacity C DD is insufficient, the internal power supply voltage oscillates more greatly as shown in the behavior of V DD2 , for example. It is preferable that the decrease in internal power supply voltage V DDmin is small and the cycle Tφ is narrow.

例えばフラッシュメモリの場合、消費電流は大きく、メモリ回路動作も高速性が要求されるため、充放電が繰り返され、図14に示すような内部電源電圧の振動が比較的発生しやすい。また、その動作状態においても、リードからライトにその動作モードが変更するように、プログラム、ベリファイ、イレーズ等の入力コマンドによるフラッシュメモリの内部の回路の動作状態の変化によって、消費電流は急峻に変動し、内部電源電圧の振動を更に大きくする。   For example, in the case of a flash memory, the current consumption is large and the memory circuit operation is required to have high speed. Therefore, charging and discharging are repeated, and the oscillation of the internal power supply voltage as shown in FIG. Also, even in the operating state, the current consumption fluctuates sharply due to changes in the operating state of the internal circuit of the flash memory due to input commands such as program, verify, and erase so that the operating mode changes from read to write. Then, the vibration of the internal power supply voltage is further increased.

従って、内部電源電圧の振動をなるべく抑えるため、例えばメモリセルの周辺回路等の領域を利用し、電流を安定して供給できる大容量の容量素子を電源電圧発生回路の出力ノードに設ける等の工夫を行っている(例えば、特許文献1参照)。   Therefore, in order to suppress the oscillation of the internal power supply voltage as much as possible, for example, a region such as a peripheral circuit of the memory cell is used, and a large-capacity capacitive element capable of stably supplying a current is provided at the output node of the power supply voltage generation circuit. (For example, refer to Patent Document 1).

しかし、内部電源電圧の振動を抑えて回路動作を安定化させるキャパシタの容量を定量的に見積ることは難しく、また、キャパシタを形成する領域も半導体装置の微細化に伴って十分に確保できないという問題があった。
特開2002−334577号公報(第13ページ、第7図)
However, it is difficult to quantitatively estimate the capacitance of the capacitor that stabilizes the circuit operation by suppressing the oscillation of the internal power supply voltage, and the problem that the area for forming the capacitor cannot be sufficiently secured as the semiconductor device is miniaturized. was there.
JP 2002-334777 A (page 13, FIG. 7)

本発明は上記問題を解決するためになされたもので、外部回路に対し、安定した電源電圧を供給することが可能な電源電圧発生回路及びその電源電圧発生回路を有する半導体装置を提供することを目的とする。   The present invention has been made to solve the above problems, and provides a power supply voltage generation circuit capable of supplying a stable power supply voltage to an external circuit and a semiconductor device having the power supply voltage generation circuit. Objective.

上記の課題を解決するため、本発明の第1の態様は、外部電源から入力される外部電源電圧を、ドライバ回路を介して所定の電圧に調整し、内部電源電圧として外部回路へ出力する電源電圧発生回路であって、前記外部回路の動作時において、前記外部電源側に接続する容量と前記内部電源側に接続する容量とを変動させることによって、前記内部電源電圧を制御する電圧制御手段を有することを特徴とする。   In order to solve the above-described problem, a first aspect of the present invention is a power supply that adjusts an external power supply voltage input from an external power supply to a predetermined voltage via a driver circuit and outputs the voltage to the external circuit as an internal power supply voltage. Voltage control means for controlling the internal power supply voltage by varying a capacity connected to the external power supply side and a capacity connected to the internal power supply side during operation of the external circuit. It is characterized by having.

また、本発明の第2の態様は、半導体装置として、外部電源から入力される外部電源電圧を、ドライバ回路を介して所定の電圧に調整し、内部電源電圧として内部の回路へ出力し、前記内部の回路の動作時において、前記外部電源側に接続する容量と前記内部電源側に接続する容量とを変動させることによって、前記内部電源電圧を制御する電圧制御手段を含む電源電圧発生回路を有することを特徴とする。   According to a second aspect of the present invention, as a semiconductor device, an external power supply voltage input from an external power supply is adjusted to a predetermined voltage via a driver circuit, and is output to an internal circuit as an internal power supply voltage. A power supply voltage generating circuit including voltage control means for controlling the internal power supply voltage by changing a capacity connected to the external power supply side and a capacity connected to the internal power supply side during operation of an internal circuit; It is characterized by that.

本発明によれば、内部電源電圧を検知し、それをフィードバックして容量を調整するため、回路内の充放電に追随して、安定した電源電圧を供給する電源電圧発生回路及びそれを備えた半導体記憶装置を提供できる。   According to the present invention, in order to detect the internal power supply voltage and feed back it to adjust the capacity, the power supply voltage generating circuit for supplying a stable power supply voltage following the charge / discharge in the circuit and the same are provided. A semiconductor memory device can be provided.

以下、図面を参照して本発明の実施例を説明する。   Embodiments of the present invention will be described below with reference to the drawings.

図1は、本発明の第1の実施例における半導体装置を示す回路ブロック図である。本実施例における半導体装置は、例えばフラッシュメモリ10である。   FIG. 1 is a circuit block diagram showing a semiconductor device according to a first embodiment of the present invention. The semiconductor device in this embodiment is, for example, a flash memory 10.

フラッシュメモリ10はメモリセル及び周辺回路11を主体として、入力側(Vin)及び出力側(Vout)にそれぞれインターフェイス回路12、13を有する。電源電圧は先ず、外部電源電圧Vccとして供給され、内部の電源電圧発生回路14において内部電源電圧VDDに調整する。内部電源電圧VDDはフラッシュメモリ10の中の、例えばインターフェイス回路13へ供給される。 The flash memory 10 mainly includes a memory cell and a peripheral circuit 11 and includes interface circuits 12 and 13 on an input side (V in ) and an output side (V out ), respectively. First, the power supply voltage is supplied as the external power supply voltage Vcc , and is adjusted to the internal power supply voltage V DD in the internal power supply voltage generation circuit 14. The internal power supply voltage V DD is supplied to, for example, the interface circuit 13 in the flash memory 10.

図2に本実施例における電源電圧発生回路の回路ブロック図を示す。電源電圧発生回路20は外部電源から外部電源電圧Vccを受け、PMOSからなるドライバ回路23によって電圧降下させることにより、内部電源電圧VDDをPMOSのドレイン側から電源電圧発生回路20の外部にあり、フラッシュメモリ内の他の回路へVopとして供給する電圧降下回路である。 FIG. 2 shows a circuit block diagram of the power supply voltage generation circuit in this embodiment. The power supply voltage generation circuit 20 receives the external power supply voltage Vcc from the external power supply, and drops the voltage by the driver circuit 23 made of PMOS, so that the internal power supply voltage V DD is outside the power supply voltage generation circuit 20 from the drain side of the PMOS. , A voltage drop circuit that supplies V op to other circuits in the flash memory.

電源電圧発生回路20では、比較回路21によってドライバ回路23のゲート電圧Voutが制御される。即ち、基準電源発生回路22から送られる基準電圧Vrefと、抵抗R21及び抵抗R22によって分圧された内部電源電圧VDDのモニタ電圧Vmonとを比較し、モニタ電圧Vmonが基準電圧Vrefよりも低レベルになれば、比較回路21は基準電圧Vrefを選択し、ドライバ回路23を流れる電流を増加させるようにゲート電圧Voutを調整する。一方、モニタ電圧Vmonが基準電圧Vrefよりも高レベルになれば、比較回路21はモニタ電圧Vmonを選択し、ドライバ回路23を流れる電流を減少させるようにゲート電圧Voutを調整する。 In the power supply voltage generation circuit 20, the gate voltage Vout of the driver circuit 23 is controlled by the comparison circuit 21. That is, the reference voltage V ref sent from the reference voltage generator circuit 22, resistor R 21 and the resistor compares the monitor voltage V mon of the divided internal power supply voltage V DD by R 22, the monitor voltage V mon reference voltage When the level becomes lower than V ref , the comparison circuit 21 selects the reference voltage V ref and adjusts the gate voltage V out so as to increase the current flowing through the driver circuit 23. On the other hand, when the monitor voltage V mon becomes higher than the reference voltage V ref , the comparison circuit 21 selects the monitor voltage V mon and adjusts the gate voltage V out so as to reduce the current flowing through the driver circuit 23.

安定した回路動作を行うため、電源電圧発生回路20の中には容量素子CDD、CCC、CCD、が形成されている。外部電源電圧Vccの供給ラインには第1の容量素子CCC、内部電源電圧VDDの供給ラインには第2の容量素子CDD、更にスイッチ回路24には第3の容量素子CCDがそれぞれ接続されている。 Capacitance elements C DD , C CC , and C CD are formed in the power supply voltage generation circuit 20 in order to perform stable circuit operation. The supply line for the external power supply voltage Vcc has a first capacitive element C CC , the supply line for the internal power supply voltage V DD has a second capacitive element C DD , and the switch circuit 24 has a third capacitive element C CD. Each is connected.

スイッチ回路24の接続は外部電源側或いは内部電源側に切替えることができる。これにより、第3の容量素子CCDの接続を変える。即ち、電源電圧発生回路20に接続するフラッシュメモリ内の回路が動作し、内部電源電圧VDDの供給ラインに電流IDDが流れた場合、スイッチ回路24の切替によって第3の容量素子CCDが内部電源電圧VDDの供給ラインに接続し、外部電源電圧側に接続する第1の容量を第1の容量素子CCCだけに減少させる。一方、第1の容量素子CCCに第3の容量素子CCDを加えることによって、内部電源電圧側に接続する第2の容量を増加させる。このように容量をフィードバックすることにより、内部電源電圧VDDを安定化させる。 The connection of the switch circuit 24 can be switched to the external power supply side or the internal power supply side. Thus, changing the connection of the third capacitor C CD. That is, the circuit operates in the flash memory to be connected to the power supply voltage generating circuit 20, when the current I DD flows to the supply line of the internal power supply voltage V DD, the third capacitor C CD by switching the switch circuits 24 The first capacitor connected to the supply line of the internal power supply voltage V DD and connected to the external power supply voltage side is reduced to only the first capacitor element CC . On the other hand, by adding the third capacitor element CD to the first capacitor element CC , the second capacitor connected to the internal power supply voltage side is increased. The internal power supply voltage V DD is stabilized by feeding back the capacitance in this way.

スイッチ回路24は、例えばスイッチ切替部とコントロール部とから構成される。図3にスイッチ切替部30の1例を示す。スイッチ切替部30は4個のMOSトランジスタによって構成されており、内部電源電圧VDD及び外部電源電圧Vcc対して基本的に対称な形態をとる。例えば、それぞれ値が逆相である電圧Va1、―Va1がPMOS20、NMOS20をそれぞれオンにし、一方、それぞれ値が逆相である電圧Va2、―Va2がPMOS21、NMOS21をそれぞれオフにする。これにより、第3の容量素子CCDを、例えば外部電源電圧Vccから内部電源電圧VDDへ切替える。 The switch circuit 24 includes, for example, a switch switching unit and a control unit. FIG. 3 shows an example of the switch switching unit 30. The switch switching unit 30 is composed of four MOS transistors and is basically symmetrical with respect to the internal power supply voltage V DD and the external power supply voltage Vcc . For example, voltages V a1 and −V a1 each having a value opposite in phase turn on the PMOS 20 and NMOS 20 respectively, while voltages V a2 and −V a2 each having a value opposite in phase turn off the PMOS 21 and NMOS 21, respectively. . Accordingly, the third capacitor C CD, for example, switching from the external power supply voltage V cc to the internal power supply voltage V DD.

スイッチ切替部30のMOSトランジスタを動作させるスイッチ回路のコントロール部40を図4に示す。コントロール部40は、2つの比較回路41a、41bにおいて、基準電源発生回路42a、42bから送られるそれぞれの基準電圧Vrefと抵抗R41及び抵抗R42によって分圧されたVDDのモニタ電圧とを比較し、どちらかを選択する。比較回路41aからは、それぞれ値が逆相である電圧Va1、―Va1、比較回路41bからは、それぞれ値が逆相である電圧Va2、―Va2を、それぞれインバータを介して出力する。 FIG. 4 shows a control unit 40 of the switch circuit that operates the MOS transistor of the switch switching unit 30. In the two comparison circuits 41a and 41b, the control unit 40 uses the reference voltage V ref sent from the reference power supply generation circuits 42a and 42b and the monitor voltage of V DD divided by the resistors R 41 and R 42 . Compare and select either. The comparison circuit 41a outputs voltages V a1 and −V a1 whose values are opposite phases, and the comparison circuit 41b outputs the voltages V a2 and −V a2 whose values are opposite phases, respectively, via inverters. .

このコントロール部40において、内部電源電圧VDDの電位が低下した場合、比較回路41aの出力VOAは低レベルになる。それをインバータによってそれぞれ逆相の電圧Va1、―Va1に制御する。また、電圧Va2、―Va2についても同様である。 In this control unit 40, if the potential of the internal power supply voltage V DD is decreased, the output V OA of the comparison circuit 41a becomes a low level. The inverters control the voltages to the opposite phase voltages V a1 and −V a1 , respectively. The same applies to the voltages V a2 and −V a2 .

図5に電源電圧発生回路の外部回路が動作した時の、電源電圧発生回路における電流及び電圧の時間変化を示す信号波形の1例を示す。外部電源を投入することにより、VCCが供給されている状態では安定した電流及び電圧を示す。時間tにおいて、図1に示すフラッシュメモリ10が動作状態になると、図2に示す電源電圧発生回路20を流れる電流IDDは急激に立ち上がる。これにより、内部電源電圧VDDが下がり、基準電圧Vrefに対しモニタ電圧Vmonが下がる。これにより比較回路の出力電圧Voutが下がる。 FIG. 5 shows an example of a signal waveform that shows temporal changes in current and voltage in the power supply voltage generation circuit when an external circuit of the power supply voltage generation circuit operates. By turning on the external power supply, a stable current and voltage are displayed in a state where VCC is supplied. At time t 1, the flash memory 10 shown in FIG. 1 is operational, the current I DD flowing through the power supply voltage generating circuit 20 shown in FIG. 2 rises sharply. As a result, the internal power supply voltage V DD decreases, and the monitor voltage V mon decreases relative to the reference voltage V ref . As a result, the output voltage Vout of the comparison circuit decreases.

この時、図2に示すスイッチ回路24が動作し、内部電源電圧VDDの電圧降下を小さくするように容量CCDを内部電源電圧側VDDへ接続するように切り替える。これにより内部電源電圧VDDの電圧が上昇すると、基準電圧Vref、モニタ電圧Vmon、比較回路の出力電圧Voutに逆の現象が起り、容量CCDを外部電源電圧側VCCへ接続するようにスイッチ回路24が切替えを実行する。これが基本的な回路動作である。 At this time, it operates the switch circuit 24 shown in FIG. 2, switches the capacitor C CD to reduce the voltage drop of the internal power supply voltage V DD to connect to the internal power supply voltage side V DD. If a result, the voltage of the internal power supply voltage V DD rises, the reference voltage V ref, the monitor voltage V mon, occur a phenomenon opposite to the output voltage V out of the comparator circuit, to connect the capacitor C CD to the external power supply voltage side V CC Thus, the switch circuit 24 performs switching. This is the basic circuit operation.

このようなフィードバック動作によって、図5に示すように内部電源電圧VDDをはじめとして、外部電源電圧VCC等の振動も小さくすることが可能になる。このため、動作が安定した電源電圧発生回路を提供することができる。更に、ここで示したように、動作が安定した電源電圧発生回路をフラッシュメモリ等の半導体装置へ組み込むことにより、性能のよいフラッシュメモリ等の半導体装置が得られる。 By such a feedback operation, it is possible to reduce the vibration of the internal power supply voltage V DD and the external power supply voltage VCC as shown in FIG. Therefore, it is possible to provide a power supply voltage generation circuit with stable operation. Furthermore, as shown here, a semiconductor device such as a flash memory with good performance can be obtained by incorporating a power supply voltage generating circuit with stable operation into a semiconductor device such as a flash memory.

また、容量素子を切替えて活用することによって、容量素子に必要な素子内の面積を小さくすることが可能になる。このため、従来の半導体装置よりも更に微細化された半導体装置を得ることができる。   Further, by switching and utilizing the capacitive element, it is possible to reduce the area in the element necessary for the capacitive element. Therefore, a semiconductor device that is further miniaturized than the conventional semiconductor device can be obtained.

図6に本発明の第2の実施例における電源電圧発生回路を示す。本実施例における電源電圧発生回路は、図2で示した第1の実施例と基本構成は同じである。異なる点は、コントロール回路を設け、比較回路に接続することにより、比較回路を制御できるようにしたことである。   FIG. 6 shows a power supply voltage generation circuit according to the second embodiment of the present invention. The basic configuration of the power supply voltage generating circuit in this embodiment is the same as that of the first embodiment shown in FIG. The difference is that a control circuit is provided and connected to the comparison circuit so that the comparison circuit can be controlled.

電源電圧発生回路60では、比較回路61によってドライバ回路63のゲート電圧Voutが制御される。即ち、基準電源発生回路62から送られる基準電圧Vrefと、抵抗R21及び抵抗R22によって分圧された内部電源電圧VDDのモニタ電圧Vmonとを比較し、モニタ電圧Vmonが基準電圧Vrefよりも低レベルになれば、比較回路61は基準電圧Vrefを選択し、ドライバ回路63を流れる電流を増加させるようにゲート電圧Voutを調整する。一方、モニタ電圧Vmonが基準電圧Vrefよりも高レベルになれば、比較回路61はモニタ電圧Vmonを選択し、ドライバ回路63を流れる電流を減少させるようにゲート電圧Voutを調整する。 In the power supply voltage generation circuit 60, the comparison circuit 61 controls the gate voltage Vout of the driver circuit 63. That is, the reference voltage V ref sent from the reference voltage generating circuit 62, the resistor R 21 and the resistor compares the monitor voltage V mon of the divided internal power supply voltage V DD by R 22, the monitor voltage V mon reference voltage When the level becomes lower than V ref , the comparison circuit 61 selects the reference voltage V ref and adjusts the gate voltage V out so as to increase the current flowing through the driver circuit 63. On the other hand, when the monitor voltage V mon becomes higher than the reference voltage V ref , the comparison circuit 61 selects the monitor voltage V mon and adjusts the gate voltage V out so as to reduce the current flowing through the driver circuit 63.

安定した回路動作を行うため、電源電圧発生回路60の中には容量素子CDD、CCC、CCD、が形成されている。外部電源電圧Vccの供給ラインには第1の容量素子CCC、内部電源電圧VDDの供給ラインには第2の容量素子CDD、更にスイッチ回路64には第3の容量素子CCDがそれぞれ接続されている。 In order to perform stable circuit operation, capacitive elements C DD , C CC , and C CD are formed in the power supply voltage generation circuit 60. The supply line for the external power supply voltage Vcc has a first capacitive element C CC , the supply line for the internal power supply voltage V DD has a second capacitive element C DD , and the switch circuit 64 has a third capacitive element C CD. Each is connected.

スイッチ回路64の接続は外部電源側或いは内部電源側に切替えることができる。これにより、第3の容量素子CCDの接続を変える。即ち、電源電圧発生回路60に接続するフラッシュメモリ内の回路が動作し、内部電源電圧VDDの供給ラインに電流IDDが流れた場合、スイッチ回路64の切替によって第3の容量素子CCDが内部電源電圧VDDの供給ラインに接続し、外部電源電圧側に接続する容量を第1の容量素子CCCだけに減少させる。一方、第1の容量素子CCCに第3の容量素子CCDを加えることによって、内部電源電圧側に接続する容量を増加させる。このように容量をフィードバックすることにより、内部電源電圧VDDを安定化させる。 The connection of the switch circuit 64 can be switched to the external power supply side or the internal power supply side. Thus, changing the connection of the third capacitor C CD. That is, the circuit operates in the flash memory to be connected to the power supply voltage generating circuit 60, when the current I DD flows to the supply line of the internal power supply voltage V DD, the third capacitor C CD by switching the switch circuits 64 The capacitor connected to the supply line of the internal power supply voltage V DD and connected to the external power supply voltage side is reduced only to the first capacitor element CC . On the other hand, by adding a third capacitor C CD to the first capacitor C CC, it increases the capacitance connected to the internal power supply voltage side. The internal power supply voltage V DD is stabilized by feeding back the capacitance in this way.

スイッチ回路は、例えばスイッチ切替部とコントロール部とから構成され、第1の実施例で示した図3及び図4と同様であるため、ここでは図示せず、説明も省略する。   The switch circuit is composed of, for example, a switch switching unit and a control unit, and is the same as that shown in FIGS. 3 and 4 shown in the first embodiment.

コントロール回路65は、例えば外部入力信号のコマンドに同期した信号を比較回路61のイネーブル信号として出力することにより比較回路61を制御する。従って、コントロール回路は1例として図7に示すようにリングオシレータ等の発振回路である。   The control circuit 65 controls the comparison circuit 61 by, for example, outputting a signal synchronized with the command of the external input signal as an enable signal for the comparison circuit 61. Therefore, the control circuit is an oscillation circuit such as a ring oscillator as shown in FIG.

図8に本実施例で用いられる比較回路の1例を回路図として示す。比較回路として、差動型増幅回路67を用いる。また、比較回路から発生されるコントロール波形を示す波形図を図9に示す。更に、図10に本実施例における電源電圧発生回路の動作特性を示す電流及び電圧の波形図を示す。   FIG. 8 shows an example of a comparison circuit used in this embodiment as a circuit diagram. A differential amplifier circuit 67 is used as a comparison circuit. FIG. 9 shows a waveform diagram showing a control waveform generated from the comparison circuit. Further, FIG. 10 shows a waveform diagram of current and voltage showing the operating characteristics of the power supply voltage generating circuit in this embodiment.

図8に示した比較回路は、比較基準電位Vrefと比較電圧Vintの微少電位差で動作する差動型増幅回路67である。また、差動型増幅回路67への比較基準電位Vrefと比較電圧Vintの取込みを決めるコントロール回路66はリングオシレータであり、このリングオシレータが発振するクロックを基準に比較基準電位Vrefと比較電圧Vintの取込みを切替える。 Comparator circuit shown in FIG. 8 is a differential amplifier circuit 67 operating in the small potential difference between the comparison voltage V int comparison reference potential V ref. The control circuit 66 that determines the incorporation of the comparison reference potential V ref and the comparison voltage V int into the differential amplifier circuit 67 is a ring oscillator, and is compared with the comparison reference potential V ref on the basis of the clock oscillated by the ring oscillator. Switches the voltage V int acquisition.

図9に示すように、リングオシレータの連続クロックによって、差動型増幅回路67の動作をコントロールする各クロック信号を送出する。また、図10に示すように、φ1の高レベルのエッジで比較基準電位Vref、比較電圧Vintを取込む。tで微少電位差を増幅して、tで比較結果の“0”か“1”のデータをラッチする。その結果、Voutが“0”ならばVintを次のクロックサイクルまで充電する。続くφ1の高レベルのエッジではVref、Vintを取込み、tでVoutが“1”ならば次のクロックサイクルまでVintの電圧低下が生じても充放電動作は行わない。 As shown in FIG. 9, each clock signal for controlling the operation of the differential amplifier circuit 67 is transmitted by the continuous clock of the ring oscillator. Further, as shown in FIG. 10, the comparison reference potential V ref and the comparison voltage V int are taken in at the high level edge of φ1. A minute potential difference is amplified at t 1 , and data “0” or “1” as a comparison result is latched at t 2 . As a result, if V out is “0”, V int is charged until the next clock cycle. At the subsequent high-level edge of φ1, V ref and V int are taken. If V out is “1” at t 3 , the charging / discharging operation is not performed even if the voltage drop of V int occurs until the next clock cycle.

各サイクルで内部電源電圧Vintにて充放電と動作停止をデジタルなサンプリング動作によって繰り返す。従来のアナログ的充放電動作に比較して消費電流も低減される。従って、消費電流が大きく且つ高速な回路が可能になる。 The charge and discharge operation stops at the internal power supply voltage V int in each cycle is repeated by the digital sampling operation. Current consumption is reduced as compared with the conventional analog charge / discharge operation. Therefore, a circuit that consumes a large amount of current and has a high speed becomes possible.

本実施例では第1の実施例と同様に、内部電源電圧VDDをはじめとして、外部電源電圧VCC等の振動も小さくすることが可能になる。このため、動作が安定した電源電圧発生回路を提供することができる。 In this embodiment, as in the first embodiment, it is possible to reduce vibrations of the internal power supply voltage V DD and the external power supply voltage VCC . Therefore, it is possible to provide a power supply voltage generation circuit with stable operation.

また、容量素子を切替えて活用することによって、容量素子に必要な素子内の面積を小さくすることが可能になる。このため、従来よりも更に微細化された半導体装置を得ることができる。   Further, by switching and utilizing the capacitive element, it is possible to reduce the area in the element necessary for the capacitive element. For this reason, a semiconductor device further miniaturized than before can be obtained.

更に、待機状態から動作状態への切替え時だけでなく、例えばコマンド信号による動作モード変化等、消費電流の急峻で大きな変化が発生する時においても、内部電源電圧側に接続する第2の容量を変化させることにより、内部電源電圧VDDの振動を制御できる。これによって、安定した回路動作が得られる。 Further, not only at the time of switching from the standby state to the operation state, but also when the consumption current has a sharp and large change such as an operation mode change by a command signal, the second capacitor connected to the internal power supply voltage side is provided. By changing the frequency, the oscillation of the internal power supply voltage V DD can be controlled. Thereby, a stable circuit operation can be obtained.

図11に本発明の第3の実施例における電源電圧発生回路を示す。本実施例における電源電圧発生回路は、図6で示した第2の実施例と基本構成は同じである。異なる点は、比較回路に変換回路を接続し、同期型メモリに対応可能にしたことである。   FIG. 11 shows a power supply voltage generation circuit according to the third embodiment of the present invention. The basic configuration of the power supply voltage generation circuit in this embodiment is the same as that of the second embodiment shown in FIG. The difference is that a conversion circuit is connected to the comparison circuit so as to be compatible with a synchronous memory.

電源電圧発生回路70では、比較回路71a及び変換回路71bによってドライバ回路73のゲート電圧Voutが制御される。即ち、基準電源発生回路72から送られる基準電圧Vrefと、抵抗R71及び抵抗R72によって分圧された内部電源電圧VDDのモニタ電圧Vmonとを比較し、モニタ電圧Vmonが基準電圧Vrefよりも低レベルになれば、比較回路71aは基準電圧Vrefを選択し、ドライバ回路73を流れる電流を増加させるようにゲート電圧Voutを調整する。一方、モニタ電圧Vmonが基準電圧Vrefよりも高レベルになれば、比較回路71はモニタ電圧Vmonを選択し、ドライバ回路73を流れる電流を減少させるようにゲート電圧Voutを調整する。 In the power supply voltage generation circuit 70, the gate voltage Vout of the driver circuit 73 is controlled by the comparison circuit 71a and the conversion circuit 71b. That is, the reference voltage V ref sent from the reference power supply generation circuit 72, resistor R 71 and the resistor R 72 compares the monitor voltage V mon of the divided internal power supply voltage V DD, the monitor voltage V mon reference voltage When the level becomes lower than V ref , the comparison circuit 71 a selects the reference voltage V ref and adjusts the gate voltage V out so as to increase the current flowing through the driver circuit 73. On the other hand, when the monitor voltage V mon becomes higher than the reference voltage V ref , the comparison circuit 71 selects the monitor voltage V mon and adjusts the gate voltage V out so as to reduce the current flowing through the driver circuit 73.

安定した回路動作を行うため、電源電圧発生回路70の中には容量素子CDD、CCC、CCD、が形成されている。外部電源電圧Vccの供給ラインには第1の容量素子CCC、内部電源電圧VDDの供給ラインには第2の容量素子CDD、更にスイッチ回路74には第3の容量素子CCDがそれぞれ接続されている。 Capacitance elements C DD , C CC , C CD are formed in the power supply voltage generation circuit 70 in order to perform stable circuit operation. The supply line for the external power supply voltage Vcc has a first capacitive element C CC , the supply line for the internal power supply voltage V DD has a second capacitive element C DD , and the switch circuit 74 has a third capacitive element C CD. Each is connected.

スイッチ回路74の接続は外部電源側或いは内部電源側に切替えることができる。これにより、第3の容量素子CCDの接続を変える。即ち、電源電圧発生回路70に接続するフラッシュメモリ内の回路が動作し、内部電源電圧VDDの供給ラインに電流IDDが流れた場合、スイッチ回路74の切替によって第3の容量素子CCDが内部電源電圧VDDの供給ラインに接続し、外部電源電圧側に接続する容量を第1の容量素子CCCだけに減少させる。一方、第1の容量素子CCCに第3の容量素子CCDを加えることによって、内部電源電圧側に接続する容量を増加させる。このように容量をフィードバックすることにより、内部電源電圧VDDを安定化させる。 The connection of the switch circuit 74 can be switched to the external power supply side or the internal power supply side. Thus, changing the connection of the third capacitor C CD. That is, the circuit operates in the flash memory to be connected to the power supply voltage generating circuit 70, when the current I DD flows to the supply line of the internal power supply voltage V DD, the third capacitor C CD by switching the switch circuits 74 The capacitor connected to the supply line of the internal power supply voltage V DD and connected to the external power supply voltage side is reduced only to the first capacitor element CC . On the other hand, by adding a third capacitor C CD to the first capacitor C CC, it increases the capacitance connected to the internal power supply voltage side. The internal power supply voltage V DD is stabilized by feeding back the capacitance in this way.

スイッチ回路は、例えばスイッチ切替部とコントロール部とから構成され、第1の実施例で示した図3及び図4と同様であるため、ここでは図示せず、説明も省略する。   The switch circuit is composed of, for example, a switch switching unit and a control unit, and is the same as that shown in FIGS. 3 and 4 shown in the first embodiment.

また、コントロール回路75も第2の実施例で示した図7のリングオシレータと同様であるため、ここでは図示せず、説明も省略する。   Further, since the control circuit 75 is the same as the ring oscillator of FIG. 7 shown in the second embodiment, it is not shown here and will not be described.

この電源電圧発生回路を同期型のフラッシュメモリに適用する場合、消費電流も増加する。従って、電源電圧発生回路の回路動作も同期型として常に内部電源電圧VDDをモニタし、変更する回路が必要となる。 When this power supply voltage generation circuit is applied to a synchronous flash memory, current consumption also increases. Therefore, a circuit for monitoring and changing the internal power supply voltage V DD is required because the circuit operation of the power supply voltage generating circuit is also synchronous.

コントロール回路75が接続された比較回路71aとして、例えばカレントミラー型回路を使用する。この場合、出力信号はアナログ信号である。比較回路71aに変換回路71bとして1段のインバータ回路を接続し、例えばフルスイングさせることにより、デジタル信号に変換する。   For example, a current mirror type circuit is used as the comparison circuit 71a to which the control circuit 75 is connected. In this case, the output signal is an analog signal. A one-stage inverter circuit is connected to the comparison circuit 71a as the conversion circuit 71b and is converted into a digital signal by, for example, full swing.

比較回路71aから出力される信号が、例えば高レベルの逆相になることで、1段のインバータ回路である変換回路71bによって低レベル信号にする。   The signal output from the comparison circuit 71a becomes a low level signal by the conversion circuit 71b which is a one-stage inverter circuit, for example, by having a high-level reverse phase.

本実施例では第2の実施例と同様に、内部電源電圧VDDをはじめとして、外部電源電圧VCC等の振動も小さくすることが可能になる。このため、動作が安定した電源電圧発生回路を提供することができる。 In the present embodiment, as in the second embodiment, it is possible to reduce vibrations of the internal power supply voltage V DD and the external power supply voltage VCC . Therefore, it is possible to provide a power supply voltage generation circuit with stable operation.

また、容量素子を切替えて活用することによって、容量素子に必要な素子内の面積を小さくすることが可能になる。このため、従来よりも更に微細化された半導体装置を得ることができる。   Further, by switching and utilizing the capacitive element, it is possible to reduce the area in the element necessary for the capacitive element. For this reason, a semiconductor device further miniaturized than before can be obtained.

また、待機状態から動作状態への切替え時だけでなく、例えばコマンド信号による動作モード変化等、消費電流の急峻で大きな変化が発生する時においても、内部電源電圧側に接続する第2の容量を変化させることにより、内部電源電圧VDDの振動を制御できる。これによって、安定した回路動作が得られる。 In addition to switching from the standby state to the operating state, the second capacitor connected to the internal power supply voltage side is also used when, for example, a sudden and large change in current consumption occurs, such as an operation mode change due to a command signal. By changing the frequency, the oscillation of the internal power supply voltage V DD can be controlled. Thereby, a stable circuit operation can be obtained.

更に、同期型のメモリに対しても適用可能であり、用途の拡大に寄与する。   Furthermore, the present invention can be applied to a synchronous memory, which contributes to the expansion of applications.

図12に本発明の第4の実施例における電源電圧発生回路の回路ブロック図を示す。本実施例では、複数の電源電圧発生回路を使用することによって、半導体装置への適用範囲を拡大可能にしている。   FIG. 12 shows a circuit block diagram of a power supply voltage generation circuit according to the fourth embodiment of the present invention. In this embodiment, the application range to the semiconductor device can be expanded by using a plurality of power supply voltage generation circuits.

本実施例の半導体装置は電源電圧発生回路80a、80b,80c,80d,80eを5個備えており、基準電源電位発生回路82及びコントロール回路85は共通になっている。   The semiconductor device of this embodiment includes five power supply voltage generation circuits 80a, 80b, 80c, 80d, and 80e, and the reference power supply potential generation circuit 82 and the control circuit 85 are common.

消費電流の大きい同期型メモリの場合、その電流変動に対し、内部電源電圧VDDの振動も大きくなる。従って、その安定化を図るため、外部入力のコマンドを電源電圧発生回路80a、80b,80c,80d,80eへフィードバック信号として入力し、次の動作モードを予測し、電源電圧発生回路80a、80b,80c,80d,80eの電源供給能力を変更可能にする。このため、単一の電源電圧発生回路を更に上回る安定性を有する内部電源電圧VDDの供給ができる。 In the case of a synchronous memory with a large current consumption, the vibration of the internal power supply voltage V DD also increases with respect to the current fluctuation. Therefore, in order to stabilize it, an externally input command is input as a feedback signal to the power supply voltage generation circuits 80a, 80b, 80c, 80d, and 80e, the next operation mode is predicted, and the power supply voltage generation circuits 80a, 80b, The power supply capability of 80c, 80d, and 80e can be changed. For this reason, it is possible to supply the internal power supply voltage V DD having a stability higher than that of a single power supply voltage generation circuit.

なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。   Note that the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention.

半導体装置としてフラッシュメモリだけでなく、不揮発性メモリ、ダイナミックランダムアクセスメモリ等の半導体メモリ全般に適用可能である。電源電圧発生回路として電圧降下回路だけでなく、電圧昇圧回路への適用も可能である。   The semiconductor device can be applied not only to a flash memory but also to a general semiconductor memory such as a nonvolatile memory and a dynamic random access memory. The power supply voltage generation circuit can be applied not only to a voltage drop circuit but also to a voltage booster circuit.

また、スイッチ回路としては、切替部及びコントロール部を含む回路形成だけでなく、切替部のみで外部からのコントロール信号がなく、自動的にスイッチ切替が可能な回路形式であっても良い。   Further, the switch circuit may be not only a circuit formation including a switching unit and a control unit, but also a circuit type in which a switch can be automatically switched without using a control signal from the outside only by the switching unit.

また、比較回路は本実施例で示した回路以外にウィンドウ比較回路、ストローブ比較回路等の比較回路を用いても良い。   Further, as the comparison circuit, a comparison circuit such as a window comparison circuit or a strobe comparison circuit may be used in addition to the circuit shown in this embodiment.

また、本発明は、以下の付記に記載されるような構成が考えられる。   In addition, the present invention can be configured as described in the following supplementary notes.

付記1として、電源電圧発生回路を、待機時用に一基以上、かつ、動作時用に二基以上を有することを特徴とする半導体装置。   As a supplementary note 1, a semiconductor device having one or more power supply voltage generation circuits for standby and two or more for operation.

付記2として、電圧制御手段として、外部電源側に接続する第1の容量素子と、内部電源側に接続する第2の容量素子と、外部電源側と前記内部電源側との接続の切替えが可能なスイッチ回路と、スイッチ回路に接続し、スイッチ回路によって外部電源側と内部電源側とに接続が切り替わる第3の容量素子とを有することを特徴とする電源電圧発生回路を有する半導体装置。   Supplementary note 2 As voltage control means, the first capacitor connected to the external power supply side, the second capacitor connected to the internal power supply side, and the connection between the external power supply side and the internal power supply side can be switched. And a third capacitor element connected to the switch circuit and switched between the external power supply side and the internal power supply side by the switch circuit.

付記3として、ドライバ回路は絶縁ゲート型電界効果トランジスタであり、絶縁ゲート型電界効果トランジスタのゲート電圧を制御する比較回路を有し、比較回路へ基準電圧を与える基準電位発生回路、及びモニタ電圧を与えるための内部電源電圧を分圧する2つの抵抗器とを有し、外部電源電圧を電圧降下させ、内部電源電圧とすることを特徴とする電源電圧発生回路を有する半導体装置。   As supplementary note 3, the driver circuit is an insulated gate field effect transistor, has a comparison circuit for controlling the gate voltage of the insulated gate field effect transistor, and has a reference potential generating circuit for supplying a reference voltage to the comparison circuit, and a monitor voltage. A semiconductor device having a power supply voltage generation circuit, characterized in that it has two resistors for dividing an internal power supply voltage to be applied, and drops the external power supply voltage to generate an internal power supply voltage.

付記4として、比較回路にコントロール回路が接続し、コントロール回路が内部電源電圧側からの出力信号に同期するように比較回路からの出力を制御することを特徴とする電源電圧発生回路を有する半導体装置。   Appendix 4 A semiconductor device having a power supply voltage generating circuit, wherein a control circuit is connected to the comparison circuit, and the control circuit controls output from the comparison circuit so as to synchronize with an output signal from the internal power supply voltage side .

本発明の第1の実施例における半導体装置を示す回路ブロック図。1 is a circuit block diagram showing a semiconductor device according to a first embodiment of the present invention. 本発明の第1の実施例における電源電圧発生回路を示す回路ブロック図。1 is a circuit block diagram showing a power supply voltage generation circuit according to a first embodiment of the present invention. 本発明の第1の実施例におけるスイッチ回路のスイッチ切替部示す回路ブロック図。The circuit block diagram which shows the switch switching part of the switch circuit in 1st Example of this invention. 本発明の第1の実施例におけるスイッチ回路のコントロール部を示す回路ブロック図。The circuit block diagram which shows the control part of the switch circuit in 1st Example of this invention. 本発明の第1の実施例における電源電圧発生回路の動作特性を示す電流及び電圧の波形図。FIG. 3 is a current and voltage waveform diagram showing operating characteristics of the power supply voltage generation circuit according to the first embodiment of the present invention. 本発明の第2の実施例における電源電圧発生回路を示す回路ブロック図。The circuit block diagram which shows the power supply voltage generation circuit in the 2nd Example of this invention. 本発明の第2の実施例におけるコントロール回路を示す回路ブロック図。The circuit block diagram which shows the control circuit in the 2nd Example of this invention. 本発明の第2の実施例における比較回路を示す回路ブロック図。The circuit block diagram which shows the comparison circuit in the 2nd Example of this invention. 本発明の第2の実施例における比較回路から発生されるコントロール波形を示す波形図。The wave form diagram which shows the control waveform generated from the comparison circuit in the 2nd Example of this invention. 本発明の第2の実施例における電源電圧発生回路の動作特性を示す電流及び電圧の波形図。FIG. 6 is a current and voltage waveform diagram showing operating characteristics of a power supply voltage generation circuit according to a second embodiment of the present invention. 本発明の第3の実施例における電源電圧発生回路を示す回路ブロック図。The circuit block diagram which shows the power supply voltage generation circuit in the 3rd Example of this invention. 本発明の第4の実施例における複数の電源電圧発生回路を示す回路ブロック図。The circuit block diagram which shows the some power supply voltage generation circuit in the 4th Example of this invention. 従来例を示す電源電圧発生回路の回路ブロック図。The circuit block diagram of the power supply voltage generation circuit which shows a prior art example. 従来例を示す電源電圧発生回路の動作波形図。The operation | movement waveform diagram of the power supply voltage generation circuit which shows a prior art example.

符号の説明Explanation of symbols

10 フラッシュメモリ
11 メモリセル及び周辺回路
12、13 インターフェイス回路
14、20、60、70、90 電源電圧発生回路
80a、80b、80c、80d、80e 電源電圧発生回路
21、41a、41b、61、71a、91 比較回路
22、42a、42b、62、72、82、92 基準電位発生回路
23、40、63、73、93 ドライバ回路
24、64、74 スイッチ回路
30 スイッチ回路の切替部
40 スイッチ回路のコントロール部
65,66、75、85 コントロール回路
67 差動型増幅回路
71b 変換回路
DESCRIPTION OF SYMBOLS 10 Flash memory 11 Memory cell and peripheral circuit 12, 13 Interface circuit 14, 20, 60, 70, 90 Power supply voltage generation circuit 80a, 80b, 80c, 80d, 80e Power supply voltage generation circuit 21, 41a, 41b, 61, 71a, 91 Comparison circuits 22, 42a, 42b, 62, 72, 82, 92 Reference potential generating circuits 23, 40, 63, 73, 93 Driver circuits 24, 64, 74 Switch circuit 30 Switch circuit switching unit 40 Switch circuit control unit 65, 66, 75, 85 Control circuit 67 Differential type amplifier circuit 71b Conversion circuit

Claims (5)

外部電源から入力される外部電源電圧を、ドライバ回路を介して所定の電圧に調整し、内部電源電圧として外部回路へ出力する電源電圧発生回路であって、
前記外部回路の動作時において、前記外部電源側に接続する容量と前記内部電源側に接続する容量とを変動させることによって、前記内部電源電圧を制御する電圧制御手段を有することを特徴とする電源電圧発生回路。
A power supply voltage generation circuit that adjusts an external power supply voltage input from an external power supply to a predetermined voltage via a driver circuit and outputs the internal power supply voltage to an external circuit,
A power supply comprising voltage control means for controlling the internal power supply voltage by changing a capacity connected to the external power supply side and a capacity connected to the internal power supply side during operation of the external circuit. Voltage generation circuit.
前記電圧制御手段として、
前記外部電源側に接続する第1の容量素子と、
前記内部電源側に接続する第2の容量素子と、
前記外部電源側と前記内部電源側とに対し、接続の切替えが可能なスイッチ回路と、
前記スイッチ回路に接続し、前記スイッチ回路によって前記外部電源側或いは前記内部電源側とに接続が切り替わる第3の容量素子とを
有することを特徴とする請求項1に記載の電源電圧発生回路。
As the voltage control means,
A first capacitive element connected to the external power supply side;
A second capacitive element connected to the internal power supply side;
A switch circuit capable of switching connection to the external power supply side and the internal power supply side,
2. The power supply voltage generation circuit according to claim 1, further comprising a third capacitor element connected to the switch circuit and switched to the external power supply side or the internal power supply side by the switch circuit.
前記ドライバ回路は絶縁ゲート型電界効果トランジスタであり、前記絶縁ゲート型電界効果トランジスタのゲート電圧を制御する比較回路、前記比較回路へ基準電圧を与える基準電位発生回路、及びモニタ電圧を与えるための内部電源電圧を分圧する2つの抵抗器とを有し、前記外部電源電圧を電圧降下させ、前記内部電源電圧とすることを特徴とする請求項1又は請求項2に記載の電源電圧発生回路。   The driver circuit is an insulated gate field effect transistor, a comparison circuit for controlling a gate voltage of the insulated gate field effect transistor, a reference potential generating circuit for providing a reference voltage to the comparison circuit, and an internal for providing a monitor voltage 3. The power supply voltage generation circuit according to claim 1, further comprising: two resistors that divide a power supply voltage, wherein the external power supply voltage is dropped to obtain the internal power supply voltage. 4. 前記比較回路にコントロール回路が接続し、前記コントロール回路が送出する出力信号に同期するように前記比較回路からの出力を制御することを特徴とする請求項1乃至請求項3のいずれか1項に記載の電源電圧発生回路。   4. The control circuit according to claim 1, wherein a control circuit is connected to the comparison circuit, and an output from the comparison circuit is controlled so as to be synchronized with an output signal transmitted from the control circuit. The power supply voltage generation circuit described. 外部電源から入力される外部電源電圧を、ドライバ回路を介して所定の電圧に調整し、内部電源電圧として内部の回路へ出力し、前記内部の回路の動作時において、前記外部電源側に接続する容量と前記内部電源側に接続する容量とを変動させることによって、前記内部電源電圧を制御する電圧制御手段を含む電源電圧発生回路を有することを特徴とする半導体装置。   An external power supply voltage input from an external power supply is adjusted to a predetermined voltage via a driver circuit, output to an internal circuit as an internal power supply voltage, and connected to the external power supply side during operation of the internal circuit A semiconductor device comprising: a power supply voltage generation circuit including voltage control means for controlling the internal power supply voltage by changing a capacity and a capacity connected to the internal power supply side.
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