JP2005259222A - Power supply voltage generation circuit and semiconductor device including power supply voltage generation circuit - Google Patents
Power supply voltage generation circuit and semiconductor device including power supply voltage generation circuit Download PDFInfo
- Publication number
- JP2005259222A JP2005259222A JP2004066995A JP2004066995A JP2005259222A JP 2005259222 A JP2005259222 A JP 2005259222A JP 2004066995 A JP2004066995 A JP 2004066995A JP 2004066995 A JP2004066995 A JP 2004066995A JP 2005259222 A JP2005259222 A JP 2005259222A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- circuit
- supply voltage
- voltage
- generation circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Read Only Memory (AREA)
Abstract
Description
本発明は、内部電源電圧を発生させる電源電圧発生回路及びその電源電圧発生回路を含む半導体装置に関する。 The present invention relates to a power supply voltage generation circuit for generating an internal power supply voltage and a semiconductor device including the power supply voltage generation circuit.
不揮発性メモリ等の半導体装置では、微細化の進展に対応して、メモリセル、メモリ周辺回路、及びインターフェイス回路等を区別し、外部電源電圧と内部電源電圧を、それぞれの系に供給する回路システムを採用するようになってきた。このような回路システムにおいては、例えば外部電源電圧を基準にして内部電源電圧を供給する電源電圧発生回路を搭載している。 In a semiconductor device such as a nonvolatile memory, a circuit system that distinguishes between a memory cell, a memory peripheral circuit, an interface circuit, and the like corresponding to the progress of miniaturization and supplies an external power supply voltage and an internal power supply voltage to each system Has come to adopt. In such a circuit system, for example, a power supply voltage generation circuit for supplying an internal power supply voltage with reference to an external power supply voltage is mounted.
例えばメモリに設置された、従来の電源電圧発生回路の一例を図13に示す。電源電圧発生回路90は比較回路91、基準電位発生回路92及びPチャネル絶縁ゲート型電界効果トランジスタ(PMOS)からなるドライバ回路93によって、外部電源電圧VCCを電圧降下させ、内部電源電圧VDDへ変換する。比較回路91では、基準電位発生回路92から入力される基準電圧Vrefと抵抗Ra1及び抵抗Ra2によって分圧された内部電源電圧VDDのモニタ電圧Vmonを比較し、PMOS2のゲートへゲート電圧Voutを印加する。
For example, FIG. 13 shows an example of a conventional power supply voltage generation circuit installed in a memory. Power supply
内部電源電圧は出力電圧VOPとして、内部の回路であるメモリセル及び周辺回路(図示せず)へ出力される。しかし、内部の回路の動作時において、その動作状況の影響を受ける。即ち、周辺回路が動作を開始すると、図14に示すように電流IDDが急激に増加し、比較回路91が内部電源電圧VDD1の低下を動作開始時間t1で検知し、比較回路91の出力であるゲート電圧Voutは内部電源電圧VDD1を上昇させるように動作する。そしてその動作が終了すると、その容量CDDによって内部電源電圧VDDは再び低下する。この動きが短時間に発生し、振動現象を起す。容量CDDが不十分の場合、例えばVDD2の挙動に示されるように、内部電源電圧は更に大きく振動する。内部電源電圧VDDminの低下が小さく、また、周期Tφが狭い方が良い。
The internal power supply voltage is output as an output voltage V OP to a memory cell and a peripheral circuit (not shown) which are internal circuits. However, the internal circuit is affected by its operation status. That is, when the peripheral circuit starts operation, the current I DD increases rapidly as shown in FIG. 14, and the
例えばフラッシュメモリの場合、消費電流は大きく、メモリ回路動作も高速性が要求されるため、充放電が繰り返され、図14に示すような内部電源電圧の振動が比較的発生しやすい。また、その動作状態においても、リードからライトにその動作モードが変更するように、プログラム、ベリファイ、イレーズ等の入力コマンドによるフラッシュメモリの内部の回路の動作状態の変化によって、消費電流は急峻に変動し、内部電源電圧の振動を更に大きくする。 For example, in the case of a flash memory, the current consumption is large and the memory circuit operation is required to have high speed. Therefore, charging and discharging are repeated, and the oscillation of the internal power supply voltage as shown in FIG. Also, even in the operating state, the current consumption fluctuates sharply due to changes in the operating state of the internal circuit of the flash memory due to input commands such as program, verify, and erase so that the operating mode changes from read to write. Then, the vibration of the internal power supply voltage is further increased.
従って、内部電源電圧の振動をなるべく抑えるため、例えばメモリセルの周辺回路等の領域を利用し、電流を安定して供給できる大容量の容量素子を電源電圧発生回路の出力ノードに設ける等の工夫を行っている(例えば、特許文献1参照)。 Therefore, in order to suppress the oscillation of the internal power supply voltage as much as possible, for example, a region such as a peripheral circuit of the memory cell is used, and a large-capacity capacitive element capable of stably supplying a current is provided at the output node of the power supply voltage generation circuit. (For example, refer to Patent Document 1).
しかし、内部電源電圧の振動を抑えて回路動作を安定化させるキャパシタの容量を定量的に見積ることは難しく、また、キャパシタを形成する領域も半導体装置の微細化に伴って十分に確保できないという問題があった。
本発明は上記問題を解決するためになされたもので、外部回路に対し、安定した電源電圧を供給することが可能な電源電圧発生回路及びその電源電圧発生回路を有する半導体装置を提供することを目的とする。 The present invention has been made to solve the above problems, and provides a power supply voltage generation circuit capable of supplying a stable power supply voltage to an external circuit and a semiconductor device having the power supply voltage generation circuit. Objective.
上記の課題を解決するため、本発明の第1の態様は、外部電源から入力される外部電源電圧を、ドライバ回路を介して所定の電圧に調整し、内部電源電圧として外部回路へ出力する電源電圧発生回路であって、前記外部回路の動作時において、前記外部電源側に接続する容量と前記内部電源側に接続する容量とを変動させることによって、前記内部電源電圧を制御する電圧制御手段を有することを特徴とする。 In order to solve the above-described problem, a first aspect of the present invention is a power supply that adjusts an external power supply voltage input from an external power supply to a predetermined voltage via a driver circuit and outputs the voltage to the external circuit as an internal power supply voltage. Voltage control means for controlling the internal power supply voltage by varying a capacity connected to the external power supply side and a capacity connected to the internal power supply side during operation of the external circuit. It is characterized by having.
また、本発明の第2の態様は、半導体装置として、外部電源から入力される外部電源電圧を、ドライバ回路を介して所定の電圧に調整し、内部電源電圧として内部の回路へ出力し、前記内部の回路の動作時において、前記外部電源側に接続する容量と前記内部電源側に接続する容量とを変動させることによって、前記内部電源電圧を制御する電圧制御手段を含む電源電圧発生回路を有することを特徴とする。 According to a second aspect of the present invention, as a semiconductor device, an external power supply voltage input from an external power supply is adjusted to a predetermined voltage via a driver circuit, and is output to an internal circuit as an internal power supply voltage. A power supply voltage generating circuit including voltage control means for controlling the internal power supply voltage by changing a capacity connected to the external power supply side and a capacity connected to the internal power supply side during operation of an internal circuit; It is characterized by that.
本発明によれば、内部電源電圧を検知し、それをフィードバックして容量を調整するため、回路内の充放電に追随して、安定した電源電圧を供給する電源電圧発生回路及びそれを備えた半導体記憶装置を提供できる。 According to the present invention, in order to detect the internal power supply voltage and feed back it to adjust the capacity, the power supply voltage generating circuit for supplying a stable power supply voltage following the charge / discharge in the circuit and the same are provided. A semiconductor memory device can be provided.
以下、図面を参照して本発明の実施例を説明する。 Embodiments of the present invention will be described below with reference to the drawings.
図1は、本発明の第1の実施例における半導体装置を示す回路ブロック図である。本実施例における半導体装置は、例えばフラッシュメモリ10である。
FIG. 1 is a circuit block diagram showing a semiconductor device according to a first embodiment of the present invention. The semiconductor device in this embodiment is, for example, a
フラッシュメモリ10はメモリセル及び周辺回路11を主体として、入力側(Vin)及び出力側(Vout)にそれぞれインターフェイス回路12、13を有する。電源電圧は先ず、外部電源電圧Vccとして供給され、内部の電源電圧発生回路14において内部電源電圧VDDに調整する。内部電源電圧VDDはフラッシュメモリ10の中の、例えばインターフェイス回路13へ供給される。
The
図2に本実施例における電源電圧発生回路の回路ブロック図を示す。電源電圧発生回路20は外部電源から外部電源電圧Vccを受け、PMOSからなるドライバ回路23によって電圧降下させることにより、内部電源電圧VDDをPMOSのドレイン側から電源電圧発生回路20の外部にあり、フラッシュメモリ内の他の回路へVopとして供給する電圧降下回路である。
FIG. 2 shows a circuit block diagram of the power supply voltage generation circuit in this embodiment. The power supply
電源電圧発生回路20では、比較回路21によってドライバ回路23のゲート電圧Voutが制御される。即ち、基準電源発生回路22から送られる基準電圧Vrefと、抵抗R21及び抵抗R22によって分圧された内部電源電圧VDDのモニタ電圧Vmonとを比較し、モニタ電圧Vmonが基準電圧Vrefよりも低レベルになれば、比較回路21は基準電圧Vrefを選択し、ドライバ回路23を流れる電流を増加させるようにゲート電圧Voutを調整する。一方、モニタ電圧Vmonが基準電圧Vrefよりも高レベルになれば、比較回路21はモニタ電圧Vmonを選択し、ドライバ回路23を流れる電流を減少させるようにゲート電圧Voutを調整する。
In the power supply
安定した回路動作を行うため、電源電圧発生回路20の中には容量素子CDD、CCC、CCD、が形成されている。外部電源電圧Vccの供給ラインには第1の容量素子CCC、内部電源電圧VDDの供給ラインには第2の容量素子CDD、更にスイッチ回路24には第3の容量素子CCDがそれぞれ接続されている。
Capacitance elements C DD , C CC , and C CD are formed in the power supply
スイッチ回路24の接続は外部電源側或いは内部電源側に切替えることができる。これにより、第3の容量素子CCDの接続を変える。即ち、電源電圧発生回路20に接続するフラッシュメモリ内の回路が動作し、内部電源電圧VDDの供給ラインに電流IDDが流れた場合、スイッチ回路24の切替によって第3の容量素子CCDが内部電源電圧VDDの供給ラインに接続し、外部電源電圧側に接続する第1の容量を第1の容量素子CCCだけに減少させる。一方、第1の容量素子CCCに第3の容量素子CCDを加えることによって、内部電源電圧側に接続する第2の容量を増加させる。このように容量をフィードバックすることにより、内部電源電圧VDDを安定化させる。
The connection of the
スイッチ回路24は、例えばスイッチ切替部とコントロール部とから構成される。図3にスイッチ切替部30の1例を示す。スイッチ切替部30は4個のMOSトランジスタによって構成されており、内部電源電圧VDD及び外部電源電圧Vcc対して基本的に対称な形態をとる。例えば、それぞれ値が逆相である電圧Va1、―Va1がPMOS20、NMOS20をそれぞれオンにし、一方、それぞれ値が逆相である電圧Va2、―Va2がPMOS21、NMOS21をそれぞれオフにする。これにより、第3の容量素子CCDを、例えば外部電源電圧Vccから内部電源電圧VDDへ切替える。
The
スイッチ切替部30のMOSトランジスタを動作させるスイッチ回路のコントロール部40を図4に示す。コントロール部40は、2つの比較回路41a、41bにおいて、基準電源発生回路42a、42bから送られるそれぞれの基準電圧Vrefと抵抗R41及び抵抗R42によって分圧されたVDDのモニタ電圧とを比較し、どちらかを選択する。比較回路41aからは、それぞれ値が逆相である電圧Va1、―Va1、比較回路41bからは、それぞれ値が逆相である電圧Va2、―Va2を、それぞれインバータを介して出力する。
FIG. 4 shows a
このコントロール部40において、内部電源電圧VDDの電位が低下した場合、比較回路41aの出力VOAは低レベルになる。それをインバータによってそれぞれ逆相の電圧Va1、―Va1に制御する。また、電圧Va2、―Va2についても同様である。
In this
図5に電源電圧発生回路の外部回路が動作した時の、電源電圧発生回路における電流及び電圧の時間変化を示す信号波形の1例を示す。外部電源を投入することにより、VCCが供給されている状態では安定した電流及び電圧を示す。時間t1において、図1に示すフラッシュメモリ10が動作状態になると、図2に示す電源電圧発生回路20を流れる電流IDDは急激に立ち上がる。これにより、内部電源電圧VDDが下がり、基準電圧Vrefに対しモニタ電圧Vmonが下がる。これにより比較回路の出力電圧Voutが下がる。
FIG. 5 shows an example of a signal waveform that shows temporal changes in current and voltage in the power supply voltage generation circuit when an external circuit of the power supply voltage generation circuit operates. By turning on the external power supply, a stable current and voltage are displayed in a state where VCC is supplied. At time t 1, the
この時、図2に示すスイッチ回路24が動作し、内部電源電圧VDDの電圧降下を小さくするように容量CCDを内部電源電圧側VDDへ接続するように切り替える。これにより内部電源電圧VDDの電圧が上昇すると、基準電圧Vref、モニタ電圧Vmon、比較回路の出力電圧Voutに逆の現象が起り、容量CCDを外部電源電圧側VCCへ接続するようにスイッチ回路24が切替えを実行する。これが基本的な回路動作である。
At this time, it operates the
このようなフィードバック動作によって、図5に示すように内部電源電圧VDDをはじめとして、外部電源電圧VCC等の振動も小さくすることが可能になる。このため、動作が安定した電源電圧発生回路を提供することができる。更に、ここで示したように、動作が安定した電源電圧発生回路をフラッシュメモリ等の半導体装置へ組み込むことにより、性能のよいフラッシュメモリ等の半導体装置が得られる。 By such a feedback operation, it is possible to reduce the vibration of the internal power supply voltage V DD and the external power supply voltage VCC as shown in FIG. Therefore, it is possible to provide a power supply voltage generation circuit with stable operation. Furthermore, as shown here, a semiconductor device such as a flash memory with good performance can be obtained by incorporating a power supply voltage generating circuit with stable operation into a semiconductor device such as a flash memory.
また、容量素子を切替えて活用することによって、容量素子に必要な素子内の面積を小さくすることが可能になる。このため、従来の半導体装置よりも更に微細化された半導体装置を得ることができる。 Further, by switching and utilizing the capacitive element, it is possible to reduce the area in the element necessary for the capacitive element. Therefore, a semiconductor device that is further miniaturized than the conventional semiconductor device can be obtained.
図6に本発明の第2の実施例における電源電圧発生回路を示す。本実施例における電源電圧発生回路は、図2で示した第1の実施例と基本構成は同じである。異なる点は、コントロール回路を設け、比較回路に接続することにより、比較回路を制御できるようにしたことである。 FIG. 6 shows a power supply voltage generation circuit according to the second embodiment of the present invention. The basic configuration of the power supply voltage generating circuit in this embodiment is the same as that of the first embodiment shown in FIG. The difference is that a control circuit is provided and connected to the comparison circuit so that the comparison circuit can be controlled.
電源電圧発生回路60では、比較回路61によってドライバ回路63のゲート電圧Voutが制御される。即ち、基準電源発生回路62から送られる基準電圧Vrefと、抵抗R21及び抵抗R22によって分圧された内部電源電圧VDDのモニタ電圧Vmonとを比較し、モニタ電圧Vmonが基準電圧Vrefよりも低レベルになれば、比較回路61は基準電圧Vrefを選択し、ドライバ回路63を流れる電流を増加させるようにゲート電圧Voutを調整する。一方、モニタ電圧Vmonが基準電圧Vrefよりも高レベルになれば、比較回路61はモニタ電圧Vmonを選択し、ドライバ回路63を流れる電流を減少させるようにゲート電圧Voutを調整する。
In the power supply
安定した回路動作を行うため、電源電圧発生回路60の中には容量素子CDD、CCC、CCD、が形成されている。外部電源電圧Vccの供給ラインには第1の容量素子CCC、内部電源電圧VDDの供給ラインには第2の容量素子CDD、更にスイッチ回路64には第3の容量素子CCDがそれぞれ接続されている。
In order to perform stable circuit operation, capacitive elements C DD , C CC , and C CD are formed in the power supply
スイッチ回路64の接続は外部電源側或いは内部電源側に切替えることができる。これにより、第3の容量素子CCDの接続を変える。即ち、電源電圧発生回路60に接続するフラッシュメモリ内の回路が動作し、内部電源電圧VDDの供給ラインに電流IDDが流れた場合、スイッチ回路64の切替によって第3の容量素子CCDが内部電源電圧VDDの供給ラインに接続し、外部電源電圧側に接続する容量を第1の容量素子CCCだけに減少させる。一方、第1の容量素子CCCに第3の容量素子CCDを加えることによって、内部電源電圧側に接続する容量を増加させる。このように容量をフィードバックすることにより、内部電源電圧VDDを安定化させる。
The connection of the switch circuit 64 can be switched to the external power supply side or the internal power supply side. Thus, changing the connection of the third capacitor C CD. That is, the circuit operates in the flash memory to be connected to the power supply
スイッチ回路は、例えばスイッチ切替部とコントロール部とから構成され、第1の実施例で示した図3及び図4と同様であるため、ここでは図示せず、説明も省略する。 The switch circuit is composed of, for example, a switch switching unit and a control unit, and is the same as that shown in FIGS. 3 and 4 shown in the first embodiment.
コントロール回路65は、例えば外部入力信号のコマンドに同期した信号を比較回路61のイネーブル信号として出力することにより比較回路61を制御する。従って、コントロール回路は1例として図7に示すようにリングオシレータ等の発振回路である。
The
図8に本実施例で用いられる比較回路の1例を回路図として示す。比較回路として、差動型増幅回路67を用いる。また、比較回路から発生されるコントロール波形を示す波形図を図9に示す。更に、図10に本実施例における電源電圧発生回路の動作特性を示す電流及び電圧の波形図を示す。
FIG. 8 shows an example of a comparison circuit used in this embodiment as a circuit diagram. A
図8に示した比較回路は、比較基準電位Vrefと比較電圧Vintの微少電位差で動作する差動型増幅回路67である。また、差動型増幅回路67への比較基準電位Vrefと比較電圧Vintの取込みを決めるコントロール回路66はリングオシレータであり、このリングオシレータが発振するクロックを基準に比較基準電位Vrefと比較電圧Vintの取込みを切替える。
Comparator circuit shown in FIG. 8 is a
図9に示すように、リングオシレータの連続クロックによって、差動型増幅回路67の動作をコントロールする各クロック信号を送出する。また、図10に示すように、φ1の高レベルのエッジで比較基準電位Vref、比較電圧Vintを取込む。t1で微少電位差を増幅して、t2で比較結果の“0”か“1”のデータをラッチする。その結果、Voutが“0”ならばVintを次のクロックサイクルまで充電する。続くφ1の高レベルのエッジではVref、Vintを取込み、t3でVoutが“1”ならば次のクロックサイクルまでVintの電圧低下が生じても充放電動作は行わない。
As shown in FIG. 9, each clock signal for controlling the operation of the
各サイクルで内部電源電圧Vintにて充放電と動作停止をデジタルなサンプリング動作によって繰り返す。従来のアナログ的充放電動作に比較して消費電流も低減される。従って、消費電流が大きく且つ高速な回路が可能になる。 The charge and discharge operation stops at the internal power supply voltage V int in each cycle is repeated by the digital sampling operation. Current consumption is reduced as compared with the conventional analog charge / discharge operation. Therefore, a circuit that consumes a large amount of current and has a high speed becomes possible.
本実施例では第1の実施例と同様に、内部電源電圧VDDをはじめとして、外部電源電圧VCC等の振動も小さくすることが可能になる。このため、動作が安定した電源電圧発生回路を提供することができる。 In this embodiment, as in the first embodiment, it is possible to reduce vibrations of the internal power supply voltage V DD and the external power supply voltage VCC . Therefore, it is possible to provide a power supply voltage generation circuit with stable operation.
また、容量素子を切替えて活用することによって、容量素子に必要な素子内の面積を小さくすることが可能になる。このため、従来よりも更に微細化された半導体装置を得ることができる。 Further, by switching and utilizing the capacitive element, it is possible to reduce the area in the element necessary for the capacitive element. For this reason, a semiconductor device further miniaturized than before can be obtained.
更に、待機状態から動作状態への切替え時だけでなく、例えばコマンド信号による動作モード変化等、消費電流の急峻で大きな変化が発生する時においても、内部電源電圧側に接続する第2の容量を変化させることにより、内部電源電圧VDDの振動を制御できる。これによって、安定した回路動作が得られる。 Further, not only at the time of switching from the standby state to the operation state, but also when the consumption current has a sharp and large change such as an operation mode change by a command signal, the second capacitor connected to the internal power supply voltage side is provided. By changing the frequency, the oscillation of the internal power supply voltage V DD can be controlled. Thereby, a stable circuit operation can be obtained.
図11に本発明の第3の実施例における電源電圧発生回路を示す。本実施例における電源電圧発生回路は、図6で示した第2の実施例と基本構成は同じである。異なる点は、比較回路に変換回路を接続し、同期型メモリに対応可能にしたことである。 FIG. 11 shows a power supply voltage generation circuit according to the third embodiment of the present invention. The basic configuration of the power supply voltage generation circuit in this embodiment is the same as that of the second embodiment shown in FIG. The difference is that a conversion circuit is connected to the comparison circuit so as to be compatible with a synchronous memory.
電源電圧発生回路70では、比較回路71a及び変換回路71bによってドライバ回路73のゲート電圧Voutが制御される。即ち、基準電源発生回路72から送られる基準電圧Vrefと、抵抗R71及び抵抗R72によって分圧された内部電源電圧VDDのモニタ電圧Vmonとを比較し、モニタ電圧Vmonが基準電圧Vrefよりも低レベルになれば、比較回路71aは基準電圧Vrefを選択し、ドライバ回路73を流れる電流を増加させるようにゲート電圧Voutを調整する。一方、モニタ電圧Vmonが基準電圧Vrefよりも高レベルになれば、比較回路71はモニタ電圧Vmonを選択し、ドライバ回路73を流れる電流を減少させるようにゲート電圧Voutを調整する。
In the power supply
安定した回路動作を行うため、電源電圧発生回路70の中には容量素子CDD、CCC、CCD、が形成されている。外部電源電圧Vccの供給ラインには第1の容量素子CCC、内部電源電圧VDDの供給ラインには第2の容量素子CDD、更にスイッチ回路74には第3の容量素子CCDがそれぞれ接続されている。
Capacitance elements C DD , C CC , C CD are formed in the power supply
スイッチ回路74の接続は外部電源側或いは内部電源側に切替えることができる。これにより、第3の容量素子CCDの接続を変える。即ち、電源電圧発生回路70に接続するフラッシュメモリ内の回路が動作し、内部電源電圧VDDの供給ラインに電流IDDが流れた場合、スイッチ回路74の切替によって第3の容量素子CCDが内部電源電圧VDDの供給ラインに接続し、外部電源電圧側に接続する容量を第1の容量素子CCCだけに減少させる。一方、第1の容量素子CCCに第3の容量素子CCDを加えることによって、内部電源電圧側に接続する容量を増加させる。このように容量をフィードバックすることにより、内部電源電圧VDDを安定化させる。
The connection of the
スイッチ回路は、例えばスイッチ切替部とコントロール部とから構成され、第1の実施例で示した図3及び図4と同様であるため、ここでは図示せず、説明も省略する。 The switch circuit is composed of, for example, a switch switching unit and a control unit, and is the same as that shown in FIGS. 3 and 4 shown in the first embodiment.
また、コントロール回路75も第2の実施例で示した図7のリングオシレータと同様であるため、ここでは図示せず、説明も省略する。
Further, since the
この電源電圧発生回路を同期型のフラッシュメモリに適用する場合、消費電流も増加する。従って、電源電圧発生回路の回路動作も同期型として常に内部電源電圧VDDをモニタし、変更する回路が必要となる。 When this power supply voltage generation circuit is applied to a synchronous flash memory, current consumption also increases. Therefore, a circuit for monitoring and changing the internal power supply voltage V DD is required because the circuit operation of the power supply voltage generating circuit is also synchronous.
コントロール回路75が接続された比較回路71aとして、例えばカレントミラー型回路を使用する。この場合、出力信号はアナログ信号である。比較回路71aに変換回路71bとして1段のインバータ回路を接続し、例えばフルスイングさせることにより、デジタル信号に変換する。
For example, a current mirror type circuit is used as the
比較回路71aから出力される信号が、例えば高レベルの逆相になることで、1段のインバータ回路である変換回路71bによって低レベル信号にする。
The signal output from the
本実施例では第2の実施例と同様に、内部電源電圧VDDをはじめとして、外部電源電圧VCC等の振動も小さくすることが可能になる。このため、動作が安定した電源電圧発生回路を提供することができる。 In the present embodiment, as in the second embodiment, it is possible to reduce vibrations of the internal power supply voltage V DD and the external power supply voltage VCC . Therefore, it is possible to provide a power supply voltage generation circuit with stable operation.
また、容量素子を切替えて活用することによって、容量素子に必要な素子内の面積を小さくすることが可能になる。このため、従来よりも更に微細化された半導体装置を得ることができる。 Further, by switching and utilizing the capacitive element, it is possible to reduce the area in the element necessary for the capacitive element. For this reason, a semiconductor device further miniaturized than before can be obtained.
また、待機状態から動作状態への切替え時だけでなく、例えばコマンド信号による動作モード変化等、消費電流の急峻で大きな変化が発生する時においても、内部電源電圧側に接続する第2の容量を変化させることにより、内部電源電圧VDDの振動を制御できる。これによって、安定した回路動作が得られる。 In addition to switching from the standby state to the operating state, the second capacitor connected to the internal power supply voltage side is also used when, for example, a sudden and large change in current consumption occurs, such as an operation mode change due to a command signal. By changing the frequency, the oscillation of the internal power supply voltage V DD can be controlled. Thereby, a stable circuit operation can be obtained.
更に、同期型のメモリに対しても適用可能であり、用途の拡大に寄与する。 Furthermore, the present invention can be applied to a synchronous memory, which contributes to the expansion of applications.
図12に本発明の第4の実施例における電源電圧発生回路の回路ブロック図を示す。本実施例では、複数の電源電圧発生回路を使用することによって、半導体装置への適用範囲を拡大可能にしている。 FIG. 12 shows a circuit block diagram of a power supply voltage generation circuit according to the fourth embodiment of the present invention. In this embodiment, the application range to the semiconductor device can be expanded by using a plurality of power supply voltage generation circuits.
本実施例の半導体装置は電源電圧発生回路80a、80b,80c,80d,80eを5個備えており、基準電源電位発生回路82及びコントロール回路85は共通になっている。
The semiconductor device of this embodiment includes five power supply
消費電流の大きい同期型メモリの場合、その電流変動に対し、内部電源電圧VDDの振動も大きくなる。従って、その安定化を図るため、外部入力のコマンドを電源電圧発生回路80a、80b,80c,80d,80eへフィードバック信号として入力し、次の動作モードを予測し、電源電圧発生回路80a、80b,80c,80d,80eの電源供給能力を変更可能にする。このため、単一の電源電圧発生回路を更に上回る安定性を有する内部電源電圧VDDの供給ができる。
In the case of a synchronous memory with a large current consumption, the vibration of the internal power supply voltage V DD also increases with respect to the current fluctuation. Therefore, in order to stabilize it, an externally input command is input as a feedback signal to the power supply
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。 Note that the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention.
半導体装置としてフラッシュメモリだけでなく、不揮発性メモリ、ダイナミックランダムアクセスメモリ等の半導体メモリ全般に適用可能である。電源電圧発生回路として電圧降下回路だけでなく、電圧昇圧回路への適用も可能である。 The semiconductor device can be applied not only to a flash memory but also to a general semiconductor memory such as a nonvolatile memory and a dynamic random access memory. The power supply voltage generation circuit can be applied not only to a voltage drop circuit but also to a voltage booster circuit.
また、スイッチ回路としては、切替部及びコントロール部を含む回路形成だけでなく、切替部のみで外部からのコントロール信号がなく、自動的にスイッチ切替が可能な回路形式であっても良い。 Further, the switch circuit may be not only a circuit formation including a switching unit and a control unit, but also a circuit type in which a switch can be automatically switched without using a control signal from the outside only by the switching unit.
また、比較回路は本実施例で示した回路以外にウィンドウ比較回路、ストローブ比較回路等の比較回路を用いても良い。 Further, as the comparison circuit, a comparison circuit such as a window comparison circuit or a strobe comparison circuit may be used in addition to the circuit shown in this embodiment.
また、本発明は、以下の付記に記載されるような構成が考えられる。 In addition, the present invention can be configured as described in the following supplementary notes.
付記1として、電源電圧発生回路を、待機時用に一基以上、かつ、動作時用に二基以上を有することを特徴とする半導体装置。
As a
付記2として、電圧制御手段として、外部電源側に接続する第1の容量素子と、内部電源側に接続する第2の容量素子と、外部電源側と前記内部電源側との接続の切替えが可能なスイッチ回路と、スイッチ回路に接続し、スイッチ回路によって外部電源側と内部電源側とに接続が切り替わる第3の容量素子とを有することを特徴とする電源電圧発生回路を有する半導体装置。
付記3として、ドライバ回路は絶縁ゲート型電界効果トランジスタであり、絶縁ゲート型電界効果トランジスタのゲート電圧を制御する比較回路を有し、比較回路へ基準電圧を与える基準電位発生回路、及びモニタ電圧を与えるための内部電源電圧を分圧する2つの抵抗器とを有し、外部電源電圧を電圧降下させ、内部電源電圧とすることを特徴とする電源電圧発生回路を有する半導体装置。
As
付記4として、比較回路にコントロール回路が接続し、コントロール回路が内部電源電圧側からの出力信号に同期するように比較回路からの出力を制御することを特徴とする電源電圧発生回路を有する半導体装置。 Appendix 4 A semiconductor device having a power supply voltage generating circuit, wherein a control circuit is connected to the comparison circuit, and the control circuit controls output from the comparison circuit so as to synchronize with an output signal from the internal power supply voltage side .
10 フラッシュメモリ
11 メモリセル及び周辺回路
12、13 インターフェイス回路
14、20、60、70、90 電源電圧発生回路
80a、80b、80c、80d、80e 電源電圧発生回路
21、41a、41b、61、71a、91 比較回路
22、42a、42b、62、72、82、92 基準電位発生回路
23、40、63、73、93 ドライバ回路
24、64、74 スイッチ回路
30 スイッチ回路の切替部
40 スイッチ回路のコントロール部
65,66、75、85 コントロール回路
67 差動型増幅回路
71b 変換回路
DESCRIPTION OF
Claims (5)
前記外部回路の動作時において、前記外部電源側に接続する容量と前記内部電源側に接続する容量とを変動させることによって、前記内部電源電圧を制御する電圧制御手段を有することを特徴とする電源電圧発生回路。 A power supply voltage generation circuit that adjusts an external power supply voltage input from an external power supply to a predetermined voltage via a driver circuit and outputs the internal power supply voltage to an external circuit,
A power supply comprising voltage control means for controlling the internal power supply voltage by changing a capacity connected to the external power supply side and a capacity connected to the internal power supply side during operation of the external circuit. Voltage generation circuit.
前記外部電源側に接続する第1の容量素子と、
前記内部電源側に接続する第2の容量素子と、
前記外部電源側と前記内部電源側とに対し、接続の切替えが可能なスイッチ回路と、
前記スイッチ回路に接続し、前記スイッチ回路によって前記外部電源側或いは前記内部電源側とに接続が切り替わる第3の容量素子とを
有することを特徴とする請求項1に記載の電源電圧発生回路。 As the voltage control means,
A first capacitive element connected to the external power supply side;
A second capacitive element connected to the internal power supply side;
A switch circuit capable of switching connection to the external power supply side and the internal power supply side,
2. The power supply voltage generation circuit according to claim 1, further comprising a third capacitor element connected to the switch circuit and switched to the external power supply side or the internal power supply side by the switch circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004066995A JP2005259222A (en) | 2004-03-10 | 2004-03-10 | Power supply voltage generation circuit and semiconductor device including power supply voltage generation circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004066995A JP2005259222A (en) | 2004-03-10 | 2004-03-10 | Power supply voltage generation circuit and semiconductor device including power supply voltage generation circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005259222A true JP2005259222A (en) | 2005-09-22 |
Family
ID=35084788
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004066995A Withdrawn JP2005259222A (en) | 2004-03-10 | 2004-03-10 | Power supply voltage generation circuit and semiconductor device including power supply voltage generation circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005259222A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7471577B2 (en) | 2006-02-14 | 2008-12-30 | Samsung Electronics Co., Ltd. | Voltage generator and methods thereof |
US8035484B2 (en) | 2007-05-31 | 2011-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and IC label, IC tag, and IC card provided with the semiconductor device |
-
2004
- 2004-03-10 JP JP2004066995A patent/JP2005259222A/en not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7471577B2 (en) | 2006-02-14 | 2008-12-30 | Samsung Electronics Co., Ltd. | Voltage generator and methods thereof |
US8035484B2 (en) | 2007-05-31 | 2011-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and IC label, IC tag, and IC card provided with the semiconductor device |
US8339245B2 (en) | 2007-05-31 | 2012-12-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and IC label, IC tag, and IC card provided with the semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6642757B2 (en) | Semiconductor memory device having a power-on reset circuit | |
JP6153828B2 (en) | Oscillation circuit, semiconductor integrated circuit device using the same, and rotation angle detection device | |
JP4711287B2 (en) | Semiconductor integrated circuit device | |
JP2009503705A (en) | Step-down converter for high-speed memory | |
US8675422B2 (en) | Semiconductor device | |
KR100339970B1 (en) | Semiconductor device capable of stably generating internal voltage with low supply voltage | |
US20070018702A1 (en) | Delay-locked loop circuit with variable bias voltages and method of clock synchronization for a semiconductor memory device | |
JP2002056678A (en) | Substrate bias voltage generating circuit | |
JP2010103707A (en) | Charge pumping circuit and clock generator | |
JP2009211667A (en) | Constant voltage circuit | |
JP2000228084A (en) | Voltage generating circuit | |
US7924073B2 (en) | Semiconductor memory device having back-bias voltage in stable range | |
JP2012099199A (en) | Semiconductor device and method for controlling the same | |
JP4377274B2 (en) | Power supply circuit and semiconductor memory device provided with the power supply circuit | |
JP4032066B2 (en) | Semiconductor integrated circuit | |
US20070086249A1 (en) | Memory device having internal voltage supply providing improved power efficiency during active mode of memory operation | |
JP2008070977A (en) | Power-supply voltage step-down circuit and semiconductor device | |
JP5426357B2 (en) | Boost circuit, boost method, and semiconductor device | |
JP2005259222A (en) | Power supply voltage generation circuit and semiconductor device including power supply voltage generation circuit | |
JPH09294367A (en) | Voltage supply circuit | |
US7656222B2 (en) | Internal voltage generator | |
JP4159570B2 (en) | OSCILLATOR CIRCUIT, SEMICONDUCTOR DEVICE HAVING THE OSCILLATOR CIRCUIT, AND SEMICONDUCTOR MEMORY DEVICE HAVING THE OSCILLATOR CIRCUIT | |
JP2006155357A (en) | Voltage lowering circuit | |
JP2006155359A (en) | Voltage step-down circuit | |
US20240013841A1 (en) | Clock-generating circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070605 |