JP2005223250A - Semiconductor device, and its manufacturing and inspecting methods - Google Patents
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Abstract
Description
本発明は、トランジスターなどを構成する半導体素子上に電極パッドを形成させたパッドオンエレメント(POE)と称する半導体素子(POE半導体素子)に関するものであり、特に、POE半導体素子上の電極パッド部にプローブ針でプロービング検査する際に生じる半導体素子へのダメージの低減や、検査工程で発生するAL屑の発生等を防止できる電極パッド構造をもつ半導体装置及びそのプローブ検査方法の提案に関するものである。また、このプローブ検査を通して得た半導体素子を用いて、従来のフリップチップ実装構造の半導体装置より、更なる超小型化と高機能化及び高い信頼性を実現することができることを目的とした小型半導体装置とその製造方法に関するものである。 The present invention relates to a semiconductor element (POE semiconductor element) called a pad-on-element (POE) in which an electrode pad is formed on a semiconductor element that constitutes a transistor or the like, and particularly to an electrode pad portion on the POE semiconductor element. The present invention relates to a proposal for a semiconductor device having an electrode pad structure that can reduce damage to a semiconductor element that occurs during probing inspection with a probe needle, and prevent generation of AL debris generated in an inspection process, and a probe inspection method thereof. In addition, by using the semiconductor element obtained through the probe inspection, a small semiconductor aiming to realize further miniaturization, higher functionality and higher reliability than a conventional flip chip mounting structure semiconductor device. The present invention relates to an apparatus and a manufacturing method thereof.
以下、図面を参照して従来のプローブ針による半導体素子特性を検査確認するプローブ検査の方法について説明する(特許文献1,2)。
Hereinafter, a conventional probe inspection method for inspecting and confirming semiconductor element characteristics using a probe needle will be described with reference to the drawings (
図5は、従来の半導体素子5のデバイス特性を検査する際のプローブ検査方法の断面構図である。図5に示すように、従来のプローブテスト工程においては、半導体ウエハ19上にある複数の半導体素子5に設けた複数のAL電極パッド部1の表層面部に検査用プローブ針12を、SiN膜2に接することなくALパッド部1に突き刺し、ALパッド部1のAL材を削りながら、前記AL電極パッド1とプローブ針12とが電気的に接触しているものである。この際、前記AL電極パッド部1の表層面上に必ずAL屑14が残存する構造である。また、プローブ荷重条件が厳しくなると、前記AL電極パッド部1の直下にあるトランジスター部15や層間膜部16にクラック17が発生する危険を有した構造であった。
しかしながら,従来の半導体装置の検査構造では、図5に示す前記AL電極パッド部1直下へのプローブ荷重が大きく負荷された状態で半導体素子5のデバイス特性を検査している。従来の検査方法においては、プローブ荷重が高くなると、AL電極パッド部1下の層間膜部16へのクラック17の発生やトランジスター部15への悪影響が発生した。現状のプロービングの仕様条件においては、工程管理マージンが少ない領域で生産管理している状況である。
However, in the conventional inspection structure of a semiconductor device, the device characteristics of the
また、図5に示しているプローブの検査方法においては、プローブ針12でAL電極パッド部1の表面を削る長さ(プローブ痕18の長さ)が長くなる。また、削ったアルミ屑14が積み上がりAL電極パッド1の表面上にアルミ屑14の山が発生する。これらの現象により、同一のAL電極パッド部1にAuバンプ4を形成すると、前記AL電極パッド部1表面のAL面とAuバンプ4との合金相の形成が不十分であり、AL−Au接続の接続強度や接続特性に大きな課題があった。つまり、同一のAL電極バッド部1上にプローブ針12によるプローブ検査(プローブ痕18が付く)とAuバンプ4を形成することは技術的に困難な状況にあった。前記に示すAL電極バッド部1の同一パッド面上へのプローブ痕18とAuバンプ4の形成は、半導体装置の小型化において必要不可欠な技術課題であり、現在はプローブ検査用のAL電極パッド部1とAuバンプ4を形成するもうひとつのALパッド部1はそれぞれ、別々のAL電極パッド部1を設けた構造を有している。そのため、半導体素子5は大きくなり、必然的に半導体装置も大きくなってしまうという大きな技術的課題があった。
Further, in the probe inspection method shown in FIG. 5, the length of the surface of the AL
さらに、AL電極パッド部1の表面をプローブ針12で削って発生するAL屑14の屑山の一部が、Auバンプ4を打つことで、一部、AL屑14がAL電極パッド部1から剥がれ落ちるものもあった。この場合、電気的導通性を有するAL屑14の塊が、隣接パッド間にまたがりショート不良を発生させるなどの信頼性の面において、大きな課題が発生していた。
Further, a part of the scrap of the
したがって、この発明の目的は、前記従来の半導体装置とその検査方法に関する技術課題を解決するもので、特に、半導体素子サイズに応じたプローブ長さの調整管理を可能にしたことにより、プローブ検査時に発生するプローブ痕とAuバンプとの合金形成が、信頼性上問題ない接続性を十分確保することで、小型化・縮小化した半導体素子及び半導体装置を提供する。また、プローブ検査によるAL電極パッド直下にあるトランジスターの特性変動や、層間膜クラックの発生を大きく低減できる半導体装置及びそのプローブ検査方法を提供することである。 Accordingly, an object of the present invention is to solve the technical problems related to the conventional semiconductor device and its inspection method, and in particular, by enabling adjustment management of the probe length according to the semiconductor element size, The alloy formation between the generated probe mark and the Au bump ensures a sufficient connectivity with no problem in reliability, thereby providing a semiconductor element and a semiconductor device that are reduced in size and reduced in size. Another object of the present invention is to provide a semiconductor device and a probe inspection method thereof that can greatly reduce the characteristic fluctuation of the transistor directly under the AL electrode pad and the occurrence of interlayer film cracks due to the probe inspection.
前述の課題を解決するために本発明の半導体装置は、以下のような構成と検査方法を有している。すなわち、本発明は、素子上にパッド電極を有したPOE構造に関するものであり、特に、半導体素子のデバイス特性検査を行うプローブテスト工程において発生するプローブ針によるプローブ荷重により、AL電極パッド直下にあるトランジスターの特性変動や層間膜クラック(ダメージ)の発生を大きく低減させることができる半導体素子装置とそのデバイス特性検査方法に関するものである。 In order to solve the above-described problems, the semiconductor device of the present invention has the following configuration and inspection method. That is, the present invention relates to a POE structure having a pad electrode on an element, and in particular, is directly below an AL electrode pad due to a probe load by a probe needle generated in a probe test process for inspecting device characteristics of a semiconductor element. The present invention relates to a semiconductor element device capable of greatly reducing the occurrence of transistor characteristic fluctuations and interlayer film cracks (damage), and a device characteristic inspection method thereof.
本発明の半導体装置は以下の構成を有している。請求項1記載の半導体装置は、半導体ウエハ上に有する複数の半導体素子の特性検査を行うために、プロービング検査が前記複数の半導体素子上に形成されたAL電極等の金属層からなる外部接続用パッド電極に対して行われる半導体装置であって、前記外部接続用パッド電極にプローブ検査用の溝を形成したことを特徴とする。すなわち、検査用プローブ針と、AL電極パッド面を削りながら発生するAL屑の発生をなくすことができる構造である。このように、外部接続用パッド電極面に溝を形成することにより、大きな問題であった電気的信頼性不良(ショート不良)の原因であるAL屑の発生を防止することができるものである。
The semiconductor device of the present invention has the following configuration. The semiconductor device according to
また、請求項2記載の半導体装置は、半導体素子のAL電極パッド等の金属層からなる外部接続用パッド電極上に設けたプローブ検査用の溝は、検査用のプローブ針の形状に応じて、凹型、バスタブ型、またはV字型等の形状を有した構造が可能であり、従来の電気的なプローブ検査の実施が可能であるだけでなく、且つプロービング時に発生するアルミ屑が発生しない構造を有しており、パッド電極部の直下にあるトランジスターの特性変動や層間膜クラック(ダメージ)の発生を大きく低減させることができるものである。
Further, in the semiconductor device according to
さらに、請求項3記載の半導体装置では、電極パッド(外部接続用パッド電極)上に設けたプローブ検査用の溝の長さは、電極パッドの開口径に応じて凹部の設計が可能である。実際の最大寸法では、電極パッドの周囲のナイトライド保護膜(SiN)に接触しない領域まで凹溝の広がりが可能であり、最小の場合はプローブが凹部に入り込むばらつき範囲含めた位置に、プローブ針を凹型、バスタブ型、V字型等の凹部の溝を挿入することが可能な設計ができるものである。これにより多種多様なプローブ針の選択・対応が可能であり、またプローブ検査のプロービング位置精度も向上する。このことは、後に形成するAuバンプとAL等の電極パッド部のプローブ痕に関わる問題であるAu−Alの合金面積を十分確保することができるものである。 Furthermore, in the semiconductor device according to the third aspect, the length of the groove for probe inspection provided on the electrode pad (pad electrode for external connection) can be designed as a recess according to the opening diameter of the electrode pad. In the actual maximum dimension, the groove can be extended to a region not in contact with the nitride protective film (SiN) around the electrode pad, and in the minimum case, the probe needle is located at a position including a variation range where the probe enters the recess. Can be designed to be able to insert a concave groove such as a concave shape, a bathtub shape, or a V-shape. As a result, a wide variety of probe needles can be selected and handled, and the probe inspection probing position accuracy is improved. This can sufficiently secure the alloy area of Au—Al, which is a problem relating to probe bumps of electrode bumps such as Au bumps to be formed later and AL.
以上説明したプロービング検査構造を有する本発明の半導体装置を用いることにより、請求項4、請求項5記載の小型半導体装置の実現化が可能になる。
By using the semiconductor device of the present invention having the probing inspection structure described above, the small semiconductor device according to
請求項4記載の半導体装置の製造方法は、請求項1,2または3記載の半導体装置を用意し、前記半導体素子上の外部接続用パッド電極にバンプを形成し、バンプ高さを均一に平坦化(レベリング)させる工程と、レベリング済みバンプに半田或いは導電性ペーストを転写させ、半導体キャリア基板上の表層面部にある複数の配線電極部にフリップチップ実装する工程と、前記半田或いは導電性ペーストを硬化させ、前記半導体素子と半導体キャリア基板の間にエポキシ系樹脂を注入硬化する工程とを含む。 According to a fourth aspect of the present invention, there is provided a semiconductor device manufacturing method comprising: preparing the semiconductor device according to the first, second, or third aspect; forming bumps on the external connection pad electrodes on the semiconductor element; Leveling bumps, transferring solder or conductive paste to leveled bumps, flip-chip mounting on a plurality of wiring electrode portions on the surface layer surface of the semiconductor carrier substrate, and solder or conductive paste Curing and injecting and curing an epoxy resin between the semiconductor element and the semiconductor carrier substrate.
請求項5記載の半導体装置の製造方法は、請求項1,2または3記載の半導体装置を用意し、前記半導体素子上の外部接続用パッド電極にバンプを形成する工程と、前記半導体素子を支持する半導体キャリア基板上に、シール状の樹脂を貼り付け、バンプ形成済みの前記半導体素子を反転させ、前記半導体キャリア基板上の複数の配線電極部に位置合わせ(アライメント)を行い、前記シール状のエポキシ系樹脂を介して熱圧着させ電気的接続を得る工程とを含む。
A method of manufacturing a semiconductor device according to
半導体素子上に設けた複数のAL等の電極パッドに凹型、バスタブ型、V字型等の凹部の溝を設けたことにより、バンプ形成の位置精度が大きく向上することができる。また、AuバンプとAL電極パッド間のシェア強度等の接続信頼性も更に向上することができるものである。さらに、凹部にAuバンプを形成する構造を有していることから、半導体装置の薄型化にも寄与することができるものである。 Providing concave grooves such as concave, bathtub, and V-shaped grooves on a plurality of electrode pads such as AL provided on a semiconductor element can greatly improve the positional accuracy of bump formation. Further, the connection reliability such as the shear strength between the Au bump and the AL electrode pad can be further improved. Furthermore, since it has a structure in which Au bumps are formed in the recesses, it can also contribute to thinning of the semiconductor device.
請求項6記載の半導体装置の製造方法は、前記半導体素子上に形成された複数の外部接続用パッド電極に設けられたプローブ検査用の溝に、プローブ針の接触性や電気特性を良好にするため金属めっきをコーティング塗布する。
7. The method of manufacturing a semiconductor device according to
請求項7記載のプローブ検査方法に関しては、前記に説明したように、ウエハ内の半導体素子上に形成された複数のAL等の金属電極パッド面上に設けられた凹型、バスタブ型またはV字型等の溝(プローブ検査用の針の形状に対応)に、プローブ針を挿入し、プローブ針を横方向に滑らせながら、且つ、凹型バスタブ型・V字型等の凹部のコーナ部で完全に静止させて、アルミ屑の発生を防止し、且つトランジスターを有するAL等の金属電極パッド直下にのみプローブ荷重が負荷されず荷重分散できる設計を有することが可能である。このような構造と半導体素子のプローブ検査方法により、半導体素子へのダメージの大きな低減化や半導体装置の高い接続信頼性の実現化が図れるものである。また、プローブ検査時のプローブ痕領域の縮小が可能であることから、Au−Si合金が十分確保できる。従って、検査用のプローブ痕形成パッド電極とAuバンプ形成パッドを別々に設けたパッド分離構造を不要とし、同一のパッド電極上に、プローブ検査後Auバンプを形成することが可能となる。これにより、半導体素子だけでなく半導体装置の小型化・縮小化の実現化が図れるものである。
In the probe inspection method according to
以上のように本発明の半導体装置は、半導体素子へのダメージ(AL電極パッド直下にあるトランジスターの特性変動や、層間膜クラックの発生)を大きく低減させたプローブ検査の実現が可能であるだけでなく、製品の接続信頼性を低下させる原因のひとつであったAL屑の多大な低減や防止ができる。 As described above, the semiconductor device of the present invention is only capable of realizing probe inspection with greatly reduced damage to semiconductor elements (changes in characteristics of transistors directly under the AL electrode pads and generation of interlayer film cracks). Therefore, it is possible to greatly reduce or prevent the AL scrap, which is one of the causes of reducing the connection reliability of the product.
また、プローブにより、ALパッド電極部を削る際に発生するプローブ痕を大きく低減・防止できることから、AL−Au合金の形成が充分確保することができた。これにより、従来の分離パッド方式から同一のAL電極パッド部上でAuバンプを形成することができ、半導体素子の小型化が実現できるものである。また、Auバンプを形成するAL電極部の中央は凹部であり、この領域にAuバンプを形成するため、半導体装置の薄型化も図ることができるものである。 In addition, since the probe can greatly reduce and prevent probe marks generated when the AL pad electrode portion is cut, the formation of the AL-Au alloy can be sufficiently ensured. As a result, Au bumps can be formed on the same AL electrode pad portion from the conventional separation pad method, and the semiconductor element can be miniaturized. Further, the center of the AL electrode portion where the Au bump is formed is a concave portion, and since the Au bump is formed in this region, the semiconductor device can be thinned.
前述のような構成とその製造方法により、本発明の半導体装置は,半導体素子へのダメージを大きく低減させたプローブ検査の実現が可能である。またAL屑の防止やバンプ形成の位置精度の向上、AL−Au合金の形成が十分確保することが可能であることから、高い接続信頼性を確保することができる。されに、半導体素子の縮小化が可能であることから、高信頼性で且つ低コスト化もできる小型薄型化した半導体装置の実現が容易にできるものである。 With the configuration and the manufacturing method as described above, the semiconductor device of the present invention can realize probe inspection with greatly reduced damage to the semiconductor element. Further, since it is possible to prevent AL dust, improve the positional accuracy of bump formation, and sufficiently form an AL-Au alloy, high connection reliability can be ensured. In addition, since the semiconductor element can be reduced, it is possible to easily realize a small and thin semiconductor device that is highly reliable and can be reduced in cost.
以下、本発明の半導体装置及びその製造方法に関する第一の実施形態について図面を参照しながら説明する。まず本実施形態の半導体装置について説明する。図1と図2は、本実施形態の半導体装置を示す断面図である。 Hereinafter, a semiconductor device and a manufacturing method thereof according to a first embodiment of the present invention will be described with reference to the drawings. First, the semiconductor device of this embodiment will be described. 1 and 2 are cross-sectional views showing the semiconductor device of this embodiment.
まず、図1に示すように、表面のAL電極パッド部(外部接続用パッド電極)1上に、レーザ光等による熱エネルギーでALを溶解する方法、または、SiN膜2と同時に前記AL電極部1の一部エッチング除去するドライエッチング法などで形成した凹型部のプローブ検査用溝3(ALの凹み深さはエッチング時間で調整可能)に、Auなどのバンプ4を形成した半導体素子5が、表面側を下にして、有機基板を絶縁基体とした多層回路基板である半導体キャリア6上の複数の配線電極7に圧着接合されている。半導体キャリア6の上面には、半導体素子5と導通するために複数の配線電極7が形成されており、配線電極7と半導体素子5上に形成されたAuバンプ4とが、導電性接着剤8とエポキシ系の液状封止樹脂9を介して電気的に接合されている。なお、半導体キャリア6は、その裏面に外部端子10を有し、表層面の配線電極部7とは、半導体キャリア6内に形成されたビア11により、内部接続されているものである。
First, as shown in FIG. 1, on the surface AL electrode pad portion (external connection pad electrode) 1, a method of dissolving AL with thermal energy by laser light or the like, or the AL electrode portion simultaneously with the SiN film 2 A
また図2に、もう一つの半導体装置の実施形態を示す。図2に示すように、表面のAL電極パッド部1上に、レーザ光等による熱エネルギーでALを溶解する方法、または、SiN膜2と同時にAL電極部1の一部エッチング除去するドライエッチング法などで形成した凹型部のプローブ検査用溝2(ALの凹み深さはエッチング時間で調整可能)に、Auなどのバンプ4を形成した半導体素子5が、表面側を下にして、有機基板を絶縁基体とした多層回路基板である半導体キャリア6上の複数の配線電極7に圧着接合されている。半導体キャリア6の上面には、半導体素子5と導通するために複数の配線電極7が形成されており、配線電極7と半導体素子5上に形成されたAuバンプ4とが、エポキシ系の封止樹脂である封止シート材9−1を介して圧着接合されている。なお、半導体キャリア6は、その裏面に外部端子10を有し、表層面の配線電極部7とは、半導体キャリア6内に形成されたビア11により、内部接続されているものである。
FIG. 2 shows another embodiment of the semiconductor device. As shown in FIG. 2, the AL is dissolved on the surface of the AL
次に本実施形態の半導体装置の半導体素子プロービング検査方法について、以下図面を用いて説明する。図3(a)、(b)、図4は、本実施形態のその一例を示すものであり、半導体素子の検査方法を示す断面図である。図3(a)、(b)、図4に示すように、半導体素子5上に形成したAL電極パッド部1上に、レーザ光等による熱エネルギーでALを溶解する方法、または、SiN膜2と同時にAL電極部1の一部エッチング除去するドライエッチングの方法などで形成した凹型部のプローブ検査用溝3(ALの凹み深さはエッチング時間で調整可能)に、検査用のプローブ針12を挿入し、前記プローブ針12と凹型部のプローブ検査用溝3とが電気的に接続されている。図3(a)は、前記3の溝は凹型であり、図3(b)は、バスタブ型の溝形状を有している。また、図4には、V型の溝形状を有した構造である。これらの溝構造は、前記プローブ針12、Auバンプ4、と凹型部を有したプローブ検査用溝3との電気特性を向上させるためAuなどの金属メッキ13を施すことも可能な設計である。また、凹部はあらかじめ故意にへこませた構造を有しているため、AL屑14の発生を防止できるものである。さらに、従来のようにAL電極パッド部1のAL材を削らないため、AL電極部1の直下にあるトランジスター部15や層間膜16部への大きな応力負荷が発生しにくい構造であるため、前記トランジスター15部の特性変動や層間膜部16で発生するクラック17を防止できるものである。また、本発明のAL電極パッド部1上に形成した凹型部のプローブ検査用溝3の内部に、Auバンプ4を形成することで、Auバンプ4の形成位置精度を大きく向上できることから、ALパッド電極部1から大きく外れたAuバンプ4を形成した不良品を完全に無くすることができるものである。さらに、AL電極部1が凹んだ構造部であるプローブ検査用溝3に、Auバンプ4を形成するため、半導体装置の高さを低くできるので薄型化した半導体装置が実現できるものである。更に、プローブ針12によるプローブ痕18を大きく低減できることから、AuとALの合金相が充分確保できることから、プローブ痕18上にAuバンプ4を形成することができるため、半導体素子5の寸法サイズが縮小化できる。これにより、半導体装置の薄型化だけでなく、小型化も実現できるものである。
Next, a semiconductor element probing inspection method for the semiconductor device of this embodiment will be described below with reference to the drawings. FIGS. 3A, 3B, and 4 show an example of the present embodiment and are cross-sectional views showing a semiconductor element inspection method. As shown in FIGS. 3A, 3B, and 4, a method of dissolving AL with thermal energy by laser light or the like on the AL
本発明にかかる半導体装置およびその製造方法と検査方法は、半導体素子へのダメージ(AL電極パッド直下にあるトランジスターの特性変動や、層間膜クラックの発生)を大きく低減させたプローブ検査の実現が可能であるだけでなく、製品の接続信頼性を低下させる原因のひとつであったAL屑の多大な低減や防止ができるという効果を有し、パッドオンエレメント(POE)と称する半導体素子(POE半導体素子)として有用である。 INDUSTRIAL APPLICABILITY The semiconductor device and the manufacturing method and inspection method thereof according to the present invention can realize probe inspection that greatly reduces damage to semiconductor elements (change in characteristics of transistors directly under the AL electrode pad and generation of interlayer film cracks). In addition, the semiconductor element (POE semiconductor element) referred to as a pad-on-element (POE) has the effect of being able to greatly reduce and prevent the AL scrap that was one of the causes of reducing the connection reliability of products. ) Is useful.
1 AL電極パッド部
2 SiN膜(ナイトライド保護膜)
3 凹型部のプローブ検査用溝
4 Auバンプ
5 半導体素子
6 半導体キャリア
7 半導体キャリア6の配線電極部
8 導電性樹脂
9 エポキシ系の封止樹脂(液状)
9-1 エポキシ系の封止シート材
10 半導体キャリア6裏面の外部端子
11 ビア
12 プローブ針
13 金属メッキ等
14 AL屑
15 トランジスター部
16 層間膜部
17 クラック
18 プローブ痕
19 半導体ウエハ
1 AL
DESCRIPTION OF
9-1 Epoxy encapsulating
Claims (7)
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JP2004031947A JP2005223250A (en) | 2004-02-09 | 2004-02-09 | Semiconductor device, and its manufacturing and inspecting methods |
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CN101964308A (en) * | 2009-07-23 | 2011-02-02 | 瑞萨电子株式会社 | Make method, semiconductor device and the semiconductor manufacturing facility of semiconductor device |
-
2004
- 2004-02-09 JP JP2004031947A patent/JP2005223250A/en not_active Withdrawn
Cited By (2)
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CN101964308B (en) * | 2009-07-23 | 2013-05-29 | 瑞萨电子株式会社 | Method of manufacturing semiconductor device, semiconductor device thus manufactured, and semiconductor manufacturing apparatus |
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