JP2005218220A - Digital protection controller - Google Patents

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Takashi Kobayashi
崇 小林
Mitsuyasu Kido
三安 城戸
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Abstract

<P>PROBLEM TO BE SOLVED: To confirm the validity of data and correct failed data even if a serial transfer system is introduced into a system bus. <P>SOLUTION: Units 3, 4, 8 and 10 are connected via a serial link 7, and when data are outputted from a transmitting circuit 33 to the serial link 7, an error correction code is added to the transmitted data and outputted as the serial data. A receiving circuit 34 for receiving the serial data from the serial link 7 determines the validity of the data based on the error correction code in the received data, corrects the received data when an abnormality is detected, and receives the corrected data. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、ディジタル保護・制御装置に係り、特に、電力系統の系統情報と制御対象の状態情報をディジタルデータとして処理し、この処理結果を基に制御対象を制御するに好適なディジタル保護・制御装置に関する。   The present invention relates to a digital protection / control apparatus, and in particular, digital protection / control suitable for processing system information of a power system and status information of a control target as digital data and controlling the control target based on the processing result. Relates to the device.

従来、この種のディジタル保護・制御装置としては、例えば、ディジタル保護リレー(第2世代ディジタルリレー)が知られている(非特許文献1参照)。このディジタル保護リレーは、アナログ入力部、ディジタル入力部、演算処理部、ディジタル出力部を備え、演算処理部には、保護・制御・シーケンス演算処理を実行するマイクロコンピュータが設けられており、このマイクロコンピュータのシステムバスにアナログ入力部、ディジタル入力部、ディジタル出力部がそれぞれ接続されている。このシステムバスには、複数の信号線を用いて同時に複数のビット転送を行うパラレル転送方式が採用されている。   Conventionally, as this type of digital protection / control device, for example, a digital protection relay (second generation digital relay) is known (see Non-Patent Document 1). This digital protection relay includes an analog input unit, a digital input unit, an arithmetic processing unit, and a digital output unit. The arithmetic processing unit is provided with a microcomputer for executing protection, control, and sequence arithmetic processing. An analog input unit, a digital input unit, and a digital output unit are connected to the computer system bus. The system bus employs a parallel transfer system in which a plurality of bit lines are simultaneously transferred using a plurality of signal lines.

上記ディジタル保護リレーにおいては、まず、アナログ入力部で、電力系統から電圧・電流信号を取り込んでサンプリングし、サンプリングによって得られたディジタルデータにしたがってディジタルフィルタ演算を実行し、この演算結果を演算処理部に出力するようになっている。演算処理部では、アナログ入力部から選られたデータを基に保護・制御演算処理を実行し、この保護・制御演算結果によるデータと外部機器情報のディジタル入力データを用いて、シーケンス制御演算を実行する。次に、演算処理部においては、シーケンス制御演算結果から操作指令を生成し、この操作指令をディジタル出力部を介して外部機器に出力する。外部機器への操作指令は、ディジタル出力部よりシーケンス制御演算結果のディジタル出力データのビット情報に対応して出力される。操作指令が出力される過程では、各部に入出力されるデータは、演算処理部のマイクロコンピュータの制御によってパラレル転送されるようになっている。   In the digital protection relay, first, an analog input unit takes in a voltage / current signal from the power system, samples it, executes a digital filter operation according to the digital data obtained by the sampling, and outputs the calculation result to an arithmetic processing unit. To output. The arithmetic processing unit executes protection / control arithmetic processing based on the data selected from the analog input unit, and executes sequence control arithmetic using data based on the protection / control arithmetic result and digital input data of external device information. To do. Next, the arithmetic processing unit generates an operation command from the sequence control calculation result, and outputs the operation command to an external device via the digital output unit. An operation command to the external device is output from the digital output unit corresponding to the bit information of the digital output data of the sequence control calculation result. In the process of outputting the operation command, data input / output to / from each unit is transferred in parallel under the control of the microcomputer of the arithmetic processing unit.

演算処理部のマイクロコンピュータがデータをパラレル転送するに際しては、バスエラー方式によってデータの障害を検出することが行なわれている。しかし、この方式では、データが入出力する際の応答時間を監視しているため、入出力データそのものの正当性の確認が困難である。また、複数の信号線を使って同時に複数のビット転送を行っているため、部品点数が多くなるとともに、消費電力が比較的大きくなり、しかも、放射ノイズも大きくなる。   When the microcomputer of the arithmetic processing unit transfers data in parallel, it detects the failure of the data by a bus error method. However, in this method, since the response time when data is input / output is monitored, it is difficult to confirm the validity of the input / output data itself. In addition, since a plurality of bit transfers are simultaneously performed using a plurality of signal lines, the number of parts increases, power consumption becomes relatively large, and radiation noise also increases.

具体的には、各部間で、パラレル転送方式のシステムバスを介してデータの授受を行うときに、データの送信端でデータ受信端の応答時間を監視し、所定の時間内に応答が無い場合にはタイムアウトとしてバスエラーを検出している。しかし、システムバスのデータ線に障害があった場合、例えば、制御シーケンス出力結果のディジタル出力データが1ビット反転するようなケースでは、受信端の応答は正常でタイムアウトにはならないため、外部機器に対して誤った操作指令が出力されてしまう。   Specifically, when data is exchanged between each unit via a parallel transfer system bus, the response time of the data reception end is monitored at the data transmission end, and there is no response within a predetermined time There is a bus error detected as a timeout. However, when there is a failure in the data line of the system bus, for example, when the digital output data of the control sequence output result is inverted by 1 bit, the response at the receiving end is normal and does not time out. In contrast, an incorrect operation command is output.

つまり、パラレル転送方式のシステムバスのバスエラーを検出するのみでは、一時的にデータそのものが変化する障害が発生した場合など、データそのものの正当性の確認ができず、誤った操作指令が外部機器に出力されてしまう。   In other words, just detecting a bus error in the parallel transfer system bus cannot confirm the correctness of the data itself, such as when a failure occurs that temporarily changes the data itself. Will be output.

そこで、各部間を接続するシステムバスとしてシリアル転送方式を採用したものが提案されている(特許文献1)。   Therefore, a system bus that employs a serial transfer method has been proposed as a system bus for connecting the respective units (Patent Document 1).

電気協同研究第50巻第1号Electric Cooperative Research Volume 50 No.1 特開昭60-84912号公報(第2頁〜第4頁、図1)JP 60-84912 A (2nd to 4th pages, FIG. 1)

システムバスにシリアル転送方式を採用すると、パラレル転送方式のものよりも信号線が少なくなるので、故障率が低下することになる。しかし、単に、システムバスにシリアル転送方式を採用しても、データそのものが変化する障害が発生した場合には、データそのものの正当性を確認したり、データを修正したりすることはできない。   When the serial transfer method is adopted for the system bus, the number of signal lines is less than that of the parallel transfer method, so that the failure rate is lowered. However, even if the serial transfer method is simply adopted for the system bus, if a failure occurs in which the data itself changes, the validity of the data itself cannot be confirmed or the data cannot be corrected.

本発明の課題は、システムバスにシリアル転送方式を採用しても、データそのものの正当性を確認するとともに、障害の生じたデータを修正することにある。   An object of the present invention is to confirm the correctness of data itself and to correct faulty data even if a serial transfer method is adopted for the system bus.

前記課題を解決するために、本発明は、系統情報入力ユニット、ディジタル入力ユニット、保護・制御演算ユニット、ディジタル出力ユニットをそれぞれシステムバスとしてのシリアルリンクを介して接続し、各ユニット間でシリアル転送方式によるデータの授受を行い、各ユニットのうちシリアルリンクにシリアルデータを出力するユニットは、誤り訂正符号の付加されたパラレルデータをシリアルデータに変換してシリアルリンクに出力し、シリアルリンクからシリアルデータを入力するユニットは、シリアルリンクからシリアルデータを受信してパラレルデータに変換し、変換されたパラレルデータを誤り訂正符号と受信データとに分離し、分離された誤り訂正符号と信号データとから信号データそのものの正当性を判定し、正常時には信号データをパラレルデータとして処理し、異常ビットがあるときには異常ビットを訂正し、訂正された信号データをパラレルデータとして処理するようにしたものである。   In order to solve the above-mentioned problems, the present invention connects a system information input unit, a digital input unit, a protection / control arithmetic unit, and a digital output unit via a serial link as a system bus, and serially transfers between the units. Units that send and receive data according to the system and output serial data to the serial link of each unit convert parallel data with an error correction code into serial data and output it to the serial link. The unit that receives the serial data from the serial link converts the parallel data into parallel data, separates the converted parallel data into error correction code and received data, and signals from the separated error correction code and signal data. Judging the validity of the data itself, Processing the signal data as parallel data, when there is abnormal bits is obtained so as to correct the abnormal bits, it processes the corrected signal data as parallel data.

本発明によれば、システムバスとしてのシリアルリンクに障害が生じても、誤ったデータを使用するのを防止することができ、結果として、制御対象に対して誤った操作指令を出力することがなくなり、信頼性の向上に寄与することができる。   According to the present invention, even if a failure occurs in the serial link as the system bus, it is possible to prevent erroneous data from being used, and as a result, an erroneous operation command can be output to the controlled object. This can contribute to the improvement of reliability.

以下、本発明の一実施形態を図面に基づいて説明する。図1は、本発明の一実施例を示すディジタル保護・制御装置のブロック構成図である。図1において、ディジタル保護・制御装置1は、入力変成器2、アナログ入力ユニット3、保護・制御シーケンス演算ユニット4、表示器5、ヒューマンインターフェイスユニット6、シリアルリンク(システムバス)7、ディジタル入力ユニット8、ネットワークインターフェイスユニット9、ディジタル出力ユニット10を備えて構成されており、入力変成器2は、保護対象の電力系統20に接続され、ディジタル入力ユニット8、ディジタル出力ユニット10は、制御対象の外部機器23に接続され、ネットワークインターフェイスユニット9は、通信網22を介して上位コンピュータ21に接続されている。   Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram of a digital protection / control apparatus showing an embodiment of the present invention. In FIG. 1, a digital protection / control apparatus 1 includes an input transformer 2, an analog input unit 3, a protection / control sequence calculation unit 4, a display 5, a human interface unit 6, a serial link (system bus) 7, and a digital input unit. 8, a network interface unit 9, and a digital output unit 10. The input transformer 2 is connected to a power system 20 to be protected, and the digital input unit 8 and the digital output unit 10 are external to be controlled. Connected to the device 23, the network interface unit 9 is connected to the host computer 21 via the communication network 22.

入力変成器2は、保護対象の電力系統20から系統情報として、電圧、電流によるアナログ信号を入力し、入力したアナログ信号を電子回路レベル、例えば±10Vに変換し、変換されたアナログ信号をアナログ入力ユニット3に出力するようになっている。アナログ入力ユニット3は、入力変成器2から入力されたアナログ信号をディジタルのパラレルデータに変換して処理し、この処理結果をシステムバスとしてのシリアルリンク7に出力する系統情報入力ユニットとして構成されている。   The input transformer 2 inputs an analog signal based on voltage and current as system information from the power system 20 to be protected, converts the input analog signal to an electronic circuit level, for example, ± 10 V, and converts the converted analog signal to analog It outputs to the input unit 3. The analog input unit 3 is configured as a system information input unit that converts an analog signal input from the input transformer 2 into digital parallel data, processes the result, and outputs the processing result to a serial link 7 as a system bus. Yes.

具体的には、アナログ入力ユニット3は、図2に示すように、入力変成器2からアナログ入力信号を取り込み、取り込んだアナログ信号に対して、サンプリングの折返し誤差を除去するための処理を行うアナログ入力処理回路30と、アナログ入力回路30の出力によるアナログ信号をディジタル信号36に変換するサンプリングA/D変換回路31と、ディジタル信号36をパラレルデータとしてバス35を介して取り込み、取り込んだディジタルデータに対してディジタルフィルタ処理を実行し、この処理結果をバス35を介して送信回路33に出力するCPU(マイクロコンピュータ)32と、バス35からパラレルの送信データ37を取り込み、パラレルの送信データ37をシリアルの送信データ39に変換し、シリアルの送信データ39をシリアルリンク7に出力する送信回路33とから構成されている。   Specifically, as shown in FIG. 2, the analog input unit 3 takes in an analog input signal from the input transformer 2, and performs analog processing for removing the sampling aliasing error on the taken-in analog signal. The input processing circuit 30, the sampling A / D conversion circuit 31 that converts an analog signal output from the analog input circuit 30 into a digital signal 36, and the digital signal 36 is acquired as parallel data via the bus 35, and is converted into the acquired digital data A digital filter process is executed for the CPU (microcomputer) 32 that outputs the processing result to the transmission circuit 33 via the bus 35, and parallel transmission data 37 is fetched from the bus 35, and the parallel transmission data 37 is serialized. The transmission data 39 is converted into serial transmission data 39 It is constructed 39 from transmitting circuit 33 for outputting to the serial link 7.

ディジタル入力ユニット8は、制御対象としての外部機器23から、例えば、その状態情報として、遮断器の開閉状態を示すディジタル信号をディジタルデータとして入力するディジタル入力回路44と、ディジタル入力回路44の入力によるディジタルデータをバス35を介して入力し、入力したディジタル信号に対して演算処理を施し、この処理結果をパラレルの送信データ37としてバス35を介して送信回路33に出力するCPU(マイクロコンピュータ)43と、バス35からパラレルの送信データ37を取り込み、この送信データ37をシリアルデータに変換し、シリアルの送信データ39としてシリアルリンク7に出力する送信回路33とを備えて構成されている。   The digital input unit 8 includes, for example, a digital input circuit 44 for inputting a digital signal indicating the open / close state of the circuit breaker as digital data from the external device 23 as a control target, and an input of the digital input circuit 44. A CPU (microcomputer) 43 that inputs digital data via the bus 35, performs arithmetic processing on the input digital signal, and outputs the processing result to the transmission circuit 33 via the bus 35 as parallel transmission data 37. And a transmission circuit 33 that takes in parallel transmission data 37 from the bus 35, converts the transmission data 37 into serial data, and outputs the serial data as serial transmission data 39 to the serial link 7.

保護・制御シーケンス演算ユニット4は、シリアルリンク7からシリアルのデータを受信データ40として取り込み、取り込んだ受信データ40をパラレルの受信データ38に変換してバス35に出力する受信回路34と、バス35からパラレルの受信データ38を取り込み、取り込んだ受信データ38、例えば、系統情報および外部機器23の状態情報を含む情報に基づいて保護・制御演算プログラムやシーケンス制御演算プログラムを実行し、保護・制御演算結果やシーケンス制御演算結果をバス35を介してパラレルの送信データ37として送信回路33に出力するとともに、保護・制御演算結果やシーケンス制御演算結果をランダムアクセスメモリ42に格納するCPU41と、バス35からパラレルの送信データ37を取り込み、この送信データ37をシリアルデータに変換し、変換したシリアルの送信データ39をシリアルリンク7に送信する送信回路33とを備えて構成されている。   The protection / control sequence calculation unit 4 takes in serial data from the serial link 7 as reception data 40, converts the received reception data 40 into parallel reception data 38 and outputs the parallel reception data 38 to the bus 35, and the bus 35. The parallel received data 38 is taken in, and the protection / control operation program and the sequence control operation program are executed based on the received data 38, for example, information including the system information and the status information of the external device 23, and the protection / control operation From the bus 35, the CPU 41 stores the results and sequence control calculation results as parallel transmission data 37 to the transmission circuit 33 via the bus 35, and stores the protection / control calculation results and sequence control calculation results in the random access memory 42. Capture parallel transmission data 37, Submit converts the data 37 into serial data, and transmission data 39 converted serial is configured to include a transmission circuit 33 for transmitting to the serial link 7.

ディジタル出力ユニット10は、シリアルリンク7からシリアルのデータを受信データ40として取り込み、取り込んだ受信データ40をパラレルのディジタル出力データ38としてバス35に出力する受信回路34と、バス35からディジタル出力データ38を取り込んで外部機器23を操作するための操作指令を生成し、生成した操作指令をパラレルデータとしてバス35に出力するCPU45と、バス35からパラレルデータによる操作指令を入力し、入力した操作指令をディジタル信号として外部機器23に出力するディジタル出力回路46とから構成されている。   The digital output unit 10 receives serial data from the serial link 7 as reception data 40, and outputs the received reception data 40 as parallel digital output data 38 to the bus 35, and the digital output data 38 from the bus 35. The CPU 45 generates an operation command for operating the external device 23, outputs the generated operation command as parallel data to the bus 35, and inputs the operation command based on the parallel data from the bus 35. The digital output circuit 46 outputs the digital signal to the external device 23.

なお、ヒューマンインターフェイスユニット6は、人間(操作員)と会話形式で保護・制御演算の整定値や設定値を入力し、その結果を表示器5に表示するようになっている。またネットワークインターフェイスユニット9は、通信網22との接続を可能とするモデムとのインターフェイスを行うように構成されている。   The human interface unit 6 is configured to input a set value or set value for protection / control calculation in a conversational manner with a human (operator) and display the result on the display 5. The network interface unit 9 is configured to interface with a modem that can be connected to the communication network 22.

ディジタル保護・制御装置1は、各ユニット間でシリアルリンク7を介してデータの授受を行なうようになっており、各ユニットに設けられている送信回路33、受信回路34は同一のもので構成されている。   In the digital protection / control apparatus 1, data is exchanged between the units via the serial link 7, and the transmission circuit 33 and the reception circuit 34 provided in each unit are composed of the same unit. ing.

具体的には、図3に示すように、シリアル転送方式の送信回路33は、誤り訂正符号(ECC)生成回路50、信号合成回路51、シリアル変換回路52、送信バッファ53を備えて構成されており、シリアル転送方式の受信回路34は、1ビットエラー訂正回路54と、信号分離回路55と、パラレル変換回路56と、受信バッファ57とを備えて構成されている。   Specifically, as shown in FIG. 3, the serial transfer transmission circuit 33 includes an error correction code (ECC) generation circuit 50, a signal synthesis circuit 51, a serial conversion circuit 52, and a transmission buffer 53. The serial transfer type reception circuit 34 includes a 1-bit error correction circuit 54, a signal separation circuit 55, a parallel conversion circuit 56, and a reception buffer 57.

誤り訂正符号生成回路50は、バス35からパラレルの送信データ37を取り込んで書き込み、書き込まれた送信データ37から誤り訂正符号(ECC)を生成する誤り訂正符号生成手段として構成されている。信号合成回路51は、書き込まれた送信データ37と誤り訂正符号とを合成する信号合成手段として構成されている。シリアル変換回路52は、信号合成回路51の出力によるパラレルデータをシリアルデータに変換するシリアル変換手段として構成されている。送信バッファ53は、シリアル変換回路52の出力によるシリアルデータをシリアルの送信データ39としてシリアルリンク7に送信する送信バッファ手段として構成されている。   The error correction code generation circuit 50 is configured as an error correction code generation unit that takes in and writes parallel transmission data 37 from the bus 35 and generates an error correction code (ECC) from the written transmission data 37. The signal synthesis circuit 51 is configured as signal synthesis means for synthesizing the written transmission data 37 and the error correction code. The serial conversion circuit 52 is configured as serial conversion means for converting parallel data output from the signal synthesis circuit 51 into serial data. The transmission buffer 53 is configured as transmission buffer means for transmitting serial data output from the serial conversion circuit 52 to the serial link 7 as serial transmission data 39.

一方、シリアル転送方式の受信回路34のうち受信バッファ57は、シリアルリンク7から他のユニット、例えば、ディジタル入力ユニット8の送信によるシリアルデータを受信データ40として受信する受信バッファ手段として構成されている。パラレル変換回路56は、受信バッファ57の出力によるデータをパラレルデータに変換して信号分離回路55に出力するパラレル変換手段として構成されている。信号分離回路55は、パラレル変換回路56の出力によるパラレルデータを誤り訂正符号と信号データとに分離する信号分離手段として構成されている。1ビットエラー訂正回路54は、信号分離回路55の出力による誤り訂正符号と信号データとを基に、信号データそのものの正当性をチェックし、正常時には信号データをそのままパラレルデータ38としてバス35に出力し、異常ビットがあるときには、異常ビットを訂正し、訂正された信号データをパラレルデータ38としてバス35に出力する訂正手段として構成されている。このため、CPU41は、誤り訂正が実施されたパラレルデータであって、正当性がチェックされたパラレルデータを取り込んで演算を行うことになる。   On the other hand, in the serial transfer type reception circuit 34, the reception buffer 57 is configured as reception buffer means for receiving serial data transmitted from the serial link 7 by another unit, for example, the digital input unit 8 as reception data 40. . The parallel conversion circuit 56 is configured as parallel conversion means for converting data output from the reception buffer 57 into parallel data and outputting the parallel data to the signal separation circuit 55. The signal separation circuit 55 is configured as a signal separation unit that separates parallel data output from the parallel conversion circuit 56 into an error correction code and signal data. The 1-bit error correction circuit 54 checks the validity of the signal data itself based on the error correction code and the signal data output from the signal separation circuit 55, and outputs the signal data as it is to the bus 35 as parallel data 38 when normal. However, when there is an abnormal bit, it is configured as correcting means for correcting the abnormal bit and outputting the corrected signal data as parallel data 38 to the bus 35. For this reason, the CPU 41 performs an operation by fetching parallel data that has been subjected to error correction and that has been checked for validity.

次に、バス35に32ビットデータを転送するに際して、保護・制御シーケンス演算ユニット4でデータを入出力するときの誤り訂正処理の具体例を図4にしたがって説明する。CPU41からバス35にパラレルデータを出力する際、例えば、外部機器23を操作するための操作指令に関するパラレルデータをバス35に出力するときには、32ビットのパラレルデータ37をバス35を介して誤り訂正符号生成回路50に出力する。誤り訂正符号生成回路50においては、入力された32ビットのパラレルデータを基に誤り訂正符号生成部60で7ビットの誤り訂正符号61を生成し、7ビットの誤り訂正符号61と32ビットの信号データ62を1セットとして信号合成回路51に出力する。信号合成回路51は、7ビットの誤り訂正符号61と32ビットの信号データ62とを合成し、合成されたデータを規定の法則に従って出力する。例えば、32ビットの信号データ62とその7ビットの誤り訂正符号61を必ず、信号データ62、誤り訂正符号61の順に渡すという法則にしたがって、シリアル変換回路52に出力する。シリアル変換回路52は、入力されたデータを順次シリアルデータに変換し、変換されたシリアルデータを送信バッファ53に書き込むようになっている。そして送信バッファ53に書き込まれたシリアルデータはシリアルの送信データ39としてシリアルリンク7に送信される。   Next, a specific example of error correction processing when data is input / output by the protection / control sequence arithmetic unit 4 when transferring 32-bit data to the bus 35 will be described with reference to FIG. When outputting parallel data from the CPU 41 to the bus 35, for example, when outputting parallel data related to an operation command for operating the external device 23 to the bus 35, the 32-bit parallel data 37 is converted to the error correction code via the bus 35. Output to the generation circuit 50. In the error correction code generation circuit 50, the error correction code generation unit 60 generates a 7-bit error correction code 61 based on the input 32-bit parallel data, and the 7-bit error correction code 61 and the 32-bit signal are generated. Data 62 is output as a set to the signal synthesis circuit 51. The signal synthesis circuit 51 synthesizes the 7-bit error correction code 61 and the 32-bit signal data 62 and outputs the synthesized data in accordance with a specified law. For example, the 32-bit signal data 62 and the 7-bit error correction code 61 are always output to the serial conversion circuit 52 according to the rule of passing the signal data 62 and the error correction code 61 in this order. The serial conversion circuit 52 sequentially converts input data into serial data, and writes the converted serial data in the transmission buffer 53. The serial data written in the transmission buffer 53 is transmitted to the serial link 7 as serial transmission data 39.

一方、他のユニットからの信号データがシリアルリンク7からシリアルの受信データ40として受信バッファ57に受信されたとき、例えば、外部機器23を操作するための操作指令に関するシリアルデータを受信バッファ57が受信し、外部機器23に対して操作指令を出力するに際しては、シリアルリンク7を経由して他のユニットから出力されたシリアルデータは受信バッファ57で受信されたあと、パラレル変換回路56でパラレルデータに変換され、そのあと信号分離回路55に取り込まれる。信号分離回路55に入力されたデータは信号データと誤り訂正符号ECCを含んでいるため、信号分離回路55では、入力されたデータを規定の法則にしたがって、信号データ62と誤り訂正符号61とに分離し、分離されたデータを1ビット訂正回路54に出力する。1ビット訂正回路54では、異常監視回路63において、32ビットの信号データと7ビットの誤り訂正符号61とから、32ビットの信号データのビット情報の正当性を検証し、正常時には、32ビットの信号データをそのままパラレルデータ38としてバス35に出力し、信号データ62そのものの異常が検出された場合、32ビットの信号データ62の異常部を1ビットエラー訂正回路64で訂正し、異常の訂正されたデータを32ビットのパラレルデータ38としてバス35に出力する。これにより、CPU41は、データの正当性が確認されたパラレルデータを使用して演算処理、例えば、外部機器23に対する操作指令などを演算するための処理を実行することになる。   On the other hand, when signal data from another unit is received as serial reception data 40 from the serial link 7 to the reception buffer 57, for example, the reception buffer 57 receives serial data related to an operation command for operating the external device 23. When an operation command is output to the external device 23, serial data output from another unit via the serial link 7 is received by the reception buffer 57 and then converted into parallel data by the parallel conversion circuit 56. The signal is converted and then taken into the signal separation circuit 55. Since the data input to the signal separation circuit 55 includes the signal data and the error correction code ECC, the signal separation circuit 55 converts the input data into the signal data 62 and the error correction code 61 according to a prescribed law. The separated data is output to the 1-bit correction circuit 54. In the 1-bit correction circuit 54, the abnormality monitoring circuit 63 verifies the validity of the bit information of the 32-bit signal data from the 32-bit signal data and the 7-bit error correction code 61. When the signal data is output as it is to the bus 35 as the parallel data 38 and an abnormality is detected in the signal data 62 itself, the abnormal part of the 32-bit signal data 62 is corrected by the 1-bit error correction circuit 64 and the abnormality is corrected. The data is output to the bus 35 as 32-bit parallel data 38. As a result, the CPU 41 executes a calculation process, for example, a process for calculating an operation command to the external device 23, using the parallel data whose data validity is confirmed.

また、CPU41は、図5に示すように、電気角30度ごとに、データ入力処理、障害監視処理、保護・制御演算処理、シーケンス制御処理、データ出力処理(機器制御指令)を行うようになっている。保護・制御演算処理において、外部機器23をトリップするための演算結果が得られたときには、データ出力処理において、外部機器23をトリップするための操作指令が出力されることになる。   Further, as shown in FIG. 5, the CPU 41 performs data input processing, fault monitoring processing, protection / control arithmetic processing, sequence control processing, and data output processing (device control command) every 30 electrical angles. ing. When a calculation result for tripping the external device 23 is obtained in the protection / control calculation processing, an operation command for tripping the external device 23 is output in the data output processing.

本実施例によれば、各ユニット間でシリアルリンク7を介してデータの授受を行い、送信側のユニットでは送信データに誤り訂正符号を付加してシリアルデータとしてシリアルリンク7に出力し、受信側のユニットでは受信データの誤り訂正符号を基にデータそのものの正当性を判定し、異常が検出されたときには受信データを訂正し、訂正したデータを受信するようにしているため、シリアルリンク7に障害が生じても、誤ったデータを使用するのを防止することができ、結果として、外部機器23に対して誤った操作指令を出力するのを防止することができ、信頼性の向上に寄与することができる。   According to this embodiment, data is exchanged between the units via the serial link 7, and the transmission side unit adds an error correction code to the transmission data and outputs it as serial data to the serial link 7. In this unit, the validity of the data itself is determined based on the error correction code of the received data, and when an abnormality is detected, the received data is corrected and the corrected data is received. Even if the error occurs, it is possible to prevent erroneous data from being used, and as a result, it is possible to prevent an erroneous operation command from being output to the external device 23, thereby contributing to improvement in reliability. be able to.

また本実施例においては、パラレル転送方式のシステムバスの代わりに、シリアル転送方式のシリアルリンク7を用いているため、パラレル転送方式のシステムバスを用いたときよりも信号線や部品点数を低減することができ、消費電力の低減、放射ノイズの低減に寄与することができる。   In this embodiment, since the serial transfer type serial link 7 is used instead of the parallel transfer type system bus, the number of signal lines and parts is reduced as compared with the case where the parallel transfer type system bus is used. This can contribute to reduction of power consumption and radiation noise.

本発明の一実施形態を示すディジタル保護・制御装置のブロック構成図である。It is a block block diagram of the digital protection and control apparatus which shows one Embodiment of this invention. アナログ入力ユニット、保護・制御シーケンス演算ユニット、ディジタル入力ユニットおよびディジタル出力ユニットのブロック構成図である。It is a block diagram of an analog input unit, a protection / control sequence calculation unit, a digital input unit, and a digital output unit. シリアル転送方式の送信回路と受信回路のブロック構成図である。It is a block block diagram of a transmission circuit and a reception circuit of a serial transfer method. 32ビットのデータ転送を行うときの送信回路と受信回路の具体的構成図である。It is a specific block diagram of a transmission circuit and a reception circuit when performing 32-bit data transfer. CPUにて時分割多重処理を行うときの処理方法を説明するためのタイムチャートである。It is a time chart for demonstrating the processing method when performing time division multiplex processing in CPU.

符号の説明Explanation of symbols

1 ディジタル保護・制御装置
2 入力変成器
3 アナログ入力ユニット
4 保護・制御シーケンス演算ユニット
5 表示器
6 ヒューマンインターフェイスユニット
7 シリアルリンク
8 ディジタル入力ユニット
9 ネットワークインターフェイスユニット
10 ディジタル出力ユニット
23 外部機器
33 送信回路
34 受信回路
50 誤り訂正符号生成回路
51 信号合成回路
52 シリアル変換回路
53 送信バッファ
54 1ビットエラー訂正回路
55 信号分離回路
56 パラレル変換回路
57 受信バッファ
1 Digital Protection / Control Device 2 Input Transformer 3 Analog Input Unit 4 Protection / Control Sequence Operation Unit 5 Display Unit 6 Human Interface Unit 7 Serial Link 8 Digital Input Unit 9 Network Interface Unit 10 Digital Output Unit 23 External Device 33 Transmitting Circuit 34 Reception circuit 50 Error correction code generation circuit 51 Signal synthesis circuit 52 Serial conversion circuit 53 Transmission buffer 54 1-bit error correction circuit 55 Signal separation circuit 56 Parallel conversion circuit 57 Reception buffer

Claims (3)

保護対象の電力系統から系統情報をアナログ信号で入力し、入力したアナログ信号をディジタルのパラレルデータに変換して処理し、この処理結果をシリアルリンクに出力する系統情報入力ユニットと、制御対象から状態情報をディジタルのパラレルデータで入力して処理し、この処理結果を前記シリアルリンクに出力するディジタル入力ユニットと、前記シリアルリンクからの情報を基に保護・制御演算を実行し、この演算結果を前記シリアルリンクに出力する保護・制御演算ユニットと、前記シリアルリンクから前記保護・制御演算ユニットの演算結果を入力して処理し、この処理を基に生成された操作指令を前記制御対象に出力するディジタル出力ユニットとを備え、
前記各ユニットのうち、前記シリアルリンクにシリアルデータを出力するユニットは、誤り訂正符号の付加されたパラレルデータをシリアルデータに変換して前記シリアルリンクに出力し、前記シリアルリンクからシリアルデータを入力するユニットは、前記シリアルリンクからシリアルデータを受信してパラレルデータに変換し、変換されたパラレルデータを誤り訂正符合と信号データとに分離し、分離された誤り訂正符号と信号データとから前記信号データそのものの正当性を判定し、正常時には前記信号データをパラレルデータとして処理し、異常ビットがあるときには異常ビットを訂正し、訂正された信号データをパラレルデータとして処理してなるディジタル保護・制御装置。
System information is input as an analog signal from the power system to be protected, the input analog signal is converted into digital parallel data, processed, and the processing result is output to the serial link. Information is input and processed as digital parallel data, a digital input unit that outputs the processing result to the serial link, and a protection / control operation is executed based on the information from the serial link. A protection / control arithmetic unit that outputs to the serial link, and a digital that outputs and processes the operation result of the protection / control arithmetic unit from the serial link and outputs an operation command generated based on this processing to the control target An output unit,
Among the units, a unit that outputs serial data to the serial link converts parallel data to which an error correction code is added into serial data, outputs the serial data to the serial link, and inputs serial data from the serial link. The unit receives serial data from the serial link and converts it into parallel data, separates the converted parallel data into an error correction code and signal data, and the signal data from the separated error correction code and signal data. A digital protection / control apparatus which judges the validity of itself, processes the signal data as parallel data when normal, corrects the abnormal bit when there is an abnormal bit, and processes the corrected signal data as parallel data.
保護対象の電力系統から系統情報をアナログ信号で入力し、入力したアナログ信号をディジタルのパラレルデータに変換して処理し、この処理結果をシリアルリンクに出力する系統情報入力ユニットと、制御対象から状態情報をディジタルのパラレルデータで入力して処理し、この処理結果を前記シリアルリンクに出力するディジタル入力ユニットと、前記シリアルリンクからの情報を基に保護・制御演算を実行し、この演算結果を前記シリアルリンクに出力する保護・制御演算ユニットと、前記シリアルリンクから前記保護・制御演算ユニットの演算結果を入力して処理し、この処理を基に生成された操作指令を前記制御対象に出力するディジタル出力ユニットとを備え、
前記系統情報入力ユニットと前記ディジタル入力ユニットおよび前記保護・制御演算ユニットは、誤り訂正符号の付加されたパラレルデータをシリアルデータに変換して前記シリアルリンクに出力し、前記ディジタル出力ユニットおよび前記保護・制御演算ユニットは、前記シリアルリンクからシリアルデータを受信してパラレルデータに変換し、変換されたパラレルデータを誤り訂正符合と信号データとに分離し、分離された誤り訂正符号と信号データとから前記信号データそのものの正当性を判定し、正常時には前記信号データをパラレルデータとして処理し、異常ビットがあるときには異常ビットを訂正し、訂正された信号データをパラレルデータとして処理してなるディジタル保護・制御装置。
System information is input as an analog signal from the power system to be protected, the input analog signal is converted into digital parallel data, processed, and the processing result is output to the serial link. Information is input and processed as digital parallel data, a digital input unit that outputs the processing result to the serial link, and a protection / control operation is executed based on the information from the serial link. A protection / control arithmetic unit that outputs to the serial link, and a digital that outputs and processes the operation result of the protection / control arithmetic unit from the serial link and outputs an operation command generated based on this processing to the control target An output unit,
The system information input unit, the digital input unit, and the protection / control arithmetic unit convert parallel data to which an error correction code is added into serial data and output the serial data to the serial link. The control arithmetic unit receives serial data from the serial link and converts the serial data into parallel data, separates the converted parallel data into error correction codes and signal data, and converts the converted error correction code and signal data from the error correction code and signal data. Digital protection and control by judging the validity of the signal data itself, processing the signal data as parallel data when normal, correcting the abnormal bits when there are abnormal bits, and processing the corrected signal data as parallel data apparatus.
保護対象の電力系統から系統情報をアナログ信号で入力し、入力したアナログ信号をディジタル信号によるパラレルデータに変換するとともに、前記パラレルデータをシリアルデータに変換してシリアルリンクに出力する系統情報入力ユニットと、制御対象から状態情報をディジタル信号によるパラレルデータで入力し、入力したパラレルデータをシリアルデータに変換して前記シリアルリンクに出力するディジタル入力ユニットと、前記シリアルリンクからシリアルデータを入力してパラレルデータに変換し、変換されたパラレルデータに従って保護・制御演算を実行し、この演算結果によるパラレルデータをシリアルデータに変換して前記シリアルリンクに出力する保護・制御演算ユニットと、前記シリアルリンクからシリアルデータを入力し、入力したシリアルデータをパラレルデータに変換して操作指令を生成し、生成した操作指令を前記制御対象に出力するディジタル出力ユニットとを備え、
前記系統情報入力ユニットと前記ディジタル入力ユニットおよび前記保護・制御演算ユニットは、それぞれ前記パラレルデータを前記シリアルデータに変換して前記シリアルリンクに送信する送信手段を有し、
前記ディジタル出力ユニットおよび前記保護・制御演算ユニットは、それぞれ前記シリアルリンクからシリアルデータを受信してパラレルデータに変換する受信手段を有し、
前記各送信手段は、前記パラレルデータから誤り訂正符号を生成する誤り訂正符号生成手段と、前記パラレルデータと前記誤り訂正符号とを合成する信号合成手段と、前記信号合成手段の合成によるパラレルデータをシリアルデータに変換するシリアル変換手段と、前記シリアル変換手段により変換されたシリアルデータを前記シリアルリンクに送信する送信バッファ手段とから構成され、
前記各受信手段は、前記シリアルリンクからシリアルデータを受信する受信バッファ手段と、前記受信バッファ手段の受信によるシリアルデータをパラレルデータに変換するパラレル変換手段と、前記パラレル変換手段の変換によるパラレルデータを誤り訂正符合と信号データとに分離する信号分離手段と、前記信号分離手段により分離された誤り訂正符号と前記信号データとから前記信号データそのものの正当性を判定し、正常時には前記信号データをそのままパラレルデータとして出力し、異常ビットがあるときには異常ビットを訂正し、訂正された信号データをパラレルデータとして出力する訂正手段とから構成されてなるディジタル保護・制御装置。
A system information input unit that inputs system information as an analog signal from the power system to be protected, converts the input analog signal into parallel data using a digital signal, converts the parallel data into serial data, and outputs the serial data to a serial link; A digital input unit that inputs status information from a control target as parallel data using digital signals, converts the input parallel data to serial data and outputs the serial data to the serial link, and inputs serial data from the serial link to parallel data. A protection / control operation unit that executes protection / control operation according to the converted parallel data, converts the parallel data resulting from the operation into serial data, and outputs the serial data to the serial link; and serial data from the serial link The Force and converts the serial data inputted to the parallel data to generate an operation command, the generated operation command and a digital output unit that outputs to the control object,
The system information input unit, the digital input unit, and the protection / control arithmetic unit each have transmission means for converting the parallel data into the serial data and transmitting it to the serial link.
The digital output unit and the protection / control arithmetic unit each have a receiving means for receiving serial data from the serial link and converting it into parallel data,
Each of the transmission means includes error correction code generation means for generating an error correction code from the parallel data, signal combining means for combining the parallel data and the error correction code, and parallel data obtained by combining the signal combining means. Serial conversion means for converting into serial data, and transmission buffer means for transmitting the serial data converted by the serial conversion means to the serial link,
Each receiving means includes a receiving buffer means for receiving serial data from the serial link, a parallel converting means for converting serial data received by the receiving buffer means into parallel data, and parallel data converted by the parallel converting means. The signal separation means for separating the error correction code and the signal data, the correctness of the signal data itself is determined from the error correction code and the signal data separated by the signal separation means, and the signal data is left as it is in a normal state. A digital protection / control apparatus comprising correction means for outputting as parallel data, correcting an abnormal bit when there is an abnormal bit, and outputting the corrected signal data as parallel data.
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* Cited by examiner, † Cited by third party
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CN112583122A (en) * 2020-12-04 2021-03-30 南方电网电力科技股份有限公司 Real-time dynamic monitoring data parallel processing device and processing method for power system

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