JP2005217924A - 信号復号化回路及び信号復号化方法 - Google Patents
信号復号化回路及び信号復号化方法 Download PDFInfo
- Publication number
- JP2005217924A JP2005217924A JP2004024223A JP2004024223A JP2005217924A JP 2005217924 A JP2005217924 A JP 2005217924A JP 2004024223 A JP2004024223 A JP 2004024223A JP 2004024223 A JP2004024223 A JP 2004024223A JP 2005217924 A JP2005217924 A JP 2005217924A
- Authority
- JP
- Japan
- Prior art keywords
- signal pulse
- data
- reference signal
- data signal
- time difference
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Dc Digital Transmission (AREA)
Abstract
【解決手段】 (B)DATAと(A)REFとを入力して、(B)DATA及び(A)REFの入力順序を判定し、(B)DATAを所定時間だけ遅延させた(D)DATA+DLと(A)REFとを入力して、(D)DATA+DLと(A)REFの入力順序を判定し、(A)REFを所定時間だけ遅延させた(C)REF+DLと(B)DATAとを入力して、当該(C)REF+DLと(B)DATAの入力順序を判定し、判定した入力順序の組み合わせに基づいて、(B)DATAと(A)REFとの時間差によって多値符号化されたデータを復号化する。
【選択図】 図1
Description
例えば、送信機は、データ1を送信する場合、擬似ランダム時間T1にパルスを送信し、データ0を送信する場合、T1+TS(TSは予め決められた時間である)にパルスを送信する。一方、受信機は、基準時点から時間T1だけ離れた時間においてパルスを受信した場合、データ1を復調し、時間T1+TSだけ離れた時間においてパルスを受信した場合、データ0を復調する。
通常、1のインパルスのみに信号を付加させてデータ通信を行う場合、パルスが雑音の影響受けて、データの信頼性が低下するので、これを防ぐために複数のパルスを加算させる。すなわち、送信機が擬似ランダム時間で複数のパルスを送信し、受信機は受信した受信信号と基準信号とを乗算する。乗算した乗算出力信号は、加算器において累算され、出力として判定器に入力される。データ1の場合、時間がたつと加算器は、乗算信号出力値を基準信号の時点で順次加算していくので、出力は増加していく。一方、データ0の場合、乗算信号出力値を順次加算していくと、出力は減少していく。この出力の値を平均し、所定の閾値と比較することでデータを判定する。
以上説明した動作により、データの復調が行われる。
山本 尚武、大槻 知明 Internally Turbo−Coded Ultra Wideband−Impulse Radio(ITU−UWB−IR)方式の特性評価 電子情報通信学会 信学技報 Technical Report of IEIGE.pp.25−30 RCS2002−55(2002−05)
また、仮に送信器が正確な時間で信号生成できたとした場合、受信器は、周期Tの信号フォーマットの推定誤差による伝搬性能劣化を防ぐために、この時間フォーマットをなんらかの方法で正確に推定する必要がある。さらに、上述の方式は、マルチパスに弱いといった問題点もある。
この発明によれば、1ビット伝送の場合、図4に示す超広帯域無線送信機側のマッチトフィルタ120とマッチトフィルタ122に信号を入力するタイミングをずらし、それぞれのマッチトフィルタで変調されたパルス波もその時間差を保ったまま加算器で加算合成され電波となって送信される。
その加算合成された変調パルスが図5に示す超広帯域無線受信機側のマッチトフィルタ120とマッチトフィルタ122に、同時に入力されると、それぞれの出力から出てくる復調信号は送信側でずらしたタイミングと同じ時間差を保っているので、擬似ランダム時間を正確に生成しなくとも、どちらが先に出力されたかをRS−フリップフロップなどの簡単な論理ゲートで判定するだけで、”0”か”1”かのデータを復号することができる。また、この発明によれば、高速で動作可能なデジタル回路のカウンタを必要とせず、消費電力を削減することができる。
この場合、(A)REF,(B)DATAの時間差を測るためには、図6、7に示すように、それぞれのマッチトフィルタから出力される復調信号(A)REF,(B)DATAの時間差より短い周期の(H)Clockを使ってその立ち上がりエッジ”J”,”K”の時点で信号のロジックレベルを判定する必要がある。
このように送受信タイミングが数n秒しか違わない基準信号パルスとデータ信号パルスの時間差によって多値符号化されたデータを受信して復号する場合、その2信号の時間差を非常に高い周波数のクロック信号を用いてカウントするしかなかったが、ASIC等により専用のICを開発しない限り、市販のデバイスでこのような高い周波数のクロックを実現するのは非常に難しく、コスト面での問題があった。
したがって、高周波クロックを使用せずに市販の簡単なロジック・ゲート回路のみを用いてこの2信号の時間差を判定することができ、多値伝送が可能となり、通信全体の伝送レートの高速化を実現することができる効果が得られる。
また、信号復号化回路1は、受信アンテナ110、LNA(Low Noise Amplifier)112、受信側マッチトフィルタ120、122およびそれらの出力信号を2値デジタル化するコンパレータ及びそのデジタル値をある期間保持するラッチ130、132とから構成されるアナログ部100と接続され、(A)REF,(B)DATAを入力する。
RS−フリップフロップ224は、遅延素子212が出力する遅延データ信号パルス:(D)DATA+DLとアナログ部100が出力する基準信号パルス:(A)REFとを入力し、遅延データ信号パルスと基準信号パルスの時間的な入力順序の前後を判定し、FPGA230に判定結果(例えば、遅延素子212が出力する遅延データ信号パルスが(A)REFよりもより先に入力された場合は「1」、(A)REFが遅延素子212が出力する遅延データ信号パルスよりもより先に入力された場合は「0」)を出力する。
RS−フリップフロップ222は、遅延素子210が出力する遅延基準信号パルス:(C)REF+DLと、アナログ部100が出力する(B)DATAとを入力し、遅延基準信号パルスとデータ信号パルスの時間的な入力順序の前後を判定し、FPGA230に判定結果(例えば、遅延素子210が出力する遅延基準信号パルスが(B)DATAよりもより先に入力された場合は「1」、(B)DATAが遅延素子210が出力する遅延基準信号パルスよりもより先に入力された場合は「0」)を出力する。
なお、FPGA230は、所定のタイミングでコンパレータ&ラッチ130、132にラッチクリア信号を供給する。
ここでは多値符号化の例として、2ビット、すなわち”3”,”2”,”1”,”0”の4値を伝送する場合を考える。図2中の信号(A)REF,(B)DATAは、図1に示す2つのマッチトフィルタ120、122からの出力をコンパレータ130、132で2値化してラッチ回路130、132によってその値を一定期間保持した信号である。
また、図5の区間(1)〜(5)は、アナログ部100から出力される信号(A)REF,(B)DATAのデジタル信号タイミング・チャートを表し、(C)REF+DL、(D)DATA+DLは、それらの信号(A)REF,(B)DATAを遅延素子210、212によってともに5n秒遅延させたデジタル信号タイミング・チャートを表している。
区間(5)〜(6)では、簡単化のためにそれら4信号のタイミング・チャートに直にX,Y,Zという3つのRS−フリップフロップ回路図を接続し、それらの出力信号のタイミング・チャートを区間(6)〜(9)で表している(X,Y,Zは、それぞれ順にRS−フリップフロップ220、222、224と対応し、X,Y,Z出力の初期値は”1”であるものとする)。
一方、最初の判定で前にあるとわかった場合はZ;RS−フリップフロップ224によりさらに5n秒以上離れて前にあるかどうかを判定する。
こうすることで、信号(A)REFよりも(B)DATAが「7.5n秒遅れた状態」、「2.5n秒遅れた状態」、「2.5n秒進んだ状態」、「7.5n秒進んだ状態」という4値を判定し、よって表1に示すようなシンボル・データとフリップフロップによる判定結果との対応ができ、2ビット伝送の復号を行う。
・ Yは(B)DATAが(A)REFよりも5n秒以上離れて後にあるかどうかを判定する。
・ Zは(B)DATAが(A)REFよりも5n秒以上離れて前にあるかどうかを判定する。
遅延素子214は、遅延素子210と同様に、アナログ部100が出力する(A)REFを入力し、第1の所定時間、例えば遅延素子210における遅延時間の整数倍(2倍なら10n秒)だけ遅延させて、RS−フリップフロップ226に出力する。ただし、ここでいう第1の所定時間は、遅延素子210における遅延時間とは異なるものとする。
RS−フリップフロップ226は、遅延素子214が出力する遅延基準信号パルスと、アナログ部100が出力する(B)DATAとを入力し、遅延基準信号パルスとデータ信号パルスの時間的な入力順序の前後を判定し、FPGA230に判定結果(例えば、遅延素子214が出力する遅延基準信号パルスが(B)DATAよりもより先に入力された場合は「1」、(B)DATAが遅延素子214が出力する遅延基準信号パルスよりもより先に入力された場合は「0」)を出力する。
RS−フリップフロップ228は、遅延素子216が出力する遅延データ信号パルスとアナログ部100が出力する基準信号パルス:(A)REFとを入力し、遅延データ信号パルスと基準信号パルスの時間的な入力順序の前後を判定し、FPGA230に判定結果(例えば、遅延素子216が出力する遅延データ信号パルスが(A)REFよりもより先に入力された場合は「1」、(A)REFが遅延素子216が出力する遅延データ信号パルスよりもより先に入力された場合は「0」)を出力する。
すなわち、データ信号パルスと基準信号パルスとの時間差が第2の所定時間より小さい場合、RS−フリップフロップ222、224が判定した入力順序に基づいて、データ信号パルスと基準信号パルスとの時間差と、遅延素子210、212における遅延時間との大小関係を判定して、データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化する。さらに、データ信号パルスと基準信号パルスとの時間差が第1の所定時間より小さい場合、第1の実施形態と同様に、RS−フリップフロップ220が判定した入力順序に基づいて、データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化する。
以上のようにして6値復号化を行う。
また、RS−フリップフロップ222により(B)DATAが(A)REFより5n以上遅れてきたかどうかを判定し、判定結果を示すデジタル信号TをFPGA230に出力する。
また、RS−フリップフロップ224により(B)DATAが(A)REFより5n秒以上先に来たかどうかを判定し、判定結果を示すデジタル信号UをFPGA230に出力する。
また、RS−フリップフロップ226により(B)DATAが(A)REFより10n秒以上遅れてきたかどうかを判定し、判定結果を示すデジタル信号VをFPGA230に出力する。
また、RS−フリップフロップ228により(B)DATAが(A)REFより10n秒以上先に来たかどうかを判定し、判定結果を示すデジタル信号WをFPGA230に出力する。
FPGA230は、RS−フリップフロップ220〜228からデジタル信号S〜Wを入力し、表2に示す真理値表に従って対応付けすることによって、6値を復号する。
この場合、使用するデバイスも、ここで述べたもの以外の同等の機能を有するロジック・ゲート回路やDSP(Digital Signal Processor),PLD(Programmable Logic Device)などを利用することができる。
100…アナログ部
110…アンテナ
112…LNA
120、122…マッチトフィルタ
130、132…コンパレータ、ラッチ
200…デジタル部
210、212、214、216…遅延素子
220、222、224、226、228…RS−フリップフロップ
230…FPGA
Claims (8)
- データ信号パルスと基準信号パルスとを入力し、前記データ信号パルス及び基準信号パルスの入力順序を判定する第1の判定手段と、
前記データ信号パルスを入力し、第1の所定時間だけ遅延させる第1のデータ信号パルス遅延手段と、
前記第1のデータ信号パルス遅延手段が出力する遅延データ信号パルスと前記基準信号パルスとを入力し、当該遅延データ信号パルスと前記基準信号パルスの入力順序を判定する第2の判定手段と、
前記基準信号パルスを入力し、第1の所定時間だけ遅延させる第1の基準信号パルス遅延手段と、
前記第1の基準信号パルス遅延手段が出力する遅延基準信号パルスと前記データ信号パルスとを入力し、当該遅延基準信号パルスと前記データ信号パルスの入力順序を判定する第3の判定手段と、
前記第1から第3の判定手段が判定した入力順序の組み合わせに基づいて、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化するデータ復号化手段と
を具備することを特徴とする信号復号化回路。 - 前記データ復号化手段は、前記第2及び第3の判定手段が判定した入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差と、前記第1の所定時間との大小関係を判定して、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化するとともに、前記データ信号パルスと基準信号パルスとの時間差が前記第1の所定時間より小さい場合、前記第1の判定手段が判定した入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化する
ことを特徴とする請求項1に記載の信号復号化回路。 - 前記データ信号パルスを入力し、第2の所定時間だけ遅延させる第2のデータ信号パルス遅延手段と、
前記第2のデータ信号パルス遅延手段が出力する遅延データ信号パルスと前記基準信号パルスとを入力し、当該遅延データ信号パルスと前記基準信号パルスの入力順序を判定する第4の判定手段と、
前記基準信号パルスを入力し、第2の所定時間だけ遅延させる第2の基準信号パルス遅延手段と、
前記第2の基準信号パルス遅延手段が出力する遅延基準信号パルスと前記データ信号パルスとを入力し、当該遅延基準信号パルスと前記データ信号パルスの入力順序を判定する第5の判定手段と
をさらに設け、
前記データ復号化手段は、前記第1から第5の判定手段が判定した入力順序の組み合わせに基づいて、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化する
ことを特徴とする請求項1に記載の信号復号化回路。 - 前記データ復号化手段は、前記第4及び第5の判定手段が判定した入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差と、第2の所定時間との大小関係を判定して、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化するとともに、前記データ信号パルスと基準信号パルスとの時間差が第2の所定時間より小さい場合、前記第2及び第3の判定手段が判定した入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差と、前記第1の所定時間との大小関係を判定して、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化するとともに、前記データ信号パルスと基準信号パルスとの時間差が前記第1の所定時間より小さい場合、前記第1の判定手段が判定した入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化する
ことを特徴とする請求項4に記載の信号復号化回路。 - データ信号パルスと基準信号パルスとを入力して、前記データ信号パルス及び基準信号パルスの入力順序を判定し、
前記データ信号パルスを第1の所定時間だけ遅延させた第1の遅延データ信号パルスと前記基準信号パルスとを入力して、当該第1の遅延データ信号パルスと前記基準信号パルスの入力順序を判定し、
前記基準信号パルスを第1の所定時間だけ遅延させた第1の遅延基準信号パルスと前記データ信号パルスとを入力して、当該第1の遅延基準信号パルスと前記データ信号パルスの入力順序を判定し、
前記判定した入力順序の組み合わせに基づいて、前記データ信号パルスと前記基準信号パルスとの時間差によって多値符号化されたデータを復号化する
ことを特徴とする信号復号化方法。 - 前記判定した第1の遅延データ信号パルスと基準信号パルスの入力順序、又は、第1の遅延基準信号パルスとデータ信号パルスの入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差と、前記第1の所定時間との大小関係を判定して、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化するとともに、前記データ信号パルスと基準信号パルスとの時間差が前記第1の所定時間より小さい場合、前記判定したデータ信号パルス及び基準信号パルスの入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化する
ことを特徴とする請求項5に記載の信号復号化方法。 - 前記データ信号パルスを第2の所定時間だけ遅延させた第2の遅延データ信号パルスと前記基準信号パルスとを入力して、当該第2の遅延データ信号パルスと前記基準信号パルスの入力順序を判定し、
前記基準信号パルスを第2の所定時間だけ遅延させた第2の遅延基準信号パルスと前記データ信号パルスとを入力して、当該第2の遅延基準信号パルスと前記データ信号パルスの入力順序を判定し、
判定した入力順序の組み合わせに基づいて、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化する
ことを特徴とする請求項5に記載の信号復号化方法。 - 前記判定した第2の遅延データ信号パルスと基準信号パルスの入力順序、又は、第2の遅延基準信号パルスとデータ信号パルスの入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差と、第2の所定時間との大小関係を判定して、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化するとともに、前記データ信号パルスと基準信号パルスとの時間差が第2の所定時間より小さい場合、前記判定した第1の遅延データ信号パルスと基準信号パルスの入力順序、又は、第1の遅延基準信号パルスとデータ信号パルスの入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差と、前記第1の所定時間との大小関係を判定して、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化するとともに、前記データ信号パルスと基準信号パルスとの時間差が前記第1の所定時間より小さい場合、前記判定したデータ信号パルス及び基準信号パルスの入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化する
ことを特徴とする請求項7に記載の信号復号化方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004024223A JP2005217924A (ja) | 2004-01-30 | 2004-01-30 | 信号復号化回路及び信号復号化方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004024223A JP2005217924A (ja) | 2004-01-30 | 2004-01-30 | 信号復号化回路及び信号復号化方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005217924A true JP2005217924A (ja) | 2005-08-11 |
Family
ID=34906977
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004024223A Pending JP2005217924A (ja) | 2004-01-30 | 2004-01-30 | 信号復号化回路及び信号復号化方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005217924A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2444987A (en) * | 2006-12-21 | 2008-06-25 | Iti Scotland Ltd | Wireless communication device and method |
-
2004
- 2004-01-30 JP JP2004024223A patent/JP2005217924A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2444987A (en) * | 2006-12-21 | 2008-06-25 | Iti Scotland Ltd | Wireless communication device and method |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8774318B2 (en) | Method and apparatus for constant envelope modulation | |
US8750406B2 (en) | Multi-level amplitude signaling receiver | |
US8406346B2 (en) | Code error detecting device, wireless system and code error detecting method | |
CA2995500C (en) | A differential chaos shift keying (dcsk) based on hybrid chaotic system | |
JP2019509668A (ja) | 安全なチャネルサウンディング | |
US8144761B2 (en) | Pulse transmission method, pulse transmission system, transmitter, and receiver | |
JP3917637B2 (ja) | 無線通信システム、無線送信機、無線受信機および無線通信方法 | |
US8199860B2 (en) | Detection circuit and detection method of carrier offset | |
WO2018182907A1 (en) | Modulation circuit and apparatus, demodulation circuit and apparatus, transmitter, receiver, system, radio frequency circuit, mobile terminal, methods and computer programs for modulating and demodulating | |
US7283011B2 (en) | Method for performing dual phase pulse modulation | |
JP2005217924A (ja) | 信号復号化回路及び信号復号化方法 | |
Williams | Robust chaotic communications exploiting waveform diversity. Part 1: Correlation detection and implicit coding | |
JP2004072589A (ja) | 超広帯域(uwb)送信装置及び超広帯域(uwb)受信装置 | |
KR100781277B1 (ko) | 무선 채널 환경의 성능 측정 방법 | |
JP2005012776A (ja) | Uwb復調装置 | |
WO2018077028A1 (zh) | 信号处理方法及装置 | |
CN1396714A (zh) | 适合与时变信道一起使用的信号接收装置和方法 | |
Sharma et al. | Design and FPGA implementation of block synchronizer for Viterbi decoder | |
JP3179554B2 (ja) | スペクトラム拡散通信システム | |
US20060233233A1 (en) | Method and device for receiving or transmitting a signal with encoded data | |
Krusevac et al. | Optimal implicit channel estimation for finite state Markov communication channels | |
JP4565163B2 (ja) | インパルス伝送方法及び受信装置 | |
JP4888354B2 (ja) | 無線受信装置 | |
KR20150062114A (ko) | 데이터 인코딩 방법, 및 이를 이용한 인코더 | |
KR100738772B1 (ko) | 전송 기준신호의 평균을 이용한 차등 초광대역 통신 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061222 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20061222 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090626 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090707 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091208 |