JP2005217203A - Forming method of wiring pattern, manufacturing method of ferroelectric memory and ferroelectric memory - Google Patents

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JP2005217203A JP2004022262A JP2004022262A JP2005217203A JP 2005217203 A JP2005217203 A JP 2005217203A JP 2004022262 A JP2004022262 A JP 2004022262A JP 2004022262 A JP2004022262 A JP 2004022262A JP 2005217203 A JP2005217203 A JP 2005217203A
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宏之 三井
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a forming method of a wiring pattern capable of stabilizing the resistance of the wiring pattern without being affected by heat treatment in an oxygen atmosphere, a manufacturing method of a ferroelectric memory, and the ferroelectric memory. <P>SOLUTION: A second interlayer insulating film 143 is formed on a wafer 101, a ferroelectric capacitor 120 is covered and then a contact hole is formed on the second interlayer insulating film 143 on the ferroelectric capacitor 120. Then, on the entire upper surface of the wafer 101, a titanium nitride film 131, an iridium film 133 and an iridium oxide film 135 are successively formed. Then, the iridium oxide film 135, the iridium film 133 and the titanium nitride film 131 are etched into a prescribed shape, and the local wiring 130 of a three-layer structure is formed from the upper electrode of the ferroelectric capacitor 120 exposed from the contact hole to the second interlayer insulating film 143. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、配線パターンの形成方法及び強誘電体メモリの製造方法、強誘電体メモリに関するものである。   The present invention relates to a wiring pattern forming method, a ferroelectric memory manufacturing method, and a ferroelectric memory.

従来から、強誘電体の分極ヒステリシス特性を利用した不揮発性メモリとして、強誘電体メモリ（ＦｅＲＡＭ：ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）が広く知られている。この強誘電体メモリは、低消費電力で、しかも高速動作が可能なので、その需要はますます高まりつつある。また、ＰＺＴ（ＰｂＺｒ１−ＸＴｉＸＯ３）や、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等の強誘電体は、水素に触れると還元され、その特性が変動してしまうことが知られている。そのため、強誘電体メモリの製造工程では、強誘電体の特性を変動前の元の値に回復させるために、強誘電体キャパシタを形成した後で、幾度となくウエーハを酸素雰囲気中で熱処理することが普通である。 Conventionally, a ferroelectric memory (FeRAM: Ferroelectrics random access memory) has been widely known as a nonvolatile memory using the polarization hysteresis characteristic of a ferroelectric. This ferroelectric memory has a high demand because it has low power consumption and can operate at high speed. In addition, it is known that ferroelectrics such as PZT (PbZr 1-X Ti X O 3 ) and SBT (SrBi 2 Ta 2 O 9 ) are reduced when they come into contact with hydrogen and their characteristics fluctuate. Yes. Therefore, in the manufacturing process of the ferroelectric memory, the wafer is heat-treated in an oxygen atmosphere several times after the ferroelectric capacitor is formed in order to restore the ferroelectric characteristics to the original values before the fluctuation. It is normal.

ところで、特許文献１には、局所配線の構成材料として水素を透過しない窒化合金（例としてＴｉＮ等）を用い、このような水素非透過性の局所配線で強誘電体キャパシタを覆った構造の強誘電体メモリが記載されている。特許文献１によれば、このような構成により、強誘電体キャパシタへの水素の拡散を防ぐことができ、強誘電体特性の劣化を防ぐことができる。従って、局所配線形成以降の酸素アニールは不要である、ということが記載されている。   Incidentally, in Patent Document 1, a nitride alloy that does not transmit hydrogen (for example, TiN) is used as a constituent material of the local wiring, and the ferroelectric capacitor is covered with such a hydrogen non-permeable local wiring. A dielectric memory is described. According to Patent Document 1, such a configuration can prevent hydrogen from diffusing into the ferroelectric capacitor, and can prevent deterioration of the ferroelectric characteristics. Therefore, it is described that oxygen annealing after the formation of the local wiring is unnecessary.

しかしながら、実際には、上記の局所配線はドライエッチングにより形成するので、このドライエッチングによるダメージ（以下、「エッチングダメージ」という。）を強誘電体は受けてしまう。また、シリコン酸化膜等の層間絶縁膜を成膜する際に、その原料ガスの分解により水素が発生してしまい、ある程度の水素は強誘電体に到達してしまう。そして、このようなエッチングダメージや、水素による還元（以下、「水素ダメージ」という。）により、強誘電体は酸素原子を欠損し、空間電荷領域は拡大してしまう。つまり、特許文献１では、強誘電体特性の劣化を満足するレベルまで十分に防ぐことはできなかった。それゆえ、実際には、局所配線形成以降も酸素アニール等の熱処理が必要であり、この熱処理によって強誘電体特性を回復させる必要があった。
特開２０００−１７４２１３号公報 However, since the local wiring is actually formed by dry etching, the ferroelectric material is damaged by this dry etching (hereinafter referred to as “etching damage”). Further, when an interlayer insulating film such as a silicon oxide film is formed, hydrogen is generated by decomposition of the source gas, and a certain amount of hydrogen reaches the ferroelectric substance. Then, due to such etching damage or reduction by hydrogen (hereinafter referred to as “hydrogen damage”), the ferroelectric material loses oxygen atoms and the space charge region is expanded. That is, in Patent Document 1, it was not possible to sufficiently prevent the ferroelectric characteristics from degrading to a level that satisfies them. Therefore, in practice, a heat treatment such as oxygen annealing is necessary even after the formation of the local wiring, and it is necessary to restore the ferroelectric characteristics by this heat treatment.
JP 2000-174213 A

上記の特許文献１等では、強誘電体の特性を回復させるために、局所配線形成後に酸素アニールを実施すると、局所配線が酸化されてしまうという問題があった。また、酸素アニールの代わりに、窒素その他不活性ガスを用いた熱処理を行った場合も、炉内部への酸素の巻き込み、或いは高温下での大気開放などにより、局所配線が酸化してしまう可能性が高かった。このように、局所配線が酸化してしまうと、配線自体の抵抗値が上昇してしまい、所望のデバイス特性を得ることができないおそれがあった。   In the above-mentioned Patent Document 1 and the like, there is a problem that when the oxygen annealing is performed after forming the local wiring in order to restore the characteristics of the ferroelectric, the local wiring is oxidized. In addition, when heat treatment using nitrogen or other inert gas is performed instead of oxygen annealing, local wiring may be oxidized due to entrainment of oxygen inside the furnace or release to the atmosphere at high temperatures. Was expensive. As described above, when the local wiring is oxidized, the resistance value of the wiring itself increases, and there is a possibility that desired device characteristics cannot be obtained.

そこで、この発明はこのような問題を解決したものであって、酸素雰囲気中での熱処理に影響されずに、配線パターンの抵抗を安定化できるようにした配線パターンの形成方法及び強誘電体メモリの製造方法、強誘電体メモリの提供を目的とする。   Accordingly, the present invention solves such a problem, and a wiring pattern forming method and a ferroelectric memory which can stabilize the resistance of the wiring pattern without being affected by heat treatment in an oxygen atmosphere. An object of the present invention is to provide a manufacturing method and a ferroelectric memory.

上述した課題を解決するために、本発明に係る第１の配線パターンの形成方法は、基板上に所定の素子を形成する工程と、前記素子を覆うように前記基板上に絶縁膜を形成する工程と、前記素子上の前記絶縁膜に当該素子の上面を露出する開口部を形成する工程と、前記開口部を形成した後で前記基板の上方全面に金属膜又は金属化合物膜を形成する工程と、前記金属膜又は前記金属化合物膜上にイリジウム膜を形成する工程と、前記イリジウム膜上に酸化イリジウム膜を形成する工程と、前記酸化イリジウム膜と、前記イリジウム膜と、前記金属膜又は前記金属化合物膜とを所定形状にエッチングして、前記開口部から露出した前記素子の前記上面に接続される積層構造の配線パターンを形成する工程と、を含むことを特徴とするものである。   In order to solve the above-described problems, a first wiring pattern forming method according to the present invention includes a step of forming a predetermined element on a substrate, and an insulating film is formed on the substrate so as to cover the element. A step of forming an opening exposing the upper surface of the element in the insulating film on the element; and a step of forming a metal film or a metal compound film on the entire upper surface of the substrate after forming the opening. A step of forming an iridium film on the metal film or the metal compound film, a step of forming an iridium oxide film on the iridium film, the iridium oxide film, the iridium film, the metal film or the Etching the metal compound film into a predetermined shape, and forming a wiring pattern having a laminated structure connected to the upper surface of the element exposed from the opening. .

また、本発明に係る第２の配線パターンの形成方法は、上述した第１の配線パターンの形成方法において、前記素子は、強誘電体キャパシタであることを特徴とするものである。   A second wiring pattern forming method according to the present invention is characterized in that, in the first wiring pattern forming method described above, the element is a ferroelectric capacitor.

ここで、前記金属膜又は前記金属化合物膜は、その下地である絶縁膜との密着性が良好な材料膜であることが好ましい。例えば、本発明の絶縁膜がシリコン酸化膜の場合には、本発明の金属膜又は金属化合物膜として、シリコン酸化膜との密着性が良好な窒化チタン膜等を用いると良い。   Here, it is preferable that the metal film or the metal compound film is a material film having good adhesion with an insulating film as a base. For example, when the insulating film of the present invention is a silicon oxide film, a titanium nitride film or the like having good adhesion to the silicon oxide film may be used as the metal film or metal compound film of the present invention.

本発明に係る第１、第２の配線パターンの形成方法によれば、配線パターンの下側から数えて３層目の酸化イリジウム膜は、酸素の透過を防ぐ機能（以下「酸素バリア機能」という。）を有している。また、下側から数えて２層目のイリジウム膜は酸素バリア機能を有すると共に、酸素原子を含む酸化イリジウム膜と金属膜又は金属化合物膜との仕切り層としての役割を果たす。そして、このような酸素バリア機能を有する３層目と２層目とにより、下側から１層目の金属膜又は金属化合物膜は覆われている。   According to the first and second wiring pattern forming methods of the present invention, the third layer of iridium oxide film counted from the lower side of the wiring pattern has a function of preventing oxygen permeation (hereinafter referred to as “oxygen barrier function”). .)have. In addition, the second iridium film counted from the lower side has an oxygen barrier function and also serves as a partition layer between the iridium oxide film containing oxygen atoms and the metal film or metal compound film. And the metal film or metal compound film of the 1st layer from the lower side is covered by the 3rd layer and 2nd layer which have such an oxygen barrier function.

従って、上記の配線パターンが形成された基板を酸素雰囲気中で熱処理した場合に、金属膜又は金属化合物膜への酸素原子の到達を酸化イリジウム膜と、イリジウム膜とで防ぐことができる。つまり、金属膜又は金属化合物の意図しない酸化を防ぐことができ、配線パターンの抵抗を安定化することができる。   Accordingly, when the substrate on which the wiring pattern is formed is heat-treated in an oxygen atmosphere, the arrival of oxygen atoms to the metal film or the metal compound film can be prevented by the iridium oxide film and the iridium film. That is, unintended oxidation of the metal film or the metal compound can be prevented, and the resistance of the wiring pattern can be stabilized.

本発明に係る第１の強誘電体メモリの製造方法は、基板上に強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタの露出面全体に水素バリア膜を形成する工程と、前記水素バリア膜を覆うように前記基板上に絶縁膜を形成する工程と、前記強誘電体キャパシタ上の前記絶縁膜と前記水素バリア膜とに当該強誘電体キャパシタの上面を露出する開口部を形成する工程と、前記開口部を形成した後で前記基板の上方全面に金属膜又は金属化合物膜を形成する工程と、前記金属膜上又は前記金属化合物膜上にイリジウム膜を形成する工程と、前記イリジウム膜上に酸化イリジウム膜を形成する工程と、前記酸化イリジウム膜と、前記イリジウム膜と、前記金属膜又は前記金属化合物膜とを所定形状にエッチングして、前記開口部から露出した前記強誘電体キャパシタの前記上面に接続される積層構造の配線パターンを形成する工程と、を含むことを特徴とするものである。   A first method for manufacturing a ferroelectric memory according to the present invention includes a step of forming a ferroelectric capacitor on a substrate, a step of forming a hydrogen barrier film over the entire exposed surface of the ferroelectric capacitor, and the hydrogen Forming an insulating film on the substrate so as to cover the barrier film; and forming an opening exposing the upper surface of the ferroelectric capacitor in the insulating film and the hydrogen barrier film on the ferroelectric capacitor. A step of forming a metal film or a metal compound film on the entire upper surface of the substrate after forming the opening, a step of forming an iridium film on the metal film or the metal compound film, and the iridium Forming an iridium oxide film on the film; etching the iridium oxide film, the iridium film, and the metal film or the metal compound film into a predetermined shape; and exposing the film from the opening. Forming a wiring pattern of the multilayer structure to be connected to the upper surface of the ferroelectric capacitor was and is characterized in that it comprises.

ここで、水素バリア膜とは、例えばＡｌ２Ｏ３等からなる膜のことである。この水素バリア膜は、水素の透過を防ぐ機能を有している。一方、前記絶縁膜とは、例えばシリコン酸化膜のことである。このシリコン酸化膜の成膜プロセスでは、アルコール基（−ＯＨ）を含む原料ガスをプラズマで分解することが多い。また、このような分解過程では、チャンバ（炉）内に水素が多く発生してしまう。 Here, the hydrogen barrier film is a film made of, for example, Al 2 O 3 . This hydrogen barrier film has a function of preventing permeation of hydrogen. On the other hand, the insulating film is, for example, a silicon oxide film. In this silicon oxide film forming process, a source gas containing an alcohol group (—OH) is often decomposed by plasma. Further, in such a decomposition process, a large amount of hydrogen is generated in the chamber (furnace).

一方、前記強誘電体キャパシタの強誘電体は、例えばＰＺＴ（ＰｂＺｒ１−ＸＴｉＸＯ３）や、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等である。これらの強誘電体は、水素に触れると還元され（水素ダメージ）、その特性が変動してしまうことが知られている。 On the other hand, the ferroelectric of the ferroelectric capacitor, for example PZT (PbZr 1-X Ti X O 3) or a SBT (SrBi 2 Ta 2 O 9 ) or the like. It is known that these ferroelectric substances are reduced (hydrogen damage) when they come into contact with hydrogen, and their characteristics fluctuate.

本発明に係る第１の強誘電体メモリの製造方法によれば、第１、第２の配線パターンの形成方法が応用される。従って、強誘電体キャパシタの変動してしまった特性を回復させるために、配線パターン形成後の基板を酸素雰囲気中で熱処理したような場合でも、この配線パターンを構成する金属膜又は金属化合物の意図しない酸化を防ぐことができ、配線パターンの抵抗を安定化することができる。また、強誘電体キャパシタに絶縁膜を形成する前に、強誘電体キャパシタの露出面全体（即ち、強誘電体キャパシタの上面及び側面）に水素バリア膜を形成するので、強誘電体キャパシタが受ける水素ダメージを低減することができる。   According to the first method for manufacturing a ferroelectric memory according to the present invention, the first and second wiring pattern forming methods are applied. Therefore, in order to recover the characteristics that have changed in the ferroelectric capacitor, the intention of the metal film or metal compound constituting the wiring pattern even when the substrate after the wiring pattern is formed is heat-treated in an oxygen atmosphere. Oxidation that does not occur can be prevented, and the resistance of the wiring pattern can be stabilized. In addition, since the hydrogen barrier film is formed on the entire exposed surface of the ferroelectric capacitor (that is, the upper surface and the side surface of the ferroelectric capacitor) before the insulating film is formed on the ferroelectric capacitor, the ferroelectric capacitor receives it. Hydrogen damage can be reduced.

本発明に係る第２の強誘電体メモリの製造方法は、上述した第１の強誘電体メモリの製造方法において、前記酸化イリジウム膜を所定形状にエッチングする工程では、前記酸化イリジウム膜を前記強誘電体キャパシタの上面全体を覆う形状にエッチングすることを特徴とするものである。ここで、酸化イリジウム膜は、酸素バリア機能だけでなく、水素の透過を防ぐ（以下「水素バリア」という。）機能も兼ね備えている。   The second ferroelectric memory manufacturing method according to the present invention is the above-described first ferroelectric memory manufacturing method, wherein in the step of etching the iridium oxide film into a predetermined shape, the iridium oxide film is Etching is performed so as to cover the entire top surface of the dielectric capacitor. Here, the iridium oxide film has not only an oxygen barrier function but also a function of preventing permeation of hydrogen (hereinafter referred to as “hydrogen barrier”).

本発明に係る第２の強誘電体メモリの製造方法によれば、Ａｌ２Ｏ３等からなる水素バリア膜と、酸化イリジウム膜とで強誘電体キャパシタを覆うので、強誘電体キャパシタへの水素の透過をより防ぐことができる。従って、特性劣化の少ない強誘電体キャパシタを形成することができる。 According to the second method for manufacturing a ferroelectric memory according to the present invention, the ferroelectric capacitor is covered with the hydrogen barrier film made of Al 2 O 3 or the like and the iridium oxide film. Can be further prevented. Therefore, a ferroelectric capacitor with little characteristic deterioration can be formed.

本発明に係る強誘電体メモリは、基板と、前記基板上に設けられた強誘電体キャパシタと、前記強誘電体キャパシタの露出面に設けられた水素バリア膜と、前記水素バリア膜を覆うように前記基板上に設けられた絶縁膜と、前記強誘電体キャパシタ上の前記絶縁膜と前記水素バリア膜とに設けられ当該強誘電体キャパシタの上面を露出する開口部と、前記開口部から露出した前記強誘電体キャパシタの前記上面に接続された積層構造の配線パターンとを備え、前記配線パターンは、その下側から金属膜又は金属化合物膜からなる第１層と、イリジウム膜からなる第２層と、酸化イリジウム膜からなる第３層とからなることを特徴とするものである。   A ferroelectric memory according to the present invention covers a substrate, a ferroelectric capacitor provided on the substrate, a hydrogen barrier film provided on an exposed surface of the ferroelectric capacitor, and the hydrogen barrier film. An insulating film provided on the substrate, an opening provided in the insulating film and the hydrogen barrier film on the ferroelectric capacitor, exposing the upper surface of the ferroelectric capacitor, and exposed from the opening A wiring pattern having a laminated structure connected to the upper surface of the ferroelectric capacitor, wherein the wiring pattern has a first layer made of a metal film or a metal compound film and a second layer made of an iridium film. And a third layer formed of an iridium oxide film.

本発明に係る強誘電体メモリによれば、その製造の過程で、強誘電体キャパシタが受ける水素ダメージを低減することができる。また、配線パターンを構成する金属膜又は金属化合物の意図しない酸化を防ぐことができるので、配線パターンの抵抗を安定化することができる。   According to the ferroelectric memory of the present invention, hydrogen damage to the ferroelectric capacitor can be reduced during the manufacturing process. In addition, since the unintended oxidation of the metal film or metal compound constituting the wiring pattern can be prevented, the resistance of the wiring pattern can be stabilized.

以下、図面を参照しながら、本発明の実施形態に係る配線パターンの形成方法及び強誘電体メモリの製造方法、強誘電体メモリについて説明する。
（１）第１実施形態
図１は本発明の第１実施形態に係る強誘電体メモリ１００の構成例を示す断面図である。図１に示すように、この強誘電体メモリ１００は、シリコン基板１０１と、ＭＯＳトランジスタ５０と、第１〜第３層間絶縁膜１４１、１４３、１４５と、第１及び第２プラグ電極１１０、１７０と、強誘電体キャパシタ１２０と、水素バリア膜１２９と、局所配線１３０と、アルミ配線１８０等から構成されている。 Hereinafter, a method for forming a wiring pattern, a method for manufacturing a ferroelectric memory, and a ferroelectric memory according to an embodiment of the present invention will be described with reference to the drawings.
(1) First Embodiment FIG. 1 is a cross-sectional view showing a configuration example of a ferroelectric memory 100 according to a first embodiment of the present invention. As shown in FIG. 1, the ferroelectric memory 100 includes a silicon substrate 101, a MOS transistor 50, first to third interlayer insulating films 141, 143, and 145, and first and second plug electrodes 110 and 170. The ferroelectric capacitor 120, the hydrogen barrier film 129, the local wiring 130, the aluminum wiring 180, and the like.

ＭＯＳトランジスタ５０は、強誘電体キャパシタ１２０への書き込み、又は読み出しを選択する際にオン、オフされる、いわゆる選択トランジスタである。図１に示すように、このＭＯＳトランジスタ５０はシリコン基板１０１に設けられている。この強誘電体メモリ１００では、例えば１個のＭＯＳトランジスタ５０と、１個の強誘電体キャパシタ１２０とで、いわゆる１Ｔ１Ｃ型のメモリセルを構成している。   The MOS transistor 50 is a so-called selection transistor that is turned on and off when selecting writing to or reading from the ferroelectric capacitor 120. As shown in FIG. 1, the MOS transistor 50 is provided on the silicon substrate 101. In this ferroelectric memory 100, for example, one MOS transistor 50 and one ferroelectric capacitor 120 constitute a so-called 1T1C type memory cell.

また、第１層間絶縁膜１４１は例えばシリコン酸化膜であり、シリコン基板１０１上に設けられている。図１に示すように、この第１層間絶縁膜１４１によって、ＭＯＳトランジスタ５０は覆われている。さらに、このＭＯＳトランジスタ５０のソース又はドレイン上の第１層間絶縁膜１４１には、当該ソース又はドレインの表面を露出するコンタクトホールが形成されている。そして、このコンタクトホール内に第１プラグ電極１１０が設けられている。この第１プラグ電極１１０の主な構成材料は、例えばタングステン（Ｗ）である。   The first interlayer insulating film 141 is a silicon oxide film, for example, and is provided on the silicon substrate 101. As shown in FIG. 1, the MOS transistor 50 is covered with the first interlayer insulating film 141. Further, a contact hole exposing the surface of the source or drain is formed in the first interlayer insulating film 141 on the source or drain of the MOS transistor 50. A first plug electrode 110 is provided in the contact hole. The main constituent material of the first plug electrode 110 is, for example, tungsten (W).

また、強誘電体キャパシタ１２０は、第１層間絶縁膜１４１上に設けられており、その下部電極が第１プラグ電極１１０と接続している。この強誘電体キャパシタ１２０の下部電極及び上部電極の構成材料はそれぞれ、例えばプラチナ（Ｐｔ）である。また、強誘電体キャパシタ１２０の強誘電体材料は、例えばＰＺＴ（ＰｂＺｒ１−ＸＴｉＸＯ３）、又はＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等である。さらに、図１に示すように、水素バリア膜１２９は、強誘電体キャパシタ１２０の側面（側壁）と、強誘電体キャパシタ１２０の上面とに設けられている。この水素バリア膜１２９の構成材料は、例えば酸化アルミニウム（Ａｌ２Ｏ３）である。 The ferroelectric capacitor 120 is provided on the first interlayer insulating film 141, and its lower electrode is connected to the first plug electrode 110. The constituent material of the lower electrode and the upper electrode of the ferroelectric capacitor 120 is, for example, platinum (Pt). Further, the ferroelectric material of the ferroelectric capacitor 120, for example PZT (PbZr 1-X Ti X O 3), or SBT (SrBi 2 Ta 2 O 9 ) , and the like. Further, as shown in FIG. 1, the hydrogen barrier film 129 is provided on the side surface (side wall) of the ferroelectric capacitor 120 and the upper surface of the ferroelectric capacitor 120. The constituent material of the hydrogen barrier film 129 is, for example, aluminum oxide (Al 2 O 3 ).

第２層間絶縁膜１４３は例えばシリコン酸化膜であり、第１層間絶縁膜１４１上に設けられている。図１に示すように、この第２層間絶縁膜１４３によって、強誘電体キャパシタ１２０や水素バリア膜１２９は覆われている。また、強誘電体キャパシタ１２０上の第２層間絶縁膜１４３と水素バリア膜１２９とには、強誘電体キャパシタ１２０の上面の一部を露出するコンタクトホールが形成されている。そして、このコンタクトホールから露出した強誘電体キャパシタ１２０の上面から第２層間絶縁膜１４３上にかけて局所配線１３０が設けられている。   The second interlayer insulating film 143 is, for example, a silicon oxide film, and is provided on the first interlayer insulating film 141. As shown in FIG. 1, the ferroelectric capacitor 120 and the hydrogen barrier film 129 are covered with the second interlayer insulating film 143. A contact hole exposing a part of the upper surface of the ferroelectric capacitor 120 is formed in the second interlayer insulating film 143 and the hydrogen barrier film 129 on the ferroelectric capacitor 120. A local wiring 130 is provided from the upper surface of the ferroelectric capacitor 120 exposed from the contact hole to the second interlayer insulating film 143.

図１に示すように、この局所配線１３０は例えば３層からなる積層構造を有する。この局所配線１３０の下側から１層目は例えば窒化チタン（ＴｉＮ）膜１３１である。また、２層目はイリジウム（Ｉｒ）膜１３３である。さらに、３層目は酸化イリジウム（ＩｒＯｘ）膜１３５である。   As shown in FIG. 1, the local wiring 130 has a laminated structure composed of, for example, three layers. The first layer from the lower side of the local wiring 130 is, for example, a titanium nitride (TiN) film 131. The second layer is an iridium (Ir) film 133. Further, the third layer is an iridium oxide (IrOx) film 135.

また、第３層間絶縁膜１４５は例えばシリコン酸化膜であり、第２層間絶縁膜１４３上に設けられている。図１に示すように、この第３層間絶縁膜１４５によって、局所配線１３０は覆われている。また、局所配線１３０上の第３層間絶縁膜１４５には、イリジウム膜１３３の上面の一部を露出するコンタクトホールが形成されている。そして、このコンタクトホール内にシードレイヤであるＴｉ膜１７１とＴｉＮ膜１７３とを介して、タングステン（Ｗ）膜１７５が埋め込まれている。このＴｉ膜１７１と、ＴｉＮ膜１７３及びＷ膜１７５とにより、第２プラグ電極１７０が構成されている。   The third interlayer insulating film 145 is, for example, a silicon oxide film, and is provided on the second interlayer insulating film 143. As shown in FIG. 1, the local wiring 130 is covered with the third interlayer insulating film 145. Further, a contact hole exposing a part of the upper surface of the iridium film 133 is formed in the third interlayer insulating film 145 on the local wiring 130. A tungsten (W) film 175 is buried in the contact hole via a Ti film 171 and a TiN film 173 as seed layers. The Ti film 171, the TiN film 173 and the W film 175 constitute a second plug electrode 170.

図１に示すように、アルミ配線１８０は、第３層間絶縁膜１４５上に設けられており、第２プラグ電極１７０と接続している。このアルミ配線は、パターニングされたＴｉ膜１８１と、ＴｉＮ膜１８３と、アルミ（Ａｌ）膜１８５とにより構成されている。Ａｌ膜１８５は本来の配線材であり、Ｔｉ膜１８１及びＴｉＮ膜１８３はバリアメタルである。また、図示しないが、このアルミ配線１８０上には、さらに層間絶縁膜や、保護膜（パッシベーション膜）等が設けられている。   As shown in FIG. 1, the aluminum wiring 180 is provided on the third interlayer insulating film 145 and is connected to the second plug electrode 170. This aluminum wiring is constituted by a patterned Ti film 181, TiN film 183, and aluminum (Al) film 185. The Al film 185 is an original wiring material, and the Ti film 181 and the TiN film 183 are barrier metals. Although not shown, an interlayer insulating film, a protective film (passivation film), and the like are further provided on the aluminum wiring 180.

ところで、この強誘電体メモリ１００では、強誘電体キャパシタ１２０の上部電極に接続する局所配線１３０は積層構造を有し、その下側から１層目はシリコン酸化膜と密着性が良好な窒化チタン膜１３１であり、２層目はイリジウム膜１３３、３層目は酸化イリジウム膜１３５である。これらの各膜にはそれぞれ特有の機能があり、本発明の実施形態ではこの点を考慮して各膜の積層順を下側からＴｉＮ／Ｉｒ／ＩｒＯｘとしている。以下、この局所配線１３０を構成する各膜の機能と、その効果について説明する。   By the way, in this ferroelectric memory 100, the local wiring 130 connected to the upper electrode of the ferroelectric capacitor 120 has a laminated structure, and the first layer from the lower side is titanium nitride having good adhesion to the silicon oxide film. The second layer is an iridium film 133, and the third layer is an iridium oxide film 135. Each of these films has a unique function, and in the embodiment of the present invention, considering this point, the order of stacking of each film is TiN / Ir / IrOx from the lower side. Hereinafter, functions and effects of the respective films constituting the local wiring 130 will be described.

まず、１層目の窒化チタン膜１３１には、当該窒化チタン膜１３１を含む局所配線１３０と、第２層間絶縁膜１４３との密着性を高める密着層としての機能がある。また、２層目のイリジウム膜１３３には、１層目の窒化チタン膜１３１と３層目の酸化イリジウム膜１３５とを仕切る仕切り層としての機能がある。   First, the first titanium nitride film 131 has a function as an adhesion layer that improves adhesion between the local wiring 130 including the titanium nitride film 131 and the second interlayer insulating film 143. The second iridium film 133 functions as a partition layer that partitions the first titanium nitride film 131 and the third iridium oxide film 135.

即ち、この局所配線１３０において、仮に、２層目のイリジウム膜１３３が無い場合には、窒化チタン膜１３１と酸化イリジウム膜１３５との接触により、窒化チタン膜１３１が酸化してしまうおそれがある。この両層の接触による窒化チタン膜１３１の酸化を防ぐために、この強誘電体メモリ１００では、局所配線１３０の２層目にイリジウム膜１３３を用いている。また、この２層目のイリジウム膜１３３は、仕切り層としての機能だけでなく、例えば酸素雰囲気中でのシリコン基板１０１の熱処理（以下、「酸素アニール」という。）時に、酸素の窒化チタン膜１３１への拡散を防止する酸素バリア機能も備えている。   That is, in the local wiring 130, if the second-layer iridium film 133 is not present, the titanium nitride film 131 may be oxidized due to the contact between the titanium nitride film 131 and the iridium oxide film 135. In order to prevent oxidation of the titanium nitride film 131 due to the contact between both layers, the ferroelectric memory 100 uses an iridium film 133 as the second layer of the local wiring 130. The second iridium film 133 has not only a function as a partition layer, but also an oxygen titanium nitride film 131 during a heat treatment of the silicon substrate 101 in an oxygen atmosphere (hereinafter referred to as “oxygen annealing”), for example. It also has an oxygen barrier function that prevents diffusion into the water.

さらに、３層目の酸化イリジウム膜１３５は、酸素アニール時に窒化チタン膜１３１への酸素の拡散を防止する酸素バリア機能と、水素バリア機能とを兼ね備えている。また、この酸化イリジウム膜１３５は、当該酸化イリジウム膜１３５を含む局所配線１３０と、第３層間絶縁膜１４５との密着性を高める密着層としての機能もある。   Furthermore, the third layer of iridium oxide film 135 has both an oxygen barrier function for preventing diffusion of oxygen into the titanium nitride film 131 during oxygen annealing and a hydrogen barrier function. The iridium oxide film 135 also has a function as an adhesion layer that enhances adhesion between the local wiring 130 including the iridium oxide film 135 and the third interlayer insulating film 145.

図２（Ａ）及び（Ｂ）は、局所配線１３０の平面視での形状を示す図である。図２（Ａ）は、局所配線１３０を構成する窒化チタン膜及びイリジウム膜１３３の平面視での形状（以下「平面形状」という。）を示した図である。また、図２（Ｂ）は、局所配線１３０の３層目、即ち、最上層である酸化イリジウム膜１３５の平面形状を示した図である。   2A and 2B are diagrams showing the shape of the local wiring 130 in plan view. FIG. 2A is a diagram showing the shape (hereinafter referred to as “planar shape”) of the titanium nitride film and the iridium film 133 constituting the local wiring 130 in plan view. FIG. 2B is a diagram showing a planar shape of the third layer of the local wiring 130, that is, the iridium oxide film 135 which is the uppermost layer.

窒化チタン膜及びイリジウム膜１３３の平面形状は同一であり、図２（Ａ）の平面視では、窒化チタン膜はイリジウム膜１３３の直下に隠れている。また、図２（Ａ）に示すように、窒化チタン膜とイリジウム膜１３３のそれぞれの配線幅は、強誘電体キャパシタ１２０の面積や平面形状によらず、コンタクトホールＨから露出した強誘電体キャパシタ１２０の上部電極と接続可能な配線幅に形成されている。一方、図２（Ｂ）に示すように、酸化イリジウム膜１３５は、窒化チタン膜及びイリジウム膜１３３の上方と側壁とを完全に覆い、かつ、平面視で水素バリア膜１２９を完全に覆った形状に形成されている。   The planar shapes of the titanium nitride film and the iridium film 133 are the same, and the titanium nitride film is hidden directly under the iridium film 133 in the plan view of FIG. Further, as shown in FIG. 2A, the wiring width of each of the titanium nitride film and the iridium film 133 is not dependent on the area or the planar shape of the ferroelectric capacitor 120, and the ferroelectric capacitor exposed from the contact hole H. The wiring width is formed so as to be connectable to 120 upper electrodes. On the other hand, as shown in FIG. 2B, the iridium oxide film 135 completely covers the titanium nitride film and the iridium film 133 and the side walls, and completely covers the hydrogen barrier film 129 in plan view. Is formed.

このように、本発明に係る強誘電体メモリ１００によれば、局所配線１３０の３層目である酸化イリジウム膜１３５は酸素バリア機能を有している。また、２層目のイリジウム膜１３３は酸素バリア機能を有すると共に、酸素原子を含む酸化イリジウム膜１３５と窒化チタン膜１３１との仕切り層としての役割を果たす。そして、このような酸素バリア機能を有する３層目と２層目とにより、局所配線の１層目、即ち、最下層である窒化チタン膜１３１は覆われている。   Thus, according to the ferroelectric memory 100 according to the present invention, the iridium oxide film 135 as the third layer of the local wiring 130 has an oxygen barrier function. In addition, the second iridium film 133 has an oxygen barrier function and serves as a partition layer between the iridium oxide film 135 containing oxygen atoms and the titanium nitride film 131. The third layer and the second layer having such an oxygen barrier function cover the first layer of the local wiring, that is, the titanium nitride film 131 which is the lowest layer.

従って、この強誘電体メモリ１００の製造工程で、局所配線１３０が形成されたシリコン基板１０１（以下、「ウエーハ」ともいう。）を酸素アニールした場合でも、窒化チタン膜１３１への酸素原子の到達を酸化イリジウム膜１３５と、イリジウム膜１３３とで防ぐことができる。つまり、窒化チタン膜１３１の意図しない酸化を防ぐことができ、局所配線１３０の抵抗を安定化することができる。   Therefore, even when the silicon substrate 101 on which the local wiring 130 is formed (hereinafter also referred to as “wafer”) is subjected to oxygen annealing in the manufacturing process of the ferroelectric memory 100, the oxygen atoms reach the titanium nitride film 131. Can be prevented by the iridium oxide film 135 and the iridium film 133. That is, unintended oxidation of the titanium nitride film 131 can be prevented, and the resistance of the local wiring 130 can be stabilized.

また、強誘電体キャパシタ１２０は、水素バリア機能を持った酸化イリジウム膜１３５によってその上方が覆われ、かつ、Ａｌ２Ｏ３からなる水素バリア膜１２９によってその側方が覆われている。これにより、ＰＺＴ等からなる強誘電体への水素の拡散をより防ぐことができ、強誘電体キャパシタ１２０が受ける水素ダメージを低減することができる。強誘電体キャパシタ１２０の特性劣化の防止に貢献することができる。 The ferroelectric capacitor 120 is covered with an iridium oxide film 135 having a hydrogen barrier function, and with a hydrogen barrier film 129 made of Al 2 O 3 on the sides. Thereby, it is possible to further prevent hydrogen from diffusing into the ferroelectric material made of PZT or the like, and to reduce hydrogen damage to the ferroelectric capacitor 120. This can contribute to prevention of deterioration of the characteristics of the ferroelectric capacitor 120.

次に、上述した強誘電体メモリの製造方法について説明する。   Next, a manufacturing method of the above-described ferroelectric memory will be described.

図３（Ａ）〜図５（Ｃ）は本発明の第１実施形態に係る強誘電体メモリ１００の製造方法を示す工程図である。まず始めに、図３（Ａ）に示すように、シリコン基板（ウエーハ）１０１にＭＯＳトランジスタ５０を形成する。次に、ＭＯＳトランジスタ５０が形成されたウエーハ１０１上に第１層間絶縁膜１４１を成膜して、ＭＯＳトランジスタ５０を覆う。この第１層間絶縁膜１４１は、例えばＢＰＳＧ（ｂｏｒｏｎ ｐｈｏｓｐｈｏｒｏｕｓ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）又はＮＳＧ（ｎｏｎ ｄｏｐｅ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、或いはＰＴＥＯＳ（ｐｌａｓｍａ ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）等のシリコン酸化膜である。また、この第１層間絶縁膜１４１は、例えばＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）により１．０［μｍ］以上の厚さに形成する。   FIGS. 3A to 5C are process diagrams showing a method for manufacturing the ferroelectric memory 100 according to the first embodiment of the present invention. First, as shown in FIG. 3A, a MOS transistor 50 is formed on a silicon substrate (wafer) 101. Next, a first interlayer insulating film 141 is formed on the wafer 101 on which the MOS transistor 50 is formed to cover the MOS transistor 50. The first interlayer insulating film 141 is a silicon oxide film such as BPSG (boron phosphorous glass), NSG (non dope silicate glass), or PTEOS (plasma tetraethyl orthosilicate). The first interlayer insulating film 141 is formed to a thickness of 1.0 [μm] or more by, for example, CVD (Chemical Vapor Deposition).

次に、この第１層間絶縁膜１４１の表面をＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈ）処理により平坦化する。そして、平坦化された第１層間絶縁膜１４１に、ＭＯＳトランジスタ５０と、後で形成する強誘電体キャパシタとを導通させるためのコンタクトホールを形成する。このコンタクトホールの形成は、例えばフォトリソグラフィ技術とドライエッチング技術とを用いて行う。   Next, the surface of the first interlayer insulating film 141 is planarized by a CMP (chemical mechanical polish) process. Then, a contact hole is formed in the planarized first interlayer insulating film 141 for conducting the MOS transistor 50 and a ferroelectric capacitor to be formed later. The contact hole is formed using, for example, a photolithography technique and a dry etching technique.

次に、第１プラグ電極のシードレイヤとして、Ｔｉ膜１１１／ＴｉＮ膜１１３（Ｔｉ膜１１１が下層であり、ＴｉＮ膜１１３が上層である。）をウエーハ１０１上の全面に堆積する。このＴｉ膜１１１／ＴｉＮ膜１１３の堆積は、例えばスパッタリングにより行う。次に、Ｔｉ膜１１１／ＴｉＮ膜１１３を堆積した後で、ウエーハ１０１上の全面にＷ膜１１５を堆積する。このＷ膜１１５の堆積は、例えばＣＶＤにより行う。次に、Ｗ膜１１５と、ＴｉＮ膜１１３と、Ｔｉ膜１１１とにＣＭＰ処理、又はエッチバック処理を連続的に施して、第１層間絶縁膜１４１上からこれらの膜を除去する。このようにして、図３（Ａ）に示すように、コンタクトホール内にＴｉ膜１１１／ＴｉＮ膜１１３と、Ｗ膜１１５とからなる第１プラグ電極１１０を形成する。   Next, a Ti film 111 / TiN film 113 (Ti film 111 is the lower layer and TiN film 113 is the upper layer) is deposited on the entire surface of the wafer 101 as a seed layer of the first plug electrode. The Ti film 111 / TiN film 113 is deposited by sputtering, for example. Next, after depositing the Ti film 111 / TiN film 113, the W film 115 is deposited on the entire surface of the wafer 101. The deposition of the W film 115 is performed by, for example, CVD. Next, the W film 115, the TiN film 113, and the Ti film 111 are successively subjected to CMP processing or etch back processing to remove these films from the first interlayer insulating film 141. In this way, as shown in FIG. 3A, the first plug electrode 110 composed of the Ti film 111 / TiN film 113 and the W film 115 is formed in the contact hole.

次に、図３（Ｂ）に示すように、第１プラグ電極１１０が形成されたウエーハ１０１上の全面にチタンアルミナイトライド（ＴｉＡｌＮ）膜１２１を堆積する。このＴｉＡｌＮ膜１２１の堆積は、例えばスパッタリングにより行う。このＴｉＡｌ膜は、Ｗ等からなる第１プラグ電極１１０の酸化を防止するための膜である。続いて、このＴｉＡｌＮ膜１２１上に、酸化防止に効果のあるＩｒ膜１２２／ＩｒＯｘ膜１２３（Ｉｒ膜１２２が下層であり、ＩｒＯｘ膜１２３が上層である。）を連続スパッタリングにより形成する。そして、このＩｒ膜１２２／ＩｒＯｘ膜１２３上に下部電極用のＰｔ膜１２４を堆積する。この下部電極用のＰｔ膜１２４の堆積は、例えばスパッタリングにより行う。   Next, as shown in FIG. 3B, a titanium aluminum nitride (TiAlN) film 121 is deposited on the entire surface of the wafer 101 on which the first plug electrode 110 is formed. The TiAlN film 121 is deposited by sputtering, for example. This TiAl film is a film for preventing the oxidation of the first plug electrode 110 made of W or the like. Subsequently, an Ir film 122 / IrOx film 123 (the Ir film 122 is the lower layer and the IrOx film 123 is the upper layer) effective in preventing oxidation is formed on the TiAlN film 121 by continuous sputtering. Then, a Pt film 124 for the lower electrode is deposited on the Ir film 122 / IrOx film 123. The deposition of the Pt film 124 for the lower electrode is performed by sputtering, for example.

次に、ＰＺＴ又はＳＢＴ等の強誘電体膜１２５をゾルーゲル法、スパッタリング、又はＭＯＣＶＤ（ｍｅｔａｌ ｏｒｇａｎｉｃ ＣＶＤ）等により所望の膜厚を形成させる。そして、この強誘電体膜１２５上の全面に上部電極用のＰｔ膜１２６をスパッタリングにより形成する。次に、この上部電極用のＰｔ膜１２６を形成したウエーハ１０１にランプアニール処理を施す。このランプアニールの熱処理条件は、例えば温度は５００〜７００［℃］、処理時間は約５分間、アニール雰囲気はＯ２雰囲気である。このランプアニールにより、ＰＺＴ又はＳＢＴ等の強誘電体膜１２５を結晶化させる。 Next, a desired film thickness is formed on the ferroelectric film 125 such as PZT or SBT by a sol-gel method, sputtering, or MOCVD (metal organic CVD). Then, an upper electrode Pt film 126 is formed on the entire surface of the ferroelectric film 125 by sputtering. Next, lamp annealing is performed on the wafer 101 on which the Pt film 126 for the upper electrode is formed. The heat treatment conditions for this lamp annealing are, for example, a temperature of 500 to 700 [° C.], a processing time of about 5 minutes, and an annealing atmosphere of O 2 atmosphere. By this lamp annealing, the ferroelectric film 125 such as PZT or SBT is crystallized.

次に、図３（Ｂ）に示した上部電極用のＰｔ膜１２６上に強誘電体キャパシタの形成領域のみを覆うようなレジストパターン（図示せず）を形成する。そして、このレジストパターンをマスクに上記の６つの層、即ち、上部電極用のＰｔ膜１２６と、強誘電体膜１２５と、下部電極用のＰｔ膜１２４と、ＩｒＯｘ膜１２３と、Ｉｒ膜１２２と、ＴｉＡｌＮ膜１２１とを一括でドライエッチングする。これにより、図３（Ｃ）に示すように、強誘電体キャパシタ１２０を形成する。   Next, a resist pattern (not shown) that covers only the formation region of the ferroelectric capacitor is formed on the Pt film 126 for the upper electrode shown in FIG. Then, using the resist pattern as a mask, the above six layers, that is, the Pt film 126 for the upper electrode, the ferroelectric film 125, the Pt film 124 for the lower electrode, the IrOx film 123, and the Ir film 122, The TiAlN film 121 is dry etched at once. Thereby, as shown in FIG. 3C, the ferroelectric capacitor 120 is formed.

なお、上記６つの層のドライエッチングにおいて、レジストパターンのみでエッチングできない場合には、状況によりシリコン酸化膜、又はメタル膜等からなるハードマスクをレジストパターンの代替として使用してもよい。また、このドライエッチングでは、第１プラグ電極１１０の上面をＴｉＡｌＮ膜１２１下から露出させないように注意する。その理由は、Ｗ等からなる第１プラグ電極１１０がその一部でもＴｉＡｌＮ膜１２１下から露出してしまうと、第１プラグ電極１１０はその露出した部分から酸化してしまい、体積が膨張してしまう。そして、この第１プラグ電極１１０の体積の膨張により、強誘電体キャパシタ１２０は破壊されてしまうおそれがあるからである。   In the dry etching of the above six layers, when etching cannot be performed with only a resist pattern, a hard mask made of a silicon oxide film or a metal film may be used as an alternative to the resist pattern depending on the situation. In this dry etching, care is taken not to expose the upper surface of the first plug electrode 110 from under the TiAlN film 121. The reason is that if even a part of the first plug electrode 110 made of W or the like is exposed from below the TiAlN film 121, the first plug electrode 110 is oxidized from the exposed part, and the volume expands. End up. This is because the ferroelectric capacitor 120 may be destroyed by the expansion of the volume of the first plug electrode 110.

次に、図３（Ｃ）に示すように、強誘電体キャパシタ１２０を形成した後で、強誘電体膜１２５を更に結晶化させるために、５００〜７００［℃］の範囲で約５分間、Ｏ２雰囲気でウエーハ１０１にランプアニール処理を施す。その後、スパッタリングもしくはＣＶＤにより、ウエーハ１０１の上方全面にＡｌ２Ｏ３等の水素バリア膜１２９を１０００［Å］以上成膜する。ここで、この水素バリア膜１２９はなるべく厚いほうが好ましい。 Next, as shown in FIG. 3C, after forming the ferroelectric capacitor 120, in order to further crystallize the ferroelectric film 125, the temperature is in the range of 500 to 700 [° C.] for about 5 minutes. Lamp annealing is performed on the wafer 101 in an O 2 atmosphere. Thereafter, a hydrogen barrier film 129 of Al 2 O 3 or the like is formed on the entire upper surface of the wafer 101 by 1000 [Å] by sputtering or CVD. Here, the hydrogen barrier film 129 is preferably as thick as possible.

次に、図４（Ａ）に示すように、強誘電体キャパシタ１２０の上面と側面とに水素バリア膜１２９を残し、それ以外の部分に形成された水素バリア膜をウエーハ１０１上から除去する。この水素バリア膜１２９の選択的除去は、フォトリソグラフィ技術とエッチング技術とを用いて行う。なお、この水素バリア膜１２９の選択的除去工程では、水素バリア膜１２９下から強誘電体キャパシタ１２０を露出させないように注意する。その理由は、強誘電体キャパシタ１２０に水素バリア膜１２９下から露出した部分があると、その露出部分から強誘電体キャパシタ１２０に水素が拡散してしまい、強誘電体キャパシタ１２０の特性が著しく劣化してしまうおそれがあるからである。   Next, as shown in FIG. 4A, the hydrogen barrier film 129 is left on the upper surface and the side surface of the ferroelectric capacitor 120, and the hydrogen barrier film formed on other portions is removed from the wafer 101. The selective removal of the hydrogen barrier film 129 is performed using a photolithography technique and an etching technique. In the selective removal step of the hydrogen barrier film 129, care is taken not to expose the ferroelectric capacitor 120 from under the hydrogen barrier film 129. The reason is that if the ferroelectric capacitor 120 has a portion exposed from under the hydrogen barrier film 129, hydrogen diffuses from the exposed portion into the ferroelectric capacitor 120, and the characteristics of the ferroelectric capacitor 120 are significantly deteriorated. This is because there is a risk of doing so.

次に、図４（Ｂ）に示すように、水素バリア膜１２９が選択的に除去されたウエーハ１０１の上方全面に第２層間絶縁膜１４３を形成する。ここでは、第２層間絶縁膜１４３として、例えばＰＴＥＯＳを２０００［Å］程度堆積させる。そして、強誘電体キャパシタ１２０の上部電極上から第２層間絶縁膜１４３と水素バリア膜１２９とを除去し、コンタクトホールＨを形成する。このコンタクトホールＨの形成は、フォトリソグラフィ技術とエッチング技術とを用いて行う。そして、このコンタクトホールＨを形成した後で、強誘電体キャパシタ１２０の特性を回復させるために、ウエーハ１０１に酸素アニールを施す。   Next, as shown in FIG. 4B, a second interlayer insulating film 143 is formed on the entire upper surface of the wafer 101 from which the hydrogen barrier film 129 has been selectively removed. Here, as the second interlayer insulating film 143, for example, PTEOS is deposited to about 2000 [Å]. Then, the second interlayer insulating film 143 and the hydrogen barrier film 129 are removed from the upper electrode of the ferroelectric capacitor 120 to form a contact hole H. The contact hole H is formed using a photolithography technique and an etching technique. After the contact hole H is formed, the wafer 101 is subjected to oxygen annealing in order to restore the characteristics of the ferroelectric capacitor 120.

次に、スパッタリングにより、局所配線用の窒化チタン膜と、イリジウム膜とをウエーハ１の上方全面に順次成膜する。そして、図４（Ｃ）に示すように、この窒化チタン膜１３１とイリジウム膜１３３とを所定形状にパターニングする。即ち、図２（Ａ）に示したように、窒化チタン膜とイリジウム膜１３３とを、少なくともコンタクトホールＨから露出した強誘電体キャパシタ１２０の上部電極と接続できる程度の配線幅に形成する。この窒化チタン膜１３１とイリジウム膜１３３のパターニングは、フォトリソグラフィ技術とエッチング技術とを用いて一括で行う。   Next, a titanium nitride film for local wiring and an iridium film are sequentially formed on the entire upper surface of the wafer 1 by sputtering. Then, as shown in FIG. 4C, the titanium nitride film 131 and the iridium film 133 are patterned into a predetermined shape. That is, as shown in FIG. 2A, the titanium nitride film and the iridium film 133 are formed to have a wiring width that can be connected to at least the upper electrode of the ferroelectric capacitor 120 exposed from the contact hole H. The patterning of the titanium nitride film 131 and the iridium film 133 is performed at once using a photolithography technique and an etching technique.

次に、ウエーハ１０１上の全面に局所配線用の酸化イリジウム膜を成膜する。この酸化イリジウムの成膜は、例えばスパッタリングにより行う。そして、フォトリソグラフィ技術とドライエッチング技術とを用いて、酸化イリジウムを所定形状にパターニングする。即ち、図２（Ｂ）に示したように、パターニング後の窒化チタン膜とイリジウム膜１３３とを覆い、かつ水素バリア膜１２９の上方を完全に覆うような形状に酸化イリジウム１３５を加工する。このようにして、図５（Ａ）に示す局所配線１３０を完成させる。   Next, an iridium oxide film for local wiring is formed on the entire surface of the wafer 101. The iridium oxide film is formed by sputtering, for example. Then, iridium oxide is patterned into a predetermined shape using a photolithography technique and a dry etching technique. That is, as shown in FIG. 2B, the iridium oxide 135 is processed into a shape that covers the patterned titanium nitride film and the iridium film 133 and completely covers the upper portion of the hydrogen barrier film 129. In this way, the local wiring 130 shown in FIG. 5A is completed.

次に、局所配線１３０の形成により強誘電体キャパシタ１２０が受けたエッチングダメージを回復させるため、ウエーハ１０１に酸素アニールを施す。この酸素アニール工程では、酸化イリジウム膜１３５により窒化チタン膜１３１及びイリジウム膜１３３は覆われているので、これら窒化チタン膜１３１の酸化は防止される。   Next, oxygen annealing is performed on the wafer 101 in order to recover etching damage received by the ferroelectric capacitor 120 due to the formation of the local wiring 130. In this oxygen annealing step, since the titanium nitride film 131 and the iridium film 133 are covered with the iridium oxide film 135, the oxidation of the titanium nitride film 131 is prevented.

次に、図５（Ｂ）に示すように、局所配線１３０が形成されたウエーハ１０１の上方全面に第３層間絶縁膜１４５を形成する。例えば、まずウエーハ１０１の上方全面にＰＴＥＯＳを成膜し、次にＯ３ＴＥＯＳを成膜し、その後、ＰＴＥＯＳを成膜する。このようにして、例えば３層のＴＥＯＳからなる第３層間絶縁膜１４５を形成する。なお、第３層間絶縁膜１４５を構成する各膜の膜厚は、当該第３層間絶縁膜１４５にボイドを発生させないようそれぞれ調整する必要がある。第３層間絶縁膜１４５を形成した後で、この第３層間絶縁膜１４５の表面にＣＭＰ処理を施し当該表面を平坦化する。 Next, as shown in FIG. 5B, a third interlayer insulating film 145 is formed on the entire upper surface of the wafer 101 where the local wiring 130 is formed. For example, first, PTEOS is formed on the entire upper surface of the wafer 101, then O 3 TEOS is formed, and then PTEOS is formed. In this way, the third interlayer insulating film 145 made of, for example, three layers of TEOS is formed. It should be noted that the thickness of each film constituting the third interlayer insulating film 145 needs to be adjusted so that no void is generated in the third interlayer insulating film 145. After forming the third interlayer insulating film 145, the surface of the third interlayer insulating film 145 is subjected to a CMP process to flatten the surface.

次に、局所配線１３０と、アルミ配線１８０（図１参照）とを導通させるために、図５（Ｃ）に示すように、強誘電体キャパシタ１２０側方の局所配線１３０上にコンタクトホールｈを形成する。即ち、まず、コンタクトホールｈを形成する部位の第３層間絶縁膜１４５のみをエッチングし、酸化イリジウム膜１３５を底面とする開口部を形成する。次に、第３層間絶縁膜１４５等に生じたダメージを回復させるため、ウエーハ１０１に酸素アニールを施す。その後、開口部底面の酸化イリジウム膜１３５を除去して、イリジウム膜１３３を底面とするコンタクトホールｈを形成する。酸化イリジウム膜１３５の除去は、フォトリソグラフィ技術とドライエッチング技術とを用いて行う。   Next, in order to make the local wiring 130 and the aluminum wiring 180 (see FIG. 1) conductive, a contact hole h is formed on the local wiring 130 on the side of the ferroelectric capacitor 120 as shown in FIG. Form. That is, first, only the third interlayer insulating film 145 in the portion where the contact hole h is to be formed is etched to form an opening having the iridium oxide film 135 as a bottom surface. Next, oxygen annealing is performed on the wafer 101 in order to recover the damage generated in the third interlayer insulating film 145 and the like. Thereafter, the iridium oxide film 135 on the bottom surface of the opening is removed to form a contact hole h having the iridium film 133 as a bottom surface. The removal of the iridium oxide film 135 is performed using a photolithography technique and a dry etching technique.

コンタクトホールｈの底面を酸化イリジウム膜１３５でなく、イリジウム膜１３３とする理由は、酸化イリジウム膜１３５と、次の工程で形成するシードレイヤ（Ｔｉ／ＴｉＮ）との接触を防ぐためである。即ち、仮に、酸化イリジウム膜１３５上に上記のシードレイヤを形成した場合には、Ｔｉが酸化されてしまい、局所配線１３０と第２プラグ電極１７０（図１参照。）との接触抵抗が増大してしまう。この第１実施形態では、この接触抵抗の増大を防ぐ目的で、コンタクトホールｈの底面から酸化イリジウム１３５を除去する。   The reason why the bottom surface of the contact hole h is not the iridium oxide film 135 but the iridium film 133 is to prevent contact between the iridium oxide film 135 and the seed layer (Ti / TiN) formed in the next step. That is, if the seed layer is formed on the iridium oxide film 135, Ti is oxidized, and the contact resistance between the local wiring 130 and the second plug electrode 170 (see FIG. 1) increases. End up. In the first embodiment, iridium oxide 135 is removed from the bottom surface of the contact hole h for the purpose of preventing the increase in contact resistance.

コンタクトホールｈを形成した後で、シードレイヤであるＴｉ膜１７１／ＴｉＮ膜１７３（Ｔｉ膜１７１が下層であり、ＴｉＮ膜１７３が上層である。図１参照。）をウエーハ１０１上の全面に堆積する。このＴｉ／ＴｉＮの堆積は、例えばスパッタリングにより行う。次に、Ｔｉ／ＴｉＮを堆積した後で、ウエーハ１０１上の全面にＷ膜１７５（図１参照。）を堆積する。このＷ膜の堆積は、例えばＣＶＤにより行う。そして、このＷ膜と、ＴｉＮ膜と、Ｔｉ膜とにＣＭＰ処理、又はエッチバック処理を連続的に施して、第２プラグ電極１７０を形成する。   After the contact hole h is formed, a Ti film 171 / TiN film 173 as a seed layer (Ti film 171 is a lower layer and TiN film 173 is an upper layer. See FIG. 1) is deposited on the entire surface of the wafer 101. To do. This Ti / TiN deposition is performed by sputtering, for example. Next, after depositing Ti / TiN, a W film 175 (see FIG. 1) is deposited on the entire surface of the wafer 101. The deposition of the W film is performed by, for example, CVD. Then, the W plug, the TiN film, and the Ti film are successively subjected to the CMP process or the etch back process to form the second plug electrode 170.

第２プラグ電極１７０を形成した後で、この第２プラグ電極１７０上及び第３層間絶縁膜１４５上に、Ｔｉ膜１８１と、ＴｉＮ膜１８３と、Ａｌ膜１８５と（いずれも図１参照。）を堆積させる。これらの膜の堆積は、例えばスパッタリングにより行う。   After the second plug electrode 170 is formed, a Ti film 181, a TiN film 183, and an Al film 185 are formed on the second plug electrode 170 and the third interlayer insulating film 145 (see FIG. 1 for all). To deposit. These films are deposited by sputtering, for example.

次に、フォトリソグラフィ技術とドライエッチング技術とを用いて、これらＡｌ膜等を所定形状にパターニングすることにより、第２プラグ電極１７０上から第３層間絶縁膜１４５上にかけてアルミ配線１８０（図１参照。）を形成する。その後、このアルミ配線が形成された第３層間絶縁膜１４５上の全面に図示しないＮＳＧや、ＰＴＥＯＳ等を順次堆積させる。これらＮＳＧや、ＰＴＥＯＳ等の堆積は、例えばＣＶＤにより行う。さらに、設計されたアルミ配線の積層数に応じて、コンタクトホール（ビアホール）の形成工程と、アルミ配線の形成工程と、ＮＳＧ等の成膜工程とを繰り返し、最後にパッシベーションとしてシリコン室化膜等を堆積する。このようにして、強誘電体メモリ１００を完成させる。   Next, an aluminum wiring 180 (see FIG. 1) is formed from the second plug electrode 170 to the third interlayer insulating film 145 by patterning the Al film and the like into a predetermined shape using a photolithography technique and a dry etching technique. .). Thereafter, NSG, PTEOS, etc. (not shown) are sequentially deposited on the entire surface of the third interlayer insulating film 145 on which the aluminum wiring is formed. The deposition of NSG, PTEOS or the like is performed by, for example, CVD. Further, according to the number of laminated aluminum wirings designed, the contact hole (via hole) forming process, the aluminum wiring forming process, and the film forming process such as NSG are repeated, and finally the silicon chamber film or the like is used as a passivation. To deposit. In this way, the ferroelectric memory 100 is completed.

この第１実施形態では、シリコン基板（ウエーハ）１０１が本発明の基板に対応し、強誘電体キャパシタ１２０が本発明の所定の素子に対応し、この強誘電体キャパシタ１２０の上面、即ち上部電極１２６が本発明の素子の上面に対応している。また、第２層間絶縁膜１４３が本発明の絶縁膜に対応し、コンタクトホールＨが本発明の開口部に対応している。さらに、窒化チタン（ＴｉＮ）膜１３１が本発明の金属膜又は金属化合物膜に対応し、イリジウム（Ｉｒ）膜１３３が本発明のイリジウム膜に対応している。また、酸化イリジウム（ＩｒＯｘ）膜１３５が本発明の酸化イリジウム膜に対応し、局所配線１３０が本発明の配線パターンに対応している。そして、水素バリア膜１２９が本発明の水素バリア膜に対応している。
（２）第２実施形態
上述の第１実施形態では、窒化チタン（ＴｉＮ）膜１３１と、イリジウム（Ｉｒ）膜１３３と、酸化イリジウム（ＩｒＯｘ）膜１３５とからなる局所配線１３０上にＷ等からなる第２プラグ電極１７０を形成する場合について説明した。しかしながら、局所配線１３０とプラグ電極との接続関係はこれに限られることはなく、例えば、局所配線１３０の下側にプラグ電極が接続していても良い。 In the first embodiment, the silicon substrate (wafer) 101 corresponds to the substrate of the present invention, the ferroelectric capacitor 120 corresponds to the predetermined element of the present invention, and the upper surface of the ferroelectric capacitor 120, that is, the upper electrode. 126 corresponds to the upper surface of the element of the present invention. The second interlayer insulating film 143 corresponds to the insulating film of the present invention, and the contact hole H corresponds to the opening of the present invention. Further, the titanium nitride (TiN) film 131 corresponds to the metal film or metal compound film of the present invention, and the iridium (Ir) film 133 corresponds to the iridium film of the present invention. The iridium oxide (IrOx) film 135 corresponds to the iridium oxide film of the present invention, and the local wiring 130 corresponds to the wiring pattern of the present invention. The hydrogen barrier film 129 corresponds to the hydrogen barrier film of the present invention.
(2) Second Embodiment In the first embodiment described above, the local wiring 130 formed of the titanium nitride (TiN) film 131, the iridium (Ir) film 133, and the iridium oxide (IrOx) film 135 is formed from W or the like. The case where the second plug electrode 170 is formed has been described. However, the connection relationship between the local wiring 130 and the plug electrode is not limited to this. For example, the plug electrode may be connected to the lower side of the local wiring 130.

図６（Ａ）〜図９は第２実施形態に係る強誘電体メモリ２００の製造方法を示す工程図である。この第２実施形態では、局所配線１３０の下側にプラグ電極とのコンタクトを取る例を示す。   FIGS. 6A to 9 are process diagrams showing a method of manufacturing the ferroelectric memory 200 according to the second embodiment. In the second embodiment, an example is shown in which a contact with the plug electrode is made under the local wiring 130.

まず始めに、図６（Ａ）に示すように、シリコン基板（ウエーハ）２０１に選択用のＭＯＳトランジスタ５０を複数個形成する。次に、これらのＭＯＳトランジスタ５０が形成されたウエーハ２０１上に第１層間絶縁膜２４１を成膜して、ＭＯＳトランジスタ５０を覆う。この第１層間絶縁膜２４１は、例えばＢＰＳＧ又はＮＳＧ、或いはＰＴＥＯＳ等のシリコン酸化膜であり、ＣＶＤにより１．０［μｍ］以上の厚さに形成する。   First, as shown in FIG. 6A, a plurality of selection MOS transistors 50 are formed on a silicon substrate (wafer) 201. Next, a first interlayer insulating film 241 is formed on the wafer 201 on which the MOS transistors 50 are formed to cover the MOS transistors 50. The first interlayer insulating film 241 is a silicon oxide film such as BPSG, NSG, or PTEOS, and is formed to a thickness of 1.0 [μm] or more by CVD.

次に、この第１層間絶縁膜２４１の表面をＣＭＰ処理により平坦化する。そして、この平坦化された第１層間絶縁膜２４１に、後で形成する強誘電体キャパシタとＭＯＳトランジスタ５０とを導通させるためのコンタクトホールを形成する。これらのコンタクトホールの形成は、例えばフォトリソグラフィ技術とドライエッチング技術とを用いて行う。   Next, the surface of the first interlayer insulating film 241 is planarized by CMP processing. Then, a contact hole is formed in the flattened first interlayer insulating film 241 for conducting a ferroelectric capacitor to be formed later and the MOS transistor 50. These contact holes are formed using, for example, a photolithography technique and a dry etching technique.

次に、第１プラグ電極のシードレイヤとして、Ｔｉ膜２１１／ＴｉＮ膜２１３（Ｔｉ膜２１１が下層であり、ＴｉＮ膜２１３が上層である。）をウエーハ２０１上の全面に堆積する。このＴｉ膜２１１／ＴｉＮ膜２１３の堆積は、例えばスパッタリングにより行う。次に、Ｔｉ膜２１１／ＴｉＮ膜２１３を堆積した後で、ウエーハ２０１上の全面にＷ膜２１５を堆積する。このＷ膜２１５の堆積は、例えばＣＶＤにより行う。次に、Ｗ膜２１５と、ＴｉＮ膜２１３と、Ｔｉ膜２１１とにＣＭＰ処理、又はエッチバック処理を連続的に施して、コンタクトホール内にＷ等からなる第１プラグ電極２１０を形成する。   Next, a Ti film 211 / TiN film 213 (Ti film 211 is the lower layer and TiN film 213 is the upper layer) is deposited on the entire surface of the wafer 201 as a seed layer of the first plug electrode. The Ti film 211 / TiN film 213 is deposited by sputtering, for example. Next, after depositing a Ti film 211 / TiN film 213, a W film 215 is deposited on the entire surface of the wafer 201. The deposition of the W film 215 is performed by, for example, CVD. Next, the W plug 215, the TiN film 213, and the Ti film 211 are successively subjected to CMP or etch back processing to form a first plug electrode 210 made of W or the like in the contact hole.

次に、第１プラグ電極２１０が形成されたウエーハ２０１の上方全面にＴｉＮ膜２４２を堆積する。そして、フォトリソグラフィ技術とドライエッチング技術とを用いて、このＴｉＮ２４２を選択的にエッチングし、第１プラグ電極２１０の上面と、その周辺の第１層間絶縁膜２４１上だけにＴｉＮを残す。   Next, a TiN film 242 is deposited on the entire upper surface of the wafer 201 on which the first plug electrode 210 is formed. Then, the TiN 242 is selectively etched using a photolithography technique and a dry etching technique to leave TiN only on the upper surface of the first plug electrode 210 and the first interlayer insulating film 241 around it.

次に、図６（Ｂ）に示すように、ウエーハ２０１の上方全面にシリコン酸化膜２４３と、シリコン窒化膜２４５と、シリコン酸化膜２４６とからなる３層構造の第２層間絶縁膜２５０を形成する。この第２層間絶縁膜２５０の形成は例えばＣＶＤにより行う。そして、この第２層間絶縁膜２５０の表面をＣＭＰ処理により平坦化する。この第２層間絶縁膜２５０にシリコン窒化膜２４５を入れる理由は、以降のアニール工程で、第１プラグ電極２１０の酸化を防止するためである。   Next, as shown in FIG. 6B, a second interlayer insulating film 250 having a three-layer structure including a silicon oxide film 243, a silicon nitride film 245, and a silicon oxide film 246 is formed on the entire upper surface of the wafer 201. To do. The second interlayer insulating film 250 is formed by, for example, CVD. Then, the surface of the second interlayer insulating film 250 is planarized by CMP processing. The reason for inserting the silicon nitride film 245 into the second interlayer insulating film 250 is to prevent the first plug electrode 210 from being oxidized in the subsequent annealing process.

次に、一方（図６（Ｂ）の左側）の第１プラグ電極２１０上方の第２層間絶縁膜２５０にコンタクトホールを形成する。このコンタクトホールの形成は、フォトリソグラフィ技術とドライエッチング技術とを用いて行う。さらに、このコンタクトホール内に形成する第２プラグ電極のシードレイヤとして、Ｔｉ膜２６１／ＴｉＮ膜２６３（Ｔｉ膜２６１が下層であり、ＴｉＮ膜２６３が上層である。）をウエーハ２０１上の全面に堆積する。   Next, a contact hole is formed in the second interlayer insulating film 250 above the first plug electrode 210 on one side (left side in FIG. 6B). This contact hole is formed using a photolithography technique and a dry etching technique. Further, a Ti film 261 / TiN film 263 (Ti film 261 is the lower layer and TiN film 263 is the upper layer) is formed on the entire surface of the wafer 201 as a seed layer of the second plug electrode formed in the contact hole. accumulate.

このＴｉ膜２６１／ＴｉＮ膜２６３の堆積は、例えばスパッタリングにより行う。そして、Ｔｉ膜２６１／ＴｉＮ膜２６３を堆積した後で、ウエーハ２０１上の全面にＷ膜２６５を堆積する。このＷ膜２６５の堆積は、例えばＣＶＤにより行う。その後、Ｗ膜２６５と、ＴｉＮ膜２６３と、Ｔｉ膜２６１とにＣＭＰ処理、又はエッチバック処理を施して、図６（Ｂ）に示すように、第２層間絶縁膜２５０に設けられたコンタクトホール内に第２プラグ電極２６０を形成する。   The Ti film 261 / TiN film 263 is deposited by sputtering, for example. Then, after depositing the Ti film 261 / TiN film 263, the W film 265 is deposited on the entire surface of the wafer 201. The deposition of the W film 265 is performed by, for example, CVD. Thereafter, the W film 265, the TiN film 263, and the Ti film 261 are subjected to a CMP process or an etch back process, and as shown in FIG. 6B, contact holes provided in the second interlayer insulating film 250. A second plug electrode 260 is formed therein.

次に、第２プラグ電極２６０が形成されたウエーハ２０１上の全面にＴｉＡｌＮ膜を堆積する。このＴｉＡｌＮ膜の堆積は、例えばスパッタリングにより行う。このＴｉＡｌＮ膜は、Ｗ等からなる第２プラグ電極２６０の酸化を防止するための膜である。さらに、このＴｉＡｌＮ膜上に、酸化防止に効果のあるＩｒ膜と、ＩｒＯｘ膜とを連続スパッタリングにより形成する。そして、ＩｒＯｘ膜上に下部電極用のＰｔ膜を堆積する。このＰｔ膜の堆積は、例えばスパッタリングにより行う。   Next, a TiAlN film is deposited on the entire surface of the wafer 201 on which the second plug electrode 260 is formed. The TiAlN film is deposited by sputtering, for example. This TiAlN film is a film for preventing oxidation of the second plug electrode 260 made of W or the like. Further, an Ir film effective for preventing oxidation and an IrOx film are formed on the TiAlN film by continuous sputtering. Then, a Pt film for the lower electrode is deposited on the IrOx film. The Pt film is deposited by sputtering, for example.

次に、ＰＺＴ又はＳＢＴ等の強誘電体膜をゾルーゲル法、スパッタリング、又はＭＯＣＶＤ等により所望の膜厚を形成させる。そして、この強誘電体膜上の全面に上部電極用のＰｔ膜をスパッタリングにより形成する。次に、この上部電極用のＰｔ膜を形成したウエーハ２０１にランプアニール処理を施す。このランプアニールの熱処理条件は、例えば温度は５００〜７００［℃］、処理時間は約５分間、アニール雰囲気はＯ２雰囲気である。このランプアニールにより、ＰＺＴ又はＳＢＴ等の強誘電体膜を結晶化させる。 Next, a ferroelectric film such as PZT or SBT is formed to have a desired film thickness by a sol-gel method, sputtering, MOCVD, or the like. Then, an upper electrode Pt film is formed on the entire surface of the ferroelectric film by sputtering. Next, lamp annealing is performed on the wafer 201 on which the Pt film for the upper electrode is formed. The heat treatment conditions for this lamp annealing are, for example, a temperature of 500 to 700 [° C.], a processing time of about 5 minutes, and an annealing atmosphere of O 2 atmosphere. By this lamp annealing, a ferroelectric film such as PZT or SBT is crystallized.

次に、上部電極用のＰｔ膜上に強誘電体キャパシタの形成領域のみを覆うようなレジストパターンを形成する。そして、このレジストパターンをマスクに上記の６つの層、即ち、図７（Ａ）に示すように、上部電極用のＰｔ膜２２６と、強誘電体膜２２５と、下部電極用のＰｔ膜２２４と、ＩｒＯｘ膜２２３と、Ｉｒ膜２２２と、ＴｉＡｌＮ膜２２１とを一括でドライエッチングする。これにより、図７（Ａ）に示すように、上記６つの層からなる強誘電体キャパシタ２２０を形成する。   Next, a resist pattern is formed on the Pt film for the upper electrode so as to cover only the formation region of the ferroelectric capacitor. Then, with the resist pattern as a mask, the above six layers, that is, as shown in FIG. 7A, an upper electrode Pt film 226, a ferroelectric film 225, and a lower electrode Pt film 224, The IrOx film 223, the Ir film 222, and the TiAlN film 221 are dry-etched together. As a result, as shown in FIG. 7A, the ferroelectric capacitor 220 composed of the six layers is formed.

なお、上記６つの層のドライエッチングにおいて、図示しないレジストパターンのみでエッチングできない場合には、第１実施形態と同様、シリコン酸化膜、又はメタル膜等からなるハードマスクをレジストパターンの代替として使用してもよい。また、このドライエッチングでは、第２プラグ電極２６０の上面をＴｉＡｌＮ膜２２１下から露出させないように注意する。その理由は、第１実施形態と同様、第２プラグ電極の酸化による体積膨張を防ぎ、強誘電体キャパシタの破壊を防ぐためである。   In the dry etching of the above six layers, if etching cannot be performed with only a resist pattern (not shown), a hard mask made of a silicon oxide film or a metal film is used as an alternative to the resist pattern, as in the first embodiment. May be. In this dry etching, care is taken not to expose the upper surface of the second plug electrode 260 from below the TiAlN film 221. The reason for this is to prevent volume expansion due to oxidation of the second plug electrode and to prevent breakdown of the ferroelectric capacitor, as in the first embodiment.

次に、図７（Ａ）に示すように、強誘電体キャパシタ２２０を形成した後で、強誘電体膜２２５を更に結晶化させるために、５００〜７００［℃］の範囲で約５分間、Ｏ２雰囲気でウエーハ２０１にランプアニール処理を施す。その後、スパッタリングもしくはＣＶＤにより、ウエーハ２０１の上方全面にＡｌ２Ｏ３等の水素バリア膜を１０００［Å］以上成膜する。ここで、この水素バリア膜はなるべく厚いほうが好ましい。 Next, as shown in FIG. 7A, after the ferroelectric capacitor 220 is formed, in order to further crystallize the ferroelectric film 225, the temperature is in the range of 500 to 700 [° C.] for about 5 minutes. Lamp annealing is performed on the wafer 201 in an O 2 atmosphere. Thereafter, a hydrogen barrier film of Al 2 O 3 or the like is formed on the entire upper surface of the wafer 201 by 1000 [Å] by sputtering or CVD. Here, the hydrogen barrier film is preferably as thick as possible.

次に、図７（Ｂ）に示すように、強誘電体キャパシタ２２０の上面と側面とに水素バリア膜２２９を残し、それ以外の部分に形成された水素バリア膜をウエーハ上から除去する。この水素バリア膜２２９の選択的除去は、フォトリソグラフィ技術とエッチング技術とを用いて行う。なお、この水素バリア膜２２９の選択的除去工程では、水素バリア膜２２９下から強誘電体キャパシタ２２０を露出させないように注意する。その理由は、第１実施形態と同様、強誘電体キャパシタ２２０に水素バリア膜２２９下から露出した部分があると、その露出部分から水素が拡散し、強誘電体キャパシタ２２０の特性が著しく劣化してしまうおそれがあるからである。   Next, as shown in FIG. 7B, the hydrogen barrier film 229 is left on the upper surface and the side surface of the ferroelectric capacitor 220, and the hydrogen barrier film formed on the other portions is removed from the wafer. The selective removal of the hydrogen barrier film 229 is performed using a photolithography technique and an etching technique. In the selective removal process of the hydrogen barrier film 229, care is taken not to expose the ferroelectric capacitor 220 from under the hydrogen barrier film 229. The reason is that, as in the first embodiment, if the ferroelectric capacitor 220 has a portion exposed from under the hydrogen barrier film 229, hydrogen diffuses from the exposed portion, and the characteristics of the ferroelectric capacitor 220 are significantly deteriorated. This is because there is a risk of losing.

次に、水素バリア膜２２９が選択的に除去されたウエーハ２０１の上方全面に第３層間絶縁膜２５１を形成する。ここでは、第３層間絶縁膜２５１として、例えばＰＴＥＯＳを２０００［Å］程度堆積させる。   Next, a third interlayer insulating film 251 is formed on the entire upper surface of the wafer 201 from which the hydrogen barrier film 229 has been selectively removed. Here, as the third interlayer insulating film 251, for example, PTEOS is deposited to about 2000 [Å].

次に、強誘電体キャパシタ２２０の上部電極と、ウエーハ２０１上に形成されたＭＯＳトランジスタ５０とのコンタクトを取るために、図８（Ａ）に示すように、例えば２つのコンタクトホールＨ´、ｈ´を形成する。即ち、まず始めに、強誘電体キャパシタ２２０の上部電極上の第３層間絶縁膜２５１と水素バリア膜２２９とをドライエッチングにより除去し、コンタクトホールＨ´を形成する。次に、ドライエッチングにより損なわれた強誘電体キャパシタの特性を回復させるために、ウエーハ２０１に酸素アニールを施す。   Next, in order to make contact between the upper electrode of the ferroelectric capacitor 220 and the MOS transistor 50 formed on the wafer 201, as shown in FIG. 8A, for example, two contact holes H ′, h ′ Is formed. That is, first, the third interlayer insulating film 251 and the hydrogen barrier film 229 on the upper electrode of the ferroelectric capacitor 220 are removed by dry etching to form a contact hole H ′. Next, in order to recover the characteristics of the ferroelectric capacitor damaged by the dry etching, the wafer 201 is subjected to oxygen annealing.

次に、他方（図８（Ａ）の右側）の第１プラグ電極２１０上の第３層間絶縁膜２５１と第２層間絶縁膜２５０とをエッチングして、コンタクトホールを形成する。このコンタクトホールの形成工程では、例えば第３層間絶縁膜２５１と第２層間絶縁膜２５０とを合わせて数千［Å］程度ウエットエッチングしたあと、残膜をドライエッチングし、開口側の側壁がテーパ状のコンタクトホールｈ´を形成する。   Next, the third interlayer insulating film 251 and the second interlayer insulating film 250 on the first plug electrode 210 on the other side (the right side in FIG. 8A) are etched to form contact holes. In this contact hole forming step, for example, the third interlayer insulating film 251 and the second interlayer insulating film 250 are wet-etched by several thousand [Å], then the remaining film is dry-etched, and the side wall on the opening side is tapered. A contact hole h ′ is formed.

次に、スパッタリングにより、局所配線用の窒化チタン膜と、イリジウム膜とを順次成膜する。そして、図８（Ｂ）に示すように、窒化チタン膜２３１とイリジウム膜２３３とを所定形状にパターニングする。即ち、図１０（Ａ）に示すように、この窒化チタン膜とイリジウム膜２３３とを同一形状に形成し、かつ、これら両膜の配線幅を少なくともコンタクトホールから露出した強誘電体キャパシタの上部電極と、第２プラグ電極の上面とにそれぞれ接続できる程度の大きさに形成する。この窒化チタン膜とイリジウム膜２３３のパターニングは、フォトリソグラフィ技術とエッチング技術とを用いて行う。   Next, a titanium nitride film for local wiring and an iridium film are sequentially formed by sputtering. Then, as shown in FIG. 8B, the titanium nitride film 231 and the iridium film 233 are patterned into a predetermined shape. That is, as shown in FIG. 10A, the upper electrode of the ferroelectric capacitor in which the titanium nitride film and the iridium film 233 are formed in the same shape and the wiring width of both the films is exposed at least from the contact hole. And a size that can be connected to the upper surface of the second plug electrode. The patterning of the titanium nitride film and the iridium film 233 is performed using a photolithography technique and an etching technique.

次に、図８（Ｂ）において、ウエーハ２０１上の全面に局所配線用の酸化イリジウム膜を成膜する。この酸化イリジウムの成膜は、例えばスパッタリングにより行う。そして、フォトリソグラフィ技術とドライエッチング技術とを用いて、酸化イリジウムを所定形状にパターニングする。即ち、図１０（Ｂ）に示すように、パターニング後の窒化チタン膜とイリジウム膜２３３とを覆い、かつ水素バリア膜２２９の上方を完全に覆うような形状に酸化イリジウムを加工する。このようにして、図９に示すように、窒化チタン膜２３１と、イリジウム膜２３３と、酸化イリジウム膜２３５とからなる局所配線２３０を完成させる。   Next, in FIG. 8B, an iridium oxide film for local wiring is formed on the entire surface of the wafer 201. The iridium oxide film is formed by sputtering, for example. Then, iridium oxide is patterned into a predetermined shape using a photolithography technique and a dry etching technique. That is, as shown in FIG. 10B, iridium oxide is processed into a shape that covers the patterned titanium nitride film and the iridium film 233 and completely covers the upper portion of the hydrogen barrier film 229. In this way, as shown in FIG. 9, the local wiring 230 made of the titanium nitride film 231, the iridium film 233, and the iridium oxide film 235 is completed.

次に、局所配線２３０の形成により強誘電体キャパシタ２２０が受けたエッチングダメージを回復させるため、ウエーハ２０１に酸素アニールを施す。この酸素アニール工程では、窒化チタン２３１膜及びイリジウム膜２３３は酸化イリジウム膜２３５で覆われているので、これら窒化チタン膜２３１の酸化は防止される。   Next, oxygen annealing is performed on the wafer 201 in order to recover etching damage received by the ferroelectric capacitor 220 due to the formation of the local wiring 230. In this oxygen annealing step, the titanium nitride 231 film and the iridium film 233 are covered with the iridium oxide film 235, so that the titanium nitride film 231 is prevented from being oxidized.

これ以降の工程は、第１実施形態と同様である。即ち、この局所配線２３０上に図示しない層間絶縁膜と、アルミ配線とを、その設計に従って１層又は２層以上積層し、半導体装置２００を完成させる。   The subsequent steps are the same as in the first embodiment. That is, an interlayer insulating film (not shown) and an aluminum wiring are stacked on the local wiring 230 according to the design, and one or more layers are laminated to complete the semiconductor device 200.

このように、本発明の第２実施形態に係る強誘電体メモリ２００によれば、第１実施形態で説明した強誘電体メモリ１００と同様に、局所配線２３０はその下側から窒化チタン膜２３１からなる第１層と、イリジウム膜２３３からなる第２層と、酸化イリジウム膜２３５からなる第３層とで構成されている。従って、強誘電体メモリ２００の製造工程で、窒化チタン膜２３１の意図しない酸化を防ぐことができ、局所配線２３０の抵抗を安定化することができる。   As described above, according to the ferroelectric memory 200 according to the second embodiment of the present invention, the local wiring 230 is formed from the lower side of the titanium nitride film 231 in the same manner as the ferroelectric memory 100 described in the first embodiment. A first layer made of iridium, a second layer made of iridium film 233, and a third layer made of iridium oxide film 235. Therefore, unintended oxidation of the titanium nitride film 231 can be prevented in the manufacturing process of the ferroelectric memory 200, and the resistance of the local wiring 230 can be stabilized.

また、強誘電体キャパシタ２２０は、水素バリア機能を持った酸化イリジウム膜２３５によってその上方が覆われ、かつ、Ａｌ２Ｏ３からなる水素バリア膜２２９によってその側方が覆われている。これにより、従来の強誘電体メモリ等と比べて、強誘電体膜への水素の拡散をより防ぐことができ、強誘電体キャパシタが受ける水素ダメージを低減することができる。 In addition, the ferroelectric capacitor 220 is covered with an iridium oxide film 235 having a hydrogen barrier function, and with a hydrogen barrier film 229 made of Al 2 O 3 on the sides thereof. Thereby, compared with the conventional ferroelectric memory etc., the spreading | diffusion of hydrogen to a ferroelectric film can be prevented more, and the hydrogen damage which a ferroelectric capacitor receives can be reduced.

この第２実施形態では、シリコン基板（ウエーハ）２０１が本発明の基板に対応し、強誘電体キャパシタ２２０が本発明の所定の素子に対応し、この強誘電体キャパシタ２２０の上面、即ち上部電極２２６が本発明の素子の上面に対応している。また、第３層間絶縁膜１５１が本発明の絶縁膜に対応し、コンタクトホールＨ´が本発明の開口部に対応している。さらに、窒化チタン（ＴｉＮ）膜２３１が本発明の金属膜又は金属化合物膜に対応し、イリジウム（Ｉｒ）膜２３３が本発明のイリジウム膜に対応している。また、酸化イリジウム（ＩｒＯｘ）膜２３５が本発明の酸化イリジウム膜に対応し、局所配線２３０が本発明の配線パターンに対応している。そして、水素バリア膜２２９が本発明の水素バリア膜に対応している。   In the second embodiment, a silicon substrate (wafer) 201 corresponds to the substrate of the present invention, a ferroelectric capacitor 220 corresponds to a predetermined element of the present invention, and the upper surface of the ferroelectric capacitor 220, that is, the upper electrode. 226 corresponds to the upper surface of the element of the present invention. The third interlayer insulating film 151 corresponds to the insulating film of the present invention, and the contact hole H ′ corresponds to the opening of the present invention. Further, the titanium nitride (TiN) film 231 corresponds to the metal film or metal compound film of the present invention, and the iridium (Ir) film 233 corresponds to the iridium film of the present invention. Further, the iridium oxide (IrOx) film 235 corresponds to the iridium oxide film of the present invention, and the local wiring 230 corresponds to the wiring pattern of the present invention. The hydrogen barrier film 229 corresponds to the hydrogen barrier film of the present invention.

第１実施形態に係る強誘電体メモリ１００の構成例を示す断面図。1 is a cross-sectional view showing a configuration example of a ferroelectric memory 100 according to a first embodiment. 第１実施形態に係る局所配線１３０の平面形状を示す図。The figure which shows the planar shape of the local wiring 130 which concerns on 1st Embodiment. 強誘電体メモリ１００の製造方法（その１）を示す工程図。FIG. 5 is a process diagram showing a manufacturing method (part 1) of the ferroelectric memory 100; 強誘電体メモリ１００の製造方法（その２）を示す工程図。FIG. 5 is a process diagram showing a manufacturing method (part 2) of the ferroelectric memory 100; 強誘電体メモリ１００の製造方法（その３）を示す工程図。FIG. 5 is a process diagram showing a method (part 3) for manufacturing the ferroelectric memory 100; 第２実施形態に係る強誘電体メモリ２００の製造方法（その１）を示す工程図。Process drawing which shows the manufacturing method (the 1) of the ferroelectric memory 200 which concerns on 2nd Embodiment. 強誘電体メモリ２００の製造方法（その２）を示す工程図。FIG. 5 is a process diagram showing a manufacturing method (part 2) of the ferroelectric memory 200; 強誘電体メモリ２００の製造方法（その３）を示す工程図。FIG. 10 is a process diagram showing a method (part 3) for manufacturing the ferroelectric memory 200; 強誘電体メモリ２００の製造方法（その４）を示す工程図。FIG. 10 is a process diagram showing a method (part 4) for manufacturing the ferroelectric memory 200; 第２実施形態に係る局所配線２３０の平面形状を示す図。The figure which shows the planar shape of the local wiring 230 which concerns on 2nd Embodiment.

符号の説明Explanation of symbols

５０ ＭＯＳトランジスタ、１００、２００ 強誘電体メモリ、１０１、２０１ シリコン基板（ウエーハ）、１２０、２２０ 強誘電体キャパシタ、１２９、２２９ 水素バリア膜、１３０、２３０ 局所配線、１３１、２３１ 窒化チタン（ＴｉＮ）膜、１３３、２３３ イリジウム（Ｉｒ）膜、１３５、２３５ 酸化イリジウム（ＩｒＯｘ）膜、１４１、２４１ 第１層間絶縁膜、１４３、２５０ 第２層間絶縁膜、１４５、２５１ 第３層間絶縁膜、Ｈ、Ｈ´、ｈ、ｈ´ コンタクトホール   50 MOS transistor, 100, 200 Ferroelectric memory, 101, 201 Silicon substrate (wafer), 120, 220 Ferroelectric capacitor, 129, 229 Hydrogen barrier film, 130, 230 Local wiring, 131, 231 Titanium nitride (TiN) Film, 133, 233 iridium (Ir) film, 135, 235 iridium oxide (IrOx) film, 141, 241 first interlayer insulating film, 143, 250 second interlayer insulating film, 145, 251 third interlayer insulating film, H, H ', h, h' contact hole

Claims (5)

基板上に所定の素子を形成する工程と、
前記素子を覆うように前記基板上に絶縁膜を形成する工程と、
前記素子上の前記絶縁膜に当該素子の上面を露出する開口部を形成する工程と、
前記開口部を形成した後で前記基板の上方全面に金属膜又は金属化合物膜を形成する工程と、
前記金属膜又は前記金属化合物膜上にイリジウム膜を形成する工程と、
前記イリジウム膜上に酸化イリジウム膜を形成する工程と、
前記酸化イリジウム膜と、前記イリジウム膜と、前記金属膜又は前記金属化合物膜とを所定形状にエッチングして、前記開口部から露出した前記素子の前記上面に接続される積層構造の配線パターンを形成する工程と、を含むことを特徴とする配線パターンの形成方法。 Forming a predetermined element on the substrate;
Forming an insulating film on the substrate so as to cover the element;
Forming an opening exposing the upper surface of the element in the insulating film on the element;
Forming a metal film or a metal compound film on the entire upper surface of the substrate after forming the opening;
Forming an iridium film on the metal film or the metal compound film;
Forming an iridium oxide film on the iridium film;
Etching the iridium oxide film, the iridium film, and the metal film or the metal compound film into a predetermined shape to form a wiring pattern having a laminated structure connected to the upper surface of the element exposed from the opening And a wiring pattern forming method comprising the steps of: 前記素子は、強誘電体キャパシタであることを特徴とする請求項１に記載の配線パターンの形成方法。   2. The method of forming a wiring pattern according to claim 1, wherein the element is a ferroelectric capacitor. 基板上に強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタの露出面全体に水素バリア膜を形成する工程と、前記水素バリア膜を覆うように前記基板上に絶縁膜を形成する工程と、前記強誘電体キャパシタ上の前記絶縁膜と前記水素バリア膜とに当該強誘電体キャパシタの上面を露出する開口部を形成する工程と、
前記開口部を形成した後で前記基板の上方全面に金属膜又は金属化合物膜を形成する工程と、
前記金属膜上又は前記金属化合物膜上にイリジウム膜を形成する工程と、
前記イリジウム膜上に酸化イリジウム膜を形成する工程と、
前記酸化イリジウム膜と、前記イリジウム膜と、前記金属膜又は前記金属化合物膜とを所定形状にエッチングして、前記開口部から露出した前記強誘電体キャパシタの前記上面に接続される積層構造の配線パターンを形成する工程と、を含むことを特徴とする強誘電体メモリの製造方法。 Forming a ferroelectric capacitor on the substrate; forming a hydrogen barrier film on the entire exposed surface of the ferroelectric capacitor; and forming an insulating film on the substrate so as to cover the hydrogen barrier film. And forming an opening exposing the upper surface of the ferroelectric capacitor in the insulating film and the hydrogen barrier film on the ferroelectric capacitor;
Forming a metal film or a metal compound film on the entire upper surface of the substrate after forming the opening;
Forming an iridium film on the metal film or the metal compound film;
Forming an iridium oxide film on the iridium film;
Etching the iridium oxide film, the iridium film, and the metal film or the metal compound film into a predetermined shape, and connecting to the upper surface of the ferroelectric capacitor exposed from the opening Forming a pattern, and a method for manufacturing a ferroelectric memory. 前記酸化イリジウム膜を所定形状にエッチングする工程では、前記酸化イリジウム膜を前記強誘電体キャパシタの上面全体を覆う形状にエッチングすることを特徴とする請求項３に記載の強誘電体メモリの製造方法。   4. The method of manufacturing a ferroelectric memory according to claim 3, wherein in the step of etching the iridium oxide film into a predetermined shape, the iridium oxide film is etched into a shape covering the entire upper surface of the ferroelectric capacitor. . 基板と、前記基板上に設けられた強誘電体キャパシタと、前記強誘電体キャパシタの露出面に設けられた水素バリア膜と、前記水素バリア膜を覆うように前記基板上に設けられた絶縁膜と、前記強誘電体キャパシタ上の前記絶縁膜と前記水素バリア膜とに設けられ当該強誘電体キャパシタの上面を露出する開口部と、前記開口部から露出した前記強誘電体キャパシタの前記上面に接続された積層構造の配線パターンとを備え、
前記配線パターンは、その下側から金属膜又は金属化合物膜からなる第１層と、イリジウム膜からなる第２層と、酸化イリジウム膜からなる第３層とからなることを特徴とする強誘電体メモリ。 A substrate, a ferroelectric capacitor provided on the substrate, a hydrogen barrier film provided on an exposed surface of the ferroelectric capacitor, and an insulating film provided on the substrate so as to cover the hydrogen barrier film An opening provided in the insulating film and the hydrogen barrier film on the ferroelectric capacitor and exposing the upper surface of the ferroelectric capacitor; and on the upper surface of the ferroelectric capacitor exposed from the opening. A wiring pattern of connected laminated structures,
The wiring pattern includes a first layer made of a metal film or a metal compound film, a second layer made of an iridium film, and a third layer made of an iridium oxide film from the lower side thereof. memory.
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