JP2005209863A - Polishing cloth and semiconductor wafer polishing method - Google Patents
Polishing cloth and semiconductor wafer polishing method Download PDFInfo
- Publication number
- JP2005209863A JP2005209863A JP2004014370A JP2004014370A JP2005209863A JP 2005209863 A JP2005209863 A JP 2005209863A JP 2004014370 A JP2004014370 A JP 2004014370A JP 2004014370 A JP2004014370 A JP 2004014370A JP 2005209863 A JP2005209863 A JP 2005209863A
- Authority
- JP
- Japan
- Prior art keywords
- polishing
- polishing cloth
- ppm
- copper
- cloth
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000005498 polishing Methods 0.000 title claims abstract description 225
- 239000004744 fabric Substances 0.000 title claims abstract description 148
- 238000000034 method Methods 0.000 title claims abstract description 65
- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 239000010949 copper Substances 0.000 claims abstract description 129
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 128
- 229910052802 copper Inorganic materials 0.000 claims abstract description 128
- 235000012431 wafers Nutrition 0.000 claims description 102
- 238000007517 polishing process Methods 0.000 claims description 35
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 42
- 229910052710 silicon Inorganic materials 0.000 abstract description 42
- 239000010703 silicon Substances 0.000 abstract description 42
- 230000006866 deterioration Effects 0.000 abstract description 10
- 238000004519 manufacturing process Methods 0.000 abstract description 8
- 238000004806 packaging method and process Methods 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 40
- 230000007547 defect Effects 0.000 description 15
- 238000004140 cleaning Methods 0.000 description 10
- 230000002159 abnormal effect Effects 0.000 description 9
- 239000012535 impurity Substances 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000012856 packing Methods 0.000 description 6
- 239000013078 crystal Substances 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- 150000002739 metals Chemical class 0.000 description 4
- 239000002245 particle Substances 0.000 description 4
- 239000002002 slurry Substances 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 3
- 238000004458 analytical method Methods 0.000 description 3
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 3
- 238000011109 contamination Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000003513 alkali Substances 0.000 description 2
- 239000002738 chelating agent Substances 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 239000006260 foam Substances 0.000 description 2
- 239000011777 magnesium Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 description 1
- 239000005751 Copper oxide Substances 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- 239000006061 abrasive grain Substances 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 239000012670 alkaline solution Substances 0.000 description 1
- 150000001793 charged compounds Chemical class 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000001246 colloidal dispersion Methods 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 229910000431 copper oxide Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000004090 dissolution Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000007518 final polishing process Methods 0.000 description 1
- 238000011010 flushing procedure Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000004745 nonwoven fabric Substances 0.000 description 1
- 239000003921 oil Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 229920002635 polyurethane Polymers 0.000 description 1
- 239000004814 polyurethane Substances 0.000 description 1
- 238000000275 quality assurance Methods 0.000 description 1
- 238000006479 redox reaction Methods 0.000 description 1
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Landscapes
- Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
Description
本発明は、半導体ウェーハの研磨に用いられる研磨クロス及び研磨クロスを用いて半導体ウェーハを研磨する方法に関するものである。 The present invention relates to a polishing cloth used for polishing a semiconductor wafer and a method for polishing a semiconductor wafer using the polishing cloth.
シリコンウェーハなどの半導体ウェーハを製造する工程の１つに、半導体ウェーハの表面を鏡面状に研磨する研磨工程（ポリシング工程）がある。 One of the processes for manufacturing a semiconductor wafer such as a silicon wafer is a polishing process (polishing process) for polishing the surface of the semiconductor wafer into a mirror surface.
研磨工程は、ウェーハと研磨クロス（研磨パッド）とを高圧で押しつけ高速回転で研磨スラリを供給しながらウェーハを平坦化する１次の粗（ラフ）研磨工程と、１次研磨後のウェーハのヘイズを除去して鏡面状に仕上げる最終の仕上げ（ファイナル）研磨工程とからなる。 The polishing process includes a primary rough polishing process in which a wafer and a polishing cloth (polishing pad) are pressed at a high pressure and a polishing slurry is supplied at a high speed while flattening the wafer, and a haze of the wafer after the primary polishing. And a final finishing (final) polishing step to finish the mirror surface.
仕上げ研磨工程では、研磨装置を用いて半導体ウェーハが研磨される。 In the final polishing step, the semiconductor wafer is polished using a polishing apparatus.
研磨装置は、定盤の上面に研磨クロス（研磨パッド）を貼着したものが用いられる。研磨スラリを半導体ウェーハと研磨クロスとの間に供給しつつ半導体ウェーハの表面を、研磨クロスの表面に押し当て研磨クロス上で走行させることにより、半導体ウェーハの表面が鏡面状に研磨される。 As the polishing apparatus, an apparatus in which a polishing cloth (polishing pad) is attached to the upper surface of a surface plate is used. By supplying the polishing slurry between the semiconductor wafer and the polishing cloth, the surface of the semiconductor wafer is pressed against the surface of the polishing cloth and is run on the polishing cloth, whereby the surface of the semiconductor wafer is polished in a mirror shape.
研磨スラリは、粒径が７０〜１００ｎｍ程度のシリカ（ＳiＯ２）粒子（砥粒）を、ｐＨが１０〜１１程度のＮaＯＨやＫＯＨなどのアルカリ水溶液中にコロイド状に分散させたものである。 The polishing slurry is a colloidal dispersion of silica (SiO 2 ) particles (abrasive grains) having a particle size of about 70 to 100 nm in an aqueous alkali solution such as NaOH or KOH having a pH of about 10 to 11.
研磨クロスは、表面がポリウレタンで含浸された発泡層からなる不織布であり、研磨使用時間の経過に伴い表面の発泡層（ナップ層）が摩耗する。このため研磨クロスの使用可能ライフは、通常、数百分程度であり、所定の研磨使用時間経過後は、新品の研磨クロスに交換される。 The polishing cloth is a non-woven fabric composed of a foam layer impregnated with polyurethane on the surface, and the foam layer (nap layer) on the surface is worn as the polishing use time elapses. For this reason, the usable life of the polishing cloth is usually about several hundred minutes, and after a predetermined polishing use time, it is replaced with a new polishing cloth.
新品の研磨クロスは、バフ加工されて表面がならされた上で出荷される。このため新品の研磨クロスの表面には、金属、パーティクル、油成分などの不純物が付着していることが多い。 A new abrasive cloth is buffed and the surface is smoothed before shipment. For this reason, impurities such as metals, particles and oil components are often attached to the surface of a new polishing cloth.
そこで、従来より、研磨装置で新品の研磨クロスに交換した直後は、ダミーラン工程が行われていた。ダミーラン工程は、新品の研磨クロスの表面に付着している金属を含むコンタミ成分を洗浄することを主目的として、数十分間、ダミーウェーハと呼ばれる製品とは無関係の使い捨てのウェーハを研磨することで、新品研磨クロス上のコンタミ成分を取り除く工程である。 Therefore, conventionally, a dummy run process has been performed immediately after the polishing apparatus is replaced with a new polishing cloth. The dummy run process is to polish a disposable wafer unrelated to a product called a dummy wafer for several tens of minutes, with the main purpose of cleaning contaminant components including metal adhering to the surface of a new polishing cloth. In this step, the contamination component on the new abrasive cloth is removed.
近年、半導体ウェーハに基づいて製造される半導体デバイスの要求スペックが上がってきている。特にゲート酸化膜の厚さは薄くなる傾向にあり、不純物の汚染がゲート酸化膜耐圧（ＧＯＩ）特性に影響を及ぼす寄与度が大きくなってきている。 In recent years, the required specifications of semiconductor devices manufactured based on semiconductor wafers have increased. In particular, the thickness of the gate oxide film tends to be reduced, and the contribution of impurity contamination to the gate oxide film breakdown voltage (GOI) characteristics is increasing.
ゲート酸化膜耐圧特性の劣化は、ゲート酸化耐圧膜不良率として評価される。ゲート酸化膜不良率は、半導体ウェーハを酸化熱処理によって数ｎｍのゲート酸化膜を成長させ、所定のゲート電極面積をもった数１００個のＭＯＳ素子を１枚のウェーハ上に作成し、電流−電圧特性から不良となる素子数を求め、全素子に対する不良率数として求められる。ゲート酸化膜耐圧不良率は、デバイスプロセスにおいて限りなく零が望まれている。 The deterioration of the gate oxide breakdown voltage characteristics is evaluated as a gate oxide breakdown voltage defect rate. The gate oxide film defect rate is obtained by growing a gate oxide film of several nanometers on a semiconductor wafer by an oxidation heat treatment, creating several hundreds of MOS elements having a predetermined gate electrode area on one wafer, and current-voltage. The number of defective elements is determined from the characteristics, and is determined as the number of defective ratios for all elements. The gate oxide breakdown voltage failure rate is desired to be zero in the device process.
従来にあっては、
１）ダミーランに要する時間が不足すると、ゲート酸化膜耐圧不良率が上昇し、ダミーランを長時間行うと、ゲート酸化膜耐圧不良率が下降することはわかっていた。
In the past,
1) It has been known that when the time required for the dummy run is insufficient, the gate oxide breakdown voltage failure rate increases, and when the dummy run is performed for a long time, the gate oxide breakdown voltage failure rate decreases.
２）研磨工程直後の表面が活性化された半導体ウェーハに不純物が付着することが、ゲート酸化膜耐圧特性の劣化の原因であることまではわかっていたが、その汚染不純物が何であるかまではわからなかった。 2) Although it has been known that impurities adhere to the semiconductor wafer whose surface has been activated immediately after the polishing process is the cause of the deterioration of the gate oxide film breakdown voltage characteristics, what is the contamination impurity? I did not understand.
一方で新品の研磨クロス中の不純物の濃度にはバラツキがある。 On the other hand, the concentration of impurities in a new polishing cloth varies.
このため、ある程度のマージンを取った時間でダミーランを行い、新品研磨クロス中の汚染不純物を除去することで対処していたが、極端に大きな不純物濃度を示す新品研磨クロスにあっては、上述したマージンをとった長時間でダミーランを行ったとしても不純物を除去することができなかった。このため、ダミーランで除去できなかった不純物を含む新品研磨クロスを用いて研磨工程を実施した場合には、それによって製造されるデバイスのゲート酸化膜耐圧特性が劣化するという問題が生じていた。 For this reason, a dummy run was performed in a time with a certain margin to remove the contaminating impurities in the new abrasive cloth. However, in the new abrasive cloth having an extremely large impurity concentration, the above-mentioned was applied. Even if the dummy run was performed for a long time with a margin, the impurities could not be removed. For this reason, when the polishing process is carried out using a new polishing cloth containing impurities that could not be removed by the dummy run, there arises a problem that the gate oxide film breakdown voltage characteristics of the device manufactured thereby deteriorate.
そこで、本発明は、研磨クロスが半導体デバイスの特性（ゲート酸化膜耐圧特性）の劣化に与える影響を確実になくすことを第１の解決課題とするものである。 Therefore, the first object of the present invention is to reliably eliminate the influence of the polishing cloth on the deterioration of the characteristics of the semiconductor device (gate oxide film breakdown voltage characteristics).
また本発明は、ダミーランを長時間行わずとも、新品研磨クロスが半導体デバイスの特性（ゲート酸化膜耐圧特性）の劣化に与える影響を確実になくすことを第２の解決課題とするものである。 The second object of the present invention is to reliably eliminate the influence of the new polishing cloth on the deterioration of the characteristics of the semiconductor device (gate oxide film breakdown voltage characteristics) without performing a dummy run for a long time.
第１発明は、
半導体ウェーハの研磨に用いられる研磨クロスであって、 銅の濃度が１ppm以下になっている研磨クロスであることを特徴とする。
The first invention is
A polishing cloth used for polishing a semiconductor wafer, wherein the polishing cloth has a copper concentration of 1 ppm or less.
第２発明は、
半導体ウェーハの研磨に用いられる研磨クロスであって、 銅の濃度が０．０１ppm以下になっている研磨クロスであることを特徴とする。
The second invention is
A polishing cloth used for polishing a semiconductor wafer, wherein the polishing cloth has a copper concentration of 0.01 ppm or less.
第３発明は、
研磨クロスによってダミーウェーハを所定時間研磨するダミーラン工程を経て、同じ研磨クロスを用いて半導体ウェーハを研磨する研磨工程へ移行するようにした半導体ウェーハの研磨方法において、
ダミーラン工程は、
研磨クロス中の銅の濃度が１ppm以下になるまで実施すること
を特徴とする。
The third invention is
In the method for polishing a semiconductor wafer, the process proceeds to a polishing process for polishing a semiconductor wafer using the same polishing cloth through a dummy run process for polishing the dummy wafer for a predetermined time by the polishing cloth.
The dummy run process
The process is performed until the copper concentration in the polishing cloth becomes 1 ppm or less.
第４発明は、第３発明において、
ダミーラン工程は、
研磨クロスによってダミーウェーハを所定時間研磨する工程と、
研磨クロス中の銅の濃度を分析する工程と
を、研磨クロス中の銅の濃度が１ppm以下になるまで繰り返し実施すること
を特徴とする。
The fourth invention is the third invention,
The dummy run process
Polishing a dummy wafer for a predetermined time with a polishing cloth;
The step of analyzing the copper concentration in the polishing cloth is repeatedly performed until the copper concentration in the polishing cloth becomes 1 ppm or less.
第５発明は、
研磨クロスによってダミーウェーハを所定時間研磨するダミーラン工程を経て、同じ研磨クロスを用いて半導体ウェーハを研磨する研磨工程に移行するようにした半導体ウェーハの研磨方法において、
ダミーラン工程は、
研磨クロス中の銅の濃度が０．０１ppm以下になるまで実施すること
を特徴とする。
The fifth invention
In the method for polishing a semiconductor wafer, the process proceeds to a polishing step of polishing the semiconductor wafer using the same polishing cloth through a dummy run process of polishing the dummy wafer for a predetermined time by the polishing cloth.
The dummy run process
The process is carried out until the copper concentration in the polishing cloth becomes 0.01 ppm or less.
第６発明は、第５発明において、
ダミーラン工程は、
研磨クロスによってダミーウェーハを所定時間研磨する工程と、
研磨クロス中の銅の濃度を分析する工程と
を、研磨クロス中の銅の濃度が０．０１ppm以下になるまで繰り返し実施すること
を特徴とする。
A sixth invention is the fifth invention,
The dummy run process
Polishing a dummy wafer for a predetermined time with a polishing cloth;
The step of analyzing the copper concentration in the polishing cloth is repeatedly performed until the copper concentration in the polishing cloth becomes 0.01 ppm or less.
第７発明は、
半導体ウェーハの研磨に用いられる研磨クロスであって、
銅の濃度が３ppm以下になっている研磨クロスであることを特徴とする。
The seventh invention
A polishing cloth used for polishing a semiconductor wafer,
The polishing cloth is characterized in that the concentration of copper is 3 ppm or less.
第８発明は、
研磨クロスによってダミーウェーハを所定時間研磨するダミーラン工程を経て、同じ研磨クロスを用いて半導体ウェーハを研磨する研磨工程へ移行するようにした半導体ウェーハの研磨方法において、
ダミーラン工程は、
銅の濃度が３ppm以下になっている研磨クロスを用意した上で実施すること
を特徴とする。
The eighth invention
In the method for polishing a semiconductor wafer, the process proceeds to a polishing process for polishing a semiconductor wafer using the same polishing cloth through a dummy run process for polishing the dummy wafer for a predetermined time by the polishing cloth.
The dummy run process
It is characterized by preparing a polishing cloth having a copper concentration of 3 ppm or less.
第１発明では、研磨クロスの製造、梱包、搬送、保管の過程で研磨クロス中の銅の濃度を管理し、研磨工程開始時点で、新品の研磨クロス中の銅の濃度を１ppm以下に収める。そして、この銅の濃度が１ppm以下になっている新品の研磨クロスを使用して、研磨工程を実施する。 In the first invention, the concentration of copper in the polishing cloth is managed in the course of manufacturing, packing, transporting and storing the polishing cloth, and the concentration of copper in the new polishing cloth is kept at 1 ppm or less at the start of the polishing process. Then, a polishing process is performed using a new polishing cloth having a copper concentration of 1 ppm or less.
第２発明では、研磨装置で新品の研磨クロスに交換した直後に、研磨クロス中の銅の濃度が基準濃度つまり１ppm以下になるまでダミーラン工程を実施する。ダミーラン工程実施後に、使い捨てのダミーウェーハから製品となるシリコンウェーハに代えて、研磨工程を実施する。 In the second invention, immediately after replacement with a new polishing cloth by the polishing apparatus, the dummy run process is performed until the copper concentration in the polishing cloth becomes the reference concentration, that is, 1 ppm or less. After performing the dummy run process, a polishing process is performed in place of the disposable dummy wafer instead of the silicon wafer as the product.
第３発明では、図５に示すように、研磨クロスによってダミーウェーハを所定時間研磨する所定時間工程（ステップ１０１）と、研磨クロス中の銅の濃度を分析する工程（ステップ１０２）とが、研磨クロス中の銅の濃度が所定濃度（１ppm）以下になる（ステップ１０３）まで繰り返し実施され、その後研磨工程（ステップ１０４）に移行される。 In the third invention, as shown in FIG. 5, a predetermined time step (step 101) for polishing the dummy wafer for a predetermined time by the polishing cloth and a step of analyzing the copper concentration in the polishing cloth (step 102) are polished. The process is repeated until the copper concentration in the cloth reaches a predetermined concentration (1 ppm) or less (step 103), and then the polishing process (step 104) is performed.
第１発明〜第３発明によれば、研磨クロス中の銅の濃度が１ppm以下になっているため、ゲート酸化膜耐圧不良率を確実に基準レベル以下にすることができる。 According to the first to third inventions, the concentration of copper in the polishing cloth is 1 ppm or less, so that the gate oxide film breakdown voltage failure rate can be reliably reduced to a reference level or less.
第４発明、第５発明、第６発明は、上述した第１発明、第２発明、第３発明にそれぞれ対応する発明であり、研磨クロス中の銅の濃度を「１ppm」から「０．０１ppm」に置換したものである。 The fourth, fifth, and sixth inventions are inventions corresponding to the first, second, and third inventions described above, respectively, and the copper concentration in the polishing cloth is changed from “1 ppm” to “0.01 ppm”. ".
第４発明〜第６発明によれば、研磨クロス中の銅の濃度が０．０１ppm以下になっているため、ゲート酸化膜耐圧不良率を確実に、「限りなく零」という基準レベルにもっていくことができる。 According to the fourth to sixth inventions, since the copper concentration in the polishing cloth is 0.01 ppm or less, the gate oxide film breakdown voltage failure rate is surely brought to the reference level of “infinitely zero”. be able to.
第７発明、第８発明では、研磨クロスの製造、梱包、搬送、保管の過程で研磨クロス中の銅の濃度を管理し、研磨工程開始時点で、銅濃度が３ppmよりも大きくなっている異常値を取り除き３ppm以下に収める。そして、この銅の濃度が３ppm以下になっている新品の研磨クロスを使用して、まずダミーラン工程を実施する。ここで研磨工程開始時点で全ての研磨クロスは３ppm以下の濃度に管理されている。一方でダミーラン開始時点の銅濃度が予めわかっていれば、あとどの程度の時間をダミーランに費やせば、どの程度の銅濃度になるかを予め予測することができる。しかも異常値を示すものが取り除かれているため長時間ダミーランを行わなくても、通常の短時間でダミーランを行えば全ての研磨クロスの銅濃度を確実に、基準濃度（１ppmあるいは０．０１ppm）以下に収めることができる。 In the seventh and eighth inventions, the copper concentration in the polishing cloth is controlled in the process of manufacturing, packing, transporting and storing the polishing cloth, and the copper concentration is higher than 3 ppm at the start of the polishing process. Remove the value and keep it below 3ppm. A dummy run step is first performed using a new polishing cloth having a copper concentration of 3 ppm or less. Here, all polishing cloths are controlled to a concentration of 3 ppm or less at the start of the polishing process. On the other hand, if the copper concentration at the start of the dummy run is known in advance, it is possible to predict in advance how much time will be spent on the dummy run and what level of copper concentration will be obtained. In addition, since those showing abnormal values have been removed, the copper concentration of all polishing cloths can be reliably set to the reference concentration (1 ppm or 0.01 ppm) by performing a dummy run in a normal short time without performing a dummy run for a long time. It can be contained below.
第１発明〜第６発明によれば、研磨クロス中の銅濃度を基準濃度以下にした上で研磨工程が実施されるため、研磨クロスが半導体デバイスの特性（ゲート酸化膜耐圧特性）の劣化に与える影響を確実になくすことができる。 According to the first to sixth aspects of the invention, the polishing step is performed after the copper concentration in the polishing cloth is reduced to the reference concentration or lower, so that the polishing cloth deteriorates the characteristics of the semiconductor device (gate oxide film breakdown voltage characteristics). It is possible to eliminate the influences.
第７発明、第８発明によれば、研磨クロス中の銅濃度を３ppm以下に管理して異常値を示す銅濃度の研磨クロスを取り除くようにしたため、その後にダミーランを長時間行わずとも、研磨クロス中の銅濃度を確実に基準濃度以下に収めることができ、新品研磨クロスが半導体デバイスの特性（ゲート酸化膜耐圧特性）の劣化に与える影響を確実になくすことができる。 According to the seventh and eighth inventions, the copper concentration in the polishing cloth is controlled to 3 ppm or less so as to remove the polishing cloth having a copper concentration that shows an abnormal value. The copper concentration in the cloth can be reliably kept below the reference concentration, and the influence of the new polishing cloth on the deterioration of the characteristics of the semiconductor device (gate oxide film breakdown voltage characteristics) can be reliably eliminated.
以下、図面を参照して本発明に係る研磨クロスおよび半導体ウェーハの研磨方法について説明する。なお実施形態では、半導体ウェーハとしてシリコンウェーハを想定する。 Hereinafter, a polishing cloth and a method for polishing a semiconductor wafer according to the present invention will be described with reference to the drawings. In the embodiment, a silicon wafer is assumed as the semiconductor wafer.
まず本発明の知見について説明する。 First, the knowledge of the present invention will be described.
研磨工程で使用される研磨クロスには、様々な汚染金属が含有されていると考えられる。汚染金属の種類には、銅（Cu）、ニッケル（Ni）、クロム（Cr）、鉄（Fe）、亜鉛（Zn）、マグネシウム（Mg）などがある。 The polishing cloth used in the polishing process is considered to contain various contaminating metals. Contaminated metal types include copper (Cu), nickel (Ni), chromium (Cr), iron (Fe), zinc (Zn), and magnesium (Mg).
各種金属で研磨直後のシリコンウェーハを故意汚染させて実験を行ったところ、銅で故意汚染させた場合にゲート酸化膜耐圧特性が不良になるという結論を得た。 An experiment was conducted by deliberately contaminating a silicon wafer immediately after polishing with various metals, and it was concluded that the gate oxide film withstand voltage characteristics would be poor when intentionally contaminated with copper.
つぎに研磨直後のシリコンウェーハが銅で汚染された場合に、ゲート酸化膜耐圧不良が発生するメカニズムについて推定した。 Next, the mechanism by which the gate oxide film breakdown voltage failure occurs when the silicon wafer immediately after polishing is contaminated with copper was estimated.
シリコンウェーハの表面が、研磨クロスで研磨されると、活性なシリコン表面が露出する。シリコンウェーハは、次工程のＲＣＡ洗浄で、酸化剤によってシリシリコンウェーハ表面が洗浄される。このため酸化還元反応が生じ、銅が核となってシリコンウェーハ表面に微小ピットを掘る。 When the surface of the silicon wafer is polished with a polishing cloth, the active silicon surface is exposed. The silicon wafer surface is cleaned by an oxidizing agent in the next RCA cleaning. For this reason, an oxidation-reduction reaction occurs, and copper serves as a nucleus to dig micropits on the surface of the silicon wafer.
汚染金属の中でも、特に銅は、シリコンウェーハ中での拡散速度が大きく、迅速にシリコンウェーハ内部に深く入り込む。このようにシリコンウェーハのバルク中に入った銅は、後工程で洗浄したとしても除去することができずに残留する。そしてデバイスプロセスでシリコンウェーハの表面にゲート酸化膜を形成したときに、銅がゲート酸化膜の内部に取り込まれる。ゲート酸化膜の内部に取り込まれた銅は、ゲート酸化膜の劣化を引き起こしゲート酸化膜耐圧特性を劣化させる。 Among the contaminated metals, copper, in particular, has a high diffusion rate in the silicon wafer and quickly penetrates deep into the silicon wafer. Thus, the copper that has entered the bulk of the silicon wafer cannot be removed even if it is cleaned in a later process and remains. When the gate oxide film is formed on the surface of the silicon wafer by the device process, copper is taken into the gate oxide film. The copper taken into the gate oxide film causes the gate oxide film to deteriorate and deteriorates the gate oxide film withstand voltage characteristic.
上述した銅起因のゲート酸化膜耐圧不良発生のメカニズムの推定結果に基づいて、本発明者らは、研磨クロス中の銅の濃度と、研磨直後のシリコンウェーハの表面の銅の濃度と、シリコンウェーハ表面の微小ピット数と、酸化膜耐圧不良率の間に成立する関係を実験によって求めた。 Based on the estimation result of the above-described mechanism of occurrence of copper oxide gate breakdown voltage failure due to copper, the present inventors determined that the copper concentration in the polishing cloth, the copper concentration on the surface of the silicon wafer immediately after polishing, and the silicon wafer The relationship established between the number of micro pits on the surface and the oxide film breakdown voltage failure rate was determined by experiment.
図１は横軸に研磨クロス中の銅濃度（ppm）を取り、縦軸に研磨工程で研磨された直後のシリコンウェーハ表面の銅濃度（E10atoms/cm2）を取った対数グラフを示している。 FIG. 1 shows a logarithmic graph in which the horizontal axis represents the copper concentration (ppm) in the polishing cloth and the vertical axis represents the copper concentration (E10 atoms / cm 2 ) immediately after polishing in the polishing process. .
研磨クロス中の銅の濃度が大きいほど、研磨直後のシリコンウェーハの表面の銅の濃度が大きくなることがわかる。 It can be seen that the higher the copper concentration in the polishing cloth, the higher the copper concentration on the surface of the silicon wafer immediately after polishing.
研磨工程時にシリコンウェーハが銅で汚染されると、銅がシリコンと直接結合し、銅が結合したシリコンは酸化され、シリコン酸化物ＳiＯ２ が生成される。シリコン酸化物ＳiＯ２ は、ＨＦ洗浄されることで溶解され、微小ピットが発生する。たとえば研磨工程時に銅で汚染されたシリコンウェーハが、ＲＣＡ洗浄工程でＲＣＡ洗浄されると、銅起因の微小ピットが発生する。ＲＣＡ洗浄によって形成される微小ピットの大きさは、幅３０ｎｍ、深さ２０ｎｍ程度の非常に小さいものであると推定され、従来のＬＰＤカウンタ等では検出することが困難であると考えられた。なお、ＨＦ洗浄でなくてもＳＣ−１（ＡＰＭ）洗浄のみでも微小ピットが形成される。 When the silicon wafer is contaminated with copper during the polishing process, the copper is directly bonded to the silicon, and the silicon bonded with the copper is oxidized to generate silicon oxide SiO 2 . Silicon oxide SiO 2 is dissolved by HF cleaning, and micropits are generated. For example, when a silicon wafer contaminated with copper during the polishing process is RCA cleaned in the RCA cleaning process, micro-pits due to copper are generated. The size of the micro pits formed by the RCA cleaning is estimated to be very small with a width of about 30 nm and a depth of about 20 nm, and it was considered difficult to detect with a conventional LPD counter or the like. In addition, even if it is not HF cleaning but only SC-1 (APM) cleaning, micropits are formed.
そこで、シリコンウェーハの表面を特殊な前処理を施すことによって検出することを考えた。それは、シリコンウェーハの表面をＳＣ−１洗浄液によって長時間洗浄した後に、光学式微小欠陥観察装置（Magics）を使用して計測するというものである。 Therefore, it was considered to detect the surface of the silicon wafer by performing a special pretreatment. That is, after the surface of the silicon wafer is cleaned with SC-1 cleaning liquid for a long time, measurement is performed using an optical micro defect observation apparatus (Magics).
図２はこのような計測方法を用いて得られた実験結果である。 FIG. 2 shows experimental results obtained using such a measurement method.
図２は横軸にＲＣＡ洗浄後のシリコンウェーハ表面の微小ピット数（pcs/w）を取り、酸化膜耐圧不良率（％）を取ったグラフを示している。 FIG. 2 shows a graph in which the horizontal axis represents the number of minute pits (pcs / w) on the silicon wafer surface after RCA cleaning, and the oxide film breakdown voltage failure rate (%).
シリコンウェーハ表面の微小ピット数が大きいほど、酸化膜耐圧不良率が大きくなることがわかる。 It can be seen that the greater the number of micropits on the silicon wafer surface, the greater the oxide film breakdown voltage failure rate.
酸化膜耐圧不良となる欠陥がシリコンウェーハ面内に理想的なポアソン分布していると仮定すると、次の理論式が成立する。 Assuming that the defects that cause an oxide breakdown voltage failure have an ideal Poisson distribution in the silicon wafer surface, the following theoretical formula is established.
酸化膜耐圧不良率＝１−ｅｘｐ（−ゲート電極面積×欠陥数/ウェーハ面積）
…（１）
図２は、実測値とともに、上記（１）式の理論式に基づき計算した理論曲線も合わせてプロットしている。実測値と理論曲線上の理論値とは、ほぼ一致していることがわかる。ただし、ウェーハ面積は直径２００ｍｍのウェーハの面積であり、ゲート電極面積は１ｍｍ２ であることを前提とする。
Oxide breakdown voltage failure rate = 1−exp (−gate electrode area × number of defects / wafer area)
... (1)
FIG. 2 plots together with the actual measurement value, the theoretical curve calculated based on the theoretical formula (1). It can be seen that the actually measured values and the theoretical values on the theoretical curve are almost the same. However, it is assumed that the wafer area is the area of a wafer having a diameter of 200 mm and the gate electrode area is 1 mm 2 .
よって銅起因の微小ピットは、酸化膜耐圧評価のキラーとなる欠陥であることがわかる。 Therefore, it can be seen that the micro pits caused by copper are defects that become killer of the oxide film breakdown voltage evaluation.
図３は横軸に研磨工程で研磨された直後のシリコンウェーハ表面の銅濃度（E10atoms/cm2）を取り、縦軸に酸化膜耐圧不良率（％）を取った対数グラフを示している。 FIG. 3 shows a logarithmic graph in which the horizontal axis represents the copper concentration (E10 atoms / cm 2 ) on the surface of the silicon wafer immediately after being polished in the polishing step, and the vertical axis represents the oxide breakdown voltage failure rate (%).
研磨直後のシリコンウェーハの表面の銅の濃度が大きいほど、酸化膜耐圧不良率が大きくなることがわかる。 It can be seen that the higher the copper concentration on the surface of the silicon wafer immediately after polishing, the greater the oxide film breakdown voltage failure rate.
図４は横軸に研磨クロス中の銅濃度（ppm）を取り、縦軸に酸化膜耐圧不良率（％）を取った対数グラフを示している。 FIG. 4 shows a logarithmic graph in which the horizontal axis represents the copper concentration (ppm) in the polishing cloth and the vertical axis represents the oxide film breakdown voltage failure rate (%).
研磨クロス中の銅の濃度が大きいほど、酸化膜耐圧不良率が大きくなることがわかる。 It can be seen that the higher the copper concentration in the polishing cloth, the greater the oxide film breakdown voltage failure rate.
図４より、研磨クロス中の銅濃度が１ppm以上で酸化膜耐圧不良率が急増し、研磨クロス中の銅濃度が１ppm以下で酸化膜耐圧不良率が徐々に低減するのがわかる。また研磨クロス中の銅濃度が１ppm以下であれば、酸化耐圧不良率は基準レベル以下となり品質保証上満足できる範囲に入る。 As can be seen from FIG. 4, when the copper concentration in the polishing cloth is 1 ppm or more, the oxide film withstand voltage failure rate rapidly increases, and when the copper concentration in the polishing cloth is 1 ppm or less, the oxide film withstand voltage failure rate gradually decreases. Further, if the copper concentration in the polishing cloth is 1 ppm or less, the oxidation breakdown voltage failure rate is below the reference level, which is within the range that can be satisfied in quality assurance.
さて、シリコン結晶はＣＺ（チョクラルスキー法）によって引上げ成長されることによって製造される。引上げ成長されたシリコン結晶のインゴットはシリコンウェーハにスライスされる。 Now, silicon crystals are manufactured by pulling and growing by CZ (Czochralski method). The pull-grown silicon crystal ingot is sliced into silicon wafers.
しかしシリコン結晶の成長の過程でグローイン（Grown-in）欠陥（結晶成長時導入欠陥）と呼ばれる結晶欠陥が発生する。グローイン欠陥のうち、ＣＯＰ（Crytstal Originated Particle）などと呼ばれる、空孔が凝集して生じるボイド ( 空洞 )欠陥は、上述した銅と同様に、酸化膜耐圧特性を劣化させる原因となる。 However, crystal defects called “Grown-in defects” (defects introduced during crystal growth) occur during the growth of silicon crystals. Among the glow-in defects, void (cavity) defects, which are referred to as COP (Crytstal Originated Particles) and the like are caused by agglomeration of vacancies, cause the oxide film breakdown voltage characteristics to deteriorate as in the case of copper described above.
このように酸化膜耐圧特性の劣化は、銅起因とＣＯＰ起因の２つがあると考えられる。このうちＣＯＰ起因の寄与度は５％程度であると考えられる。したがって銅に起因する酸化膜耐圧不良率を限りなく零にするには、研磨クロス中の銅の濃度を０．０１ppm以下にすることが望ましい。 As described above, it is considered that there are two deteriorations in the breakdown voltage characteristics of the oxide film due to copper and COP. Of these, the contribution due to COP is considered to be about 5%. Therefore, in order to make the oxide film withstand voltage defect rate caused by copper as zero as possible, the concentration of copper in the polishing cloth is desirably 0.01 ppm or less.
以下、各実施例について説明する。 Each example will be described below.
まず研磨クロスの製造、梱包、搬送、保管の過程で研磨クロス中の銅の濃度を管理する実施例について説明する。 First, an embodiment for managing the concentration of copper in the polishing cloth in the course of manufacturing, packing, transporting and storing the polishing cloth will be described.
（実施例１）
研磨クロスの製造、梱包、搬送、保管の過程で研磨クロス中の銅の濃度を管理し、研磨工程開始時点で、新品の研磨クロス中の銅の濃度を１ppm以下に収める。そして、この銅の濃度が１ppm以下になっている新品の研磨クロスを研磨装置の定盤の上面に貼着した上で、仕上げ研磨工程（以下単に研磨工程という）が実施される。研磨工程では、研磨スラリを半導体ウェーハと研磨クロスとの間に供給しつつ半導体ウェーハの表面を、研磨クロスの表面に押し当て研磨クロス上で走行させることにより、半導体ウェーハの表面が鏡面状に研磨される。
(Example 1)
The copper concentration in the polishing cloth is controlled in the process of manufacturing, packing, transporting and storing the polishing cloth, and the copper concentration in the new polishing cloth is kept to 1 ppm or less at the start of the polishing process. A new polishing cloth having a copper concentration of 1 ppm or less is attached to the upper surface of the surface plate of the polishing apparatus, and then a final polishing process (hereinafter simply referred to as a polishing process) is performed. In the polishing process, the surface of the semiconductor wafer is moved on the polishing cloth while the polishing slurry is supplied between the semiconductor wafer and the polishing cloth so that the surface of the semiconductor wafer is polished into a mirror surface. Is done.
本実施例によれば、研磨クロス中の銅の濃度が１ppm以下になっているため、ゲート酸化膜耐圧不良率を確実に基準レベル以下にすることができる。 According to the present embodiment, since the copper concentration in the polishing cloth is 1 ppm or less, the gate oxide film breakdown voltage failure rate can be reliably reduced to the reference level or less.
上述したように銅濃度を１ppm以下に収めた新品研磨クロスを用いてそのまま研磨工程を実施してもよいが、新品の研磨クロスについてダミーランを行い、更に銅の濃度を低下させた上で研磨工程に移行させてもよい。すなわち本実施例では研磨工程開始時点で全ての研磨クロスは１ppm以下の濃度に管理されている。一方でダミーラン開始時点の銅濃度が予めわかっていれば、あとどの程度の時間をダミーランに費やせば、どの程度の銅濃度になるかを予め予測することができる。したがってダミーランにかける時間に応じて、所望する銅濃度以下の研磨クロスが得られ、その研磨クロスを用いて研磨工程を実施することで、更にゲート酸化膜耐圧不良率を低減させることができる。 As described above, the polishing process may be performed as it is using a new polishing cloth having a copper concentration of 1 ppm or less. However, a dummy run is performed on the new polishing cloth, and the polishing process is performed after the copper concentration is further reduced. You may move to. That is, in this embodiment, all polishing cloths are controlled to a concentration of 1 ppm or less at the start of the polishing process. On the other hand, if the copper concentration at the start of the dummy run is known in advance, it is possible to predict in advance how much time will be spent on the dummy run and what level of copper concentration will be obtained. Accordingly, a polishing cloth having a desired copper concentration or less is obtained according to the time required for the dummy run, and the polishing step is performed using the polishing cloth, whereby the gate oxide breakdown voltage defect rate can be further reduced.
（実施例２）
研磨クロスの製造、梱包、搬送、保管の過程で研磨クロス中の銅の濃度を管理し、研磨工程開始時点で、新品の研磨クロス中の銅の濃度を０．０１ppm以下に収める。そして、この銅の濃度が０．０１ppm以下になっている新品の研磨クロスを使用して、研磨工程を実施する。
(Example 2)
The copper concentration in the polishing cloth is controlled in the course of manufacturing, packing, transporting and storing the polishing cloth, and the copper concentration in the new polishing cloth is kept at 0.01 ppm or less at the start of the polishing process. Then, a polishing process is performed using a new polishing cloth having a copper concentration of 0.01 ppm or less.
本実施例によれば、研磨クロス中の銅の濃度が０．０１ppm以下になっているため、ゲート酸化膜耐圧不良率を確実に、「限りなく零」という基準レベルにもっていくことができる。 According to this embodiment, since the copper concentration in the polishing cloth is 0.01 ppm or less, it is possible to reliably bring the gate oxide breakdown voltage defect rate to the reference level of “infinitely zero”.
上述した実施例１、２は、研磨クロス中の銅の濃度を研磨工程時までに一定濃度以下に収まるよう管理した場合であるが、つぎに上述した管理を特別に行わずに、研磨工程開始の時点で新品研磨クロス中の銅濃度にバラツキがある場合に適用される実施例について説明する。 Examples 1 and 2 described above are cases where the concentration of copper in the polishing cloth is managed so as to be kept below a certain concentration by the time of the polishing process. Next, the polishing process is started without specially performing the above management. An embodiment applied when there is a variation in the copper concentration in the new abrasive cloth at the time of will be described.
（実施例３）
研磨装置で新品の研磨クロスに交換した直後に、研磨クロス中の銅の濃度が基準濃度つまり１ppm以下になるまでダミーラン工程を実施する。ダミーラン工程実施後に、使い捨てのダミーウェーハから製品となるシリコンウェーハに代えて、研磨工程を実施する。
(Example 3)
Immediately after replacement with a new polishing cloth by a polishing apparatus, a dummy run process is performed until the copper concentration in the polishing cloth becomes a reference concentration, that is, 1 ppm or less. After performing the dummy run process, a polishing process is performed in place of the disposable dummy wafer instead of the silicon wafer as the product.
具体的には、図５に示すように、研磨クロスによってダミーウェーハを所定時間研磨する所定時間工程（ステップ１０１）と、研磨クロス中の銅の濃度を分析する工程（ステップ１０２）とが、研磨クロス中の銅の濃度が基準濃度（１ppm）以下になる（ステップ１０３）まで繰り返し実施され、その後研磨工程（ステップ１０４）に移行される。 Specifically, as shown in FIG. 5, a predetermined time step (step 101) for polishing a dummy wafer for a predetermined time with a polishing cloth and a step (step 102) for analyzing the concentration of copper in the polishing cloth are polished. The process is repeated until the copper concentration in the cloth reaches the reference concentration (1 ppm) or less (step 103), and then the polishing process (step 104) is performed.
また図６に示すように、研磨クロス中の銅の濃度が基準濃度（１ppm）以下になっていれば（ステップ１０３の判断ＹＥＳ）、研磨工程（ステップ１０４）に移行するが、その後ＲＣＡ洗浄（ステップ１０５）を経て、シリコンウェーハ表面の微小ピット数が測定され（ステップ１０６）、シリコンウェーハ表面の微小ピット数が基準数以上である場合には（ステップ１０７の判断ＹＥＳ）、更にステップ１０１と同様に研磨クロスによってダミーウェーハを所定時間研磨する工程（ステップ１０８）を実施する。なおシリコンウェーハ表面の微小ピット数が基準数より小さい場合には（ステップ１０７の判断ＮＯ）、次工程に移行する（ステップ１０９）。
As shown in FIG. 6, if the copper concentration in the polishing cloth is equal to or lower than the reference concentration (1 ppm) (YES in Step 103), the process proceeds to the polishing step (Step 104), but thereafter the RCA cleaning ( Through step 105), the number of micro pits on the surface of the silicon wafer is measured (step 106). If the number of micro pits on the surface of the silicon wafer is equal to or larger than the reference number (determination YES in step 107), the same as
なおシリコンウェーハは、最終的にゲート酸化膜耐圧特性を評価し、検査成績書を付けた上で出荷される。 The silicon wafer is shipped after the gate oxide film withstand voltage characteristic is finally evaluated and an inspection report is attached.
上述したステップ１０２の分析工程は、具体的には、つぎのように実施される。
Specifically, the analysis process of
・研磨クロスから数センチ角の試験片を切り出し、試験片の重量を計る。試験片を王水に所定時間浸漬させる。なお、この場合、全溶解が望ましい。試験片を王水に浸漬後に取りだして乾燥させる。つぎに試験片の溶解分を重量差分で計算する。また王水中に溶け込んだ銅の濃度をＩＣＰマス法（分子イオン分析による分析法）で計る。銅の濃度を分子とし、重量差分を分母として銅濃度を算出する。 本実施例によれば、研磨クロス中の銅の濃度が１ppm以下になった状態で研磨工程が実施されるため、ゲート酸化膜耐圧不良率を確実に基準レベル以下にすることができる。 -Cut out a test piece of several centimeters square from the polishing cloth and weigh the test piece. The test piece is immersed in aqua regia for a predetermined time. In this case, total dissolution is desirable. The test piece is taken out after being immersed in aqua regia and dried. Next, the dissolved part of the test piece is calculated by the weight difference. Also, the concentration of copper dissolved in aqua regia is measured by ICP mass method (analysis method by molecular ion analysis). The copper concentration is calculated using the copper concentration as the numerator and the weight difference as the denominator. According to the present embodiment, since the polishing step is performed in a state where the copper concentration in the polishing cloth is 1 ppm or less, the gate oxide film breakdown voltage failure rate can be surely reduced to the reference level or less.
（実施例４）
上記実施例３における基準濃度を１ppmから０．０１ppmに代えた上で、同様に実施する。
Example 4
The same procedure is performed after the reference concentration in Example 3 is changed from 1 ppm to 0.01 ppm.
本実施例によれば、研磨クロス中の銅の濃度が０．０１ppm以下になった状態で研磨工程が実施されるため、ゲート酸化膜耐圧不良率を確実に、「限りなく零」という基準レベルにもっていくことができる。 According to this embodiment, since the polishing step is performed in a state where the copper concentration in the polishing cloth is 0.01 ppm or less, the gate oxide film withstand voltage defect rate is reliably set to a reference level of “infinitely zero”. You can take it.
（実施例５）
上述した実施例３、４では、ダミーランを行うことにより研磨クロス表面に付着している銅を除去して、銅濃度を基準濃度（１ppmあるいは０．０１ppm）以下にしている。
(Example 5)
In the above-described Examples 3 and 4, the dummy run is performed to remove the copper adhering to the surface of the polishing cloth, thereby reducing the copper concentration to a reference concentration (1 ppm or 0.01 ppm) or less.
しかしダミーランを行う代わりに、キレート剤入りのアルカリ液にてシリコンウェーハ表面をフラッシングすることにより、シリコンウェーハ表面の銅を除去して、銅濃度を基準濃度（１ppmあるいは０．０１ppm）以下にしてもよい。 However, instead of performing a dummy run, the surface of the silicon wafer is removed by flushing the surface of the silicon wafer with an alkali solution containing a chelating agent, so that the copper concentration is reduced below the reference concentration (1 ppm or 0.01 ppm). Good.
以上述べた角実施例１〜５によれば、研磨クロス中の銅濃度を基準濃度以下にした上で研磨工程が実施されるため、研磨クロスが半導体デバイスの特性（ゲート酸化膜耐圧特性）の劣化に与える影響を確実になくすことができる。 According to the corner examples 1 to 5 described above, since the polishing step is performed after the copper concentration in the polishing cloth is set to the reference concentration or less, the polishing cloth has the characteristics of the semiconductor device (gate oxide film withstand voltage characteristics). The influence on the deterioration can be surely eliminated.
さて、前述したように、研磨工程開始時点までに研磨クロスの銅濃度を所定レベル以下に収めるように管理しなかった場合には、銅濃度のバラツキは大きくなり、中には、銅濃度が、その後に長時間ダミーランを実施したとしても、到底、酸化膜耐圧不良率が基準レベルに達しないような異常値に達しているものもある。 Now, as described above, if the copper concentration of the polishing cloth is not managed so as to fall below a predetermined level by the start of the polishing step, the variation in the copper concentration becomes large, and the copper concentration is Even if a dummy run is performed for a long time after that, there are cases where the abnormal value of the oxide film breakdown voltage has reached an abnormal value that does not reach the reference level.
そこで、つぎに述べる実施例では、銅濃度が異常値に達しているような研磨クロスを取り除いた上で、通常の短時間でダミーランを実施することで、銅濃度を確実に基準濃度（１ppmあるいは０．０１ppm）以下に収まるようにしゲート酸化膜耐圧不良率を確実に基準レベル以下にする。 Therefore, in the embodiment described below, after removing the polishing cloth in which the copper concentration has reached an abnormal value, the dummy run is performed in a normal short time to ensure that the copper concentration is the reference concentration (1 ppm or 0.01 ppm) or less to ensure that the gate oxide breakdown voltage failure rate is below the reference level.
（実施例６）
図４において、研磨クロス中の銅濃度が３ppmよりも大きいものは、異常値であると考えられ、ダミーランを長時間実施したとしても、酸化膜耐圧不良率は基準レベル以下に達しないと考えられる。
(Example 6)
In FIG. 4, when the copper concentration in the polishing cloth is larger than 3 ppm, it is considered that the value is abnormal, and even if the dummy run is performed for a long time, the oxide breakdown voltage failure rate does not reach the reference level or less. .
そこで、本実施例では、研磨クロスの製造、梱包、搬送、保管の過程で研磨クロス中の銅の濃度を管理し、研磨工程開始時点で、銅濃度が３ppmよりも大きくなっている異常値を取り除き全ての研磨クロスを銅濃度３ppm以下に収める。そして、この銅の濃度が３ppm以下になっている新品の研磨クロスを使用して、まずダミーラン工程を実施する。ここで本実施例では研磨工程開始時点で全ての研磨クロスは３ppm以下の濃度に管理されている。一方でダミーラン開始時点の銅濃度が予めわかっていれば、あとどの程度の時間をダミーランに費やせば、どの程度の銅濃度になるかを予め予測することができる。しかも異常値を示すものが取り除かれているため、長時間ダミーランを行わずとも通常の短時間のダミーランで全ての研磨クロスの銅濃度を確実に、基準濃度（１ppmあるいは０．０１ppm）以下に収めることができる。 Therefore, in this embodiment, the concentration of copper in the polishing cloth is managed in the process of manufacturing, packing, transporting and storing the polishing cloth, and the abnormal value in which the copper concentration is higher than 3 ppm at the start of the polishing process. Remove all abrasive cloths and keep the copper concentration below 3ppm. A dummy run step is first performed using a new polishing cloth having a copper concentration of 3 ppm or less. Here, in this embodiment, all polishing cloths are controlled to a concentration of 3 ppm or less at the start of the polishing process. On the other hand, if the copper concentration at the start of the dummy run is known in advance, it is possible to predict in advance how much time will be spent on the dummy run and what level of copper concentration will be obtained. In addition, since those showing abnormal values have been removed, the copper concentration of all the polishing cloths is surely kept below the reference concentration (1 ppm or 0.01 ppm) with a normal short time dummy run without performing a long time dummy run. be able to.
こうして新品の研磨クロスについて短時間のダミーランを行った後に、研磨工程に移行される。 After performing a short dummy run on the new polishing cloth in this way, the process proceeds to the polishing process.
（実施例７）
上述した実施例６では、ダミーランを行うことにより研磨クロス表面に付着している銅を除去して、銅濃度を３ppm以下から、基準濃度（１ppmあるいは０．０１ppm）以下にしている。
(Example 7)
In Example 6 described above, the copper adhering to the surface of the polishing cloth is removed by performing a dummy run so that the copper concentration is reduced from 3 ppm or less to the reference concentration (1 ppm or 0.01 ppm).
しかしダミーランを行う代わりに、キレート剤入りのアルカリ液にてシリコンウェーハ表面をフラッシングすることにより、シリコンウェーハ表面の銅を除去して、銅濃度を３ppm以下から、基準濃度（１ppmあるいは０．０１ppm）以下にしてもよい。 However, instead of performing a dummy run, the silicon wafer surface is flushed with an alkaline solution containing a chelating agent to remove the copper on the silicon wafer surface, and the copper concentration is reduced from 3 ppm or less to a reference concentration (1 ppm or 0.01 ppm). The following may be used.
以上述べた実施例６、７によれば、研磨クロス中の銅濃度を３ppm以下に管理して異常値を示す銅濃度の研磨クロスを取り除くようにしたため、その後にダミーランを長時間行わずとも、研磨クロス中の銅濃度を確実に基準濃度以下に収めることができ、新品研磨クロスが半導体デバイスの特性（ゲート酸化膜耐圧特性）の劣化に与える影響を確実になくすことができる。 According to Examples 6 and 7 described above, the copper concentration in the polishing cloth is controlled to 3 ppm or less so as to remove the polishing cloth having a copper concentration that exhibits an abnormal value. The copper concentration in the polishing cloth can be reliably kept below the reference concentration, and the influence of the new polishing cloth on the deterioration of the characteristics of the semiconductor device (gate oxide film breakdown voltage characteristics) can be reliably eliminated.
本発明は、シリコンウェーハ以外のガリウム砒素などの半導体ウェーハにも適用することができる。 The present invention can also be applied to semiconductor wafers such as gallium arsenide other than silicon wafers.
Claims (8)
ダミーラン工程は、
研磨クロス中の銅の濃度が１ppm以下になるまで実施すること
を特徴とする半導体ウェーハの研磨方法。 In the method for polishing a semiconductor wafer, the process proceeds to a polishing process for polishing a semiconductor wafer using the same polishing cloth through a dummy run process for polishing the dummy wafer for a predetermined time by the polishing cloth.
The dummy run process
The semiconductor wafer polishing method is performed until the copper concentration in the polishing cloth becomes 1 ppm or less.
研磨クロスによってダミーウェーハを所定時間研磨する工程と、
研磨クロス中の銅の濃度を分析する工程と
を、研磨クロス中の銅の濃度が１ppm以下になるまで繰り返し実施すること
を特徴とする請求項３記載の半導体ウェーハの研磨方法。 The dummy run process
Polishing a dummy wafer with a polishing cloth for a predetermined time;
4. The method for polishing a semiconductor wafer according to claim 3, wherein the step of analyzing the concentration of copper in the polishing cloth is repeatedly performed until the concentration of copper in the polishing cloth becomes 1 ppm or less.
ダミーラン工程は、
研磨クロス中の銅の濃度が０．０１ppm以下になるまで実施すること
を特徴とする半導体ウェーハの研磨方法。 In the method for polishing a semiconductor wafer, the process proceeds to a polishing step of polishing the semiconductor wafer using the same polishing cloth through a dummy run process of polishing the dummy wafer for a predetermined time by the polishing cloth.
The dummy run process
The semiconductor wafer polishing method is carried out until the copper concentration in the polishing cloth becomes 0.01 ppm or less.
研磨クロスによってダミーウェーハを所定時間研磨する工程と、
研磨クロス中の銅の濃度を分析する工程と
を、研磨クロス中の銅の濃度が０．０１ppm以下になるまで繰り返し実施すること
を特徴とする請求項５記載の半導体ウェーハの研磨方法。 The dummy run process
Polishing a dummy wafer for a predetermined time with a polishing cloth;
6. The method for polishing a semiconductor wafer according to claim 5, wherein the step of analyzing the concentration of copper in the polishing cloth is repeated until the concentration of copper in the polishing cloth becomes 0.01 ppm or less.
ダミーラン工程は、
銅の濃度が３ppm以下になっている研磨クロスを用意した上で実施すること
を特徴とする半導体ウェーハの研磨方法。
In the method for polishing a semiconductor wafer, the process proceeds to a polishing process for polishing a semiconductor wafer using the same polishing cloth through a dummy run process for polishing the dummy wafer for a predetermined time by the polishing cloth.
The dummy run process
A method for polishing a semiconductor wafer, comprising carrying out a polishing cloth having a copper concentration of 3 ppm or less.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004014370A JP4369254B2 (en) | 2004-01-22 | 2004-01-22 | Polishing cloth and semiconductor wafer polishing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004014370A JP4369254B2 (en) | 2004-01-22 | 2004-01-22 | Polishing cloth and semiconductor wafer polishing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005209863A true JP2005209863A (en) | 2005-08-04 |
| JP4369254B2 JP4369254B2 (en) | 2009-11-18 |
Family
ID=34900181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004014370A Expired - Lifetime JP4369254B2 (en) | 2004-01-22 | 2004-01-22 | Polishing cloth and semiconductor wafer polishing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4369254B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015029294A1 (en) * | 2013-08-28 | 2015-03-05 | 株式会社Sumco | Wafer polishing method and wafer polishing device |
| CN107148666A (en) * | 2015-02-04 | 2017-09-08 | 信越半导体株式会社 | Polish cloth treatment method and polishing method |
-
2004
- 2004-01-22 JP JP2004014370A patent/JP4369254B2/en not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015029294A1 (en) * | 2013-08-28 | 2015-03-05 | 株式会社Sumco | Wafer polishing method and wafer polishing device |
| CN105659361A (en) * | 2013-08-28 | 2016-06-08 | 胜高股份有限公司 | Wafer polishing method and wafer polishing device |
| JP6008053B2 (en) * | 2013-08-28 | 2016-10-19 | 株式会社Sumco | Wafer polishing method and wafer polishing apparatus |
| US9919402B2 (en) | 2013-08-28 | 2018-03-20 | Sumco Corporation | Method of polishing wafer and wafer polishing apparatus |
| CN107148666A (en) * | 2015-02-04 | 2017-09-08 | 信越半导体株式会社 | Polish cloth treatment method and polishing method |
| US10307885B2 (en) | 2015-02-04 | 2019-06-04 | Shin-Etsu Handotai Co., Ltd. | Method for raising polishing pad and polishing method |
| TWI663022B (en) * | 2015-02-04 | 2019-06-21 | 日商信越半導體股份有限公司 | Preparation method of polishing cloth and polishing method |
| CN107148666B (en) * | 2015-02-04 | 2020-08-21 | 信越半导体株式会社 | Polishing cloth finishing method and polishing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4369254B2 (en) | 2009-11-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI498954B (en) | Method for manufacturing an epitaxial silicon wafer | |
| CN108140593B (en) | Method for determining defective area | |
| EP2530706A1 (en) | Method for reclaiming semiconductor wafer and polishing composition | |
| TW200411759A (en) | Process for etching silicon wafers | |
| JP5707682B2 (en) | Epitaxial silicon wafer manufacturing method | |
| JP2011042536A5 (en) | ||
| KR100623832B1 (en) | Method of reclaiming silicon wafers | |
| JP4369254B2 (en) | Polishing cloth and semiconductor wafer polishing method | |
| JP2016064478A (en) | Work polishing device and work producing method | |
| JP3202305B2 (en) | Manufacturing method and inspection method of mirror surface wafer | |
| JP3651440B2 (en) | Silicon wafer evaluation method and etching solution thereof | |
| JP3578263B2 (en) | Silicon wafer polishing method and silicon wafer polished by the method | |
| JP2004117354A (en) | Copper contaminated position specifying method in process of reproducing silicon wafer, cooper contamination detecting method, and silicon wafer reproducing method | |
| JPWO2019043890A1 (en) | Method for manufacturing semiconductor wafer | |
| TWI497576B (en) | Method of processing silicon wafer | |
| WO2001071788A1 (en) | Water for storing silicon wafers and storing method | |
| TW553806B (en) | Method and device for polishing semiconductor wafer | |
| JP2000208578A (en) | Evaluation method for silicon wafer and silicon wafer | |
| JP4087345B2 (en) | Method for evaluating crystal defects in SOI wafer | |
| JP5888203B2 (en) | Manufacturing method of slurry for wire saw | |
| JP3555465B2 (en) | Semiconductor substrate manufacturing method | |
| TW565887B (en) | Water and method for storing silicon wafer, water for showering silicon wafer, and method for producing silicon mirror surface wafer | |
| JP6008053B2 (en) | Wafer polishing method and wafer polishing apparatus | |
| JP2010034387A (en) | Method of manufacturing semiconductor wafer | |
| JP6683277B1 (en) | Method for measuring thickness of semiconductor wafer and double-sided polishing apparatus for semiconductor wafer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061211 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090513 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090519 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090717 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090825 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090827 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4369254 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120904 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130904 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |