JP2005202756A - 半導体回路装置 - Google Patents

Abstract

【課題】 コストが増大することなく十分なソフトエラー耐性が得られる半導体回路装置を提供する。
【解決手段】 本発明に係る半導体回路装置は、ソフトエラー耐性に優れた半導体回路装置であって、同じデータの書き込みと読み出しを行う同じ役割の３つのレジスタである第１のバックアップ用レジスタＲ１、第２のバックアップ用レジスタＲ２及びメインレジスタＲ３を有し、前記第１のバックアップ用レジスタＲ１及び前記第２のバックアップ用レジスタＲ２それぞれからのデータと前記メインレジスタＲ３からのデータを比較し、両方とも一致した場合に前記メインレジスタＲ３からのデータを読み出す論理回路を具備するものである。
【選択図】 図１

Description

本発明は、半導体回路装置に係わり、特に、コストが増大することなく十分なソフトエラー耐性が得られる半導体回路装置に関する。

一般的にマイクロプロセッサ内部においては、高速アクセス可能な数バイト程度のキャッシュメモリーであるレジスタが数個使用されている。このレジスタがデータ保持中にα線等の高エネルギー粒子の照射を受けて、保持データが変化することが、マイクロプロセッサ全体のソフトエラー耐性を制限する要因と考えられている。

従来は、マイクロプロセッサを含むＩＣを組み合わせたシステムのレベルで、同一構成の２乃至３のシステムに同時に同一内容の処理を実行させることにより、ソフトエラーの発生を監視していた。つまり、２乃至３のシステムそれぞれの処理結果が同一の場合はソフトエラーが発生していないと判断し、また２乃至３のシステムそれぞれの処理結果が異なる場合はシステムのいずれかでソフトエラーが発生していると判断し、それによってソフトエラーの発生を監視していた。このような方法によるソフトエラー対策では、部品点数の増加、コストの増大、処理速度の低下が根本的に避けられなかった。

また、半導体製造プロセスのレベルの対策として、ＳＯＩ(silicon on insulator)ウエハを使用することによりソフトエラーを改善する試みがある。ＳＯＩウエハはトランジスタを形成する単結晶Ｓｉ層が薄いため、α線等に比較的強く、ＳＯＩウエハの構造的にソフトエラー耐性が高いと考えられる。
しかしながら、通常のシリコンウエハからＳＯＩウエハに変更するには、大掛かりな設計のやり直しが必要となり、またＳＯＩウエハは通常のシリコンウエハより高額であるためにウエハコストの増大が避けられない。

また、回路方式のレベルで、誤り訂正符号化によりソフトエラー率を下げる方法が知られており、大規模のメモリ素子（例えば数十キロバイト以上）の場合に実施されている（例えば特許文献１参照）。
しかしながら、上記の方法では、大容量のメモリ素子にしか適用できない上、前述したシステム多重化ほどのソフトエラー耐性は得られない。

特開２００３−８５９９６号公報（第５段落）

上述したように従来のソフトエラー対策の一つには、同一構成の２乃至３のシステムに同時に同一内容の処理を実行させる方法があるが、この方法には部品点数の増加、コストの増大、処理速度の低下という問題があった。また、他のソフトエラー対策としてＳＯＩウエハを使用するものがあるが、これにはウエハコストが増大するという問題がある。また、特許文献１のような回路方式のレベルで誤り訂正符号化によるソフトエラー対策があるが、この対策ではソフトエラー耐性が十分ではない。

本発明は上記のような事情を考慮してなされたものであり、その目的は、コストが増大することなく十分なソフトエラー耐性が得られる半導体回路装置を提供することにある。

上記課題を解決するため、本発明に係る半導体回路装置は、ソフトエラー耐性に優れた半導体回路装置であって、
同じデータの書き込みと読み出しを行う同じ役割の３つのレジスタである第１のバックアップ用レジスタ、第２のバックアップ用レジスタ及びメインレジスタを有し、
前記第１のバックアップ用レジスタ及び前記第２のバックアップ用レジスタそれぞれからのデータと前記メインレジスタからのデータを比較し、両方とも一致した場合に前記メインレジスタからのデータを読み出す論理回路を具備する。

上記半導体回路装置によれば、ソフトエラー率をシステム三重化した場合と同等に下げることが可能となる。また、第１及び第２のバックアップ用レジスタを設けたことによるレジスタ本数の増加と読み出しのための論理回路の増加は、通常のマイクロプロセッサの回路規模に比べて無視できる量である。従って、コストが増大することなく十分なソフトエラー耐性を得ることができる。

また、本発明に係る半導体回路装置においては、前記データを比較した結果、いずれか一方又は両方が不一致の場合は再処理することが好ましい。

本発明に係る半導体回路装置は、ソフトエラー耐性に優れた半導体回路装置であって、
同じデータの書き込みと読み出しを行う同じ役割の第１のバックアップ用レジスタ、第２のバックアップ用レジスタ及びメインレジスタと、
前記第１のバックアップ用レジスタからのデータと前記メインレジスタからのデータが入力される第１のＥＸＯＲゲートと、
前記第２のバックアップ用レジスタからのデータと前記メインレジスタからのデータが入力される第２のＥＸＯＲゲートと、
前記第１のＥＸＯＲゲートからの出力データと前記第２のＥＸＯＲゲートからの出力データが入力されるＮＯＲゲートと、
前記第２のバックアップ用レジスタからのデータが入力されるＰチャネルトランジスタと、
前記メインレジスタからのデータが入力されるＮチャネルトランジスタと、
前記ＮＯＲゲートからの出力データが入力される前記Ｐチャネルトランジスタのゲート電極と、
前記ＮＯＲゲートからの出力データが入力される前記Ｎチャネルトランジスタのゲート電極と、
を具備する。

上記半導体回路装置によれば、第１及び第２のバックアップ用レジスタとメインレジスタに同じデータを書き込み、そのデータを読み出す際は次のように動作する。第１のＥＸＯＲゲートにおいて、第１のバックアップ用レジスタ及びメインレジスタそれぞれから入力されたデータが一致する場合は０が出力され、不一致の場合は１が出力される。第２のＥＸＯＲゲートにおいて、第２のバックアップ用レジスタ及びメインレジスタそれぞれから入力されたデータが一致する場合は０が出力され、不一致の場合は１が出力される。ＮＯＲゲートにおいて、前記第１及び第２のＥＸＯＲゲートそれぞれからの出力データが共に０の場合は１が出力され、その他の場合は０が出力される。つまり、第１及び第２のバックアップ用レジスタとメインレジスタそれぞれからのデータが全て一致する場合はＮＯＲゲートから１が出力され、第１及び第２のバックアップ用レジスタとメインレジスタそれぞれからのデータが一つでも異なる場合はＮＯＲゲートから０が出力される。ＮＯＲゲートからの出力データが１の場合はメインレジスタからのデータがＮチャネルトランジスタを通って選択された値として出力される。

また、本発明に係る半導体回路装置においては、前記ＮＯＲゲートからの出力データが入力されるインバータと、前記メインレジスタからのデータが入力される第２のＰチャネルトランジスタと、前記第２のバックアップ用レジスタからのデータが入力される第２のＮチャネルトランジスタと、前記インバータからの出力データが入力される前記第２のＮチャネルトランジスタのゲート電極と、前記インバータからの出力データが入力される前記第２のＰチャネルトランジスタのゲート電極と、をさらに具備することも可能である。

本発明に係る半導体回路装置は、ソフトエラー耐性に優れた半導体回路装置であって、
同じデータの書き込みと読み出しを行う同じ役割の第１乃至第３のレジスタを有し、
前記第１乃至第３のレジスタそれぞれからのデータを互いに比較し、２つ以上のデータが一致した場合に該一致したデータを読み出す論理回路を具備する。

上記半導体回路装置によれば、ソフトエラー率をシステム三重化した場合と同等に下げることが可能となる。また、第１及び第２のバックアップ用レジスタを設けたことによるレジスタ本数の増加と読み出しのための論理回路の増加は、通常のマイクロプロセッサの回路規模に比べて無視できる量である。従って、コストが増大することなく十分なソフトエラー耐性を得ることができる。

本発明に係る半導体回路装置は、ソフトエラー耐性に優れた半導体回路装置であって、
同じデータの書き込みと読み出しを行う同じ役割の第１のレジスタ、第２のレジスタ及び第３のレジスタと、
前記第１のレジスタからのデータと前記第２のレジスタからのデータが入力される第１のＥＸＯＲゲートと、
前記第２のレジスタからのデータと前記第３のレジスタからのデータが入力される第２のＥＸＯＲゲートと、
前記第１のＥＸＯＲゲートからの出力データが入力されるインバータと、
前記インバータからの出力データと前記第２のＥＸＯＲゲートからの出力データが入力されるＡＮＤゲートと、
前記ＡＮＤゲートからの出力データと前記第３のレジスタからのデータが入力される第３のＥＸＯＲゲートと、
を具備する。

発明を実施するための形態

以下、図面を参照して本発明の実施の形態について説明する。
（実施の形態１）
図１は、本発明の実施の形態１による半導体回路装置を示す回路図である。

この半導体回路装置は、マイクロプロセッサ内部において、同じ役割のレジスタを３つに多重化する。レジスタに対するデータの書き込みについては、常に同じデータを同じ役割の３つのレジスタ全てに書き込む。３つのレジスタのうち１つがメインレジスタであり、残り２つがバックアップ用のレジスタである。尚、３つのレジスタで同時にソフトエラーが発生しないように３つのレジスタの間隔を十分に離しておくことが好ましい。
レジスタからのデータの読み出しについては、バックアップ用の２つのレジスタそれぞれとメインレジスタの値を比較し、両方とも一致した場合はメインレジスタの値を採用して読み出し、いずれか一方又は両方が不一致の場合は再処理する。

以下、半導体回路装置を詳細に説明する。
図１に示すように、半導体回路装置は第１及び第２のバックアップ用レジスタＲ１，Ｒ２とメインレジスタＲ３を有している。第１のバックアップ用レジスタＲ１は第１のＥＸＯＲゲート（Exclusive OR）ＥＸ１３の入力側に接続されている。メインレジスタＲ３は第１のＥＸＯＲゲートＥＸ１３の入力側に接続されると共に第２のＥＸＯＲゲートＥＸ２３の入力側に接続されている。第２のバックアップ用レジスタＲ２は第２のＥＸＯＲゲートＥＸ２３の入力側に接続されている。

第１のＥＸＯＲゲートＥＸ１３の出力側はＮＯＲゲート１０１の入力側に接続されている。第２のＥＸＯＲゲートＥＸ２３の出力側はＮＯＲゲート１０１の入力側に接続されている。ＮＯＲゲート１０１の出力側はインバータ（ＮＯＴゲート）１０２の入力側に接続されている。

また、半導体回路装置は第１及び第２のＰチャネルトランジスタ１０３，１０４と第１及び第２のＮチャネルトランジスタ１０５，１０６を有している。インバータ１０２の出力側は、第２のＰチャネルトランジスタ１０４のゲート電極に接続されていると共に第１のＮチャネルトランジスタ１０５のゲート電極に接続されている。また、ＮＯＲゲート１０１の出力側は、第１のＰチャネルトランジスタ１０３のゲート電極に接続されていると共に第２のＮチャネルトランジスタ１０６のゲート電極に接続されている。

前記第２のバックアップ用レジスタＲ２は第１のＰチャネルトランジスタ１０３及び第２のＮチャネルトランジスタ１０５それぞれに接続されている。また、前記メインレジスタＲ３は第２のＰチャネルトランジスタ１０４及び第２のＮチャネルトランジスタ１０６それぞれに接続されている。

次に、上記半導体回路装置の動作について説明する。
第１及び第２のバックアップ用レジスタＲ１，Ｒ２とメインレジスタＲ３は、同じ役割のレジスタを３つに多重化したものである。これらのレジスタＲ１〜Ｒ３全てに同じデータを書き込む。

次にレジスタからのデータの読み出しについて説明する。
第１のバックアップ用レジスタＲ１から読み出されたデータは第１のＥＸＯＲゲートＥＸ１３に入力され、メインレジスタＲ３から読み出されたデータは第１のＥＸＯＲゲートＥＸ１３に入力される。第１のＥＸＯＲゲートＥＸ１３において、第１のバックアップ用レジスタＲ１及びメインレジスタＲ３それぞれから入力されたデータが一致する場合は０が出力され、一致しない場合は１が出力される。

第２のバックアップ用レジスタＲ２から読み出されたデータは第２のＥＸＯＲゲートＥＸ２３に入力され、メインレジスタＲ３から読み出されたデータは第２のＥＸＯＲゲートＥＸ２３に入力される。第２のＥＸＯＲゲートＥＸ２３において、第２のバックアップ用レジスタＲ２及びメインレジスタＲ３それぞれから入力されたデータが一致する場合は０が出力され、一致しない場合は１が出力される。

第１及び第２のＥＸＯＲゲートＥＸ１３，ＥＸ２３それぞれから出力されたデータがＮＯＲゲート１０１に入力される。ＮＯＲゲート１０１において、第１のＥＸＯＲゲートＥＸ１３からの入力データと第２のＥＸＯＲゲートＥＸ２３からの入力データが共に０の場合は１が出力され、その他の場合は０が出力される。その他の場合とは、第１のＥＸＯＲゲートＥＸ１３からの入力データと第２のＥＸＯＲゲートＥＸ２３からの入力データが共に１の場合と、いずれか一方の入力データが１の場合である。つまり、３つのレジスタＲ１〜Ｒ３からのデータが全て同じである場合はＮＯＲゲート１０１から１が出力され、３つのレジスタＲ１〜Ｒ３からのデータが一つでも異なる場合はＮＯＲゲート１０１から０が出力される。

ＮＯＲゲート１０１の出力データはインバータ１０２に入力され、インバータ１０２においてデータが反転される。ＮＯＲゲート１０１からの出力データが１の場合はインバータ１０２から０が出力され、ＮＯＲゲート１０１からの出力データが０の場合はインバータ１０２から１が出力される。

インバータ１０２からの出力データは、第１のＮチャネルトランジスタ１０５のゲート電極に入力されると共に第２のＰチャネルトランジスタ１０４のゲート電極に入力される。また、ＮＯＲゲート１０１からの出力データは、第１のＰチャネルトランジスタ１０３のゲート電極に入力されると共に第２のＮチャネルトランジスタ１０６のゲート電極に入力される。

つまり、ＮＯＲゲート１０１からの出力データが１の場合はインバータ１０２からの出力データが０となる。従って、第１のＰチャネルトランジスタ１０３のゲート電極に１のデータが入力され、第１のＮチャネルトランジスタ１０５のゲート電極に０のデータが入力され、第１のＰチャネルトランジスタ１０３及び第１のＮチャネルトランジスタ１０５それぞれはオフ状態となる。また、第２のＰチャネルトランジスタ１０４のゲート電極に０のデータが入力され、第２のＮチャネルトランジスタ１０６のゲート電極に１のデータが入力され、第２のＰチャネルトランジスタ１０４及び第２のＮチャネルトランジスタ１０６それぞれはオン状態となる。この場合はメインレジスタＲ３から出力されるデータが第２のＰチャネルトランジスタ１０４及び第２のＮチャネルトランジスタ１０６を通って選択された値Ｙとして出力される。即ち、３つのレジスタＲ１〜Ｒ３からのデータが全て同じである場合はメインレジスタＲ３からのデータが選択された値Ｙとして出力される。

また、ＮＯＲゲート１０１からの出力データが０の場合はインバータ１０２からの出力データが１となる。従って、第１のＰチャネルトランジスタ１０３のゲート電極に０のデータが入力され、第１のＮチャネルトランジスタ１０５のゲート電極に１のデータが入力され、第１のＰチャネルトランジスタ１０３及び第１のＮチャネルトランジスタ１０５それぞれはオン状態となる。また、第２のＰチャネルトランジスタ１０４のゲート電極に１のデータが入力され、第２のＮチャネルトランジスタ１０６のゲート電極に０のデータが入力され、第２のＰチャネルトランジスタ１０４及び第２のＮチャネルトランジスタ１０６それぞれはオフ状態となる。この場合は第２のバックアップ用レジスタＲ２から出力されるデータが第１のＰチャネルトランジスタ１０３及び第１のＮチャネルトランジスタ１０５を通って選択された値Ｙとして出力される。即ち、３つのレジスタＲ１〜Ｒ３からのデータが一つでも異なる場合は第２のバックアップ用レジスタＲ２からのデータが選択された値Ｙとして出力される。この場合は、ソフトエラーによるデータが含まれていると考えられるので、再処理する。
尚、下位ビートについても同様である。

上記実施の形態１の半導体回路装置によれば、ソフトエラー率をシステム三重化した場合と同等に下げることが可能となる。また、通常マイクロプロセッサの回路規模は数百キロゲート以上であるから、レジスタ本数の増加と読み出しのための選択回路の増加は無視できる量である。従って、コストが増大することなく十分なソフトエラー耐性を得ることができる。

また、本実施の形態の半導体回路装置では、通常のシリコンウエハを用いることができるため、半導体製造プロセスも通常のプロセスを使用でき、ウエハコストが増大することがない。

（実施の形態２）
図２は、本発明の実施の形態２による半導体回路装置を示す回路図である。
この半導体回路装置は、マイクロプロセッサ内部において、同じ役割のレジスタを３つに多重化する。レジスタに対するデータの書き込みについては、常に同じデータを同じ役割の３つのレジスタ全てに書き込む。尚、３つのレジスタで同時にソフトエラーが発生しないように３つのレジスタの間隔を十分に離しておくことが好ましい。

レジスタからのデータの読み出しについては、同じ役割の３つのレジスタの内容のうち２つ以上同じとなっている値を選択して読み出す。即ち３つのレジスタの内容のうち多数のレジスタが同じとなっているデータを出力する。

以下、半導体回路装置を詳細に説明する。
図２に示すように、半導体回路装置は第１乃至第３のレジスタＲ１〜Ｒ３を有している。第１のレジスタＲ１は第１のＥＸＯＲゲートＥＸ１２の入力側に接続されている。第２のレジスタＲ２は第１のＥＸＯＲゲートＥＸ１２の入力側に接続されると共に第２のＥＸＯＲゲートＥＸ２３の入力側に接続されている。第３のレジスタＲ３は第２のＥＸＯＲゲートＥＸ２３の入力側に接続されている。

第１のＥＸＯＲゲートＥＸ１２の出力側はインバータ１０２の入力側に接続されている。インバータ１０２の出力側はＡＮＤゲート１０７の入力側に接続されている。第２のＥＸＯＲゲートＥＸ２３の出力側はＡＮＤゲート１０７の入力側に接続されている。ＡＮＤゲート１０７の出力側Ｊは第３のＥＸＯＲゲートＥＸ３Ｊの入力側に接続されている。第３のレジスタからのデータは第３のＥＸＯＲゲートＥＸ３Ｊの入力側に接続されている。

次に、上記半導体回路装置の動作について説明する。
第１乃至第３のレジスタＲ１〜Ｒ３は、同じ役割のレジスタを３つに多重化したものである。これらのレジスタＲ１〜Ｒ３全てに同じデータを書き込む。

次にレジスタからのデータの読み出しについて説明する。
第１のレジスタＲ１から読み出されたデータは第１のＥＸＯＲゲートＥＸ１２に入力され、第２のレジスタＲ２から読み出されたデータは第１のＥＸＯＲゲートＥＸ１２に入力される。第１のＥＸＯＲゲートＥＸ１２において、第１のレジスタＲ１及び第２のレジスタＲ２それぞれから入力されたデータが一致する場合は０が出力され、一致しない場合は１が出力される。

第２のレジスタＲ２から読み出されたデータは第２のＥＸＯＲゲートＥＸ２３に入力され、第３のレジスタＲ３から読み出されたデータは第２のＥＸＯＲゲートＥＸ２３に入力される。第２のＥＸＯＲゲートＥＸ２３において、第２のレジスタＲ２及び第３のレジスタＲ３それぞれから入力されたデータが一致する場合は０が出力され、一致しない場合は１が出力される。

第１のＥＸＯＲゲートＥＸ１２の出力データはインバータ１０２に入力され、インバータ１０２においてデータが反転される。第１のＥＸＯＲゲートＥＸ１２からの出力データが０の場合はインバータ１０２から１が出力され、第１のＥＸＯＲゲートＥＸ１２からの出力データが１の場合はインバータ１０２から０が出力される。

インバータ１０２からの出力データはＡＮＤゲート１０７に入力され、第２のＥＸＯＲゲートＥＸ２３からの出力データはＡＮＤゲート１０７に入力される。ＡＮＤゲート１０７において、インバータ１０２から出力データ及び第２のＥＸＯＲゲートＥＸ２３からの出力データが共に１の場合は１が出力され、インバータ１０２から出力データ及び第２のＥＸＯＲゲートＥＸ２３からの出力データのいずれか一方が０の場合と両方が０の場合は０が出力される。

ＡＮＤゲート１０７からの出力データは第３のＥＸＯＲゲートＥＸ３Ｊに入力され、第３のレジスタＲ３からのデータは第３のＥＸＯＲゲートＥＸ３Ｊに入力される。第３のＥＸＯＲゲートＥＸ３Ｊにおいて、第３のレジスタＲ３からのデータとＡＮＤゲート１０７からの出力データが一致する場合は０が出力され、一致しない場合は１が出力される。

つまり、第１のレジスタＲ１からのデータと第２のレジスタＲ２からのデータが一致し、且つ第２のレジスタＲ２からのデータと第３のレジスタＲ３からのデータが一致する場合は、第３のレジスタＲ３からのデータが選択された値Ｙとして出力される。
また、第１のレジスタＲ１からのデータと第２のレジスタＲ２からのデータが一致し、且つ第２のレジスタＲ２からのデータと第３のレジスタＲ３からのデータが不一致の場合は、第３のレジスタＲ３からのデータが選択された値Ｙとして出力されるが、この場合は第３のレジスタＲ３からのデータを反転させた値を選択する。

また、第１のレジスタＲ１からのデータと第２のレジスタＲ２からのデータが不一致で、且つ第２のレジスタＲ２からのデータと第３のレジスタＲ３からのデータが一致する場合は、第３のレジスタＲ３からのデータが選択された値Ｙとして出力される。
また、第１のレジスタＲ１からのデータと第２のレジスタＲ２からのデータが不一致で、且つ第２のレジスタＲ２からのデータと第３のレジスタＲ３からのデータが不一致の場合は、第３のレジスタＲ３からのデータが選択された値Ｙとして出力される。
尚、下位ビートについても同様である。

上記実施の形態２の半導体回路装置によれば、第１乃至第３のレジスタＲ１〜Ｒ３のデータのうち２つ以上のデータが一致した場合に、その一致したデータを選択値として出力することができる。従って、ソフトエラー率をシステム三重化した場合と同等に下げることが可能となる。また、通常マイクロプロセッサの回路規模は数百キロゲート以上であるから、レジスタ本数の増加と読み出しのための選択回路の増加は無視できる量である。従って、コストが増大することなく十分なソフトエラー耐性を得ることができる。

また、本実施の形態の半導体回路装置では、通常のシリコンウエハを用いることができるため、半導体製造プロセスも通常のプロセスを使用でき、ウエハコストが増大することがない。
尚、本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。

実施の形態１による半導体回路装置を示す回路図。 実施の形態２による半導体回路装置を示す回路図。

符号の説明

Ｒ１…第１のバックアップ用レジスタ又は第１のレジスタ、Ｒ２…第２のバックアップ用レジスタ又は第２のレジスタ、Ｒ３…メインレジスタ又は第３のレジスタ、ＥＸ１２，ＥＸ１３…第１のＥＸＯＲゲート、ＥＸ２３…第２のＥＸＯＲゲート、ＥＸ３Ｊ…第３のＥＸＯＲゲート、１０１…ＮＯＲゲート、１０２…インバータ（ＮＯＴゲート）、１０３…第１のＰチャネルトランジスタ、１０４…第２のＰチャネルトランジスタ、１０５…第１のＮチャネルトランジスタ、１０６…第２のＮチャネルトランジスタ、１０７…ＡＮＤゲート

Claims (6)

1. ソフトエラー耐性に優れた半導体回路装置であって、
   同じデータの書き込みと読み出しを行う同じ役割の３つのレジスタである第１のバックアップ用レジスタ、第２のバックアップ用レジスタ及びメインレジスタを有し、
   前記第１のバックアップ用レジスタ及び前記第２のバックアップ用レジスタそれぞれからのデータと前記メインレジスタからのデータを比較し、両方とも一致した場合に前記メインレジスタからのデータを読み出す論理回路を具備する半導体回路装置。
2. 前記データを比較した結果、いずれか一方又は両方が不一致の場合は再処理する請求項１に記載の半導体回路装置。
3. ソフトエラー耐性に優れた半導体回路装置であって、
   同じデータの書き込みと読み出しを行う同じ役割の第１のバックアップ用レジスタ、第２のバックアップ用レジスタ及びメインレジスタと、
   前記第１のバックアップ用レジスタからのデータと前記メインレジスタからのデータが入力される第１のＥＸＯＲゲートと、
   前記第２のバックアップ用レジスタからのデータと前記メインレジスタからのデータが入力される第２のＥＸＯＲゲートと、
   前記第１のＥＸＯＲゲートからの出力データと前記第２のＥＸＯＲゲートからの出力データが入力されるＮＯＲゲートと、
   前記第２のバックアップ用レジスタからのデータが入力されるＰチャネルトランジスタと、
   前記メインレジスタからのデータが入力されるＮチャネルトランジスタと、
   前記ＮＯＲゲートからの出力データが入力される前記Ｐチャネルトランジスタのゲート電極と、
   前記ＮＯＲゲートからの出力データが入力される前記Ｎチャネルトランジスタのゲート電極と、
   を具備する半導体回路装置。
4. 前記ＮＯＲゲートからの出力データが入力されるインバータと、前記メインレジスタからのデータが入力される第２のＰチャネルトランジスタと、前記第２のバックアップ用レジスタからのデータが入力される第２のＮチャネルトランジスタと、前記インバータからの出力データが入力される前記第２のＮチャネルトランジスタのゲート電極と、前記インバータからの出力データが入力される前記第２のＰチャネルトランジスタのゲート電極と、をさらに具備する請求項３に記載の半導体回路装置。
5. ソフトエラー耐性に優れた半導体回路装置であって、
   同じデータの書き込みと読み出しを行う同じ役割の第１乃至第３のレジスタを有し、
   前記第１乃至第３のレジスタそれぞれからのデータを互いに比較し、２つ以上のデータが一致した場合に該一致したデータを読み出す論理回路を具備する半導体回路装置。
6. ソフトエラー耐性に優れた半導体回路装置であって、
   同じデータの書き込みと読み出しを行う同じ役割の第１のレジスタ、第２のレジスタ及び第３のレジスタと、
   前記第１のレジスタからのデータと前記第２のレジスタからのデータが入力される第１のＥＸＯＲゲートと、
   前記第２のレジスタからのデータと前記第３のレジスタからのデータが入力される第２のＥＸＯＲゲートと、
   前記第１のＥＸＯＲゲートからの出力データが入力されるインバータと、
   前記インバータからの出力データと前記第２のＥＸＯＲゲートからの出力データが入力されるＡＮＤゲートと、
   前記ＡＮＤゲートからの出力データと前記第３のレジスタからのデータが入力される第３のＥＸＯＲゲートと、
   を具備する半導体回路装置。

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