JP2005196545A - 省電力制御装置 - Google Patents

Abstract

【課題】 複数個のメモリ部を有する場合に、メモリ部単位での電源の供給／停止をプログラムの実行中に最適になるように制御することができなかった。そのため、使用していないメモリ部についても電源が供給され、無駄な電力消費が行われていた。
【解決手段】 プロセッサ部１０は、メモリ部２０の電源を制御する電源制御部４０と接続されている。メモリ獲得の処理と、メモリ返却の処理と、メモリ情報部５１と、メモリブロック情報部と、データ部と、実装メモリ管理部５４を備える。前記メモリ獲得の処理は、実装メモリ管理部５４の情報を基に特定のメモリ部２０への電源供給を電源制御部に電源制御処理をする。前記メモリ返却の処理は、実装メモリ管理部５４の情報を基に未使用になったメモリ部２０への電源供給を電源制御部に電源制御処理をする。
【選択図】 図１

Description

本発明は、マイクロコンピュータ等に組み込まれるタスク切替装置に省電力制御機能を付加した省電力制御装置に関するものである。

従来の省電力制御装置は、メモリアクセスに対して参照検出をしており、検出するための負荷が発生している。（例えば、特許文献１参照。）。

以下、図９〜図１３に基づいて従来の省電力制御装置について説明する。

図９は従来の省電力制御装置のシステム構成を示すブロック図である。このシステムは、省電力制御装置が動作するプロセッサ部１１０と、省電力制御装置がデータを保持するために使用する複数のメモリ部１２０ａ，１２０ｂ，１２０ｃを備え、これらプロセッサ部１１０とメモリ部１２０ａ，１２０ｂ，１２０ｃとはバス１３０を介して接続されている。また、プロセッサ部１１０は、メモリ部１２０ａ，１２０ｂ，１２０ｃの電源を一括的に制御する電源制御部１４０と接続されている。プロセッサ部１１０にはプログラムのタスク部１１１ａ，１１１ｂ，１１１ｃとオペレーティングシステム部１１２とが備えられている。

図１０は、プロセッサ部１１０に具備されているタスク部１１１ａ，１１１ｂ，１１１ｃとオペレーティングシステム部１１２の構成を示すブロック図である。オペレーティングシステム部１１２にはメモリ獲得処理手段１１３とメモリ返却処理手段１１４とデータ保持手段１１５が存在する。

図１１は、オペレーティングシステム部１１２におけるメモリ獲得処理手段１１３の処理内容の動作を示すフローチャートである。メモリ獲得処理手段１１３は、獲得要求解析ステップＳ３１と、メモリ特定ステップＳ３２と、メモリ管理ステップＳ３３と、獲得通知ステップＳ３４とを備えている。

図１２は、オペレーティングシステム部１１２におけるメモリ返却処理手段１１４の処理内容の動作を示すフローチャートである。メモリ返却処理手段１１４は、返却要求解析ステップＳ４１と、メモリ特定ステップＳ４２と、メモリ管理ステップＳ４３と、返却通知ステップＳ４４とを備えている。

図１３は、オペレーティングシステム部１１２のデータ保持手段１１５の構成を示すブロック図である。データ保持手段１１５は、メモリ情報部１５１と、メモリブロック情報部１５２ａ，１５２ｂと、データ部１５３ａ等を備えている。

以上の構成を持つ従来の省電力制御装置について、メモリ獲得処理手段１１３によるメモリ獲得の処理の動作と、メモリ返却処理手段１１４によるメモリ返却の処理の動作について説明する。

（１）メモリ獲得の処理でのメモリ獲得動作
図１１において、タスク部１１１からオペレーティングシステム部１１２に対してメモリ獲得要求がされた場合、獲得要求解析ステップＳ３１において、タスク部１１１からの要求内容を解析して要求メモリサイズデータを決定する。

次いで、メモリ特定ステップＳ３２において、要求メモリデータサイズを獲得するために、メモリ情報部１５１の先頭未使用アドレスデータ１６１の情報からメモリブロック情報部１５２ａを得る。特定したメモリブロック情報部１５２ａの自ブロックサイズデータ１７３と要求メモリサイズデータとを比較して、自ブロックサイズデータ１７３が要求メモリサイズ値以上であれば、メモリ領域を獲得できたと判断して獲得メモリ領域を決定する。一方、自ブロックサイズデータ１７３が要求メモリサイズ値未満であれば、次未使用アドレスデータ１７４から次候補のメモリブロック情報部１５２ｂを得て、次候補のメモリブロック情報部１５２ｂの自ブロックサイズデータと要求メモリサイズデータを比較する。これらを繰返して獲得するメモリ領域を決定する。

次いで、メモリ管理ステップＳ３３において、獲得したメモリブロック情報部の識別データ１７１に使用中データを格納し、自ブロックサイズデータ１７３に要求メモリサイズデータとメモリブロック情報部のサイズデータを加えたデータを格納し、次未使用アドレスデータ１７４に次候補のメモリブロック情報部１５２ｂのアドレスデータを格納し、そのデータアドレスデータに先頭アドレスデータを格納する。獲得したメモリ領域の直後に、新規にメモリブロック情報部を作成し、識別データに未使用中データを格納し、前ブロックサイズデータ、自ブロックサイズデータに各サイズデータを格納する。

次いで、獲得通知ステップＳ３４において、獲得したメモリ領域であるデータ部の先頭アドレス値をタスクに通知する。

（２）メモリ返却の処理でのメモリ返却動作
図１２において、タスク部１１１からメモリ返却要求がなされた場合、返却要求解析ステップＳ４１において、タスク部１１１からの要求内容を解析して返却メモリ領域を決定する。

次いで、メモリ特定ステップＳ４２において、決定されたメモリ領域からメモリブロック情報部１５２ａを特定する。

次いで、メモリ管理ステップＳ４３において、メモリブロック情報部１５２ａの識別データ１７１に未使用中データを格納し、次未使用アドレスデータ１７４に次候補の未使用であるメモリブロック情報部１５２ｂのアドレスデータを格納する。

次いで、返却通知ステップＳ４４において、返却処理が終了したことをタスク部１１１に通知する。
特開２０００−２１５１００号公報

従来の省電力制御装置では、複数のメモリ部を有している場合に、メモリ部単位での電源の供給／停止をプログラムの実行中に最適になるように制御することができなかった。そのため、使用していないメモリ部についても電源が供給されており、無駄な電力消費が行われていた。

本発明は、このような事情に鑑みて創作したものであり、メモリ部単位での電源の供給／停止の制御を行うことで、無駄な電力消費を抑制することを目的とする。

本発明は、上記の課題を解決するために次のような手段を講じる。

メモリ獲得要求の側面から、本発明の省電力制御装置を次のように展開することができる。

本発明による省電力制御装置は、複数のメモリ部と、前記複数のメモリ部に対してバスを介して接続され、メモリ獲得要求を発行し、前記メモリ獲得要求にかかわる要求メモリサイズに対応して前記複数のメモリ部のうち未使用アドレス情報に該当する適正な１つ以上のメモリ部を割り当て、その割り当て情報を保持するとともに出力するプロセッサ手段と、前記プロセッサ手段から受け取った前記割り当て情報が指示する１つ以上のメモリ部に限定して電源を供給する電源制御手段とを備えた構成とされている。

この構成による作用は次のとおりである。プロセッサ手段は、複数のメモリ部について、現在、どのメモリ部が使用中であり、どのメモリ部は未使用であるかを監視する。未使用アドレス情報を保持する。プロセッサ手段におけるタスク部がメモリ獲得要求を発行すると、プロセッサ手段におけるオペレーティングシステム部は、複数のメモリ部のうち未使用アドレス情報に該当するメモリ部を抽出して割り当てる。このメモリ部の抽出・割り当てにおいては、メモリ獲得要求にかかわる要求メモリサイズを加味して、１つまたは複数のメモリ部を割り当てる。そして、その割り当ての結果の割り当て情報を未使用アドレス情報に反映させる。未使用のメモリ部が減少する。さらに、オペレーティングシステム部は、割り当て情報を電源制御手段に対して出力する。電源制御手段は、プロセッサ手段から割り当て情報を受け取り、その割り当て情報が指示する１つ以上のメモリ部に限定して電源を供給する。割り当て情報が指示しないメモリ部に対しては電源供給は行わない。その結果、複数のメモリ部について電源供給をメモリ部単位で制御することができ、無駄な電力消費を抑制することができる。

上記構成をより具体的レベルで展開すると、次の態様が好ましい。

前記プロセッサ手段は、オペレーティングシステム部と、前記オペレーティングシステム部に対して並列接続の複数のタスク部とを有している。また、前記オペレーティングシステム部は、メモリ獲得処理手段とデータ保持手段とを有している。前記データ保持手段は未使用アドレス情報を格納する。さらに、前記メモリ獲得処理手段は、前記複数のタスク部の任意のタスク部からのメモリ獲得要求があったときに、前記メモリ獲得要求にかかわる要求メモリサイズに対応して前記複数のメモリ部のうち前記データ保持手段における前記未使用アドレス情報に該当する適正な１つ以上のメモリ部を割り当て、その割り当て情報を前記データ保持手段に保持させるとともに前記電源制御手段に出力するように構成されている。

この構成によれば、上記と同様に、割り当て情報が指示する１つ以上のメモリ部に限定して電源を供給するが、割り当て情報が指示しないメモリ部に対しては電源供給は行わない。その結果、複数のメモリ部について電源供給をメモリ部単位で制御することができ、無駄な電力消費を抑制することができる。

また、メモリ返却要求の側面から、本発明の省電力制御装置を次のように展開することができる。

本発明による省電力制御装置は、複数のメモリ部と、前記複数のメモリ部に対してバスを介して接続され、メモリ返却要求を発行し、前記メモリ返却要求におけるメモリ部を決定し、その返却メモリ部情報に基づいて未使用アドレス情報を更新するとともに前記返却メモリ部情報を出力するプロセッサ手段と、前記プロセッサ手段から受け取った前記返却メモリ部情報が指示する１つ以上のメモリ部について電源供給を停止する電源制御手段とを備えた構成とされている。

この構成による作用は次のとおりである。プロセッサ手段は、複数のメモリ部について、現在、どのメモリ部が使用中であり、どのメモリ部は未使用であるかを監視する。未使用アドレス情報を保持する。プロセッサ手段におけるタスク部がメモリ返却要求を発行すると、プロセッサ手段におけるオペレーティングシステム部は、その返却にかかわるメモリ部についての返却メモリ部情報に基づいて未使用アドレス情報を更新する。未使用のメモリ部が増加する。そして、その返却メモリ部情報を電源制御手段に対して出力する。電源制御手段は、プロセッサ手段から返却メモリ部情報を受け取り、その返却メモリ部情報が指示する１つ以上のメモリ部にについて、それまで行っていた電源供給を停止する。その結果、複数のメモリ部について電源供給の停止をメモリ部単位で制御することができ、無駄な電力消費を抑制することができる。

上記構成をより具体的レベルで展開すると、次の態様が好ましい。

前記プロセッサ手段は、オペレーティングシステム部と、前記オペレーティングシステム部に対して並列接続の複数のタスク部とを有しえいる。また、前記オペレーティングシステム部は、メモリ返却処理手段とデータ保持手段とを有している。前記データ保持手段は未使用アドレス情報を格納する。さらに、前記メモリ返却処理手段は、前記複数のタスク部の任意のタスク部からのメモリ返却要求があったときに、前記メモリ返却要求におけるメモリ部を決定し、その返却メモリ部情報に基づいて前記データ保持手段における前記未使用アドレス情報を更新するとともに、前記返却メモリ部情報を前記電源制御手段に出力するように構成されている。

この構成によれば、上記と同様に、返却メモリ部情報が指示する１つ以上のメモリ部にについて、それまで行っていた電源供給を停止する。その結果、複数のメモリ部について電源供給の停止をメモリ部単位で制御することができ、無駄な電力消費を抑制することができる。

上記のメモリ返却処理において、メモリ返却要求における使用メモリ領域が複数のメモリ部にわたって散在する場合を考慮して、次のように構成することが好ましい。すなわち、前記プロセッサ手段について、前記メモリ返却要求における使用メモリ領域が複数のメモリ部にわたって散在するとき、前記使用メモリ領域をより少ないメモリ部に再配置した上で前記未使用アドレス情報を更新し、前記再配置後の返却メモリ部情報を前記電源制御手段に出力するようにプロセッサ手段が構成されていることである。また、前記電源制御手段については、前記プロセッサ手段から受け取った前記再配置後の返却メモリ部情報が指示する１つ以上のメモリ部について電源供給を停止するように電源制御手段が構成されていることである。

この構成による作用は次のとおりである。使用メモリ領域を複数のメモリ部からより少数のメモリ部へと集約することにより、使用すべきメモリ部の数を減らし、使用が不必要となったメモリ部に対しては電源供給を停止するため、メモリ使用の最適化が図られる。これによって、無駄な電力消費の抑制をされに進めることができる。

本発明によれば、複数のメモリ部について電源供給をメモリ部単位で制御することができ、無駄な電力消費を抑制することができる。

以下、本発明にかかわる省電力制御装置の実施の形態を図面に基づいて詳細に説明する。

図１は、本発明の実施の形態における省電力制御装置のシステム構成を示すブロック図である。

このシステムは、省電力制御装置が動作するプロセッサ部１０と、省電力制御装置がデータを保持するために使用する複数のメモリ部２０ａ，２０ｂ，２０ｃを備え、プロセッサ部１０とメモリ部２０ａ，２０ｂ，２０ｃとはバス３０を介して接続されている。また、プロセッサ部１０は、複数のメモリ部２０ａ，２０ｂ，２０ｃに対する電源供給を個別的に制御する電源制御部４０ａ，４０ｂ，４０ｃと接続されている。プロセッサ部１０にはプログラムのタスク部１１ａ，１１ｂ，１１ｃとオペレーティングシステム部１２が含まれている。

図２は、前記複数のメモリ部２０ａ，２０ｂ，２０ｃが同一アドレス空間に配置された場合のメモリマップの構成を示す図である。

この図では、第１のメモリ部２０ａａがアドレス空間０ｘ００００００〜０ｘ００ＦＦＦＦに配置され、第２のメモリ部２０ｂがアドレス空間０ｘ０１００００〜０ｘ１ＦＦＦＦに配置され、第３のメモリ部２０ｃがアドレス空間０ｘ２００００〜０ｘ２ＦＦＦＦに配置された場合を示す。

図３は、前記タスク部１１ａ，１１ｂ，１１ｃとオペレーティングシステム部１２におけるメモリ獲得処理手段１３とメモリ返却処理手段１４とデータ保持手段１５の制御ブロックの構成を示す図である。

複数のタスク部１１ａ，１１ｂ，１１ｃのうち任意のものを指すときは、タスク部１１と記載する。

タスク部１１がメモリを獲得しようとする場合は、タスク部１１からオペレーティングシステム部１２に対して、メモリ獲得要求が発行され、その結果はオペレーティングシステム部１２からタスク部１１に対して、メモリ獲得通知が発行される。

タスク部１１がメモリを返却しようとする場合は、タスク部１１からオペレーティングシステム部１２に対して、メモリ返却要求が発行され、その結果はオペレーティングシステム部１２からタスク部１１に対して、メモリ返却通知が発行される。

図４は、オペレーティングシステム部１２におけるメモリ獲得処理手段１３の処理内容の動作を示すフローチャートである。

メモリ獲得処理手段１３は、獲得要求解析ステップＳ１１と、メモリ特定ステップＳ１２と、メモリ電源判別ステップＳ１３と、電源制御ステップＳ１４と、メモリ管理ステップＳ１５と、獲得通知ステップＳ１６とを備えている。

図５は、オペレーティングシステム部１２におけるメモリ返却処理手段１４の処理内容を示すフローチャートである。

メモリ返却処理手段１４は、返却要求解析ステップＳ２１と、メモリ特定ステップＳ２２と、メモリ管理ステップＳ２３と、未使用メモリ検索ステップＳ２４と、電源制御ステップＳ２５と、返却通知ステップＳ２６とを備えている。

図６は、オペレーティングシステム部１２におけるメモリ返却処理手段１４の別の処理内容を示すフローチャートである。これは、図５のフローチャートに対して、メモリ返却処理手段１４に、複数のメモリ部に散在する未使用になったメモリ領域を最適な領域に再配置するメモリ最適化ステップＳ２３ａを追加したものに相当する。

図７は、本発明の実施の形態におけるデータ保持手段１５の構成を示すブロック図である。

データ保持手段１５は、メモリ情報部５１と、メモリブロック情報部５２ａ，５２ｂと、データ部５３ａと、実装メモリ管理部５４と、決定開始アドレス部５５と、決定サイズ部５６等を備えている。

図８は、実装メモリ管理部５４のパラメータである。

実装メモリ管理部５４には、一つのメモリ部２０に対してメモリ部２０の開始アドレスを格納する開始アドレスデータ８１と、メモリ部２０の終了アドレスを格納する終了アドレスデータ８２と、メモリ部２０のメモリサイズを格納するサイズデータ８３と、メモリ部２０に対して電源が供給されているか否かの状態を格納する電源状態データ８４が存在する。

省電力制御装置の処理が実行されるまでに、システムの構成に応じて、各メモリ部２０の開始アドレスデータと終了アドレスデータとサイズデータの情報を実装メモリ管理部５４に定義しておく。

次いで、以上のように構成された本実施の形態の省電力制御装置の動作を説明する。

まず、オペレーティングシステム部１２におけるメモリ獲得処理手段１３によるメモリ獲得の処理の動作を説明する。

図４に示すように、タスク部１１からメモリ獲得要求がなされた場合、オペレーティングシステム部１２におけるメモリ獲得処理手段１３が実行される。

まず、獲得要求解析ステップＳ１１において、タスク部１１からの要求内容を解析して要求メモリサイズ値を決定する。

次いで、メモリ特定ステップＳ１２において、要求メモリサイズを獲得するために、メモリ情報部５１の先頭未使用アドレスデータ６１の情報からメモリブロック情報部５２ａを得る。特定したメモリブロック情報部５２ａの自ブロックサイズデータ７３の値と要求メモリサイズ値を比較し、自ブロックサイズデータ７３が要求メモリサイズ値以上であればメモリ領域を獲得できたと判断して獲得メモリ領域を決定する。一方、自ブロックサイズデータ７３が要求メモリサイズ値未満であれば、次未使用アドレスデータ７４から次候補のメモリブロック情報部５２ｂを得て、次候補のメモリブロック情報部５２ｂの自ブロックサイズデータの値と要求メモリサイズ値を比較する。これらを繰返して獲得するメモリ領域を決定する。決定されたメモリ領域の開始アドレスを決定開始アドレス部５５に格納し、メモリサイズを決定サイズ部５６に格納する。

次いで、メモリ電源判別ステップＳ１３において、獲得したメモリ領域の開始アドレス値が格納されている決定開始アドレス部５５のアドレス値と実装メモリ管理部５４の開始アドレスデータ８１のアドレス値を比較して、獲得したメモリ領域の先頭のメモリ部２０を決定する。さらに、決定開始アドレス部５５の値と決定サイズ部５６の値を加えた値を終了アドレスデータ８２のアドレス値と比較して、獲得したメモリ領域の最後のメモリ部２０を決定する。そして、決定されたメモリ部２０に対して、実装メモリ管理部５４の電源状態データ８４に電源供給中マークの“１”を格納する。

そして、電源状態データ８４に電源供給中マークを格納した場合は、電源制御ステップＳ１４に進み、決定されたメモリ部２０に対する電源供給を対応する電源制御部４０に要求する。これにより、使用するメモリ部２０に対してのみ電源が供給され、未使用メモリ部２０には電源が供給されないため、最小限の電源供給になっている。

次いで、メモリ管理ステップＳ１５において、獲得したメモリブロック情報部５２ａの識別データ７１に使用中マークを格納し、自ブロックサイズデータ７３に要求メモリサイズ値とメモリブロック情報部５２ａのサイズ値を加えた値を格納し、次未使用アドレスデータ７４に次候補のメモリブロック情報部５２ｂのアドレス値を格納し、データアドレスデータ７５にデータ部の先頭アドレス値を格納する。獲得したメモリ領域直後に、新規にメモリブロック情報部５２ｂを作成し、識別データに未使用マークを格納し、前ブロックサイズデータ、自ブロックサイズデータに各サイズ値を格納する。

次いで、獲得通知ステップＳ１６において、獲得したメモリ部２０のアドレス値をタスク部１１に通知する。

次いで、オペレーティングシステム部１２におけるメモリ返却処理手段１４によるメモリ返却の処理の動作を説明する。

図５に示すように、タスク部１１からメモリ返却要求がなされた場合、オペレーティングシステム部１２におけるメモリ返却処理手段１４が実行される。

まず、返却要求解析ステップＳ２１において、タスク部１１からの要求内容を解析して返却メモリ領域を決定する。

次いで、メモリ特定ステップＳ２２において、決定されたメモリ領域からメモリブロック情報部５２ａを特定する。

次いで、メモリ管理ステップＳ２３において、メモリブロック情報部５２ａの識別データ７１に未使用マークを格納し、次未使用アドレスデータ７４に次候補の未使用であるメモリブロック情報部５２ｂのアドレスを格納する。

次いで、未使用メモリ検索ステップＳ２４において、メモリ情報部５１の先頭未使用アドレスデータ６１から未使用のメモリブロック情報部を検索して特定する。特定されたメモリブロック情報部のデータアドレスデータ７５から未使用メモリ領域の先頭アドレスを決定して決定開始アドレス部５５に格納する。メモリブロック情報部の自ブロックサイズデータ７３から未使用メモリ領域のサイズを決定して決定サイズ部５６に格納する。

決定開始アドレス部５５のアドレス値と実装メモリ管理部５４の開始アドレスデータ８１のアドレス値を比較して、未使用のメモリ領域の先頭のメモリ部２０を決定する。さらに、決定開始アドレス部５５の値と決定サイズ部５６の値を加えた値を実装メモリ管理部５４の終了アドレスデータ８２のアドレス値と比較して、未使用のメモリ領域の最後のメモリ部２０を決定する。そして、決定されたメモリ部２０に対して、実装メモリ管理部５４の電源状態データ８４に電源停止中マークを格納する。

次いで、電源状態データ８４に電源停止中マークの“０”を格納した場合は、電源制御ステップＳ２５において、決定されたメモリ部２０の電源停止を電源制御部４０に要求する。

次いで、返却通知ステップＳ２６において、返却したメモリ部２０のアドレス値をタスク部１１に通知する。

これにより、未使用になったメモリ部２０の電源が供給停止され、無駄な電力消費が抑制される。

次に、別の制御形態について図６のフローチャートに従って説明する。これは、メモリ返却処理手段１４において、複数のメモリ部２０に散在する未使用になったメモリ領域を最適な領域に再配置するものである。

メモリ最適化ステップＳ２３ａは、メモリ管理ステップＳ２３の次に実行され、散在する未使用メモリ領域をできるだけまとめる処理をする。

まず、メモリ情報部５１の先頭未使用アドレスデータ６１から未使用のメモリブロック情報部５２ａを検索して特定する。特定されたメモリブロック情報部５２ａの前ブロックサイズデータ７２から一つ前方に存在するメモリブロック情報部を特定する。前方のメモリブロック情報部の識別データ７１を参照して未使用マークであれば、未使用メモリ領域が連続していると判定できるため、特定したメモリブロック情報部と前方のメモリブロック情報部を１つに連結する。連結処理は特定したメモリブロック情報部の各情報を前方のメモリブロック情報部の情報に必要に応じて加えることで可能となる。

これにより、散在していたメモリ領域を連結していくことで電源供給が必要なメモリ部２０を削減する。これにより、無駄な電力消費が抑制される。

本発明の省電力制御装置は、マイクロコンピュータ等に組み込まれ、省電力制御機能が付加されたタスク切替装置等に有用である。

本発明の実施の形態における省電力制御装置のシステム構成を示すブロック図 本発明の実施の形態におけるメモリ部構成図 本発明の実施の形態におけるプロセッサ部の具体的構成を示すブロック図 本発明の実施の形態におけるオペレーティングシステム部のメモリ獲得処理手段の処理内容を示すフローチャート 本発明の実施の形態におけるオペレーティングシステム部のメモリ返却処理手段の処理内容を示すフローチャート 本発明の実施の形態におけるオペレーティングシステム部のメモリ返却処理手段の別の処理内容（メモリ最適化）を示すフローチャート 本発明の実施の形態における省電力制御装置データ保持手段の構成を示すブロック図 本発明の実施の形態における実装メモリ管理部のパラメータ図 従来の省電力制御装置のシステム構成を示すブロック図 従来の省電力制御装置におけるプロセッサ部の具体的構成を示すブロック図 従来のオペレーティングシステム部のメモリ獲得処理手段の処理内容を示すフローチャート 従来のオペレーティングシステム部のメモリ返却処理手段の処理内容を示すフローチャート 従来の省電力制御装置データ保持手段の構成を示すブロック図

符号の説明

１０ プロセッサ部
１１ａ〜１１ｃ タスク部
１２ オペレーティングシステム部
１３ メモリ獲得処理手段
１４ メモリ返却処理手段
１５ データ保持手段
２０ａ〜２０ｃ メモリ部
４０ａ〜４０ｃ 電源制御部
５１ メモリ情報部
５２ａ メモリブロック情報部
５３ａ データ部
５４ 実装メモリ管理部
５５ 決定開始アドレス部
５６ 決定サイズ部
６１ 先頭未使用アドレスデータ
６２ 全メモリサイズデータ
７１ 識別データ
７２ 前ブロックサイズデータ
７３ 自ブロックサイズデータ
７４ 次未使用アドレスデータ
７５ データアドレスデータ
８１ 開始アドレスデータ
８２ 終了アドレスデータ
８３ サイズデータ
８４ 電源状態データ
Ｓ１１ 獲得要求解析ステップ
Ｓ１２ メモリ特定ステップ
Ｓ１３ メモリ電源判別ステップ
Ｓ１４ 電源制御ステップ
Ｓ１５ メモリ管理ステップ
Ｓ１６ 獲得通知ステップ
Ｓ２１ 返却要求解析ステップ
Ｓ２２ メモリ特定ステップ
Ｓ２３ メモリ管理ステップ
Ｓ２３ａ メモリ最適化ステップ
Ｓ２４ 未使用メモリ検索ステップ
Ｓ２５ 電源制御ステップ
Ｓ２６ 返却通知ステップ

Claims (5)

1. 複数のメモリ部と、
   前記複数のメモリ部に対してバスを介して接続され、メモリ獲得要求を発行し、前記メモリ獲得要求にかかわる要求メモリサイズに対応して前記複数のメモリ部のうち未使用アドレス情報に該当する適正な１つ以上のメモリ部を割り当て、その割り当て情報を保持するとともに出力するプロセッサ手段と、
   前記プロセッサ手段から受け取った前記割り当て情報が指示する１つ以上のメモリ部に限定して電源を供給する電源制御手段とを備えていることを特徴とする省電力制御装置。
2. 前記プロセッサ手段は、オペレーティングシステム部と、前記オペレーティングシステム部に対して並列接続の複数のタスク部とを有し、
   前記オペレーティングシステム部は、メモリ獲得処理手段とデータ保持手段とを有し、
   前記データ保持手段は未使用アドレス情報を格納し、
   前記メモリ獲得処理手段は、前記複数のタスク部の任意のタスク部からのメモリ獲得要求があったときに、前記メモリ獲得要求にかかわる要求メモリサイズに対応して前記複数のメモリ部のうち前記データ保持手段における前記未使用アドレス情報に該当する適正な１つ以上のメモリ部を割り当て、その割り当て情報を前記データ保持手段に保持させるとともに前記電源制御手段に出力するように構成されている請求項１に記載の省電力制御装置。
3. 複数のメモリ部と、
   前記複数のメモリ部に対してバスを介して接続され、メモリ返却要求を発行し、前記メモリ返却要求におけるメモリ部を決定し、その返却メモリ部情報に基づいて未使用アドレス情報を更新するとともに前記返却メモリ部情報を出力するプロセッサ手段と、
   前記プロセッサ手段から受け取った前記返却メモリ部情報が指示する１つ以上のメモリ部について電源供給を停止する電源制御手段とを備えていることを特徴とする省電力制御装置。
4. 前記プロセッサ手段は、オペレーティングシステム部と、前記オペレーティングシステム部に対して並列接続の複数のタスク部とを有し、
   前記オペレーティングシステム部は、メモリ返却処理手段とデータ保持手段とを有し、
   前記データ保持手段は未使用アドレス情報を格納し、
   前記メモリ返却処理手段は、前記複数のタスク部の任意のタスク部からのメモリ返却要求があったときに、前記メモリ返却要求におけるメモリ部を決定し、その返却メモリ部情報に基づいて前記データ保持手段における前記未使用アドレス情報を更新するとともに、前記返却メモリ部情報を前記電源制御手段に出力するように構成されている請求項３に記載の省電力制御装置。
5. 前記プロセッサ手段は、前記メモリ返却要求における使用メモリ領域が複数のメモリ部にわたって散在するとき、前記使用メモリ領域をより少ないメモリ部に再配置した上で前記未使用アドレス情報を更新し、前記再配置後の返却メモリ部情報を前記電源制御手段に出力するように構成され、
   前記電源制御手段は、前記プロセッサ手段から受け取った前記再配置後の返却メモリ部情報が指示する１つ以上のメモリ部について電源供給を停止するように構成されている請求項３または請求項４に記載の省電力制御装置。

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