JP2005191632A - Low noise cmos analog switch - Google Patents
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Abstract
Description
本発明は、高リニア・低ノイズ特性を必要とするアナログ回路に最適なCMOS型アナログスイッチに関するものである。 The present invention relates to a CMOS type analog switch that is optimal for an analog circuit that requires high linearity and low noise characteristics.
アナログ回路の各部に使用されるCMOS型アナログスイッチには、１対のPchMOSとNchMOSで構成されるアナログスイッチが多用されている。このアナログスイッチは、２つのノード間のインピーダンスを下げて導通状態にしたり、逆にインピーダンスを無限大にして非導通状態にすることで、スイッチ動作を行っている。 As a CMOS type analog switch used for each part of an analog circuit, an analog switch composed of a pair of PchMOS and NchMOS is often used. This analog switch performs a switching operation by lowering the impedance between two nodes to be in a conductive state, or conversely by setting the impedance to infinity to be in a non-conductive state.
図３は、従来のCMOS型アナログスイッチを示す回路図である。１はPchMOS、２はNchMOS、３，４はアナログスイッチ制御信号、５はPchMOSのバックゲート、６はNchMOSのバックゲートである。 FIG. 3 is a circuit diagram showing a conventional CMOS type analog switch. 1 is a PchMOS, 2 is an NchMOS, 3 and 4 are analog switch control signals, 5 is a PchMOS back gate, and 6 is an NchMOS back gate.
以上のように構成されたCMOS型アナログスイッチの動作を以下に示す。 The operation of the CMOS type analog switch configured as described above will be described below.
アナログスイッチには、前記PchMOS１のドレイン側と前記NchMOS２のソース側とを接続したノードから信号が入力される。前記アナログスイッチ制御信号３，４によって前記PchMOS１と前記NchMOS２とのゲート電圧を制御することで、前記PchMOS１と前記NchMOS２がON状態となり、アナログスイッチの入力側と出力側との間が導通状態となることで、入力信号が出力側へ伝達される（例えば、非特許文献１参照）。
しかしながら、上記のような従来のCMOS型アナログスイッチは、前記PchMOS１のバックゲート５、及び前記NchMOS２のバックゲート６がそれぞれ電源とグラウンド電位に接続されているために、例えば同一電源に接続されている別の回路が間欠動作を行う場合や、電源に間欠的に電流負荷が掛かる場合、または、ある時間間隔で同一接地グラウンドに大電流が流れる場合など、その電源やグラウンド電位に過渡的なオーバーシュート／アンダーシュート波形が発生する。すると前記PchMOS１のバックゲート５とソース・ドレイン間の容量結合、及び前記NchMOS２のバックゲート６とソース・ドレイン間の容量結合を介して、電源・グラウンド電位のオーバーシュート／アンダーシュートから間欠的に発生したバーストノイズが出力信号に加算されてしまう。 However, the conventional CMOS type analog switch as described above is connected to the same power source, for example, because the back gate 5 of the PchMOS 1 and the back gate 6 of the NchMOS 2 are respectively connected to the power source and the ground potential. When another circuit performs intermittent operation, when a current load is intermittently applied to the power supply, or when a large current flows to the same ground ground at a certain time interval, a transient overshoot to that power supply or ground potential / An undershoot waveform is generated. Then, it is generated intermittently from overshoot / undershoot of the power supply / ground potential via the capacitive coupling between the back gate 5 and the source / drain of the PchMOS 1 and the capacitive coupling between the back gate 6 of the NchMOS 2 and the source / drain. The burst noise is added to the output signal.
つまり、上記のような従来構成では、電源、及びグラウンド電位からのバーストノイズが出力信号に加算されるため、その伝達特性の直線性を劣化させ、かつノイズ特性も悪化させるため、音声系を中心としたアナログ回路には最適ではない。 In other words, in the conventional configuration as described above, burst noise from the power supply and ground potential is added to the output signal, so that the linearity of the transfer characteristic is deteriorated and the noise characteristic is also deteriorated. It is not optimal for analog circuits.
また、同一電源・同一グラウンド下に高周波回路が接続されている場合でも、従来のCMOS型アナログスイッチでは、電源・グラウンド電位からバックゲートとドレイン・ソース間の容量結合を介した高周波ノイズの回り込みによって、伝達特性の直線性、及びノイズ特性が劣化する。 Even when high-frequency circuits are connected under the same power supply and ground, conventional CMOS analog switches are affected by high-frequency noise from the power supply / ground potential through capacitive coupling between the back gate, drain, and source. The linearity of the transfer characteristic and the noise characteristic are deteriorated.
上記課題を解決するために、本発明のCMOS型アナログスイッチは、信号の入力端にドレイン側を接続したPchMOS１と、信号入力端にソース側を接続したNchMOS２と、前記PchMOS１と前記NchMOS２のゲートノードに接続されたアナログスイッチ制御信号３、４と、前記PchMOS１のソース側にソースノードを接続したPchMOS７と、前記NchMOS２のドレイン側にドレインノードを接続し、かつ前記PchMOS７のドレインノードと出力側でソース側を共通に接続したNchMOS８とを備え、前記PchMOS１のバックゲートと前記PchMOS７のバックゲートとをソース側で共通に接続し、前記NchMOS２のバックゲートと前記NchMOS８のバックゲートとをソース側で共通に接続し、前記PchMOS７のゲートノードをLow電位に接続し、前記NchMOS８のゲートノードをHigh電位に接続している。 In order to solve the above problems, a CMOS analog switch according to the present invention includes a PchMOS 1 having a drain connected to a signal input terminal, an NchMOS 2 having a source connected to a signal input terminal, and gate nodes of the PchMOS 1 and the NchMOS 2 The analog switch control signals 3 and 4 connected to the PchMOS 1, the PchMOS 7 having a source node connected to the source side of the PchMOS 1, the drain node connected to the drain side of the NchMOS 2, and the source on the drain node and output side of the PchMOS 7 NchMOS 8 connected in common on the side, the back gate of PchMOS 1 and the back gate of PchMOS 7 are connected in common on the source side, and the back gate of NchMOS 2 and the back gate of NchMOS 8 are shared on the source side The gate node of the PchMOS 7 is connected to a low potential, and the gate node of the NchMOS 8 is connected to a high potential.
この構成を有することによって、従来の回路構成に比べて、その伝達特性として高リニア特性、及び低ノイズ特性を実現することが可能である。 By having this configuration, it is possible to realize a high linear characteristic and a low noise characteristic as the transfer characteristic as compared with the conventional circuit configuration.
以下、本発明の第１の実施形態を、図面を参照しながら説明する。 DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, a first embodiment of the invention will be described with reference to the drawings.
図１は、信号の入力端にドレイン側を接続したPchMOS１と、信号入力端にソース側を接続したNchMOS２と、前記PchMOS１と前記NchMOS2のゲートノードに接続されたアナログスイッチ制御信号３、４と、前記PchMOS１のソース側にソースノードを接続したPchMOS７と、前記NchMOS２のドレイン側にドレインノードを接続し、かつ前記PchMOS７のドレインノードと出力側でソース側を共通に接続したNchMOS８とを備え、前記PchMOS１のバックゲートと前記PchMOS７のバックゲートとをソース側で共通に接続し、前記NchMOS２のバックゲートと前記NchMOS８のバックゲートとをソース側で共通に接続し、前記PchMOS７のゲートノードをLow電位に接続し、前記NchMOS８のゲートノードをHigh電位に接続しているCMOS型アナログスイッチである。 1 shows a PchMOS 1 whose drain is connected to a signal input terminal, an NchMOS 2 whose source is connected to a signal input terminal, analog switch control signals 3 and 4 connected to the gate nodes of the PchMOS 1 and the NchMOS 2, A PchMOS 7 having a source node connected to the source side of the PchMOS 1; and an NchMOS 8 having a drain node connected to the drain side of the NchMOS 2 and a source side commonly connected to the drain node and the output side of the PchMOS 7; The back gate of PchMOS 7 and the back gate of PchMOS 7 are commonly connected on the source side, the back gate of NchMOS 2 and the back gate of NchMOS 8 are commonly connected on the source side, and the gate node of PchMOS 7 is connected to a low potential. A CMOS type analog switch in which the gate node of the NchMOS 8 is connected to a high potential.
以上のように構成された低ノイズCMOS型アナログスイッチについて、以下にその動作を説明する。 The operation of the low noise CMOS type analog switch configured as described above will be described below.
上記アナログスイッチには、前記PchMOS１のドレイン側と前記NchMOS２のソース側とを接続したノードから信号が入力される。前記アナログスイッチ制御信号３，４によって、前記PchMOS１と前記NchMOS２のゲート電圧を制御することで、前記PchMOS１と前記NchMOS2がON状態となる。さらに、前記PchMOS７のゲートノードをLow電位に接続することで、前記PcnMOS１のドレイン側と前記PchMOS７のドレイン側とを導通状態にする。また、前記NchMOS８のゲートノードをHigh電位に接続することで、前記NchMOS２のドレイン側と前記NchMOS８のドレイン側とを導通状態にする。また、前記PchMOS１と前記PchMOS７のバックゲートを共通にし、前記PchMOS１と前記PchMOS７の共通のソースノードに接続されており、このノードは前記PchMOS１と前記PchMOS７のドレイン側からのPN接合によって電位が決まる。また前記NchMOS２と前記NchMOS８のバックゲートを共通にし、前記NchMOS２と前記NchMOS８の共通のソースノードに接続されており、このノードは前記NchMOS２と前記NchMOS８のドレイン側からのPN接合によって電位が決まる。これにより、アナログスイッチの入力側と出力側とが導通状態となって、信号が入力側から出力側へ伝達される。この時、信号経路には電源・グラウンド電位から発生するバーストノイズの影響を受ける要因がないため、従来のCMOS型アナログスイッチに比べて、伝達特性の直線性に優れ、バーストノイズを遮断した低ノイズ特性が得られる。また、同一電源、同一グラウンドでの高周波回路の併用も、高周波ノイズの回り込みが遮断できるため有用である。 A signal is input to the analog switch from a node connecting the drain side of the PchMOS 1 and the source side of the NchMOS 2. By controlling the gate voltages of the PchMOS 1 and the NchMOS 2 by the analog switch control signals 3 and 4, the PchMOS 1 and the NchMOS 2 are turned on. Further, by connecting the gate node of the PchMOS 7 to a low potential, the drain side of the PcnMOS 1 and the drain side of the PchMOS 7 are made conductive. Further, by connecting the gate node of the NchMOS 8 to a high potential, the drain side of the NchMOS 2 and the drain side of the NchMOS 8 are made conductive. Further, the back gates of the PchMOS 1 and the PchMOS 7 are made common and are connected to the common source node of the PchMOS 1 and the PchMOS 7, and the potential of this node is determined by the PN junction from the drain side of the PchMOS 1 and the PchMOS 7. Further, the back gates of the NchMOS 2 and the NchMOS 8 are made common and are connected to the common source node of the NchMOS 2 and the NchMOS 8, and the potential of this node is determined by the PN junction from the drain side of the NchMOS 2 and the NchMOS 8. As a result, the input side and the output side of the analog switch become conductive, and the signal is transmitted from the input side to the output side. At this time, there is no factor that is affected by burst noise generated from the power supply / ground potential in the signal path. Characteristics are obtained. In addition, the combined use of a high-frequency circuit with the same power source and the same ground is also useful because the wraparound of high-frequency noise can be cut off.
また、本発明の第２の実施形態を、図面を参照しながら説明する。 A second embodiment of the present invention will be described with reference to the drawings.
図２は、ゲイン設定用入力抵抗群９と、入力加算切替用アナログスイッチ群１０と、ゲイン切替用アナログスイッチ群１１と、ゲイン設定用帰還抵抗群１２と、出力MUTE用アナログスイッチ群１３と、オペアンプ１４と、前記オペアンプの正側入力に接続されたリファレンス電圧１５を示すものである。上記システムは、第１の実施形態に記載された低ノイズCMOS型アナログスイッチを使用した入力加算型アナログボリューム回路である。 2 shows a gain setting input resistor group 9, an input addition switching analog switch group 10, a gain switching analog switch group 11, a gain setting feedback resistor group 12, an output MUTE analog switch group 13, An operational amplifier 14 and a reference voltage 15 connected to the positive side input of the operational amplifier are shown. The above system is an input addition type analog volume circuit using the low noise CMOS type analog switch described in the first embodiment.
以上のように構成された入力加算型アナログボリューム回路について、以下にその動作を説明する。 The operation of the input addition type analog volume circuit configured as described above will be described below.
入力された信号は、前記入力加算切替用アナログスイッチ群１０によって、前記オペアンプ１４の負入力側に入力される。また、前記ゲイン切替用アナログスイッチ群１１を制御することで、前記ゲイン設定用帰還抵抗群１２内の直列に接続された抵抗の抵抗値が制御される。前記ゲイン設定用入力抵抗群９と、抵抗値を制御された前記ゲイン設定用帰還抵抗群１２との比によって、この入力加算型アナログボリューム回路のゲインが設定される。また、前記出力MUTE用アナログスイッチ群１３によって、入力された信号を加算し、かつゲイン倍して出力する経路を決定している。このとき、第１の実施形態に記載された低ノイズCMOSアナログスイッチを、前記入力加算切替用アナログスイッチ群１０や、前記ゲイン切替用アナログスイッチ群１１、及び前記出力MUTE用アナログスイッチ群１３に用いることにより、電源・グラウンド電位の間欠的な動作によって発生するオーバーシュート／アンダーシュート現象の影響を受けることがないため、伝達特性が直線性に優れ、バーストノイズを遮断した低ノイズ特性が得られる。 The input signal is input to the negative input side of the operational amplifier 14 by the input addition switching analog switch group 10. Further, by controlling the gain switching analog switch group 11, the resistance value of the resistor connected in series in the gain setting feedback resistor group 12 is controlled. The gain of the input addition type analog volume circuit is set by the ratio of the gain setting input resistor group 9 and the gain setting feedback resistor group 12 whose resistance value is controlled. Further, the output MUTE analog switch group 13 determines a route for adding the input signals and multiplying them by the gain. At this time, the low-noise CMOS analog switch described in the first embodiment is used for the input addition switching analog switch group 10, the gain switching analog switch group 11, and the output MUTE analog switch group 13. As a result, it is not affected by the overshoot / undershoot phenomenon caused by the intermittent operation of the power supply / ground potential, so that the transfer characteristic is excellent in linearity and the low noise characteristic in which burst noise is cut off can be obtained.
また、ゲイン設定の切替幅や切替ステップによっては、前記ゲイン切替用アナログスイッチ群１１の導通時のインピーダンスをできる限り小さくする必要がある。その際、従来は、図１に示すCMOS型アナログスイッチを構成する前記PchMOS１と、前記NchMOS２のゲート長を大きくしなければならず、結合容量値が増大する。そのために、よりバックゲートとドレイン・ソース間の容量結合を介したバーストノイズの影響を受けやすくなる。しかし、本発明のCMOS型アナログスイッチでは、バックゲートとドレイン・ソース間の容量結合が存在しないため、バーストノイズの影響を遮断することが可能であるため、図２に示す低ノイズ型CMOSアナログスイッチが有用となる。 Further, depending on the gain setting switching width and switching step, it is necessary to make the impedance when the gain switching analog switch group 11 is conductive as small as possible. At that time, conventionally, the gate lengths of the PchMOS 1 and the NchMOS 2 constituting the CMOS type analog switch shown in FIG. 1 must be increased, and the coupling capacitance value increases. Therefore, it becomes more susceptible to burst noise through capacitive coupling between the back gate and the drain / source. However, in the CMOS type analog switch of the present invention, since there is no capacitive coupling between the back gate and the drain / source, the influence of burst noise can be cut off. Therefore, the low noise type CMOS analog switch shown in FIG. Is useful.
以上説明したように、本発明にかかるCMOS型アナログスイッチは、電源・グラウンド電位からのバーストノイズを遮断するため、伝達特性の直線性と、低ノイズ特性が必要なアナログ回路や、音声系アナログ回路等に有用である。 As described above, the CMOS type analog switch according to the present invention cuts off burst noise from the power supply / ground potential, so that the linearity of transfer characteristics and low noise characteristics are necessary for analog circuits and voice analog circuits. Etc. are useful.
１ PchMOS
２ NchMOS
３ アナログスイッチ制御信号
４ アナログスイッチ制御信号
５ バックゲート
６ バックゲート
７ PchMOS
８ NchMOS
９ ゲイン設定用入力抵抗群
１０ 入力加算切替用アナログスイッチ群
１１ ゲイン切替用アナログスイッチ群
１２ ゲイン設定用帰還抵抗群
１３ 出力MUTE用アナログスイッチ群
１４ オペアンプ
１５ リファレンス電圧
1 PchMOS
2 NchMOS
3 Analog switch control signal 4 Analog switch control signal 5 Back gate 6 Back gate 7 PchMOS
8 NchMOS
9 Input resistance group for gain setting 10 Analog switch group for input addition switching 11 Analog switch group for gain switching 12 Feedback resistor group for gain setting 13 Analog switch group for output MUTE 14 Operational amplifier 15 Reference voltage
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