JP2005189676A - Display device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a display device applied to, e.g. a display device having organic EL elements in which deterioration in picture quality due to the resistance of a wiring pattern is effectively avoided. <P>SOLUTION: The wring pattern 45 formed surrounding a pixel part AR is characterized in that parts 50 and 51 for connection are formed in a nesting state between outer wiring patterns 46A and 46B of the wiring pattern 45 and can be led out to the sides of the outer wiring patterns 46A and 46B through electrodes 42A to 42D for external connection. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、ディスプレイ装置に関し、例えば有機EL(Electro Luminescence)素子によるディスプレイ装置に適用することができる。本発明は、画素部を囲むように形成された配線パターンについて、この配線パターンの外側配線パターンとの間で、接続用の部位を入れ子に形成し、この外側配線パターン側にも外部接続用の電極により引き出せるようにすることにより、配線パターンの抵抗による画質劣化を有効に回避することができるようにする。   The present invention relates to a display device, and can be applied to, for example, a display device using an organic EL (Electro Luminescence) element. In the present invention, the wiring pattern formed so as to surround the pixel portion is formed by nesting a connection portion between the wiring pattern and the outer wiring pattern of the wiring pattern. By enabling the extraction by the electrode, image quality deterioration due to the resistance of the wiring pattern can be effectively avoided.

従来、有機EL素子においては、例えばUSP5,684,365、特開平8−234683号公報等にディスプレイ装置への応用が種々に提案されるようになされている。   Conventionally, for organic EL elements, various applications to display devices have been proposed in, for example, USP 5,684,365 and JP-A-8-234683.

このようなディスプレイ装置1においては、図4に示すように、例えばガラス等による基板2上に、マトリックス状に画素4を配置して画素部3が形成されるようになされ、この画素4において、駆動用トランジスタTR2により有機EL素子5を駆動するようになされている。このためこのディスプレイ装置1においては、トランジスタTR1をオンオフ制御して信号線SIGの信号レベルにより信号レベル保持用のコンデンサCsの端子電圧を設定し、この信号レベル保持用のコンデンサCsによるゲート電圧により駆動用トランジスタTR2で有機EL素子5を電流駆動するようになされている。なお以下においては、このように各画素において、有機EL素子5の駆動に供するトランジスタ等による回路を画素回路と呼ぶ。   In such a display device 1, as shown in FIG. 4, a pixel unit 3 is formed by arranging pixels 4 in a matrix on a substrate 2 made of glass or the like. The organic EL element 5 is driven by the driving transistor TR2. For this reason, in this display device 1, the transistor TR1 is controlled to be turned on / off, the terminal voltage of the signal level holding capacitor Cs is set according to the signal level of the signal line SIG, and driven by the gate voltage of the signal level holding capacitor Cs. The organic transistor 5 is driven by current by the transistor TR2. In the following, a circuit using a transistor or the like for driving the organic EL element 5 in each pixel is referred to as a pixel circuit.

しかしてこのような電流駆動による各画素4においては、電源Vccより有機EL素子5の駆動電流が供給されて、この電流が駆動用トランジスタTR2、有機EL素子5を流れて有機EL素子5のカソード電源Vcathode に流出することになり、電源Vcc及びカソード電源Vcathode の配線パターンにおいては、画素部3を構成する全ての画素4について有機EL素子5の駆動電流が流れることになる。これによりディスプレイ装置1では、電源Vcc及びカソード電源Vcathode の配線パターンに膨大な電流が流れることになり、僅かの配線抵抗であっても無視し得ない程度の電圧降下がこれらの配線パターンで発生する。   Thus, in each pixel 4 by such current driving, the driving current of the organic EL element 5 is supplied from the power source Vcc, and this current flows through the driving transistor TR2 and the organic EL element 5 to be the cathode of the organic EL element 5. The current flows out to the power source Vcathode, and in the wiring pattern of the power source Vcc and the cathode power source Vcathode, the drive current of the organic EL element 5 flows for all the pixels 4 constituting the pixel unit 3. As a result, in the display device 1, a huge current flows through the wiring patterns of the power supply Vcc and the cathode power supply Vcathode, and a voltage drop that cannot be ignored even with a slight wiring resistance occurs in these wiring patterns. .

これに対して図4に示すディスプレイ装置1においては、このような電圧降下により画素4に供給される電源Vcc、カソード電源Vcathode の電圧が変化すると、有機EL素子5の動作点が変化し、これにより所望する輝度により有機EL素子5を発光できなくなる。これによりこの種のディスプレイ装置においては、これら電源Vcc及びカソード電源Vcathode の配線パターンを極力、低抵抗化することが求められる。   On the other hand, in the display device 1 shown in FIG. 4, when the voltages of the power supply Vcc and the cathode power supply Vcathode supplied to the pixel 4 change due to such a voltage drop, the operating point of the organic EL element 5 changes. Therefore, the organic EL element 5 cannot emit light with the desired luminance. Accordingly, in this type of display device, it is required to reduce the resistance of the wiring patterns of the power supply Vcc and the cathode power supply Vcathode as much as possible.

図5は、これらの配線パターンを低抵抗化し得ると考えられるディスプレイ装置11の構成を示す分解斜視図である。このディスプレイ装置11においては、ガラス基板12上の画素部となる領域ARに各画素の画素回路、この画素回路に係る走査線、信号線が形成された後、絶縁層による平坦化膜14、アノードレイヤーの配線層15が形成される。ディスプレイ装置11では、このアノードレイヤーの配線層15により駆動用トランジスタTR2を有機EL素子5のアノードに接続する電極16が形成される。ディスプレイ装置11は、続いて有機EL素子5の材料層が形成された後、有機EL素子5のカソード電極の配線パターン17、封止部材が設けられる。   FIG. 5 is an exploded perspective view showing the configuration of the display device 11 that can reduce the resistance of these wiring patterns. In this display device 11, after a pixel circuit of each pixel, a scanning line and a signal line related to this pixel circuit are formed in an area AR serving as a pixel portion on the glass substrate 12, a planarization film 14 made of an insulating layer, an anode A wiring layer 15 of the layer is formed. In the display device 11, an electrode 16 that connects the driving transistor TR <b> 2 to the anode of the organic EL element 5 is formed by the wiring layer 15 of the anode layer. In the display device 11, after the material layer of the organic EL element 5 is subsequently formed, the wiring pattern 17 of the cathode electrode of the organic EL element 5 and the sealing member are provided.

しかしてこのようにして形成されるディスプレイ装置11において、カソード電極の配線パターン17にあっては、有機EL素子5の光を透過して出射することが必要なことにより、透明電極により形成され、これにより低抵抗化が困難な欠点がある。これに対して平坦化膜14の下層側にあっては、アルミニウムによる配線材料を適用し得ることにより、カソード電極の配線パターン17に比して低抵抗化し得るものの限度がある。これに対してアノードレイヤーの配線層15は、平坦化膜14上に下層の配線パターンと絶縁されて設けられることにより、低抵抗化が比較的容易な特徴がある。   In the display device 11 thus formed, the wiring pattern 17 of the cathode electrode is formed of a transparent electrode because it is necessary to transmit and emit the light of the organic EL element 5. This has a drawback that it is difficult to reduce the resistance. On the other hand, on the lower layer side of the planarizing film 14, there is a limit that the resistance can be reduced as compared with the wiring pattern 17 of the cathode electrode by applying the wiring material made of aluminum. On the other hand, the wiring layer 15 of the anode layer is provided on the planarizing film 14 so as to be insulated from the lower wiring pattern, so that the resistance can be reduced relatively easily.

これによりディスプレイ装置11では、アノードレイヤーの配線層15を利用して、カソード電極の配線パターン17と電源Vccの配線パターンとが形成される。すなわちアノードレイヤーの配線層15は、画素部となる矩形の領域を囲むように、幅広の配線パターン18が形成され、破線により示すように、カソード電極の配線パターン17の周囲がこの幅広の配線パターン18に接続される。またこの配線パターン18がこのディスプレイ装置11の短辺側、対向する2辺よりそれぞれ飛び出すように形成された外部接続用の電極であるカソード用のパッド20A〜20Dに接続され、これらにより低抵抗であるアノードレイヤーの配線層15を介してカソード電極の配線パターン17がカソード電源に接続される。なおこのカソード電源用のパッド20A〜20Dにあっては、両短辺の両端側にそれぞれ設けられ、これによりディスプレイ装置11では、パッド20A〜20Dによる接続部分で電圧降下を十分に低減するようになされている。   Thereby, in the display device 11, the wiring pattern 15 of the cathode electrode and the wiring pattern of the power source Vcc are formed using the wiring layer 15 of the anode layer. That is, in the wiring layer 15 of the anode layer, a wide wiring pattern 18 is formed so as to surround a rectangular region serving as a pixel portion, and as shown by a broken line, the wiring pattern 17 around the cathode electrode is surrounded by this wide wiring pattern. 18 is connected. The wiring pattern 18 is connected to cathode pads 20A to 20D which are electrodes for external connection formed so as to protrude from the short side and the opposite two sides of the display device 11, respectively, thereby reducing the resistance. A wiring pattern 17 of the cathode electrode is connected to a cathode power source through a wiring layer 15 of a certain anode layer. The cathode power supply pads 20A to 20D are provided on both ends of both short sides, so that the display device 11 can sufficiently reduce the voltage drop at the connection portion of the pads 20A to 20D. Has been made.

またアノードレイヤーの配線層15は、このカソード電極の配線パターン17に係る配線パターン18の上下、このディスプレイ装置11の長辺に沿って、1組の幅広による配線パターン19A、19Bが形成され、この幅広の配線パターン19A、19Bがディスプレイ装置11の上下の長辺より飛び出すように形成された外部接続用の電極である電源用のパッド21A及び21B、21C及び21Dに接続される。なおこの電源用のパッド21A及び21B、21C及び21Dにあっても、両長辺の両端にそれぞれ設けられ、これによりディスプレイ装置11では、パッド21A〜21Dによる接続部分で電圧降下を十分に低減するようになされている。   The anode layer wiring layer 15 is formed with a set of wide wiring patterns 19A and 19B along the upper and lower sides of the wiring pattern 18 related to the cathode electrode wiring pattern 17 and along the long side of the display device 11. Wide wiring patterns 19A and 19B are connected to power supply pads 21A and 21B, 21C and 21D which are electrodes for external connection formed so as to protrude from the upper and lower long sides of the display device 11. Even in the power supply pads 21A and 21B, 21C and 21D, the power supply pads 21A and 21B are provided at both ends of both long sides, respectively. It is made like that.

ディスプレイ装置11は、平坦化膜14の下層において、このディスプレイ装置11による表示画面の上下方向に画素部となる領域ARを横切るように、また水平方向に連続する画素毎に、アルミニウムにより電源Vccの画素部に係る配線パターン13が形成される。ここでこの電源Vccの画素部に係る配線パターン13は、画素部となる領域ARの上下で、このディスプレイ装置11の長辺に沿って延長する幅広の配線パターン22A、22Bに接続され、破線により示すように、この配線パターン22A、22Bの長手方向に連続するように形成された複数の電極25を介して、アノードレイヤーの配線層15に形成された幅広の配線パターン19A、19Bに接続される。   In the display device 11, the power source Vcc of the power supply Vcc is made of aluminum in the lower layer of the planarizing film 14 so as to cross the region AR serving as the pixel portion in the vertical direction of the display screen of the display device 11 and for each pixel continuous in the horizontal direction. A wiring pattern 13 relating to the pixel portion is formed. Here, the wiring pattern 13 related to the pixel portion of the power supply Vcc is connected to the wide wiring patterns 22A and 22B extending along the long side of the display device 11 above and below the region AR serving as the pixel portion, As shown, the wiring patterns 22A and 22B are connected to the wide wiring patterns 19A and 19B formed in the wiring layer 15 of the anode layer through a plurality of electrodes 25 formed so as to be continuous in the longitudinal direction. .

これらによりこのディスプレイ装置11では、中間層であるアノードレイヤーの配線層15を有効に利用して、電源Vcc及びカソード電源Vcathode の配線パターンを極力、低抵抗化するようになされている。なお基板12には、長辺の、電源用のパッド21A〜21Dの内側に、信号線用、走査線用のパッド24A〜24Dが設けられるようになされている。   Accordingly, in the display device 11, the wiring layer 15 of the anode layer, which is an intermediate layer, is effectively used to reduce the resistance of the wiring patterns of the power supply Vcc and the cathode power supply Vcathode as much as possible. The substrate 12 is provided with signal line and scanning line pads 24A to 24D inside long side power supply pads 21A to 21D.

しかしながらこのようにアノードレイヤーの配線層15を利用して電源Vcc及びカソード電源Vcathode の配線パターンを極力、低抵抗化するようにしても、アノードレイヤーの配線層15自体、ある程度の抵抗値を有することにより、カソード電源用のパッド20A〜20Dに近い部位と、これらカソード電源用のパッド20A〜20Dより遠い部位とでカソード電極の配線パターン17に係る配線パターン18による電圧降下の影響を避け得ず、これにより図6に示すように、水平方向に画面中央部分で輝度レベルが低下してなるシェーディングが発生し、これにより画質が劣化する問題があった。
USP5,684,365 特開平8−234683号
However, even when the wiring pattern of the power supply Vcc and the cathode power supply Vcathode is reduced as much as possible by using the wiring layer 15 of the anode layer, the wiring layer 15 of the anode layer itself has a certain resistance value. Therefore, the influence of the voltage drop due to the wiring pattern 18 related to the wiring pattern 17 of the cathode electrode is unavoidable at a portion near the cathode power source pads 20A to 20D and a portion far from the cathode power source pads 20A to 20D. As a result, as shown in FIG. 6, there is a problem that shading occurs in which the luminance level is lowered in the central portion of the screen in the horizontal direction, thereby degrading the image quality.
USP 5,684,365 JP-A-8-234683

本発明は以上の点を考慮してなされたもので、配線パターンの抵抗による画質劣化を有効に回避することができるディスプレイ装置を提案しようとするものである。   The present invention has been made in consideration of the above points, and an object of the present invention is to propose a display device capable of effectively avoiding image quality deterioration due to resistance of a wiring pattern.

かかる課題を解決するため請求項1の発明においては、略長方形形状による領域にマトリックス状に画素を配置してなる画素部と、画素部を囲むように第1の配線パターン層に設けられて、画素部の各画素に接続され、対向する2つの辺に外部接続用の電極が設けられた第1の配線パターンと、第1の配線パターン層とは異なる第2の配線パターン層に、対向する2つの辺とは異なる2辺に沿ってそれぞれ延長するように形成された1対の配線パターン部により形成され、各画素に接続された第2の配線パターンと、第1の配線パターン層に、異なる2辺に沿ってそれぞれ延長するように形成された1対の配線パターン部により形成され、該延長する方向に順次形成された複数の接続用の部位を介して第2の配線パターンの対応する配線パターン部に接続され、異なる2辺にそれぞれ外部接続用の電極が設けられてなる第3の配線パターンとを有し、第1の配線パターンは、少なくとも異なる2辺のほぼ中央の部位において、第3の配線パターンの接続用の部位に対して入れ子となるように接続用の部位が形成されて、該接続用の部位を介して、第1の配線パターン層とは異なる配線パターン層に形成された外部接続用の電極に接続されてなるようにする。   In order to solve such a problem, in the first aspect of the present invention, a pixel portion in which pixels are arranged in a matrix shape in a substantially rectangular region, and a first wiring pattern layer surrounding the pixel portion are provided. A first wiring pattern connected to each pixel of the pixel portion and provided with electrodes for external connection on two opposing sides, and a second wiring pattern layer different from the first wiring pattern layer Formed by a pair of wiring pattern portions formed so as to extend along two sides different from the two sides, the second wiring pattern connected to each pixel, and the first wiring pattern layer, A pair of wiring pattern portions formed so as to extend along two different sides respectively, and corresponding to the second wiring pattern through a plurality of connection portions formed sequentially in the extending direction. Wiring pattern And a third wiring pattern in which electrodes for external connection are provided on two different sides, respectively, and the first wiring pattern has a first wiring pattern at least at a substantially central portion of two different sides. The connection part is formed so as to be nested with respect to the connection part of the wiring pattern 3, and is formed in a wiring pattern layer different from the first wiring pattern layer through the connection part. It should be connected to the external connection electrode.

また請求項5の発明においては、略長方形形状による領域に有機EL素子による画素をマトリックス状に配置してなる画素部と、画素部を囲むように第1の配線パターン層に設けられて、画素部の各画素に接続され、対向する2つの辺に外部接続用の電極が設けられた第1の配線パターンと、第1の配線パターン層とは異なる第2の配線パターン層に、対向する2つの辺とは異なる2辺に沿ってそれぞれ延長するように形成された1対の配線パターン部により形成され、各画素に接続された第2の配線パターンと、第1の配線パターン層に、異なる2辺に沿ってそれぞれ延長するように形成された1対の配線パターン部により形成され、該延長する方向に順次形成された複数の接続用の部位を介して第2の配線パターンの対応する配線パターン部に接続され、異なる2辺にそれぞれ外部接続用の電極が設けられてなる第3の配線パターンとを有し、第1の配線パターンは、少なくとも異なる2辺のほぼ中央の部位において、第3の配線パターンの接続用の部位に対して入れ子となるように接続用の部位が形成されて、該接続用の部位を介して、第1の配線パターン層とは異なる配線パターン層に形成された外部接続用の電極に接続されてなり、第1、第2、第3の配線パターンが、有機EL素子の駆動電流の経路であるようにする。   According to a fifth aspect of the present invention, there is provided a pixel portion in which pixels of an organic EL element are arranged in a matrix in a substantially rectangular region, and the first wiring pattern layer so as to surround the pixel portion. 2 facing the first wiring pattern connected to each pixel of the part and provided with the electrodes for external connection on the two opposing sides, and the second wiring pattern layer different from the first wiring pattern layer It is formed by a pair of wiring pattern portions formed so as to extend along two sides different from one side, and is different between the second wiring pattern connected to each pixel and the first wiring pattern layer. The wiring corresponding to the second wiring pattern is formed by a pair of wiring pattern portions formed so as to extend along the two sides, and is sequentially formed in the extending direction through a plurality of connection portions. putter And a third wiring pattern in which electrodes for external connection are provided on two different sides, respectively, and the first wiring pattern is a third wiring pattern at least at a substantially central portion of two different sides. The connection portion is formed so as to be nested with respect to the connection portion of the wiring pattern, and is formed in a wiring pattern layer different from the first wiring pattern layer through the connection portion. It is connected to the electrode for external connection, and the first, second and third wiring patterns are made to be paths for driving current of the organic EL element.

請求項1の構成により、略長方形形状による領域にマトリックス状に画素を配置してなる画素部と、画素部を囲むように第1の配線パターン層に設けられて、画素部の各画素に接続され、対向する2つの辺に外部接続用の電極が設けられた第1の配線パターンと、第1の配線パターン層とは異なる第2の配線パターン層に、対向する2つの辺とは異なる2辺に沿ってそれぞれ延長するように形成された1対の配線パターン部により形成され、各画素に接続された第2の配線パターンと、第1の配線パターン層に、異なる2辺に沿ってそれぞれ延長するように形成された1対の配線パターン部により形成され、該延長する方向に順次形成された複数の接続用の部位を介して第2の配線パターンの対応する配線パターン部に接続され、異なる2辺にそれぞれ外部接続用の電極が設けられてなる第3の配線パターンとを有し、第1の配線パターンは、少なくとも異なる2辺のほぼ中央の部位において、第3の配線パターンの接続用の部位に対して入れ子となるように接続用の部位が形成されて、該接続用の部位を介して、第1の配線パターン層とは異なる配線パターン層に形成された外部接続用の電極に接続されてなるようにすれば、この第1の配線パターンは、画素部を囲むように形成されて対向する2辺の外部接続用の電極と、入れ子による接続用の部位を介した他の2辺側の外部接続用の電極とから、外部の電源等に接続することができる。しかしてこの場合、この他の2辺に沿った側においては、この他の2辺側の外部接続用の電極による接続により、2辺側の外部接続用の電極による接続の場合に比して、この2辺に沿った側の配線パターンによる各画素に至るまでの配線パターンの抵抗値を低減し得、これにより配線パターンの抵抗による画質劣化を有効に回避することができる。   According to the configuration of claim 1, a pixel portion in which pixels are arranged in a matrix shape in a region having a substantially rectangular shape, and a first wiring pattern layer that surrounds the pixel portion are connected to each pixel of the pixel portion. The first wiring pattern in which electrodes for external connection are provided on two opposing sides and the second wiring pattern layer different from the first wiring pattern layer are different from the two opposing sides. A second wiring pattern formed by a pair of wiring pattern portions formed so as to extend along the sides respectively, and a second wiring pattern connected to each pixel and a first wiring pattern layer along two different sides, respectively. Formed by a pair of wiring pattern portions formed so as to extend, and connected to corresponding wiring pattern portions of the second wiring pattern via a plurality of connecting portions sequentially formed in the extending direction; 2 different sides A third wiring pattern in which electrodes for external connection are provided, and the first wiring pattern is connected to a portion for connection of the third wiring pattern in at least a central portion of two different sides. A connection part is formed so as to be nested, and the connection part is connected to an external connection electrode formed on a wiring pattern layer different from the first wiring pattern layer via the connection part. In this case, the first wiring pattern is formed so as to surround the pixel portion, and the external connection electrodes on the two sides facing each other and the other two sides on the other side through the connection portion by nesting. It can be connected to an external power source or the like from the electrode for external connection. In this case, however, the other two sides are connected by the external connection electrodes on the other two sides, as compared to the connection by the external connection electrodes on the two sides. The resistance value of the wiring pattern up to each pixel due to the wiring pattern on the side along the two sides can be reduced, so that the image quality deterioration due to the resistance of the wiring pattern can be effectively avoided.

また請求項5の構成により、略長方形形状による領域に有機EL素子による画素をマトリックス状に配置してなる画素部と、画素部を囲むように第1の配線パターン層に設けられて、画素部の各画素に接続され、対向する2つの辺に外部接続用の電極が設けられた第1の配線パターンと、第1の配線パターン層とは異なる第2の配線パターン層に、対向する2つの辺とは異なる2辺に沿ってそれぞれ延長するように形成された1対の配線パターン部により形成され、各画素に接続された第2の配線パターンと、第1の配線パターン層に、異なる2辺に沿ってそれぞれ延長するように形成された1対の配線パターン部により形成され、該延長する方向に順次形成された複数の接続用の部位を介して第2の配線パターンの対応する配線パターン部に接続され、異なる2辺にそれぞれ外部接続用の電極が設けられてなる第3の配線パターンとを有し、第1の配線パターンは、少なくとも異なる2辺のほぼ中央の部位において、第3の配線パターンの接続用の部位に対して入れ子となるように接続用の部位が形成されて、該接続用の部位を介して、第1の配線パターン層とは異なる配線パターン層に形成された外部接続用の電極に接続されてなり、第1、第2、第3の配線パターンが、有機EL素子の駆動電流の経路であるようにすれば、この第1の配線パターンは、画素部を囲むように形成されて対向する2辺の外部接続用の電極と、入れ子による接続用の部位を介した他の2辺側の外部接続用の電極とから、外部の電源に接続して有機EL素子の駆動電流を流すことができる。しかしてこの場合、この他の2辺に沿った側においては、この他の2辺側の外部接続用の電極による接続により、この他の2辺に沿った側の配線パターンによる各画素に至るまでの配線パターンの抵抗値を低減し得、これにより配線パターンの抵抗による画質劣化を有効に回避することができる。   According to a fifth aspect of the present invention, a pixel portion in which pixels of an organic EL element are arranged in a matrix in a region having a substantially rectangular shape, and a first wiring pattern layer so as to surround the pixel portion are provided. Are connected to each pixel of the first wiring pattern having external connection electrodes on two opposing sides, and a second wiring pattern layer that is different from the first wiring pattern layer. A pair of wiring pattern portions formed so as to extend along two sides that are different from the sides, and the second wiring pattern connected to each pixel and the first wiring pattern layer are different from each other. A wiring pattern corresponding to the second wiring pattern is formed by a pair of wiring pattern portions formed so as to extend along the sides and sequentially formed in the extending direction. Part And a third wiring pattern in which electrodes for external connection are provided on two different sides, respectively, and the first wiring pattern has a third wiring at least at a substantially central portion of the two different sides. An external connection formed in a wiring pattern layer different from the first wiring pattern layer through the connection part, wherein the connection part is formed so as to be nested with respect to the pattern connection part If the first, second, and third wiring patterns are connected to the electrodes for the organic EL element and are paths for driving the organic EL element, the first wiring pattern surrounds the pixel portion. Of the organic EL element connected to an external power source from the two externally connected electrodes formed on the opposite side and the other two externally connected electrodes through the connecting part by nesting. A drive current can flow. In this case, on the side along the other two sides, the connection by the external connection electrodes on the other two sides leads to each pixel by the wiring pattern on the side along the other two sides. It is possible to reduce the resistance value of the wiring pattern up to this, thereby effectively avoiding image quality deterioration due to the resistance of the wiring pattern.

本発明によれば、配線パターンの抵抗による画質劣化を有効に回避することができる。   According to the present invention, it is possible to effectively avoid image quality deterioration due to the resistance of the wiring pattern.

以下、適宜図面を参照しながら本発明の実施例を詳述する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings as appropriate.

(1)実施例の構成
図1は、図5との対比により本発明の実施例1に係るディスプレイ装置を示す分解斜視図である。このディスプレイ装置41において、図5について上述したディスプレイ装置11と同一の構成は対応する符号を付して示し、重複した説明は省略する。
(1) Configuration of Embodiment FIG. 1 is an exploded perspective view showing a display device according to Embodiment 1 of the present invention in comparison with FIG. In this display device 41, the same components as those of the display device 11 described above with reference to FIG.

このディスプレイ装置41は、ガラス基板12上の矩形の領域ARに有機EL素子による画素がマトリックス状に配置されて画素部が形成され、周囲に形成されたパッド42A〜42D、43A〜43D、44A〜44Dを介してこの画素部を駆動して所望の画像を表示する。   In this display device 41, pixels by organic EL elements are arranged in a matrix in a rectangular area AR on the glass substrate 12, and a pixel portion is formed. Pads 42A to 42D, 43A to 43D, and 44A to The pixel unit is driven via 44D to display a desired image.

このためディスプレイ装置41は、この矩形の領域ARに各画素の画素回路、この画素回路に係る走査線、信号線が形成された後、絶縁層による平坦化膜14、アノードレイヤーの配線層15が形成され、このアノードレイヤーの配線層15により駆動用トランジスタTR2を有機EL素子5のアノードに接続する電極16が形成される(図4)。またディスプレイ装置41は、続いて有機EL素子5の材料層が形成された後、有機EL素子5のカソード電極の配線パターン17、封止部材が設けられる。   Therefore, in the display device 41, after the pixel circuit of each pixel, the scanning line and the signal line related to this pixel circuit are formed in this rectangular area AR, the planarizing film 14 made of an insulating layer and the wiring layer 15 of the anode layer are formed. The electrode 16 that connects the driving transistor TR2 to the anode of the organic EL element 5 is formed by the wiring layer 15 of the anode layer (FIG. 4). The display device 41 is provided with the wiring pattern 17 of the cathode electrode of the organic EL element 5 and the sealing member after the material layer of the organic EL element 5 is subsequently formed.

このようにして作成したディスプレイ装置41において、アノードレイヤーの配線層15は、画素部となる矩形の領域を囲むように、幅広の配線パターン45が形成され、破線により示すように、カソード電極の配線パターン17の周囲がこの幅広の配線パターン45に接続される。またこの配線パターン45がこのディスプレイ装置41の短辺側、対向する2辺にそれぞれ形成された外部接続用の電極であるカソード用のパッド43A〜43Dに接続され、これらにより低抵抗であるアノードレイヤーの配線層15を介してカソード電極の配線パターン17がカソード電源に接続される。なおこのカソード電源用のパッド43A〜43Dにあっては、両短辺の上下にそれぞれ設けられ、これによりディスプレイ装置41では、パッド43A〜43Dによる接続部分で電圧降下を十分に低減するようになされている。   In the display device 41 created as described above, the wiring layer 15 of the anode layer is formed with a wide wiring pattern 45 so as to surround a rectangular region serving as a pixel portion, and as shown by a broken line, the wiring of the cathode electrode is formed. The periphery of the pattern 17 is connected to the wide wiring pattern 45. The wiring pattern 45 is connected to cathode pads 43A to 43D, which are electrodes for external connection formed on the short side and the two opposite sides of the display device 41, respectively, and thereby an anode layer having a low resistance. The wiring pattern 17 of the cathode electrode is connected to the cathode power source through the wiring layer 15. The cathode power supply pads 43A to 43D are respectively provided above and below both short sides, so that in the display device 41, the voltage drop is sufficiently reduced at the connection portion by the pads 43A to 43D. ing.

またアノードレイヤーの配線層15は、このカソード電極の配線パターン17に係る配線パターン45の上下、このディスプレイ装置41の長辺に沿って、1組の幅広による配線パターン46A、46Bが形成され、この幅広の配線パターン46A、46Bがディスプレイ装置41の上下の長辺に形成された外部接続用の電極である電源用のパッド44A及び44B、44C及び44Dに接続される。なおこの電源用のパッド44A及び44B、44C及び44Dにあっても、両長辺の両端にそれぞれ設けられ、これによりディスプレイ装置41では、パッド44A〜44Dによる接続部分で電圧降下を十分に低減するようになされている。   Also, the wiring layer 15 of the anode layer is formed with a set of wide wiring patterns 46A and 46B along the upper and lower sides of the wiring pattern 45 related to the wiring pattern 17 of the cathode electrode and along the long side of the display device 41. Wide wiring patterns 46A and 46B are connected to power supply pads 44A and 44B, 44C and 44D, which are external connection electrodes formed on the upper and lower long sides of the display device 41, respectively. Even in the power supply pads 44A and 44B, 44C and 44D, the power supply pads 44A and 44B are provided at both ends of both long sides, respectively, so that in the display device 41, the voltage drop is sufficiently reduced at the connection portions by the pads 44A to 44D. It is made like that.

ディスプレイ装置41は、平坦化膜14の下層において、このディスプレイ装置41による表示画面の上下方向に画素部となる領域ARを横切るように、また水平方向に連続する画素毎に、アルミニウムにより電源Vccの画素部に係る配線パターン13が形成される。ここでこの電源Vccの画素部に係る配線パターン13は、画素部となる領域ARの上下で、このディスプレイ装置41の長辺に沿って延長する幅広の配線パターン48A、48Bに接続され、破線により示すように、この配線パターン48A、48Bの長手方向に連続するように形成された複数の電極49を介して、アノードレイヤーの配線層15に形成された幅広の配線パターン46A、46Bに接続される。   The display device 41 has a lower layer of the planarizing film 14 so as to cross the region AR serving as the pixel portion in the vertical direction of the display screen of the display device 41 and for each pixel continuous in the horizontal direction, the power supply Vcc is made of aluminum. A wiring pattern 13 relating to the pixel portion is formed. Here, the wiring pattern 13 related to the pixel portion of the power supply Vcc is connected to the wide wiring patterns 48A and 48B extending along the long side of the display device 41 above and below the region AR serving as the pixel portion, As shown, the wiring patterns 48A and 48B are connected to the wide wiring patterns 46A and 46B formed in the wiring layer 15 of the anode layer through a plurality of electrodes 49 formed so as to be continuous in the longitudinal direction. .

これによりディスプレイ装置41では、アノードレイヤーの配線層15に形成された幅広の配線パターン46A、46Bに、配線パターン48A、48Bに形成された複数の電極49に対応する接続用の部位である電極50が形成されるようになされている。   Thus, in the display device 41, the wide wiring patterns 46A and 46B formed in the wiring layer 15 of the anode layer are connected to the electrodes 50 which are connection portions corresponding to the plurality of electrodes 49 formed in the wiring patterns 48A and 48B. Is formed.

このディスプレイ装置41において、画素部を囲むように形成される配線パターン45は、符号A及びBにより示す部分を拡大して図2に示すように、長辺側の略中央の部位において、これら複数の電極50と入れ子となるように電極51が形成され、この電極51を介して外部接続用の端子であるパッド42A〜42Dに接続される。なおこの図2においては、図1において正面側の部位のみを示すが、図1において背面側の部位においても、同様に構成される。   In the display device 41, the wiring pattern 45 formed so as to surround the pixel portion is enlarged in the portion indicated by the symbols A and B, as shown in FIG. An electrode 51 is formed so as to be nested with the electrode 50, and is connected to pads 42 </ b> A to 42 </ b> D which are terminals for external connection through the electrode 51. In FIG. 2, only the front side portion is shown in FIG. 1, but the rear side portion in FIG. 1 is similarly configured.

すなわち配線パターン46A、46Bは、内側の辺に沿って、電極50が所定ピッチにより形成される。配線パターン45は、長辺側のほぼ中央の部位において、これら連続する電極50の間を通って外側に延長するように形成され、この延長した先端に電極51が形成され、配線パターン46A、46Bにおいては、この電極51の外側にて、これら中央の部位の連続する電極50が相互に接続されるようになされている。   That is, in the wiring patterns 46A and 46B, the electrodes 50 are formed at a predetermined pitch along the inner side. The wiring pattern 45 is formed so as to extend outward between the continuous electrodes 50 at a substantially central portion on the long side, and an electrode 51 is formed at the extended tip, and the wiring patterns 46A and 46B are formed. In FIG. 2, the continuous electrodes 50 at these central portions are connected to each other outside the electrode 51.

ディスプレイ装置41は、アノードレイヤーの配線層15の下層の配線パターン層において、これら電極51に対応する部位に配線パターン52が形成され、この配線パターン52に形成された電極53により、矢印に示すように、この配線パターン52が配線パターン45に接続される。またこの配線パターン52が、信号線用、走査線用のパッド42A〜42Dの内側の3つの電極に接続され、これらにより画素部を囲むように形成される配線パターン45が、電極51を介して外部接続用の端子であるパッド42A〜42Dに接続されるようになされている。   In the display device 41, a wiring pattern 52 is formed in a portion corresponding to the electrode 51 in the wiring pattern layer below the wiring layer 15 of the anode layer, and the electrode 53 formed in the wiring pattern 52 causes the wiring pattern 52 to be indicated by an arrow. In addition, the wiring pattern 52 is connected to the wiring pattern 45. Further, the wiring pattern 52 is connected to the three electrodes inside the signal line and scanning line pads 42 </ b> A to 42 </ b> D, and thereby the wiring pattern 45 formed so as to surround the pixel portion is interposed via the electrode 51. The pads 42A to 42D, which are terminals for external connection, are connected.

これらによりこの実施例において、配線パターン45は、画素部を囲むようにアノードレイヤーの配線層による第1の配線パターン層に設けられて、画素部の各画素に接続され、対向する2つの辺に外部接続用の電極が設けられた第1の配線パターンを構成するようになされている。また配線パターン48A、48Bは、この第1の配線パターン層とは異なる第2の配線パターン層に、配線パターン45に係る対向する2つの辺とは異なる2辺に沿ってそれぞれ延長するように形成された1対の配線パターン部により形成され、各画素に接続された第2の配線パターンを形成するようになされている。また配線パターン46A、46Bは、第1の配線パターン層に、先の異なる2辺に沿ってそれぞれ延長するように形成された1対の配線パターン部により形成され、該延長する方向に順次形成された複数の接続用の部位である電極50を介して第2の配線パターン48A、48Bの対応する配線パターン部に接続され、異なる2辺にそれぞれ外部接続用の電極が設けられてなる第3の配線パターンを構成するようになされている。   Accordingly, in this embodiment, the wiring pattern 45 is provided in the first wiring pattern layer by the wiring layer of the anode layer so as to surround the pixel portion, and is connected to each pixel of the pixel portion, and on two opposing sides. A first wiring pattern provided with electrodes for external connection is configured. Further, the wiring patterns 48A and 48B are formed on the second wiring pattern layer different from the first wiring pattern layer so as to extend along two sides different from the two opposing sides related to the wiring pattern 45, respectively. A second wiring pattern formed by the paired wiring pattern portions connected to each pixel is formed. The wiring patterns 46A and 46B are formed by a pair of wiring pattern portions formed on the first wiring pattern layer so as to extend along two different sides, respectively, and are sequentially formed in the extending direction. A third wiring line is connected to corresponding wiring pattern portions of the second wiring patterns 48A and 48B via electrodes 50, which are a plurality of connection parts, and electrodes for external connection are provided on two different sides, respectively. A wiring pattern is configured.

(2)実施例の動作
以上の構成において、このディスプレイ装置41では、周囲に形成されたパッド42A〜42D、43A〜43D、44A〜44Dが電源、駆動回路等に接続されて所望の画像が画素部で表示される。すなわちディスプレイ装置41では、これらパッド42A〜42D、43A〜43D、44A〜44Dのうち、長辺側の両端に設けられたパッド44A〜44Dが電源Vcc用に割り当てられ、また短辺側の両端に設けられたパッド43A〜43Dがカソード用に割り当てられ、残る信号線用、走査線用のパッド42A〜42Dを介して各画素の階調が設定されて所望の画像が表示される。
(2) Operation of Embodiment In the above-described configuration, in this display device 41, pads 42A to 42D, 43A to 43D, and 44A to 44D formed around are connected to a power source, a drive circuit, etc. Displayed on the screen. That is, in the display device 41, among these pads 42A to 42D, 43A to 43D, and 44A to 44D, the pads 44A to 44D provided at both ends on the long side are allocated for the power supply Vcc, and are also provided on both ends on the short side. The provided pads 43A to 43D are assigned to the cathode, and the gradation of each pixel is set via the remaining signal line and scanning line pads 42A to 42D, and a desired image is displayed.

ディスプレイ装置41では、このようにして各画素を駆動するにつき、長辺側の両端に設けられたパッド44A〜44Dより供給される電源Vccが、このパッド44A〜44Dよりアノードレイヤーの配線層15に形成された配線パターン46A、46Bに供給され、さらにこの配線パターン46A、46Bに設けられた電極50を介して下層の配線パターン層に形成された配線パターン48A、48Bに供給され、この配線パターン48A、48Bから画素部を横切って上下方向に延長する配線パターン13を介して各画素に供給される。   In the display device 41, when each pixel is driven in this manner, the power Vcc supplied from the pads 44A to 44D provided at both ends on the long side is supplied to the wiring layer 15 of the anode layer from the pads 44A to 44D. It is supplied to the formed wiring patterns 46A and 46B, and further supplied to the wiring patterns 48A and 48B formed in the lower wiring pattern layer via the electrodes 50 provided on the wiring patterns 46A and 46B. , 48B are supplied to each pixel through a wiring pattern 13 extending in the vertical direction across the pixel portion.

またこのようにして各画素に電源Vccを供給して、ディスプレイ装置41では、各画素に設けられた駆動用トランジスタTR2(図4)が、アノードレイヤーの配線層15に形成された電極16により上層の有機EL素子に接続され、この駆動用トランジスタTR2による有機EL素子の駆動電流がさらに上層のカソード電極の配線パターン17により画素部でまとめられる。ディスプレイ装置41では、このカソード電極の配線パターン17にまとめられた有機EL素子の駆動電流が、このカソード電極の配線パターン17の周囲より、画素部を囲むようにアノードレイヤーの配線層15に形成された配線パターン45に導かれ、この配線パターン45に接続されてなる短辺側のカソード用のパッド43A〜43Dより流出し、この配線パターン45の外側に、先の電源用の配線パターン46A、46Bが形成される。   Further, in this way, the power supply Vcc is supplied to each pixel, and in the display device 41, the driving transistor TR2 (FIG. 4) provided in each pixel is an upper layer by the electrode 16 formed in the wiring layer 15 of the anode layer. The driving current of the organic EL element by the driving transistor TR2 is further combined in the pixel portion by the wiring pattern 17 of the cathode electrode in the upper layer. In the display device 41, the driving current of the organic EL elements collected in the wiring pattern 17 of the cathode electrode is formed in the wiring layer 15 of the anode layer so as to surround the pixel portion from the periphery of the wiring pattern 17 of the cathode electrode. The wiring pattern 45 is guided to the wiring pattern 45 and flows out from the short side cathode pads 43A to 43D connected to the wiring pattern 45. On the outside of the wiring pattern 45, the wiring patterns 46A and 46B for the previous power supply are connected. Is formed.

これによりディスプレイ装置41では、多数の配線パターン層の中で最も抵抗値の低いアノードレイヤーの配線層15を有効に利用して、有機EL素子に係る駆動電流の経路を低抵抗化し、消費電力を低減すると共に、配線パターンの抵抗による画質劣化を有効に回避するようになされている。   As a result, the display device 41 effectively uses the wiring layer 15 of the anode layer having the lowest resistance value among the many wiring pattern layers, thereby reducing the resistance of the drive current path related to the organic EL element and reducing the power consumption. In addition to the reduction, image quality deterioration due to the resistance of the wiring pattern is effectively avoided.

しかしながらこのようにして配線パターンを形成しても、カソード電極の引き出しに係る配線パターン45においては、画素部を囲むように形成されて、短辺側の両端にパッド43A〜43Dが形成されていることにより、長辺側の中央部分にあっては、長辺側の端部に比して配線パターンの抵抗値による電圧降下を避け得ず、これにより水平方向の中央部分で、有機EL素子のカソード電圧の上昇による輝度レベルの低下が観察される。   However, even if the wiring pattern is formed in this way, the wiring pattern 45 relating to the extraction of the cathode electrode is formed so as to surround the pixel portion, and the pads 43A to 43D are formed at both ends on the short side. Thus, in the central part on the long side, a voltage drop due to the resistance value of the wiring pattern cannot be avoided compared to the end part on the long side. A decrease in luminance level due to an increase in cathode voltage is observed.

この実施例では、このような現象を防止するべく、このような両長辺のほぼ中央の部位に、電源に係る配線パターン46A、46Bの電極50に対して、入れ子にカソードの配線パターン17に係る配線パターン45の電極51が形成され、この電極51を介して下層の配線パターン52に配線パターン45が接続され、信号線用のパッド42A〜42Dの内側の電極を介して外部に接続される。   In this embodiment, in order to prevent such a phenomenon, the cathode wiring pattern 17 is nested with respect to the electrode 50 of the wiring patterns 46A and 46B related to the power supply at a substantially central portion of both the long sides. An electrode 51 of the wiring pattern 45 is formed, the wiring pattern 45 is connected to the lower wiring pattern 52 through the electrode 51, and is connected to the outside through the electrodes inside the signal line pads 42A to 42D. .

これによりカソードに係る配線パターン45においては、短辺側の両端に加えて、長辺側の中央部分からも引き出され、長辺側の中央部分における配線パターンの抵抗による電圧降下が軽減される。これによりディスプレイ装置41においては、水平方向のシェーディングを有効に回避して高ユニフォーミティの画質を得るとができ、これらにより配線パターンの抵抗による画質劣化を有効に回避することができるようになされている。   As a result, in the wiring pattern 45 related to the cathode, in addition to both ends on the short side, the wiring pattern 45 is also drawn from the central part on the long side, and the voltage drop due to the resistance of the wiring pattern in the central part on the long side is reduced. Thereby, in the display device 41, it is possible to effectively avoid the shading in the horizontal direction and obtain a high uniformity image quality, thereby effectively avoiding the image quality deterioration due to the resistance of the wiring pattern. Yes.

(3)実施例の効果
以上の構成によれば、画素部を囲むように形成された配線パターンについて、この配線パターンの外側配線パターンとの間で、接続用の部位を入れ子に形成し、この外側配線パターン側にも外部接続用の電極により引き出せるようにすることにより、配線パターンの抵抗による画質劣化を有効に回避することができる。
(3) Advantages of the embodiment According to the above configuration, the wiring pattern formed so as to surround the pixel portion is formed by nesting a connection portion between the wiring pattern and the outer wiring pattern of the wiring pattern. By allowing the external wiring pattern side to be pulled out by the electrode for external connection, image quality deterioration due to the resistance of the wiring pattern can be effectively avoided.

またこのような引き出しに係る外部接続用の電極を、長辺側の略中央の部位に形成することにより、最も配線パターンによる電圧降下の激しい部位について、このような電圧降下を効率良く防止し得、これにより効率良く画質劣化を防止することができる。   In addition, by forming the external connection electrode related to such a lead out at a substantially central portion on the long side, such a voltage drop can be efficiently prevented at a portion where the voltage drop is most severe due to the wiring pattern. Thus, it is possible to efficiently prevent image quality deterioration.

またこのような配線の前提となるアノードレイヤーの配線層が、下層の電源に係る配線パターン49A、49Bを形成してなる基板上に、平坦化膜を介して形成されてなることにより、このアノードレイヤーの配線層の抵抗値を小さくして配線パターンの抵抗値による画質劣化を有効に回避することができる。   In addition, the anode layer, which is a prerequisite for such wiring, is formed on a substrate on which wiring patterns 49A and 49B related to the lower power supply are formed via a planarizing film, whereby this anode By reducing the resistance value of the wiring layer of the layer, image quality deterioration due to the resistance value of the wiring pattern can be effectively avoided.

特に、このような配線パターンに係る画素が、有機EL素子に係る電流駆動の発光素子であることにより、配線パターンの抵抗値による画質劣化を効率良く回避することができる。   In particular, since the pixel related to such a wiring pattern is a current-driven light emitting element related to an organic EL element, image quality deterioration due to the resistance value of the wiring pattern can be efficiently avoided.

図3は、本発明の実施例2に係るディスプレイ装置を、アノードレイヤーの配線層を形成した状態により示す平面図である。このディスプレイ装置61は、4つの基板62A、62B、62C、62Dにそれぞれ画素部等を形成し、これら4つの基板62A、62B、62C、62Dによるアッセンブリを組み合わせて形成される。ディスプレイ装置61は、これら4つの基板62A、62B、62C、62Dによるアッセンブリを組み合わせた状態で、実施例1について上述したと同様の短辺及び長辺に対する配置により、カソード用のパッド63A、63B、63C、63D、電源用のパッド64A、64B、64C、64D、信号線及び走査線用のパッド65A、65B、65C、65Dが設けられるようになされている。   FIG. 3 is a plan view showing the display device according to the second embodiment of the present invention in a state where a wiring layer of an anode layer is formed. The display device 61 is formed by forming pixel portions and the like on four substrates 62A, 62B, 62C, and 62D, and combining the assemblies of these four substrates 62A, 62B, 62C, and 62D. The display device 61 is a combination of the four substrates 62A, 62B, 62C, and 62D, and the cathode pads 63A, 63B, 63C, 63D, power supply pads 64A, 64B, 64C, 64D, signal line and scanning line pads 65A, 65B, 65C, 65D are provided.

このディスプレイ装置61は、この信号線及び走査線用のパッド65A、65B、65C、65Dに係る電極のうちの内側の電極が、上述した実施例1に係るディスプレイ装置41と同様の接続により、電源用の電極に割り当てられ、電源に係る配線パターンの抵抗値による画質劣化を防止するようになされている。   The display device 61 is configured such that the inner electrodes of the electrodes for the signal lines and the scanning line pads 65A, 65B, 65C, and 65D are connected by the same connection as that of the display device 41 according to the first embodiment. Is assigned to the electrode for preventing the image quality from being deteriorated due to the resistance value of the wiring pattern related to the power supply.

この実施例のように、複数の基板の組み合わせによりディスプレイ装置を形成する場合であっても、画素部を囲むように形成された配線パターンについて、この配線パターンの外側配線パターンとの間で、接続用の部位を入れ子に形成し、この外側配線パターン側にも外部接続用の電極により引き出せるようにすることにより、配線パターンの抵抗による画質劣化を有効に回避することができる。   Even in the case where a display device is formed by combining a plurality of substrates as in this embodiment, the wiring pattern formed so as to surround the pixel portion is connected to the outer wiring pattern of this wiring pattern. Therefore, image quality deterioration due to the resistance of the wiring pattern can be effectively avoided by forming the portion for nesting and allowing the outer wiring pattern side to be pulled out by the electrode for external connection.

なお上述の実施例においては、カソードに係る配線パターンのパッド、電源に係る配線パターンのパッドをそれぞれ短辺及び長辺側に設ける場合について述べたが、本発明はこれに限らず、これとは逆にカソードに係る配線パターンのパッド、電源に係る配線パターンのパッドをそれぞれ長辺及び短辺側に設ける場合にも広く適用することができる。   In the above-described embodiment, the case where the wiring pattern pad related to the cathode and the wiring pattern pad related to the power supply are provided on the short side and the long side respectively, but the present invention is not limited thereto. Conversely, the present invention can be widely applied to the case where the wiring pattern pads related to the cathode and the wiring pattern pads related to the power supply are provided on the long side and the short side, respectively.

また上述の実施例においては、アノードレイヤーの配線層において、カソードに係る配線パターン側を画素部を囲む配線パターン側に設定し、この配線パターンの外側に電源に係る配線パターンを設ける場合について述べたが、本発明はこれに限らず、これとは逆に電源に係る配線パターン側を画素部を囲む配線パターン側に設定し、この配線パターンの外側にカソードに係る配線パターンを設ける場合にも広く適用することができる。   In the above-described embodiment, the case where the wiring pattern side related to the cathode is set to the wiring pattern side surrounding the pixel portion in the wiring layer of the anode layer and the wiring pattern related to the power source is provided outside the wiring pattern has been described. However, the present invention is not limited to this, and conversely, the wiring pattern side related to the power supply is set to the wiring pattern side surrounding the pixel portion, and the wiring pattern related to the cathode is provided outside the wiring pattern. Can be applied.

また上述の実施例においては、電流駆動に係る自発光型の素子である有機EL素子によるディスプレイ装置に本発明を適用する場合について述べたが、本発明はこれに限らず、各種電流駆動に係る自発光型の素子によりディスプレイ装置、さらには液晶等の電圧駆動に係るディスプレイ装置にも広く適用することができる。なおこのような電圧駆動によるディスプレイ装置においては、配線パターンの抵抗値の上昇により画ゆれ等の画質劣化が発生することにより、本発明を適用してこのような配線パターンの抵抗に起因する画ゆれによる画質劣化を防止することができる。   In the above-described embodiments, the case where the present invention is applied to a display device using an organic EL element that is a self-luminous element related to current driving has been described. However, the present invention is not limited thereto, and the present invention relates to various current driving. A self-luminous element can be widely applied to a display device, and further to a display device related to voltage driving such as liquid crystal. In such a voltage-driven display device, image quality deterioration such as image fluctuation occurs due to an increase in the resistance value of the wiring pattern, so that the image fluctuation caused by the resistance of the wiring pattern is applied by applying the present invention. It is possible to prevent the image quality deterioration due to.

本発明は、例えば有機EL素子によるディスプレイ装置に適用することができる。   The present invention can be applied to a display device using an organic EL element, for example.

本発明の実施例1に係るディスプレイ装置を示す分解斜視図である。It is a disassembled perspective view which shows the display apparatus which concerns on Example 1 of this invention. 図1のディスプレイ装置における長辺側の中央部分を拡大して示す斜視図である。It is a perspective view which expands and shows the center part of the long side in the display apparatus of FIG. 本発明の実施例1に係るディスプレイ装置を示す平面図である。It is a top view which shows the display apparatus which concerns on Example 1 of this invention. 従来の有機EL素子によるディスプレイ装置を示す接続図である。It is a connection diagram which shows the display apparatus by the conventional organic EL element. 配線パターンの抵抗値を低減する構成に係るディスプレイ装置を示す分解斜視図である。It is a disassembled perspective view which shows the display apparatus which concerns on the structure which reduces the resistance value of a wiring pattern. シェーディングの説明に供する平面図である。It is a top view with which it uses for description of shading.

符号の説明Explanation of symbols

1、11、41、61……ディスプレイ装置、2、12、62A〜62D……ガラス基板、3……画素部、4……画素、13、17、18、19A、19B、22A、22B、45、46A、46B、48A、48B、49A、49B、52……配線パターン、14……平坦化膜、15……配線層、16、25、49、50、51、53……電極、20A〜20D、21A〜21D、24A〜24D、42A〜42D、43A〜43D、44A〜44D、63A〜63D、64A〜64D、65A〜65D……パッド
DESCRIPTION OF SYMBOLS 1, 11, 41, 61 ... Display apparatus 2, 12, 62A-62D ... Glass substrate, 3 ... Pixel part, 4 ... Pixel, 13, 17, 18, 19A, 19B, 22A, 22B, 45 , 46A, 46B, 48A, 48B, 49A, 49B, 52... Wiring pattern, 14... Planarization film, 15... Wiring layer, 16, 25, 49, 50, 51, 53. , 21A-21D, 24A-24D, 42A-42D, 43A-43D, 44A-44D, 63A-63D, 64A-64D, 65A-65D ... Pad

Claims (6)

略長方形形状による領域にマトリックス状に画素を配置してなる画素部と、
前記画素部を囲むように第1の配線パターン層に設けられて、前記画素部の各画素に接続され、対向する2つの辺に外部接続用の電極が設けられた第1の配線パターンと、
前記第1の配線パターン層とは異なる第2の配線パターン層に、前記対向する2つの辺とは異なる2辺に沿ってそれぞれ延長するように形成された1対の配線パターン部により形成され、前記各画素に接続された第2の配線パターンと、
前記第1の配線パターン層に、前記異なる2辺に沿ってそれぞれ延長するように形成された1対の配線パターン部により形成され、該延長する方向に順次形成された複数の接続用の部位を介して前記第2の配線パターンの対応する配線パターン部に接続され、前記異なる2辺にそれぞれ外部接続用の電極が設けられてなる第3の配線パターンとを有し、
前記第1の配線パターンは、
少なくとも前記異なる2辺のほぼ中央の部位において、前記第3の配線パターンの前記接続用の部位に対して入れ子となるように接続用の部位が形成されて、該接続用の部位を介して、前記第1の配線パターン層とは異なる配線パターン層に形成された外部接続用の電極に接続されてなる
ことを特徴とするディスプレイ装置。
A pixel portion in which pixels are arranged in a matrix in a region having a substantially rectangular shape;
A first wiring pattern provided in a first wiring pattern layer so as to surround the pixel portion, connected to each pixel of the pixel portion, and provided with electrodes for external connection on two opposing sides;
The second wiring pattern layer different from the first wiring pattern layer is formed by a pair of wiring pattern portions formed to extend along two sides different from the two opposite sides, respectively. A second wiring pattern connected to each of the pixels;
The first wiring pattern layer is formed by a pair of wiring pattern portions formed so as to extend along the two different sides, and a plurality of connection portions sequentially formed in the extending direction are provided. A third wiring pattern that is connected to a corresponding wiring pattern portion of the second wiring pattern via the external wiring electrodes on the two different sides,
The first wiring pattern is:
At least in the substantially central part of the two different sides, a connection part is formed so as to be nested with respect to the connection part of the third wiring pattern, and through the connection part, A display device, wherein the display device is connected to an electrode for external connection formed in a wiring pattern layer different from the first wiring pattern layer.
前記第3の配線パターンに接続される前記外部接続用の電極は、
前記異なる2辺の両端側に形成され、
前記第1の配線パターンに接続される前記異なる配線パターン層に形成された前記外部接続用の電極は、
前記異なる2辺の略中央の部位に形成された
ことを特徴とする請求項1に記載のディスプレイ装置。
The external connection electrode connected to the third wiring pattern is:
Formed on both ends of the two different sides,
The external connection electrodes formed in the different wiring pattern layers connected to the first wiring pattern are:
The display device according to claim 1, wherein the display device is formed at a substantially central portion of the two different sides.
前記第2の配線パターン層を形成してなる基板上に、平坦化膜を介して前記第1の配線パターン層が形成された
ことを特徴とする請求項1に記載のディスプレイ装置。
The display device according to claim 1, wherein the first wiring pattern layer is formed on a substrate on which the second wiring pattern layer is formed via a planarization film.
前記画素は、
前記第1及び第2の配線パターンにより供給される駆動電流により動作する発光素子を有する
ことを特徴とする請求項1に記載のディスプレイ装置。
The pixel is
The display apparatus according to claim 1, further comprising: a light emitting element that operates by a driving current supplied by the first and second wiring patterns.
略長方形形状による領域に有機EL素子による画素をマトリックス状に配置してなる画素部と、
前記画素部を囲むように第1の配線パターン層に設けられて、前記画素部の各画素に接続され、対向する2つの辺に外部接続用の電極が設けられた第1の配線パターンと、
前記第1の配線パターン層とは異なる第2の配線パターン層に、前記対向する2つの辺とは異なる2辺に沿ってそれぞれ延長するように形成された1対の配線パターン部により形成され、前記各画素に接続された第2の配線パターンと、
前記第1の配線パターン層に、前記異なる2辺に沿ってそれぞれ延長するように形成された1対の配線パターン部により形成され、該延長する方向に順次形成された複数の接続用の部位を介して前記第2の配線パターンの対応する配線パターン部に接続され、前記異なる2辺にそれぞれ外部接続用の電極が設けられてなる第3の配線パターンとを有し、
前記第1の配線パターンは、
少なくとも前記異なる2辺のほぼ中央の部位において、前記第3の配線パターンの前記接続用の部位に対して入れ子となるように接続用の部位が形成されて、該接続用の部位を介して、前記第1の配線パターン層とは異なる配線パターン層に形成された外部接続用の電極に接続されてなり、
前記第1、第2、第3の配線パターンが、前記有機EL素子の駆動電流の経路である
ことを特徴とするディスプレイ装置。
A pixel portion in which pixels of an organic EL element are arranged in a matrix in a region having a substantially rectangular shape;
A first wiring pattern provided in a first wiring pattern layer so as to surround the pixel portion, connected to each pixel of the pixel portion, and provided with electrodes for external connection on two opposing sides;
The second wiring pattern layer different from the first wiring pattern layer is formed by a pair of wiring pattern portions formed to extend along two sides different from the two opposite sides, respectively. A second wiring pattern connected to each of the pixels;
The first wiring pattern layer is formed by a pair of wiring pattern portions formed so as to extend along the two different sides, and a plurality of connection portions sequentially formed in the extending direction are provided. A third wiring pattern that is connected to a corresponding wiring pattern portion of the second wiring pattern via the external wiring electrodes on the two different sides,
The first wiring pattern is:
At least in the substantially central part of the two different sides, a connection part is formed so as to be nested with respect to the connection part of the third wiring pattern, and through the connection part, Connected to an electrode for external connection formed in a wiring pattern layer different from the first wiring pattern layer,
The display device, wherein the first, second, and third wiring patterns are paths for driving current of the organic EL element.
前記画素は、
前記有機EL素子と、前記有機EL素子を駆動する画素回路とを有し、
前記第2の配線パターン層は、
所定の基板上に前記画素回路を形成する際の配線パターン層であり、
前記第1の配線パターン層は、
前記画素回路を前記有機EL素子のアノードに接続する配線パターン層であり、
前記有機EL素子のカソード電極が接続されて、前記画素部の各画素に接続される
ことを特徴とする請求項5に記載のディスプレイ装置。
The pixel is
The organic EL element, and a pixel circuit that drives the organic EL element,
The second wiring pattern layer is
A wiring pattern layer for forming the pixel circuit on a predetermined substrate;
The first wiring pattern layer is
A wiring pattern layer for connecting the pixel circuit to an anode of the organic EL element;
The display device according to claim 5, wherein a cathode electrode of the organic EL element is connected to each pixel of the pixel unit.
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