JP2005184341A - 信号切替装置およびそれを用いた信号処理装置 - Google Patents

Abstract

【課題】 ２相変換回路に対する電源供給用の配線を不要にする。
【解決手段】 入力された単相の制御信号Ｃｂをシフト回路２６によってシフトし、信号切替素子２１の切替えに必要な第１電圧（アース電位）と第２電圧の間を遷移する第１信号Ｃｃとして第１制御端子２１ｄに入力する。また、抵抗２８を介して入力端子と信号切替素子２１の第２制御端子２１ｅとの間を接続する。第２制御端子２１ｅとアース間に設けられたスイッチ回路２７は、第１信号Ｃｃの電圧が第１電圧のとき開いて、抵抗２８から第２制御端子２１ｅに入力される第２信号Ｃｄの電圧を第２電圧とし、第１信号Ｃｃの電圧が第２電圧のとき閉じて、第２制御端子２１ｅに入力される第２信号Ｃｄの電圧をアース電位の第１電圧にする。
【選択図】 図１

Description

本発明は、高周波信号の経路切替を行う信号切替装置において、信号切替のための配線を少なくするための技術に関する。

高周波信号を扱う各種装置、例えば高周波信号を広帯域にわたって発生出力する信号発生器では、出力する信号の純度を高く維持するために、出力周波数帯域を複数に分け、各帯域毎に設けたフィルタによって高調波等の不要信号成分を除去している。

このように帯域毎に設けた複数のフィルタに選択的に高周波信号を入力させるために信号切替装置が必要となる。

この主の信号切替装置として、近年ではリレー等の機械式なものに代わって、ＭＯＳ−ＦＥＴのドレイン−ソース間の抵抗値をゲートの印加電圧可変によって制御する半導体型のものが主流となっており、特に数ＧＨｚ以上の高周波信号を扱う場合、アイソレーション等の特性悪化を防ぐために、１回路１接点型（ＳＰＳＴ：Single pole Single Terminal）や１回路２接点型（ＳＰＤＴ：Single pole Double
Terminal）のように、回路数が１で接続端子数が少ないものを用いている。

したがって、例えば、図９に示すフィルタ装置１０のように、４個の高周波フィルタＦ１〜Ｆ４のいずれかを選択する場合、入力端子１０ａと４個の高周波フィルタＦ１〜Ｆ４の入力側との間にＳＰＤＴ型の３つの信号切替装置１１（１）〜１１（３）を階層的に設け、同様に高周波フィルタＦ１〜Ｆ４の出力側と出力端子１０ｂとの間に、ＳＰＤＴ型の３つの信号切替装置１１（４）〜１１（６）を階層的に設けて、これらの各信号切替装置に制御装置１３から制御信号Ｃａ（１）〜Ｃａ（６）を与えることで、入力端子１０ａに入力された信号Ｓａを任意の高周波フィルタＦｉに入力させ、その高周波フィルタＦｉによって帯域制限された信号Ｓｂを出力端子１０ｂを介して出力させる。

このような目的で使用される従来の信号切替装置として、次の特許文献１には、ＭＯＳ−ＦＥＴ等の２つのスイッチング素子とそのスイッチング素子に互いに反転した２値信号を印加するためのインバータとが一体化されているものが開示されている。

この特許文献１では、信号切替装置内のインバータの動作に必要な電源を、ＬＰＦを介して入力信号ラインに重畳して、信号切替装置に対する配線数を削減している。

特開２０００−１２４７８３

しかしながら、上記のように信号入力ラインにコイルを介してインバータの電源を重畳する構成の信号切替装置では、そのコイルのインピーダンスの変化によって高周波信号の伝達特性が乱れるという問題がある。

また、数ＧＨｚ帯の高周波信号に対して帯域制限処理を行うフィルタは、開放型のストリップラインで構成される場合が多く、このフィルタに対する外部からの信号の飛び込みを防ぐためにシールドケース内に収容される。

したがって、フィルタの切り替えを行うための信号切替装置もシールドケース内に実装する必要があるが、その場合、シールドケース内の信号切替装置に対して制御用と電源供給用の配線を貫通端子（貫通コンデンサ）を介して行う必要があり、上記のように１回路当たりの配線数が多いと、その配線作業が非常に煩雑となり、しかも、ストリップラインで構成されるフィルタの特性への影響も無視できなくなる。また、電源ラインからの高周波信号の漏れも無視できなくなる。

この問題は、フィルタによって高周波信号の帯域制限処理を行う信号処理装置だけでなく、複数の減衰器を切り替えて高周波信号に任意の減衰量を与える減衰装置等の信号処理装置についても同様に発生する。

本発明は、この問題を解決し、２相変換回路に対する電源供給用の配線が不要な信号切換装置およびそれを用いた信号処理装置を提供することを目的としている。

前記目的を達成するために、本発明の請求項１の信号切替装置は、
信号を入出力するための複数の信号端子（２１ａ〜２１ｃ）、第１制御端子（２１ｄ）および第２制御端子（２１ｅ）とを有し、前記第１制御端子にアース電位の第１電圧（Ｖａ）が印加され且つ前記第２制御端子に前記第１電圧に対して第１の電位差（Ｖｓ）をもつ第２電圧（Ｖｂ）が印加されたとき前記複数の信号端子の接続状態を第１状態とし、前記第１制御端子に前記第２電圧が印加され且つ前記第２制御端子に前記第１電圧が印加されたとき前記複数の信号端子の接続状態を前記第１状態と異なる第２状態にする信号切替素子（２１）と、
前記第１電圧および第２電圧に対してそれぞれ第２の電位差（Ｖｕ）のある第３電圧（Ｖｃ）と第４電圧（Ｖｄ）との間で遷移する単相２値の制御信号（Ｃｂ）を入力端子（２５ａ）で受け、該制御信号を前記第１電圧と第２電圧との間で遷移する第１信号（Ｃｃ）に変換して前記信号切替素子の前記第１制御端子に入力するとともに、前記第１信号に対して反転する第２信号（Ｃｄ）を前記信号切替素子の第２制御端子に入力する２相変換回路（２５）とを備えた信号切替装置であって、
前記２相変換回路が、
前記入力端子に入力された制御信号を前記第２の電位差分シフトすることにより、前記第１電圧と第２電圧の間を遷移する前記第１信号として前記信号切替素子の前記第１制御端子に入力するシフト回路（２６）と、
前記入力端子と前記信号切替素子の前記第２制御端子との間を接続する抵抗回路（２８）と、
前記信号切替素子の第２制御端子とアース間に設けられ、前記シフト回路から出力された前記第１信号の電圧が前記第１電圧のとき開いて、前記抵抗回路から前記第２制御端子に入力される前記第２信号の電圧を前記第２電圧とし、前記シフト回路から出力された前記第１信号の電圧が前記第２電圧のとき閉じて、前記第２制御端子に入力される前記第２信号の電圧をアース電位の第１電圧とするスイッチ回路（２７）とによって構成されていることを特徴としている。

また、本発明の請求項２の信号切替装置は、請求項１の信号切替装置において、
前記２相変換回路の前記シフト回路は、前記第２の電位差分の降伏電圧を有し前記入力端子に一端側を接続されたツェナダイオード（２６ａ）と、該ツェナダイオードの他端側とアース間に接続された抵抗（２６ｂ）とからなり、該ツェナダイオードの他端側から前記第１信号を出力するように構成され、
前記２相変換回路の前記スイッチ回路は、前記信号切替素子の前記第２制御端子とアースにそれぞれコレクタとエミッタが接続されたトランジスタからなり、該トランジスタのベースで前記第１信号を受けて、前記第２制御端子とアース間を開閉し、前記第２制御端子に入力される前記第２信号の電圧を前記第１信号に対して反転させるように構成されていることを特徴としている。

また、本発明の請求項３の信号切替装置は、請求項２の信号切替装置において、
前記第１の電位差と第２の電位差が等しく設定され、
前記２相変換回路の前記抵抗回路は、前記入力端子と前記信号切替素子の前記第２制御端子との間に直列に接続された単一の抵抗で構成されていることを特徴としている。

また、本発明の請求項４の信号切替装置は、請求項１または請求項２の信号切替装置において、
前記第２電圧、第３電圧および第４電圧が負であって、
アース電位の第５電圧（Ｖｅ）と該第５電圧より前記第１の電位差分高い正の第６電圧（Ｖｆ）との間で遷移する汎用ロジック制御信号（Ｃａ）をシフトして、前記第３電圧と第４電圧の間を遷移する前記制御信号（Ｃｂ）に変換して前記２相変換回路の入力端子に入力するインタフェース回路（２３）を備えたことを特徴としている。

また、本発明の請求項５の信号処理装置は、
シールドケース（４１）と、
前記シールドケース内に設けられ、高周波信号に対する処理を行う受動型の複数の信号処理回路（Ｆ１〜Ｆ４）と、
前記複数の信号処理回路を切り替えるための複数の信号切替装置（２０）とを有する信号処理装置において、
前記複数の信号切替装置を前記請求項１〜４のいずれかに記載の信号切替装置によって構成するとともに、該各信号切替装置の前記信号切替素子と前記２相変換回路とを前記シールドケース内に設け、該２相変換回路に入力するための制御信号を、前記シールドケースを貫通する貫通端子を介して前記シールドケースの外部から供給することを特徴としている。

このように本発明の信号切替装置の２相変換回路は、入力された制御信号を第２の電位差分シフトするシフト回路、抵抗回路およびシフト回路の出力によって信号切替素子の第２制御端子とアース間を開閉するスイッチ回路とで構成され、これらの各回路は電源供給不要な回路で構成することができ、２相変換回路への配線数を減らすことができる。

また、この信号切替装置を複数用いてシールドケース内の複数の信号処理回路の切り替えを行う信号処理装置では、信号切替装置の信号切替素子と２相変換回路をシールドケース内に設け、各２相変換回路に貫通端子を介して制御信号を入力する構造にすることで、シールドケース内の配線数を格段に減らすことができる。

以下、図面に基づいて本発明の実施の形態を説明する。
図１は、本発明を適用した信号切替装置２０の構成を示している。

この信号切替装置２０は、ＳＰＤＴ型の１チップ化された信号切替素子２１を制御して、信号経路の切り替えを行う。

信号切替素子２１は、前記したようにＭＯＳ−ＦＥＴをスイッチ素子とする半導体型のものであり、高周波信号を入出力するための複数の信号端子として、共通端子２１ａ、共通端子２１ａに接続可能な第１接続端子２１ｂおよび第２接続端子２１ｃを有し、さらに、第１制御端子２１ｄ、第２制御端子２１ｅおよびアース端子２１ｆとを有している。

この信号切替素子２１は、第１制御端子２１ｄにアース電位と等しい第１電圧Ｖａ＝０ｖ（以下小文字ｖはボルトを表す）が印加され且つ第２制御端子２１ｅに第１電圧Ｖａに対して第１の電位差Ｖｓをもつ第２電圧Ｖｂが印加されたとき、共通端子２１ａと第１接続端子２１ｂとの間が閉じ、第２接続端子２１ｃが開放された第１状態となり、第１制御端子２１ｄに第２電圧Ｖｂが印加され且つ第２制御端子２１ｅに第１電圧Ｖａが印加されたとき、共通端子２１ａと第２接続端子２１ｃとの間が閉じ、第１接続端子２１ｂが開放された第２状態となる。

なお、この種の１チップ化された信号切替素子２１としては、Stamford Microdevices社のＳＳＷ−２２４等があり、上記のような半導体型の信号切替素子２１では、一般的に第２電圧Ｖｂとして負の電圧（例えば−５ｖや−３ｖ）が用いられる。

一方、インタフェース回路２３は、制御装置（図示せず）を構成するＣＰＵのバスライン等で用いられる標準的な２値の信号、即ち、０ｖ（第５電圧Ｖｅとする）と５ｖ（第６電圧Ｖｆとする）の間を遷移する汎用ロジック制御信号Ｃａの電圧を、信号切替素子２１の制御に必要な電圧Ｖａ、Ｖｂと同極性（０ｖも含む）で且つ絶対値が電圧Ｖａ、Ｖｂの絶対値以上となる２値の制御信号Ｃｂに変換して後述する２相変換回路２５に入力する。

このインタフェース回路２３は、例えば図２示すように、１０ｖの降伏電圧を有するツェナダイオード２３ａ、インバータ２３ｂおよび抵抗２３ｃとで構成され、インバータ２３ｂには−５ｖと−１０ｖの電源が供給されている。

この構成のインタフェース回路２３の場合、入力される汎用ロジック制御信号Ｃａが第５電圧Ｖｅの０ｖのとき、ツェナダイオード２３ａによってインバータ２３ｂへの入力電圧が１０ｖ分負側にシフトされて−１０ｖとなり、その反転出力は第３電圧Ｖｃの−５ｖとなる。

また、入力される汎用ロジック制御信号Ｃａが第６電圧Ｖｆの５ｖのとき、ツェナダイオード２３ａによってインバータ２３ｂへの入力電圧が１０ｖ分負側にシフトされて−５ｖとなり、その反転出力は第４電圧Ｖｄの−１０ｖとなる。

なお、ここでは、入力される汎用ロジック制御信号Ｃａに対する電圧の負側へのシフトと反転を行っているが、インバータ２３ｂの代わりにバッファを用いて、論理処理を行わず電圧の負側へのシフト処理だけを行ってもよい。

このインタフェース回路２３によって電圧が負側にシフトされた制御信号Ｃｂは、２相変換回路２５に入力される。

２相変換回路２５は、信号切替素子２１の第１制御端子２１ｄと第２制御端子２１ｅに接続され、第１電圧Ｖａおよび第２電圧Ｖｂに対してそれぞれ第２の電位差Ｖｕ（この場合５ｖ）のある第３電圧Ｖｃ（＝−５ｖ）と第４電圧Ｖｄ（＝−１０ｖ）との間で遷移する単相２値の制御信号Ｃｂを入力端子２５ａで受け、その入力端子２５ａに入力された制御信号Ｃｂが一方の電圧、例えば第３電圧Ｖｃのとき信号切替素子２１の第１制御端子２１ｄに与える第１信号Ｃｃの電圧を第１電圧Ｖａとするとともに第２制御端子２１ｅに与える第２信号Ｃｄを第２電圧Ｖｂとする。

また、入力端子２５ａに入力された制御信号Ｃｂが他方の電圧、例えば第４電圧Ｖｄのとき、信号切替素子２１の第１制御端子２１ｄに与える第１信号Ｃｃの電圧を第２電圧Ｖｂとするとともに第２制御端子２１ｅに与える第２信号Ｃｄの電圧を第１電圧Ｖａとする。

２相変換回路２５は、図１に示しているように、入力される制御信号Ｃｂを第２の電位差Ｖｕ（５ｖ）分、正側にシフトして第１電圧Ｖａと第２電圧Ｖｂとの間で遷移する第１信号Ｃｃに変換して信号切替素子２１の第１制御端子２１ｄに入力するシフト回路２６、シフト回路２６から出力される第１信号Ｃｃの電圧が第１電圧Ｖａのとき開き、第１信号Ｃｃの電圧が第２電圧Ｖｂのとき閉じて第２制御端子２１ｅをアースラインに接続するスイッチ回路２７およびシフト回路２６の入力側とスイッチ回路２７と間に直列に挿入された抵抗２８によって構成されている。

この構成の２相変換回路２５では、入力される制御信号Ｃｂが第３電圧Ｖｃの−５ｖのとき、シフト回路２６から信号切替素子２１の第１制御端子２１ｄに出力される第１信号Ｃｃは第１電圧Ｖａの０ｖ（＝−５＋５）となる。また、このとき、スイッチ回路２７は開いており、信号切替素子２１の各制御端子の入力抵抗は極めて大きく抵抗２８による電圧降下が無視できるので、第２制御端子２１ｅに入力される第２信号Ｃｄは第２電圧Ｖｂの−５ｖとなる。

また、入力される制御信号Ｃｂが第４電圧Ｖｄの−１０ｖのとき、シフト回路２６から信号切替素子２１の第１制御端子２１ｄに出力される第１信号Ｃｃは第２電圧Ｖｂの−５ｖ（＝−１０＋５）となる。また、このとき、スイッチ回路２７は閉じるので、第２制御端子２１ｅに入力される第２信号Ｃｄは第１電圧Ｖａの０ｖとなる。なお、閉じたスイッチ回路２７に流れる電流は、抵抗２８によってインタフェース回路２３の許容出力電流以内に制限される。

上記のように、インタフェース回路２３によって汎用ロジック制御信号Ｃａを、信号切替素子２１の制御に必要な電圧Ｖａ、Ｖｂと同極性（０ｖも含む）で、その絶対値が電圧Ｖａ、Ｖｂの絶対値以上の制御信号Ｃｂに変換しているので、２相変換回路２５を構成するシフト回路２６およびスイッチ回路２７は電源を必要としない受動的な回路で構成することが可能となる。

例えば、図３に示すように、シフト回路２６として、第２の電位差Ｖｕ（５ｖ）分の降伏電圧を有し入力端子２５ａに一端側を接続されたツェナダイオード２６ａと、そのツェナダイオード２６ａの他端側とアース間に接続された抵抗２６ｂとで構成して、ツェナダイオード２６ａの他端側から第１電圧Ｖａ（０ｖ）と第２電圧Ｖｂ（−５ｖ）との間で遷移する単相２値の第１信号Ｃｃを第１制御端子２１ｄに入力する。

また、スイッチ回路２７としては、信号切替素子２１の第２制御端子２１ｅとアースにそれぞれコレクタとエミッタが接続されたＰＮＰ型のトランジスタ２７ａと、そのトランジスタ２７ａのベースとシフト回路２６の出力との間を接続する抵抗２７ｂとで構成し、単相２値の第１信号Ｃｃを抵抗２７ｂを介してトランジスタ２７ａのベースに与えてトランジスタ２７ａをオンオフし、第２制御端子２１ｅとアース間を開放あるいは短絡させて、第２制御端子２１ｅに第１信号Ｃｃに対して反転する第２信号Ｃｄを入力する。

以上のように構成された信号切替装置２０に対して、信号切替素子２１の状態を切り替えるための汎用ロジック制御信号Ｃａが、例えば図４の（ａ）に示しているように第５電圧Ｖｅ（０ｖ）で入力されたとき、インタフェース回路２３から出力される制御信号Ｃｂの電圧は、図４の（ｂ）のように第３電圧Ｖｃ（−５ｖ）となり、２相変換回路２５から信号切替素子２１の第１制御端子２１ｄに入力される第１信号Ｃｃの電圧は、図４の（ｃ）のように第１電圧Ｖａ（０ｖ）となり、信号切替素子２１の第２制御端子２１ｅに入力される第２信号Ｃｄの電圧は、図４の（ｄ）のように第２電圧Ｖｂ（−５ｖ）となる。

このため、信号切替素子２１は、その共通端子２１ａと第１接続端子２１ｂとの間が接続された第１状態となる。

また、汎用ロジック制御信号Ｃａが第６電圧Ｖｆ（５ｖ）になると、インタフェース回路２３から出力される制御信号Ｃｂの電圧は第４電圧Ｖｄ（−１０ｖ）となり、２相変換回路２５から信号切替素子２１の第１制御端子２１ｄに入力される第１信号Ｃｃの電圧は、第２電圧Ｖｂ（−５ｖ）となり、信号切替素子２１の第２制御端子２１ｅに入力される第２信号Ｃｄの電圧は第１電圧Ｖａ（０ｖ）となる。

このため、信号切替素子２１は、その共通端子２１ａと第２接続端子２１ｃとの間が接続された第２状態となる。

このように、実施形態の信号切替装置２０では、電源を要しない回路で構成可能な２相変換回路２５によって、単相の制御信号Ｃｂを互いに反転した２相の信号Ｃｃ、Ｃｄに変換して信号切替素子２１の各制御端子２１ｄ、２１ｅに与えている。

したがって、信号ラインに電源を重畳することなく、単相の制御信号Ｃｂのみで高周波信号の経路切替が可能となり、高周波信号の伝達特性を乱すことなく、２相変換回路への配線数を減らすことができる。

次に、この信号切替装置２０を用いた信号処理装置の実施例を説明する。
図５は、信号切替装置２０を用いてフィルタの切替を行う信号処理装置４０の構成例を示している。

この信号処理装置４０は、高周波信号の外部からの侵入および内部からの漏れを防ぐシールドケース４１を有し、そのシールドケース４１の外周部には、高周波信号を入出力するための入力端子４２と出力端子４３とが取り付けられている。

シールドケース４１内には、例えばＧＨｚ帯の高周波信号に対する帯域制限処理を行うための複数（ここでは４個）のフィルタＦ１〜Ｆ４がストリップライン等で形成されている。

シールドケース４１内で、入力端子４２とフィルタＦ１〜Ｆ４の一端側の間および出力端子４３とフィルタＦ１〜Ｆ４の他端との間には、前記した信号切替装置２０の信号切替素子２１と２相変換回路２５が複数組（この例では６組）設けられている。

即ち、入力端子４２は第１の信号切替素子２１（１）の共通端子２１ａ（図５〜７で矢印の基の白丸：以下同様）に接続され、第１の信号切替素子２１（１）の第１接続端子２１ｂ（矢印の先の白丸：以下同様）は、第２の信号切替素子２１（２）の共通端子２１ａに接続され、第１の信号切替素子２１（１）の第２接続端子２１ｃ（黒丸で示す：以下同様）は、第３の信号切替素子２１（３）の共通端子２１ａに接続されている。

そして、第２の信号切替素子２１（２）の第１接続端子２１ｂがフィルタＦ１の入力端に接続され、第２の信号切替素子２１（２）の第２接続端子２１ｃがフィルタＦ２の入力端に接続され、第３の信号切替素子２１（３）の第１接続端子２１ｂがフィルタＦ３の入力端に接続され、第３の信号切替素子２１（３）の第２接続端子２１ｃがフィルタＦ４の入力端に接続されている。

同様に、出力端子４３は第４の信号切替素子２１（４）の共通端子２１ａに接続され、第４の信号切替素子２１（４）の第１接続端子２１ｂは、第５の信号切替素子２１（５）の共通端子２１ａに接続され、第４の信号切替素子２１（４）の第２接続端子２１ｃは、第６の信号切替素子２１（６）の共通端子２１ａに接続されている。

そして、第５の信号切替素子２１（５）の第１接続端子２１ｂがフィルタＦ１の出力端に接続され、第５の信号切替素子２１（５）の第２接続端子２１ｃがフィルタＦ２の出力端に接続され、第６の信号切替素子２１（６）の第１接続端子２１ｂがフィルタＦ３の出力端に接続され、第６の信号切替素子２１（６）の第２接続端子２１ｃがフィルタＦ４の出力端に接続されている。

これら６つの信号切替素子２１（１）〜２１（６）の第１制御端子２１ｄ（白丸で示す：以下同様）と第２制御端子２１ｅ（黒丸で示す：以下同様）には、前記した２相変換回路２５（１）〜（２５）がそれぞれ接続されており、２相変換回路２５（１）〜２５（６）の各入力端子２５ａ（白丸で示す：以下同様）は、シールドケース４１を貫通し且つ高周波信号をシールドケース４１にバイパスしてその漏れを防ぐ貫通端子（貫通コンデンサ）４４（１）〜４４（６）にリード線Ｌ１〜Ｌ６を介して接続されている。

そして、シールドケース４１に取り付けられた各貫通端子４４（１）〜４４（６）は、シールドケース４１の外側に設けられたインタフェース回路２３（１）〜２３（６）の出力端に接続され、各インタフェース回路２３（１）〜２３（６）には、マイクロコンピュータ等によって構成されている制御装置５０からの汎用ロジック制御信号Ｃａ（１）〜Ｃａ（６）がバスライン等を介して入力される。

制御装置５０は、フィルタＦ１による帯域制限が必要なとき、汎用ロジック制御信号Ｃａ（１）、Ｃａ（２）、Ｃａ（４）、Ｃａ（５）の各電圧を第５電圧Ｖｅ（０ｖ）にする。

これによって、インタフェース回路２３（１）、２３（２）、２３（４）、２３（５）からシールドケース４１内の２相変換回路２５（１）、２５（２）、２５（４）、２５（５）に第３電圧Ｖｃ（−５ｖ）が入力される。

このため、各信号切替素子２１（１）、２１（２）、２１（４）、２１（５）の共通端子２１ａが第１接続端子２１ｂに接続されて、入力端子４２とフィルタＦ１の入力端との間およびフィルタＦ１の出力端と出力端子４３との間が接続され、入力端子４２に入力される信号ＳａがフィルタＦ１によって帯域制限されて、その帯域制限された信号Ｓｂが出力端子４３から出力される。

また、フィルタＦ２による帯域制限が必要なときには、汎用ロジック制御信号Ｃａ（１）、Ｃａ（４）の各電圧を第５電圧Ｖｅ（０ｖ）にし、汎用ロジック制御信号Ｃａ（２）、Ｃａ（５）の各電圧を第６電圧Ｖｆ（５ｖ）にすれば、入力端子４２に入力される信号ＳａをフィルタＦ２によって帯域制限し、その帯域制限された信号Ｓｂを出力端子４３から出力させることができる。

同様に、汎用ロジック制御信号Ｃａ（１）、Ｃａ（４）の各電圧を第６電圧Ｖｆ（５ｖ）にし、汎用ロジック制御信号Ｃａ（３）、Ｃａ（６）の各電圧を第５電圧Ｖｅ（０ｖ）にすれば、入力信号Ｓａに対してフィルタＦ３による帯域制限が可能となり、汎用ロジック制御信号Ｃａ（１）、Ｃａ（３）、Ｃａ（４）、Ｃａ（６）の各電圧を第６電圧Ｖｆ（５ｖ）にすれば、入力信号Ｓａに対してフィルタＦ４による帯域制限が可能となる。

なお、上記した信号処理装置４０では、フィルタＦ１〜Ｆ４の入力側の各信号切替素子２１（１）〜２１（３）と出力側の信号切替素子２１（４）〜２１（５）とが対称関係にあり、信号切替素子２１（１）、２１（４）同士、信号切替素子２１（２）、２１（５）同士および信号切替素子２１（３）、２１（６）同士は同一状態でよい。

したがって、図６に示すように、制御装置５０から３つのインタフェース回路２３（１）〜２３（３）に汎用ロジック制御信号Ｃａ（１）〜Ｃａ（３）を与え、インタフェース回路２３（１）の出力信号Ｃｂ（１）を２つの貫通端子４４（１）、４４（４）に共通に入力し、インタフェース回路２３（２）の出力信号Ｃｂ（２）を２つの貫通端子４４（２）、４４（５）に共通に入力し、インタフェース回路２３（３）の出力信号Ｃｂ（３）を２つの貫通端子４４（３）、４４（６）に共通に入力してもよい。

また、図７に示すように、貫通端子も３つの貫通端子４４（１）〜４４（３）に共通化し、シールドケース４１内で貫通端子４４（１）と２相変換回路２５（１）、２５（４）の各入力端子２５ａの間を配線接続し、貫通端子４４（２）と２相変換回路２５（２）、２５（５）の各入力端子２５ａの間を配線接続し、貫通端子４４（３）と２相変換回路２５（３）、２５（６）の各入力端子２５ａの間を配線接続してもよい。

上記いずれの場合であっても、シールドケース４１の内部において、各貫通端子に配線するリード線の本数は２相変換回路２５の数分（この例では６本）だけで済み、その配線作業が格段に容易となる。

また、上記実施形態では、信号切替素子２１の第１制御端子２１ｄと第２制御端子２１ｅに与える信号Ｃｃ、Ｃｄが０ｖと−５ｖの間を遷移する２値信号で、且つ汎用ロジック制御信号Ｃａが０ｖと５ｖの間を遷移する２値信号の場合について説明したが、２値間の電位差が等しければ他の電圧値であってもよい。

例えば、信号切替素子２１の第１制御端子２１ｄと第２制御端子２１ｅに与える信号Ｃｃ、Ｃｄが０ｖと−３ｖの間を遷移する２値信号で、且つ汎用ロジック制御信号Ｃａが０ｖと３ｖの間を遷移する２値信号の場合、インタフェース回路２３は、汎用ロジック制御信号Ｃａを−６ｖと−３ｖの間を遷移する単相２値の制御信号Ｃｂに変換して２相変換回路２５に入力する。

そして、２相変換回路２５のシフト回路２６は、制御信号Ｃｂを３ｖ分だけ正側にシフトして、−３ｖと０ｖの間で遷移する第１信号Ｃｃに変換して信号切替素子２１の第１制御端子２１ｄに与え、スイッチ回路２７と抵抗２８によって制御信号Ｃｂを−３ｖと０ｖの間で遷移し第１信号Ｃｃに対して反転する第２信号Ｃｄに変換して信号切替素子２１の第２制御端子２１ｅに与えればよい。

また、上記実施形態では、２相変換回路２５に入力される制御信号Ｃｂの第３電圧Ｖｃ（−５ｖ）と、信号切替素子２１の各制御端子に与える信号Ｃｃ、Ｃｄの一方の電圧Ｖｂとが等しい場合について説明したが、これは本発明を限定するものではない。

例えば、信号切替素子２１の制御端子に与える信号Ｃｃ、Ｃｄの電圧が０ｖと−５ｖの間で遷移する場合で、２相変換回路２５に入力される制御信号Ｃｂが−７ｖと−１２ｖの間で遷移する場合には、２相変換回路２５のシフト回路２６のシフト電圧を７ｖにすれば、−５ｖと０ｖの間で遷移する第１信号Ｃｃを第１制御端子２１ｄに与えることができ、さらに、図７に示しているように、抵抗２８と、その抵抗２８の他端側とアースとの間に接続した抵抗２９とからなる抵抗回路（分圧回路）によって、−７ｖの制御信号Ｃｂを−５ｖに分圧して、これを第２信号Ｃｄとして第２制御端子２１ｅに与えれば、前記同様の切替制御が行える。

つまり、制御信号Ｃｂがとる電圧Ｖｃ、Ｖｄは、互いの電位差が電圧Ｖａ、Ｖｂの電位差と等しく、０Ｖを含めて電圧Ｖａ、Ｖｂと同極性で、且つその絶対値が電圧Ｖａ、Ｖｂの絶対値以上であれば、上記した電源不要の２相変換回路２５によって信号切替素子２１の制御に必要な２相の信号Ｃｃ、Ｃｄを得ることができる。

また、上記信号処理装置４０は、複数のフィルタＦ１〜Ｆ４を選択的に切り替えて信号Ｓａに対する帯域制限処理を行うものであったが、信号切替素子を用いて複数の減衰器のなかから任意の減衰器を選択したり、任意に組合せることで、信号に対する減衰量の可変処理を行う信号処理装置等についても、本発明を同様に適用できる。

また、前記説明では、信号切替素子２１として１回路２接点（ＳＰＤＴ）型のものを用いていたが、これは本発明を限定するものでなく、信号を入出力するための信号端子が２つの１回路１接点型のものや、信号端子が４つ以上でその接続状態が２つの２回路２接点以上のものについても本発明を同様に適用することができる。

本発明の信号切替装置の実施形態を示す図 実施形態のインタフェース回路の構成例を示す図 実施形態の２相変換回路の構成例を示す図 実施形態の動作説明図 本発明の信号処理装置の構成例を示す図 信号処理装置の別の構成例を示す図 信号処理装置の別の構成例を示す図 ２相変換回路の変形例を示す図 従来の信号処理装置の構成例を示す図

符号の説明

２０……信号切替装置、２１……信号切替素子、２１ａ……共通端子、２１ｂ……第１接続端子、２１ｃ……第２接続端子、２１ｄ……第１制御端子、２１ｅ……第２制御端子、２３……インタフェース回路、２３ａ……ツェナダイオード、２３ｂ……インバータ、２５……２相変換回路、２６……シフト回路、２６ａ……ツェナダイオード、２７……スイッチ回路、２７ａ……トランジスタ、２８……抵抗、４０……信号処理装置、４１……シールドケース、４２……入力端子、４３……出力端子、４４……貫通端子、５０……制御装置

Claims (5)

1. 信号を入出力するための複数の信号端子（２１ａ〜２１ｃ）、第１制御端子（２１ｄ）および第２制御端子（２１ｅ）とを有し、前記第１制御端子にアース電位の第１電圧（Ｖａ）が印加され且つ前記第２制御端子に前記第１電圧に対して第１の電位差（Ｖｓ）をもつ第２電圧（Ｖｂ）が印加されたとき前記複数の信号端子の接続状態を第１状態とし、前記第１制御端子に前記第２電圧が印加され且つ前記第２制御端子に前記第１電圧が印加されたとき前記複数の信号端子の接続状態を前記第１状態と異なる第２状態にする信号切替素子（２１）と、
   前記第１電圧および第２電圧に対してそれぞれ第２の電位差（Ｖｕ）のある第３電圧（Ｖｃ）と第４電圧（Ｖｄ）との間で遷移する単相２値の制御信号（Ｃｂ）を入力端子（２５ａ）で受け、該制御信号を前記第１電圧と第２電圧との間で遷移する第１信号（Ｃｃ）に変換して前記信号切替素子の前記第１制御端子に入力するとともに、前記第１信号に対して反転する第２信号（Ｃｄ）を前記信号切替素子の第２制御端子に入力する２相変換回路（２５）とを備えた信号切替装置であって、
   前記２相変換回路が、
   前記入力端子に入力された制御信号を前記第２の電位差分シフトすることにより、前記第１電圧と第２電圧の間を遷移する前記第１信号として前記信号切替素子の前記第１制御端子に入力するシフト回路（２６）と、
   前記入力端子と前記信号切替素子の前記第２制御端子との間を接続する抵抗回路（２８）と、
   前記信号切替素子の第２制御端子とアース間に設けられ、前記シフト回路から出力された前記第１信号の電圧が前記第１電圧のとき開いて、前記抵抗回路から前記第２制御端子に入力される前記第２信号の電圧を前記第２電圧とし、前記シフト回路から出力された前記第１信号の電圧が前記第２電圧のとき閉じて、前記第２制御端子に入力される前記第２信号の電圧をアース電位の第１電圧とするスイッチ回路（２７）とによって構成されていることを特徴とする信号切替装置。
2. 前記２相変換回路の前記シフト回路は、前記第２の電位差分の降伏電圧を有し前記入力端子に一端側を接続されたツェナダイオード（２６ａ）と、該ツェナダイオードの他端側とアース間に接続された抵抗（２６ｂ）とからなり、該ツェナダイオードの他端側から前記第１信号を出力するように構成され、
   前記２相変換回路の前記スイッチ回路は、前記信号切替素子の前記第２制御端子とアースにそれぞれコレクタとエミッタが接続されたトランジスタからなり、該トランジスタのベースで前記第１信号を受けて、前記第２制御端子とアース間を開閉し、前記第２制御端子に入力される前記第２信号の電圧を前記第１信号に対して反転させるように構成されていることを特徴とする請求項１記載の信号切替装置。
3. 前記第１の電位差と第２の電位差が等しく設定され、
   前記２相変換回路の前記抵抗回路は、前記入力端子と前記信号切替素子の前記第２制御端子との間に直列に接続された単一の抵抗で構成されていることを特徴とする請求項２記載の信号切替装置。
4. 前記第２電圧、第３電圧および第４電圧が負であって、
   アース電位の第５電圧（Ｖｅ）と該第５電圧より前記第１の電位差分高い正の第６電圧（Ｖｆ）との間で遷移する汎用ロジック制御信号（Ｃａ）をシフトして、前記第３電圧と第４電圧の間を遷移する前記制御信号（Ｃｂ）に変換して前記２相変換回路の入力端子に入力するインタフェース回路（２３）を備えたことを特徴とする請求項１または請求項２または請求項３記載の信号切替装置。
5. シールドケース（４１）と、
   前記シールドケース内に設けられ、高周波信号に対する処理を行う複数の信号処理回路（Ｆ１〜Ｆ４）と、
   前記複数の信号処理回路を切り替えるための複数の信号切替装置（２０）とを有する信号処理装置において、
   前記複数の信号切替装置を前記請求項１〜４のいずれかに記載の信号切替装置によって構成するとともに、該各信号切替装置の前記信号切替素子と前記２相変換回路とを前記シールドケース内に設け、該２相変換回路に入力するための制御信号を、前記シールドケースを貫通する貫通端子を介して前記シールドケースの外部から供給することを特徴とする信号処理装置。

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