JP2005183687A - Semiconductor device and its manufacturing method - Google Patents

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啓介 上田
Yukako Ishida
有賀子 石田
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device and its manufacturing method in which a stiffner is provided for increasing strength, wherein deformation caused in an interposer is reliably prevented, and also to shorten a development period of the stiffner and reduce a cost. <P>SOLUTION: The semiconductor device has a semiconductor chip 12, an interposer 13 mounting the semiconductor chip 12, and a stiffner 14 supporting the interposer 13. The stiffner 14 has a multilayer structure containing an upper face copper film layer 19 in which the stiffner 14 can be etched, and an etched part 21 etched in accordance with the rigidity of the interposer 13 is formed in the upper face copper film layer 19. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は半導体装置及びその製造方法に係り、特に強度を高めるためのスティフナを設けた半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device provided with a stiffener for increasing strength and a manufacturing method thereof.

近年、半導体装置が搭載される電子機器野の小型化及び薄型化の要求に伴い、半導体装置に対しても小型化及び薄型化が要求されている。これに対応するため、半導体装置を構成するインターポーザも薄型化が図られている。   In recent years, along with a demand for downsizing and thinning of an electronic device field on which a semiconductor device is mounted, the semiconductor device is also required to be downsized and thinned. In order to cope with this, the interposer constituting the semiconductor device is also made thinner.

図１（Ａ），（Ｂ）は、従来の一例である半導体装置１を示している。図１（Ａ）は半導体装置１の斜視図であり、図１（Ｂ）は図１（Ａ）におけるＡ１−Ａ１線に沿う断面図である。   1A and 1B show a semiconductor device 1 as an example of the prior art. 1A is a perspective view of the semiconductor device 1, and FIG. 1B is a cross-sectional view taken along line A1-A1 in FIG. 1A.

この半導体装置１は、大略すると半導体チップ２、インターポーザ３、及びスティフナ４等により構成されている。半導体チップ２は、インターポーザ３に形成されている配線５にフリップチップ接合されている。   The semiconductor device 1 generally includes a semiconductor chip 2, an interposer 3, a stiffener 4, and the like. The semiconductor chip 2 is flip-chip bonded to the wiring 5 formed in the interposer 3.

インターポーザ３は、樹脂よりなる基板８上に配線５が所定のパターンで形成された構成とされている。この配線５の一端部にはバンプ２ａにより半導体チップ２がフリップチップ接合され、他端部は背面側に引き出されて外部接続端子（例えば、はんだボール３ａ）が接続される。   The interposer 3 has a configuration in which wirings 5 are formed in a predetermined pattern on a substrate 8 made of resin. The semiconductor chip 2 is flip-chip bonded to one end portion of the wiring 5 by a bump 2a, and the other end portion is pulled out to the back side to be connected to an external connection terminal (for example, a solder ball 3a).

ところで、前記したように半導体装置１に対する小型化及び薄型化の要求よりインターポーザ３の薄型化が図られているが、インターポーザ３の薄型化を図るとこれに伴いその剛性（機械的強度）が低下してしまう。具体的には、インターポーザ３は面積が広く、また熱膨張率の異なる配線５と樹脂基板８との複合構造となっているため、配線５と樹脂基板８の熱膨張率の差により変形（反り）が発生しやすい。   By the way, as described above, the thickness of the interposer 3 has been reduced due to the demand for miniaturization and thickness reduction of the semiconductor device 1. However, when the thickness of the interposer 3 is reduced, the rigidity (mechanical strength) decreases accordingly. Resulting in. Specifically, since the interposer 3 has a large area and a composite structure of the wiring 5 and the resin substrate 8 having different thermal expansion coefficients, the interposer 3 is deformed (warped) due to the difference in the thermal expansion coefficient between the wiring 5 and the resin substrate 8. ) Is likely to occur.

また、インターポーザ３上における配線５の形成位置は一様ではなく、よってインターポーザ３上には変形（反り）が発生しやすい位置と、発生し難い位置が存在している。即ち、インターポーザ３の剛性は不均一な状態となっている。   Further, the formation position of the wiring 5 on the interposer 3 is not uniform, and therefore there are positions on the interposer 3 where deformation (warping) is likely to occur and positions where it is difficult to occur. That is, the rigidity of the interposer 3 is not uniform.

このようなインターポーザ３に変形が発生した場合、半導体チップ２とインターポーザ３との接続位置に応力が発生するおそれがある。また、半導体装置１に複数配設される外部接続端子（はんだボール）の中には、インターポーザ３の変形により実装基板から離間してしまうものが発生し、実装基板に対する実装信頼性が低下してしまう。   When the interposer 3 is deformed, stress may be generated at the connection position between the semiconductor chip 2 and the interposer 3. In addition, some external connection terminals (solder balls) arranged in the semiconductor device 1 are separated from the mounting board due to deformation of the interposer 3, and the mounting reliability with respect to the mounting board is lowered. End up.

このため、半導体装置１に対し、補強部材として機能するスティフナ４を配設することが行なわれている（特許文献１参照）。スティフナ４は、図２に拡大して示すように薄い板状部材であり、従来では例えばアルミニウム等の金属板により形成されていた。また、その中央には半導体チップ２をインターポーザ３に装着するための開口部７が形成されていた。   For this reason, a stiffener 4 that functions as a reinforcing member is disposed on the semiconductor device 1 (see Patent Document 1). The stiffener 4 is a thin plate-like member as shown in an enlarged view in FIG. 2 and is conventionally formed of a metal plate such as aluminum. Further, an opening 7 for mounting the semiconductor chip 2 to the interposer 3 is formed at the center.

このスティフナ４は、インターポーザ３に比べて高い剛性（機械的強度）を有している。このため、スティフナ４をインターポーザ３に配設することにより、半導体装置１の薄型化を図りつつインターポーザ３に変形が発生することを防止することができる。
特開２０００−２２８４５０号公報 The stiffener 4 has higher rigidity (mechanical strength) than the interposer 3. For this reason, by arranging the stiffener 4 in the interposer 3, it is possible to prevent the interposer 3 from being deformed while reducing the thickness of the semiconductor device 1.
JP 2000-228450 A

ところで、インターポーザ３の剛性は一定ではなく、半導体装置１０の種類が異なり、これに伴いインターポーザ３上の配線５の配設状態が変化することにより変化するものである。このように、半導体装置１の種類が異なると、インターポーザ３の剛性の分布も変化してしまうため、搭載される半導体装置１（インターポーザ３）に対応するよう個別にスティフナ４を調整する必要がある。   By the way, the rigidity of the interposer 3 is not constant, the type of the semiconductor device 10 is different, and changes with the change in the arrangement state of the wiring 5 on the interposer 3. As described above, when the type of the semiconductor device 1 is different, the stiffness distribution of the interposer 3 is also changed. Therefore, it is necessary to individually adjust the stiffener 4 so as to correspond to the mounted semiconductor device 1 (interposer 3). .

この際、従来の半導体装置１では、スティフナ４を全体均一な板状部材（例えば金属板）で構成していたため、スティフナ４をインターポーザ３に対応させるには、スティフナ４の材質、形状、厚さ等を適宜変化させることにより調整することが行なわれていた。   At this time, in the conventional semiconductor device 1, the stiffener 4 is composed of a uniform plate-like member (for example, a metal plate). Therefore, in order to make the stiffener 4 correspond to the interposer 3, the material, shape, and thickness of the stiffener 4. Adjustments have been made by appropriately changing the above.

しかしながら、半導体装置１（インターポーザ３）毎にスティフナ４の材質、形状、厚さ等を調整する作業は非常に面倒であり、また調整に時間を要する。このため、半導体装置１の変更があった場合、これに即時に対応することができず、またスティフナ４の開発コストも高くなってしまうという問題点があった。   However, the operation of adjusting the material, shape, thickness, and the like of the stiffener 4 for each semiconductor device 1 (interposer 3) is very troublesome and requires time for adjustment. For this reason, when there is a change in the semiconductor device 1, there is a problem that it is not possible to immediately cope with this and the development cost of the stiffener 4 is increased.

本発明は上記の点に鑑みてなされたものであり、インターポーザに発生する変形を確実に防止しうると共に、スティフナの開発期の短縮及び低コスト化を図りうる半導体装置及びその製造方法を提供することを目的とする。   The present invention has been made in view of the above points, and provides a semiconductor device capable of reliably preventing deformation occurring in an interposer and shortening the development period and reducing the cost of a stiffener, and a method of manufacturing the same. For the purpose.

上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。   In order to solve the above-described problems, the present invention is characterized by the following measures.

請求項１記載の発明は、
半導体チップと、
該半導体チップを搭載するインターポーザと、
該インターポーザを支持するスティフナとを有する半導体装置において、
前記スティフナを、エッチング可能なエッチング可能層を含む多層構造とし、
かつ、該エッチング可能層に、前記インターポーザの剛性に対応してエッチングされたエッチング部を形成してなることを特徴とするものである。 The invention described in claim 1
A semiconductor chip;
An interposer on which the semiconductor chip is mounted;
In a semiconductor device having a stiffener for supporting the interposer,
The stiffener has a multilayer structure including an etchable layer that can be etched;
In addition, the etched portion is formed with an etched portion corresponding to the rigidity of the interposer.

上記発明によれば、スティフナを構成するエッチング可能層をエッチング処理してエッチング部を形成することにより、インターポーザの剛性に対応した剛性を有するスティフナが形成されるため、半導体装置（インターポーザ）に反りが発生することを確実に防止することができる。また、エッチング可能層に対するエッチング部の形成は容易であり、よってスティフナの剛性をインターポーザの剛性に対応させる処理は容易に行なうことができる。   According to the above invention, since the stiffener having the rigidity corresponding to the rigidity of the interposer is formed by etching the etchable layer constituting the stiffener to form the etched portion, the semiconductor device (interposer) is warped. It is possible to reliably prevent the occurrence. In addition, it is easy to form the etched portion with respect to the etchable layer, and therefore, the process of making the stiffness of the stiffener correspond to the stiffness of the interposer can be easily performed.

また、請求項２記載の発明は、
請求項１記載の半導体装置において、
前記スティフナは、
前記エッチング可能層の全面積に対するエッチング部の割合を調整することにより前記スティフナの剛性を設定してなることを特徴とするものである。 The invention according to claim 2
The semiconductor device according to claim 1,
The stiffener is
The stiffness of the stiffener is set by adjusting the ratio of the etched portion to the total area of the etchable layer.

上記発明によれば、エッチング可能層の全面積に対するエッチング部の割合を調整することによりスティフナの剛性を設定するため、この剛性を容易かつ精度良く設定することができる。   According to the above invention, the stiffness of the stiffener is set by adjusting the ratio of the etched portion with respect to the total area of the etchable layer, so that the stiffness can be easily and accurately set.

また、請求項３記載の発明のように、
請求項１または２記載の半導体装置において、
前記エッチング部を円形状とし、前記エッチング可能層に格子状或いは千鳥状に形成することとしてもよい。 Further, as in the invention according to claim 3,
The semiconductor device according to claim 1 or 2,
The etched portion may be circular, and the etchable layer may be formed in a lattice shape or a staggered shape.

また、請求項４記載の発明のように、
請求項１または２記載の半導体装置において、
前記エッチング部を矩形状とし、前記エッチング可能層に千鳥状に形成することとしてもよい。 Further, as in the invention according to claim 4,
The semiconductor device according to claim 1 or 2,
The etching part may be rectangular and may be formed in a staggered pattern on the etchable layer.

また、請求項５記載の発明は、
半導体チップと、
該半導体チップを搭載するインターポーザと、
該インターポーザを支持するスティフナとを有する半導体装置において、
前記スティフナを、エッチング可能なエッチング可能層を含む多層構造とし、
かつ、該エッチング可能層に、前記インターポーザの剛性の分布に対応してエッチングされたエッチング部を形成してなることを特徴とするものである。 The invention according to claim 5
A semiconductor chip;
An interposer on which the semiconductor chip is mounted;
In a semiconductor device having a stiffener for supporting the interposer,
The stiffener has a multilayer structure including an etchable layer that can be etched;
In addition, an etched portion etched according to the rigidity distribution of the interposer is formed in the etchable layer.

上記発明によれば、スティフナを構成するエッチング可能層をエッチング処理してエッチング部を形成することにより、インターポーザの剛性の分布に対応した剛性の分布を有するスティフナを形成するため、上記剛性の分布を有するスティフナを容易に形成することができる。   According to the above invention, the stiffener having a stiffness distribution corresponding to the stiffness distribution of the interposer is formed by etching the etchable layer constituting the stiffener to form an etched portion. The stiffener can be easily formed.

また、請求項６記載の発明は、
半導体チップが搭載されるインターポーザにスティフナを配設するスティフナ配設工程を有する半導体装置の製造方法において、
前記スティフナを、エッチング可能なエッチング可能層を含む多層構造とし、
かつ、前記付与工程で、該エッチング可能層に前記インターポーザの剛性に対応したエッチングを行なうことを特徴とするものである。 The invention according to claim 6
In a method for manufacturing a semiconductor device having a stiffener disposition step of disposing a stiffener on an interposer on which a semiconductor chip is mounted,
The stiffener has a multilayer structure including an etchable layer that can be etched;
In the application step, the etchable layer is etched according to the rigidity of the interposer.

上記発明によれば、付与工程においてスティフナを構成するエッチング可能層をエッチング処理してエッチング部を形成することにより、インターポーザの剛性に対応した剛性の分布を有するスティフナを形成するため、上記剛性を有するスティフナを容易に形成することができる。   According to the invention, the stiffener having the stiffness distribution corresponding to the stiffness of the interposer is formed by etching the etchable layer constituting the stiffener in the applying step to form the etched portion, and thus has the stiffness. A stiffener can be easily formed.

また、請求項７記載の発明は、
請求項６記載の半導体装置の製造方法において、
前記付与工程で、前記エッチング可能層の全面積に対するエッチング部の割合を調整することにより前記スティフナの剛性を設定することを特徴とするものである。 The invention according to claim 7
The method of manufacturing a semiconductor device according to claim 6.
In the applying step, the stiffness of the stiffener is set by adjusting the ratio of the etched portion to the total area of the etchable layer.

上記発明によれば、付与工程においてエッチング可能層の全面積に対するエッチング部の割合を調整することによりスティフナの剛性を設定するため、この剛性の分布を容易かつ精度良く設定することができる。   According to the above invention, since the stiffness of the stiffener is set by adjusting the ratio of the etched portion to the total area of the etchable layer in the applying step, the stiffness distribution can be easily and accurately set.

また、請求項８記載の発明のように、
請求項６または７記載の半導体装置の製造方法において、
前記エッチング部を円形状とし、前記エッチング可能層に格子状或いは千鳥状に形成することとしてもよい。 Further, as in the invention according to claim 8,
In the manufacturing method of the semiconductor device of Claim 6 or 7,
The etched portion may be circular, and the etchable layer may be formed in a lattice shape or a staggered shape.

また、請求項９記載の発明のように、
請求項６または７記載の半導体装置において、
前記エッチング部を矩形状とし、前記エッチング可能層に千鳥状に形成することとしてもよい。 Further, as in the ninth aspect of the invention,
The semiconductor device according to claim 6 or 7,
The etching part may be rectangular and may be formed in a staggered pattern on the etchable layer.

また、請求項１０記載の発明は、
半導体チップが搭載されるインターポーザにスティフナを配設するスティフナ配設工程を有する半導体装置の製造方法において、
前記スティフナを、エッチング可能なエッチング可能層を含む多層構造とし、
かつ、前記付与工程で、該エッチング可能層に前記インターポーザの剛性の分布に対応したエッチングを行なうことを特徴とするものである。 The invention according to claim 10
In a method for manufacturing a semiconductor device having a stiffener disposition step of disposing a stiffener on an interposer on which a semiconductor chip is mounted,
The stiffener has a multilayer structure including an etchable layer that can be etched;
In the applying step, the etchable layer is etched corresponding to the rigidity distribution of the interposer.

上記発明によれば、付与工程においてスティフナを構成するエッチング可能層をエッチング処理してエッチング部を形成することにより、インターポーザの剛性の分布に対応した剛性の分布を有するスティフナを容易に形成することができる。また、エッチング部の形成位置は任意に設定することができるため、種々の剛性分布を有するインターポーザに、適確かつ即時に対応することが可能となる。   According to the above invention, the stiffener having the stiffness distribution corresponding to the stiffness distribution of the interposer can be easily formed by etching the etchable layer constituting the stiffener in the applying step to form the etched portion. it can. In addition, since the formation position of the etched portion can be arbitrarily set, it is possible to accurately and immediately cope with an interposer having various rigidity distributions.

発明によれば、インターポーザに発生する熱変形を一律ではなく、個々の発生箇所に対応して個別にスティフナで吸収することができ、よってインターポーザに熱変形により発生する変形を確実に防止することができる。また、スティフナにエッチング可能層を設け、これをエッチング処理することによりスティフナに剛性の分布を持たせることにより、上記剛性の分布を有するスティフナを容易に形成することができる。更に、エッチング部の形成位置は任意に設定することができるため、各種の剛性の分布を有するインターポーザに対応することが可能となる。   According to the invention, the thermal deformation generated in the interposer is not uniform, but can be individually absorbed by the stiffener corresponding to each occurrence location, and thus the deformation generated by the thermal deformation in the interposer can be reliably prevented. it can. Further, by providing an etchable layer on the stiffener and etching the stiffener so that the stiffener has a rigidity distribution, the stiffener having the rigidity distribution can be easily formed. Furthermore, since the formation position of an etching part can be set arbitrarily, it becomes possible to deal with interposers having various stiffness distributions.

次に、本発明を実施するための最良の形態について図面と共に説明する。   Next, the best mode for carrying out the present invention will be described with reference to the drawings.

図３（Ａ），（Ｂ）は、本発明の一実施例である半導体装置１０を示している。図３（Ａ）は半導体装置１０の斜視図であり、図３（Ｂ）は図３（Ａ）におけるＡ２−Ａ２線に沿う断面図である。この半導体装置１０は、大略すると半導体チップ１２、インターポーザ１３、及びスティフナ１４等により構成されている。   3A and 3B show a semiconductor device 10 which is an embodiment of the present invention. 3A is a perspective view of the semiconductor device 10, and FIG. 3B is a cross-sectional view taken along line A2-A2 in FIG. 3A. The semiconductor device 10 generally includes a semiconductor chip 12, an interposer 13, a stiffener 14, and the like.

半導体チップ１２は高密度化されたものであり、底面には多数のバンプ（図に現れず）が形成されている。この半導体チップ１２は、インターポーザ１３にフリップチップ接合される。   The semiconductor chip 12 has a high density, and a large number of bumps (not shown) are formed on the bottom surface. The semiconductor chip 12 is flip-chip bonded to the interposer 13.

具体的には、インターポーザ１３には配線１５が形成されており、その内側端部には電極部が形成されている。半導体チップ１２のバンプは、この電極部にフリップチップ接合される。これにより、半導体チップ１２はインターポーザ１３に電気的に接続されると共に機械的に固定される。   Specifically, wiring 15 is formed in the interposer 13, and an electrode portion is formed on the inner end thereof. The bumps of the semiconductor chip 12 are flip-chip bonded to the electrode portions. Thereby, the semiconductor chip 12 is electrically connected to the interposer 13 and mechanically fixed.

インターポーザ１３は、例えばポリイミド等の樹脂フイルムよりなる樹脂基板２２上に銅よりなる配線１５が所定のパターンで形成された構成とされている。この配線１５は、上記のように内側端部が半導体チップ１２に接続され、外側他端が図示しない外部接続端子（例えば、はんだボール）に接続された構成とされている。   The interposer 13 has a configuration in which wirings 15 made of copper are formed in a predetermined pattern on a resin substrate 22 made of a resin film such as polyimide. As described above, the wiring 15 has an inner end connected to the semiconductor chip 12 and an outer other end connected to an external connection terminal (for example, a solder ball) (not shown).

また、本実施例に係る半導体装置１０は小型化及び薄型化が図られており、これに伴いインターポーザ１３も薄型化が図られている。具体的には、インターポーザ１３を構成する樹脂基板２２の厚さは８５μｍ程度に形成されている。しかしながら、インターポーザ１３の薄型化を図ると、これに伴いその剛性（機械的強度）が低下してしまう。   In addition, the semiconductor device 10 according to the present embodiment is reduced in size and thickness, and accordingly, the interposer 13 is also reduced in thickness. Specifically, the thickness of the resin substrate 22 constituting the interposer 13 is about 85 μm. However, when the thickness of the interposer 13 is reduced, the rigidity (mechanical strength) is reduced accordingly.

一方、インターポーザ１３は半導体チップ１２を搭載するものであるため面積が広く、また熱膨張率の異なる配線１５と樹脂基板２２とが複合された複合構造となっている。このため、配線１５と樹脂基板２２の熱膨張率の差により、インターポーザ１３には変形（反り）が発生しやすい。この変形が発生した場合、半導体チップ２とインターポーザ３との接続位置に応力が発生すると共に実装基板に対する実装信頼性が低下してしまうおそれがあることは前述した通りである。   On the other hand, since the interposer 13 has the semiconductor chip 12 mounted thereon, the interposer 13 has a large area and has a composite structure in which the wiring 15 and the resin substrate 22 having different thermal expansion coefficients are combined. For this reason, the interposer 13 is likely to be deformed (warped) due to the difference in thermal expansion coefficient between the wiring 15 and the resin substrate 22. As described above, when this deformation occurs, stress is generated at the connection position between the semiconductor chip 2 and the interposer 3 and the mounting reliability with respect to the mounting substrate may be lowered.

このため、本実施例に係る半導体装置１０においても、補強部材として機能するスティフナ１４を配設した構成としている。スティフナ１４は、図２に拡大して示すように薄い板状部材であり、本実施例では本実施例ではいわゆる銅貼り積層板を利用している。   For this reason, the semiconductor device 10 according to the present embodiment also has a configuration in which the stiffener 14 functioning as a reinforcing member is provided. The stiffener 14 is a thin plate member as shown in an enlarged view in FIG. 2, and in this embodiment, a so-called copper-clad laminate is used in this embodiment.

ここで、スティフナ１４の構成を図４（Ａ）を用いて説明する。尚、同図に示すスティフナ１４Ａは、図３に示したスティフナ１４とエッチング部２１の数が異なっているが他の構成は同一であるため、同図を用いてスティフナ１４の説明を行なうものとする。   Here, the configuration of the stiffener 14 will be described with reference to FIG. The stiffener 14A shown in the figure is different from the stiffener 14 shown in FIG. 3 in the number of etching portions 21, but the other configurations are the same. Therefore, the stiffener 14 will be described with reference to FIG. To do.

同図に示すように、スティフナ１４はコア材となる基材層１８と、その両面に形成された銅膜層１９，２０（エッチング可能層）とにより構成された複合構造を有している。基材層１８は例えばＢＴレジン等の基板用材料であり、その厚さは例えば８５μｍ程度である。また、各銅膜層１９，２０は、その厚さが１８μｍ程度である。   As shown in the figure, the stiffener 14 has a composite structure composed of a base material layer 18 serving as a core material and copper film layers 19 and 20 (etchable layers) formed on both surfaces thereof. The base material layer 18 is a substrate material such as BT resin, and has a thickness of about 85 μm, for example. Each copper film layer 19, 20 has a thickness of about 18 μm.

このスティフナ１４は、インターポーザ１３に比べて高い剛性（機械的強度）を有している。このため、スティフナ１４をインターポーザ１３に配設することにより、半導体装置１０の薄型化を図りつつインターポーザ１３に変形が発生することを防止できる。   The stiffener 14 has higher rigidity (mechanical strength) than the interposer 13. For this reason, by providing the stiffener 14 in the interposer 13, it is possible to prevent the interposer 13 from being deformed while reducing the thickness of the semiconductor device 10.

ここで、スティフナ１４に形成された上面銅膜層１９に注目すると、上面銅膜層１９には複数のエッチング部２１が形成されている。このエッチング部２１は、上面銅膜層１９をエッチング処理することにより形成されたものである。本実施例では、エッチング部２１は丸穴形状を有しており、また千鳥状に配設された構成とされている。このようにスティフナ１４をエッチング可能な上面銅膜層１９（エッチング可能層）を含む多層構造とし、この上面銅膜層１９にエッチング部２１を形成することにより、スティフナ１４の全体としての剛性を調整することが可能となる。   Here, paying attention to the upper surface copper film layer 19 formed on the stiffener 14, a plurality of etching portions 21 are formed in the upper surface copper film layer 19. The etching portion 21 is formed by etching the upper surface copper film layer 19. In this embodiment, the etching part 21 has a round hole shape and is arranged in a staggered manner. In this way, the stiffener 14 has a multilayer structure including the upper surface copper film layer 19 (etchable layer) that can be etched, and the etched portion 21 is formed in the upper surface copper film layer 19, thereby adjusting the rigidity of the stiffener 14 as a whole. It becomes possible to do.

前記したようにインターポーザ１３は所定の熱膨張係数を有しており、またその値はインターポーザ１３の樹脂基板２２上に形成された配線１５の形成密度等により決まるため、インターポーザ１３の剛性は不均一に分布を有した状態となっている。スティフナ１４の剛性は、このインターポーザ１３の剛性に対応するよう調整されている。このように、インターポーザ１３の剛性に対応するようスティフナ１４に剛性を持たせることにより、インターポーザ１３に発生する熱変形をスティフナ１４により確実に防止することができる。   As described above, the interposer 13 has a predetermined coefficient of thermal expansion, and the value is determined by the formation density of the wiring 15 formed on the resin substrate 22 of the interposer 13, and therefore the rigidity of the interposer 13 is uneven. It is in a state with distribution. The stiffness of the stiffener 14 is adjusted to correspond to the stiffness of the interposer 13. Thus, by providing the stiffener 14 with rigidity so as to correspond to the rigidity of the interposer 13, it is possible to reliably prevent thermal deformation generated in the interposer 13 by the stiffener 14.

ここで、「スティフナ１４の剛性をインターポーザ１３の剛性に対応させる」とは、熱膨張率差等に起因してインターポーザ１３に変形（以下、インターポーザ側変形という）が発生した際、スティフナ１４にこのインターポーザ側変形と対称的な変形（以下、スティフナ側変形という）が発生するよう、スティフナ１４の剛性（スティフナ１４の熱膨張率の調整を含む）を設定することをいう。このように、スティフナ１４の剛性を設定することにより、インターポーザ側変形とスティフナ側変形とが相殺され、よって全体としては変形（反り）のない半導体装置１０を実現することができる。   Here, “to make the stiffness of the stiffener 14 correspond to the stiffness of the interposer 13” means that when the interposer 13 is deformed (hereinafter referred to as interposer-side deformation) due to a difference in thermal expansion coefficient or the like, This means setting the rigidity of the stiffener 14 (including adjustment of the coefficient of thermal expansion of the stiffener 14) so that deformation symmetrical to the interposer side deformation (hereinafter referred to as stiffener side deformation) occurs. Thus, by setting the stiffness of the stiffener 14, the interposer-side deformation and the stiffener-side deformation are offset, so that the semiconductor device 10 having no deformation (warpage) as a whole can be realized.

ところで、インターポーザ１３に発生する変形は、上記したように一律に発生するばかりでなく、部分的に分布を有した変形となる場合がある。具体的には、インターポーザ１３は、前記したように樹脂基板２２上に配線１５が形成れた構成とされており、また配線１５の形成位置は樹脂基板２２上に一様に形成されてはおらず粗密を有している。   By the way, the deformation | transformation which generate | occur | produces in the interposer 13 may not only generate | occur | produce uniformly as mentioned above, but may become a deformation | transformation with distribution partially. Specifically, the interposer 13 is configured such that the wiring 15 is formed on the resin substrate 22 as described above, and the formation position of the wiring 15 is not uniformly formed on the resin substrate 22. It is dense.

よって、インターポーザ１３上における剛性は分布（変形のし易さからは熱膨張率の分布と見ることもできる）を有しており、この場合にはインターポーザ１３に偏りを持った変形（反り）が発生することが考えられる。このようにインターポーザ１３の偏りを持った変形に対しては、一様な剛性の分布を有するスティフナ１４では対応できないおそれがある。   Therefore, the rigidity on the interposer 13 has a distribution (which can be regarded as a distribution of thermal expansion coefficient from the viewpoint of ease of deformation). In this case, the interposer 13 has a biased deformation (warp). It is thought that it occurs. Thus, there is a possibility that the stiffener 14 having a uniform stiffness distribution cannot cope with the deformation with the bias of the interposer 13.

従って、インターポーザ１３上に剛性の分布が存在する場合は、インターポーザ１３に発生する変形（反り）防止を図る面からは、スティフナ１４の剛性にインターポーザ１３の剛性の分布に対応した分布を持たせることが望ましい。   Therefore, when there is a stiffness distribution on the interposer 13, the stiffness of the stiffener 14 should have a distribution corresponding to the stiffness distribution of the interposer 13 in order to prevent deformation (warping) occurring in the interposer 13. Is desirable.

上記したように、本実施例では上面銅膜層１９にエッチング部２１を形成することによりスティフナ１４の剛性を調整する構成としており、かつ、このエッチング部２１の形成位置は任意に容易に形成することが可能である。このため、スティフナ１４の剛性の分布は、インターポーザ１３の剛性の分布に対応するよう容易に調整することが可能である。   As described above, in this embodiment, the configuration is such that the rigidity of the stiffener 14 is adjusted by forming the etching portion 21 in the upper copper film layer 19, and the formation position of the etching portion 21 is easily formed arbitrarily. It is possible. For this reason, the stiffness distribution of the stiffener 14 can be easily adjusted to correspond to the stiffness distribution of the interposer 13.

図１０は、インターポーザ１３の剛性の分布に対応するよう調整されたスティフナ１４を有した半導体装置３０（半導体装置１０の変形例）を示している。同図に示す半導体装置３０は、スティフナ１４のインターポーザ１３の配線１５と対向する位置にはエッチング部２１が形成されていない構成となっている。   FIG. 10 shows a semiconductor device 30 (modified example of the semiconductor device 10) having the stiffener 14 adjusted to correspond to the stiffness distribution of the interposer 13. The semiconductor device 30 shown in the figure has a configuration in which the etching portion 21 is not formed at a position facing the wiring 15 of the interposer 13 of the stiffener 14.

即ち、インターポーザ１３上において配線１５が密に形成された位置は、基材層１８と配線１５との熱膨張率差により大きな変形が発生するおそれがある。このため、スティフナ１４において、配線１５が密に形成されたこの部位と対向する部位は、エッチング部２１を形成せずに上面銅膜層１９の面積を広くしている。このように、インターポーザ１３の剛性の分布に対応するようスティフナ１４に剛性の分布を持たせたことにより、インターポーザ１３上に偏りを持って発生する変形をスティフナ１４で確実に防止することができる。   That is, the position where the wirings 15 are densely formed on the interposer 13 may be greatly deformed due to the difference in thermal expansion coefficient between the base material layer 18 and the wirings 15. For this reason, in the stiffener 14, a portion facing the portion where the wiring 15 is densely formed does not form the etching portion 21, and the area of the upper surface copper film layer 19 is widened. Thus, by providing the stiffness distribution to the stiffener 14 so as to correspond to the stiffness distribution of the interposer 13, it is possible to reliably prevent the stiffener 14 from deforming with a bias on the interposer 13.

続いて、上記構成とされた半導体装置１０の製造方法について説明する。半導体装置１０は、インターポーザ１３に半導体チップ１２をフリップチップ接合した後、インターポーザ１３にスティフナ１４を配設すること（スティフナ配設工程）により製造される。   Next, a method for manufacturing the semiconductor device 10 having the above configuration will be described. The semiconductor device 10 is manufactured by disposing the stiffener 14 on the interposer 13 after the semiconductor chip 12 is flip-chip bonded to the interposer 13 (stiffener disposing step).

本実施例では、インターポーザ１３にスティフナ１４を配設（固定）する前に、スティフナ１４に対して剛性及び／或いは熱膨張率分布を付与する付与工程を実施することを特徴としている。この付与工程では、インターポーザ１３の剛性及び／或いは熱膨張率の分布に対応するよう、スティフナ１４に対して剛性及び／或いは熱膨張率分布が付与される。また、インターポーザ１３の剛性及び熱膨張率の分布は、予めインターポーザ１３の設計段階における計算、或いはシミュレーションにより求められている。   In the present embodiment, before the stiffener 14 is disposed (fixed) on the interposer 13, an application step of applying rigidity and / or thermal expansion coefficient distribution to the stiffener 14 is performed. In this application step, rigidity and / or thermal expansion coefficient distribution is applied to the stiffener 14 so as to correspond to the distribution of rigidity and / or thermal expansion coefficient of the interposer 13. Further, the stiffness and thermal expansion coefficient distribution of the interposer 13 are obtained in advance by calculation or simulation at the design stage of the interposer 13.

尚、上記した例では、インターポーザ１３に半導体チップ１２を搭載した後に、インターポーザ１３にスティフナ１４を接合することとしたが、インターポーザ１３にスティフナ１４を接合した後に半導体チップ１２を搭載することとしてもよい。   In the example described above, the stiffener 14 is bonded to the interposer 13 after the semiconductor chip 12 is mounted on the interposer 13. However, the semiconductor chip 12 may be mounted after the stiffener 14 is bonded to the interposer 13. .

次に、付与工程においてスティフナ１４に対して実施される剛性及び／或いは熱膨張率の分布（以下、剛性と熱膨張率の分布とを総称して剛性というものとする）の調整方法について説明する。スティフナ１４に対する剛性の調整方法としては、（１）エッチング部２１（エッチング可能層）の上面銅膜層１９の全面積に対する割合を調整する方法、（２）エッチング部２１の形状を調整する方法、（３）エッチング部２１の配設位置を調整する方法、（４）上面銅膜層１９の厚さを調整する方法、（５）スティフナ１４の積層数を調整する方法等が考えられる。   Next, a method for adjusting the stiffness and / or thermal expansion coefficient distribution (hereinafter, the rigidity and the thermal expansion coefficient distribution collectively) performed on the stiffener 14 in the applying step will be described. . The stiffness adjustment method for the stiffener 14 includes (1) a method for adjusting the ratio of the etching portion 21 (etchable layer) to the total area of the upper surface copper film layer 19, and (2) a method for adjusting the shape of the etching portion 21. (3) A method of adjusting the arrangement position of the etching portion 21, (4) a method of adjusting the thickness of the upper surface copper film layer 19, (5) a method of adjusting the number of stacked stiffeners 14, and the like.

まず、エッチング部２１の上面銅膜層１９の全面積に対する割合を調整する方法について説明する。前記したように、スティフナ１４は基材層１８と各銅膜層１９，２０を積層した構成とされており、また基材層１８の熱膨張率と各銅膜層１９，２０の熱膨張率は異なっている。   First, a method for adjusting the ratio of the etched portion 21 to the total area of the upper surface copper film layer 19 will be described. As described above, the stiffener 14 is configured by laminating the base material layer 18 and the copper film layers 19 and 20, and the thermal expansion coefficient of the base material layer 18 and the thermal expansion coefficients of the copper film layers 19 and 20. Is different.

このため、基材層１８の面積に対する各銅膜層１９，２０の面積の割合を変化させることにより、スティフナ１４の剛性を調整することができる。また、上面銅膜層１９の面積は、エッチング部２１の面積により変化する。このため、エッチング部２１の面積を変化させることにより、スティフナ１４の剛性を調整することが可能となる。   For this reason, the stiffness of the stiffener 14 can be adjusted by changing the ratio of the area of each copper film layer 19, 20 to the area of the base material layer 18. Further, the area of the upper surface copper film layer 19 varies depending on the area of the etched portion 21. For this reason, the stiffness of the stiffener 14 can be adjusted by changing the area of the etched portion 21.

尚、スティフナ１４上におけるエッチング部２１の面積の割合は、エッチング後にスティフナ１４の上面に残存する上面銅膜層１９（銅）の割合と相関する。このため、以下の説明において、エッチング後（エッチング部２１の形成後）において、スティフナ１４の上面の全面積に対し、上面銅膜層１９（銅）が残存する割合を残銅率というものとする。   The ratio of the area of the etched portion 21 on the stiffener 14 correlates with the ratio of the upper surface copper film layer 19 (copper) remaining on the upper surface of the stiffener 14 after etching. For this reason, in the following description, after etching (after formation of the etching portion 21), the ratio of the upper surface copper film layer 19 (copper) remaining to the total area of the upper surface of the stiffener 14 is referred to as the remaining copper ratio. .

図４は、具体的にスティフナ１４に形成されるエッチング部２１の面積を可変した状態を示している。図４（Ａ）は残銅率が約６０％のスティフナ１４Ａを示しており、図４（Ｂ）は残銅率が約８０％のスティフナ１４Ａを示しており、図４（Ｃ）は残銅率が１００％のスティフナ１４Ａを示している。エッチング部２１の面積が同一である場合、各図に示すように残銅率はエッチング部２１の形成数が多いほど少なくなる。このように、エッチング部２１の形成数を変化させることにより、スティフナ１４Ａ〜１４Ｃの剛性を簡単に変化させることができる。   FIG. 4 shows a state where the area of the etching portion 21 formed in the stiffener 14 is specifically changed. 4A shows a stiffener 14A having a residual copper ratio of about 60%, FIG. 4B shows a stiffener 14A having a residual copper ratio of about 80%, and FIG. 4C shows the residual copper. The stiffener 14A has a rate of 100%. When the area of the etching part 21 is the same, as shown in each drawing, the remaining copper ratio decreases as the number of etching parts 21 formed increases. As described above, the stiffness of the stiffeners 14A to 14C can be easily changed by changing the number of the etched portions 21 formed.

また、エッチング部２１の形成数及び形状は、エッチング時に作成するエッチングレジストにより決定されるが、このエッチングレジスト（マスク）は任意形状に容易に加工することができる。よって、エッチング部２１の形成数及び形状の変更は容易に行なうことができる。更に、エッチングレジストを用いて形成されることによりエッチング部２１の形成精度は高く、よってスティフナ１４Ａ〜１４Ｃの剛性を精度良く設定することができる。   The number and shape of the etched portions 21 are determined by an etching resist created during etching, but this etching resist (mask) can be easily processed into an arbitrary shape. Therefore, the number and shape of the etched portions 21 can be easily changed. Furthermore, the formation accuracy of the etched portion 21 is high by using the etching resist, and therefore the rigidity of the stiffeners 14A to 14C can be set with high accuracy.

次に、エッチング部２１の形状を調整する方法、及びエッチング部２１の配設位置を調整する方法について説明する。図５乃至図８は、エッチング部２１の形状を変化させることにより、またエッチング部２１の配設位置を変化させることにより、スティフナ１４の剛性（図５乃至図８では、剛性を熱膨張率の大小として示している）を調整する方法を示している。   Next, a method for adjusting the shape of the etching part 21 and a method for adjusting the arrangement position of the etching part 21 will be described. FIGS. 5 to 8 show the stiffness of the stiffener 14 by changing the shape of the etching portion 21 and by changing the arrangement position of the etching portion 21 (in FIGS. Shows how to adjust).

スティフナ１４Ｄは、図５（Ａ），（Ｂ）に示すように、エッチング部２１を丸穴形状とすると共に、これを格子状に配置したことを特徴としている。また、図５（Ｃ）は、図５（Ｂ）においてＡ１−Ａ２線上におけるスティフナ１４Ｄの熱膨張率を示している。また、図５（Ｃ）では残銅率が３９％のスティフナ１４Ｄと、残銅率が７３％のスティフナ１４Ｄの熱膨張率を示している。   As shown in FIGS. 5A and 5B, the stiffener 14D is characterized in that the etching portion 21 has a round hole shape and is arranged in a lattice shape. FIG. 5C shows the coefficient of thermal expansion of the stiffener 14D on the line A1-A2 in FIG. 5B. FIG. 5C shows the thermal expansion coefficients of the stiffener 14D having a remaining copper ratio of 39% and the stiffener 14D having a remaining copper ratio of 73%.

図５（Ｃ）より、残銅率の低い方（３９％）が残銅率の高い方（７３パーセント）より高い熱膨張率を有していることが判る。また、エッチング部２１が丸穴格子状である場合は、Ａ１−Ａ２線上におけるスティフナ１４Ｄの熱膨張率の変化は小さい値となっている。   FIG. 5C shows that the lower residual copper ratio (39%) has a higher thermal expansion coefficient than the higher residual copper ratio (73%). Moreover, when the etching part 21 is a round hole grid | lattice form, the change of the thermal expansion coefficient of the stiffener 14D on an A1-A2 line becomes a small value.

スティフナ１４Ｅは、図６（Ａ），（Ｂ）に示すように、エッチング部２１を丸穴形状とすると共に、これを千鳥状に配置したことを特徴としている。また、図６（Ｃ）は、図６（Ｂ）においてＡ１−Ａ２線上におけるスティフナ１４Ｅの熱膨張率を示している。また、図５（Ｃ）でも残銅率が３９％の場合と残銅率が７３％の場合を示している。   As shown in FIGS. 6A and 6B, the stiffener 14E is characterized in that the etching portion 21 has a round hole shape and is arranged in a staggered manner. FIG. 6C shows the coefficient of thermal expansion of the stiffener 14E on the line A1-A2 in FIG. 6B. FIG. 5C also shows a case where the remaining copper ratio is 39% and a case where the remaining copper ratio is 73%.

図６（Ｃ）より、残銅率の低い方（３９％）が残銅率の高い方（７３パーセント）より高い熱膨張率を有していることが判る。また、エッチング部２１が丸穴千鳥状である場合においてもＡ１−Ａ２線上におけるスティフナ１４Ｅの熱膨張率の変化は小さい値となっているが、残銅率３９％の時の熱膨張率と残銅率７３％のときの熱膨張率との開きは、図５（Ｃ）に示したエッチング部２１が丸穴格子状の場合に比べて広くなっている。   FIG. 6C shows that the lower residual copper ratio (39%) has a higher thermal expansion coefficient than the higher residual copper ratio (73%). Further, even when the etched portion 21 has a zigzag shape with round holes, the change in the coefficient of thermal expansion of the stiffener 14E on the A1-A2 line is a small value, but the coefficient of thermal expansion when the residual copper ratio is 39% and the residual coefficient. The difference from the coefficient of thermal expansion when the copper ratio is 73% is wider than that in the case where the etched portion 21 shown in FIG.

スティフナ１４Ｆは、図７（Ａ），（Ｂ）に示すように、エッチング部２１を四角穴形状とすると共に、これを千鳥状に配置したことを特徴としている。また、図７（Ｃ）は、図７（Ｂ）においてＡ１−Ａ２線上におけるスティフナ１４Ｆの熱膨張率を示している。また、図７（Ｃ）では残銅率が３９％の場合と残銅率が７３％の場合を示している。   As shown in FIGS. 7A and 7B, the stiffener 14F is characterized in that the etching portion 21 has a square hole shape and is arranged in a staggered manner. FIG. 7C shows the coefficient of thermal expansion of the stiffener 14F on the line A1-A2 in FIG. 7B. FIG. 7C shows a case where the remaining copper ratio is 39% and a case where the remaining copper ratio is 73%.

図７（Ｃ）より、残銅率の低い方（３９％）が残銅率の高い方（７３パーセント）より高い熱膨張率を有していることが判る。また、エッチング部２１が四角穴千鳥状である場合は、Ａ１−Ａ２線上におけるスティフナ１４Ｆの熱膨張率の値は、先に図５（Ｃ）及び図６（Ｃ）に示した丸穴格子状、丸穴千鳥状のスティフナ１４Ｄ，１４Ｅに比べて高い値となっている。残銅率３９％の時の熱膨張率と残銅率７３％のときの熱膨張率との開きは、図６（Ｃ）に示したエッチング部２１が丸穴千鳥状の場合に比べて更に広くなっている。   FIG. 7C shows that the lower residual copper ratio (39%) has a higher thermal expansion coefficient than the higher residual copper ratio (73%). In addition, when the etching portion 21 has a square-hole staggered pattern, the value of the coefficient of thermal expansion of the stiffener 14F on the A1-A2 line is the round-hole lattice pattern previously shown in FIGS. 5C and 6C. The values are higher than those of the round hole staggered stiffeners 14D and 14E. The difference between the coefficient of thermal expansion when the residual copper ratio is 39% and the coefficient of thermal expansion when the residual copper ratio is 73% is further compared to the case where the etched portion 21 shown in FIG. It is getting wider.

スティフナ１４Ｇは、図８（Ａ），（Ｂ）に示すように、エッチング部２１を同心円状に配置したことを特徴としている。また、図８（Ｃ）は、図８（Ｂ）においてＡ１−Ａ２線上におけるスティフナ１４Ｆの熱膨張率を示している。また、図８（Ｃ）では残銅率が３９％の場合と残銅率が７３％の場合を示している。   As shown in FIGS. 8A and 8B, the stiffener 14G is characterized in that the etching portions 21 are arranged concentrically. FIG. 8C shows the coefficient of thermal expansion of the stiffener 14F on the line A1-A2 in FIG. 8B. FIG. 8C shows a case where the remaining copper ratio is 39% and a case where the remaining copper ratio is 73%.

図８（Ｃ）より、残銅率の低い方（３７％）及び残銅率の高い方（７２パーセント）のいずれにおいても、Ａ１−Ａ２線上におけるスティフナ１４Ｆの熱膨張率の値は大きく変動していることが判る。   From FIG. 8 (C), the thermal expansion coefficient value of the stiffener 14F on the A1-A2 line greatly fluctuates in both the one with the lower remaining copper ratio (37%) and the one with the higher remaining copper ratio (72%). You can see that

次に、上面銅膜層１９の厚さを調整する方法、及びスティフナ１４の積層数を調整する方法について説明する。上面銅膜層１９の厚さを調整する方法としては、めっきにより上面銅膜層１９の厚さを増大する方法が考えられる。上面銅膜層１９を厚くすることにより、剛性は高くなる。この上面銅膜層１９の厚さと剛性は相関しているため、上面銅膜層１９の厚さを調整することによりスティフナ１４の剛性を調整することができる。具体的には、めっき時間を管理することにより上面銅膜層１９の膜厚を調整することができ、よってスティフナ１４の剛性を調整することができる。   Next, a method for adjusting the thickness of the upper copper film layer 19 and a method for adjusting the number of stacked stiffeners 14 will be described. As a method of adjusting the thickness of the upper surface copper film layer 19, a method of increasing the thickness of the upper surface copper film layer 19 by plating can be considered. By increasing the thickness of the upper copper film layer 19, the rigidity is increased. Since the thickness and rigidity of the upper surface copper film layer 19 are correlated, the rigidity of the stiffener 14 can be adjusted by adjusting the thickness of the upper surface copper film layer 19. Specifically, the film thickness of the upper surface copper film layer 19 can be adjusted by managing the plating time, and thus the stiffness of the stiffener 14 can be adjusted.

また、スティフナ１４の積層数を調整する方法としては、図９に示すように複数（図では２枚）のスティフナ１４Ａを張り合わせることが考えられる。この構成では、１枚の場合に比べて複数のスティフナ１４Ａの全体としての剛性を高めることができる。また、上面銅膜層１９の材質、エッチング部２１の形状及び配置等を適宜組み合わせることができるため、任意の値の剛性及び剛性の分布を実現することが可能となる。   Further, as a method for adjusting the number of stacked stiffeners 14, as shown in FIG. 9, a plurality (two in the figure) of stiffeners 14A may be bonded together. In this configuration, the rigidity of the plurality of stiffeners 14A as a whole can be increased as compared with the case of one sheet. In addition, since the material of the upper surface copper film layer 19 and the shape and arrangement of the etching portion 21 can be appropriately combined, it is possible to realize an arbitrary value of rigidity and rigidity distribution.

付与工程においては、上記した各種スティフナ１４（１４Ａ〜１４Ｇ）に対する剛性の調整方法の内、一つ或いは複数を選択してスティフナ１４の剛性の調整を行なう。これにより、インターポーザ１３に発生する変形（反り）を確実に防止することができる。また、インターポーザ１３の剛性の分布に対応するようスティフナ１４（１４Ａ〜１４Ｇ）に剛性の分布を持たせる処理を実施することにより、インターポーザ１３に発生する熱変形を一律ではなく、個々の発生箇所に対応してスティフナ１４（１４Ａ〜１４Ｇ）で吸収することができ、よってインターポーザ１３に熱変形により発生する変形を確実に防止することができる。   In the applying step, the stiffness of the stiffener 14 is adjusted by selecting one or a plurality of stiffness adjustment methods for the various stiffeners 14 (14A to 14G). Thereby, the deformation | transformation (warp) which generate | occur | produces in the interposer 13 can be prevented reliably. Further, by performing the process of giving the stiffness distribution to the stiffeners 14 (14A to 14G) so as to correspond to the stiffness distribution of the interposer 13, the thermal deformation occurring in the interposer 13 is not uniform, but at each occurrence location. Correspondingly, it can be absorbed by the stiffener 14 (14A to 14G), so that deformation caused by thermal deformation in the interposer 13 can be reliably prevented.

尚、上記した実施例ではエッチング部２１を上面銅膜層１９のみに形成した構成を示したが、エッチング部２１の形成は上面銅膜層１９のみに限定されるものではなく、下面銅膜層２０に形成する構成としてもよい。これにより、更にスティフナ１４の剛性を設定する際、その自由度を高めることができる。   In the above-described embodiment, the configuration in which the etching portion 21 is formed only on the upper surface copper film layer 19 is shown. However, the formation of the etching portion 21 is not limited to the upper surface copper film layer 19 but the lower surface copper film layer. 20 may be configured. Thereby, when the rigidity of the stiffener 14 is further set, the degree of freedom can be increased.

図１は、従来の一例である半導体装置を示す斜視図及び断面図である。1A and 1B are a perspective view and a cross-sectional view showing a conventional semiconductor device. 図２は、従来の一例であるスティフナを示す斜視図である。FIG. 2 is a perspective view showing a stiffener as an example of the prior art. 図３は、本発明の一実施例である半導体装置を示す斜視図及び断面図である。FIG. 3 is a perspective view and a sectional view showing a semiconductor device according to an embodiment of the present invention. 図４は、スティフナの残銅率を変化させる方法を説明するための図である。FIG. 4 is a diagram for explaining a method of changing the remaining copper ratio of the stiffener. 図５は、丸穴状のエッチング部を格子状に配設した時の残銅率と熱膨張率との関係を示す図である。FIG. 5 is a diagram showing the relationship between the remaining copper ratio and the thermal expansion coefficient when the round hole-shaped etched portions are arranged in a lattice shape. 図６は、丸穴状のエッチング部を千鳥状に配設した時の残銅率と熱膨張率との関係を示す図である。FIG. 6 is a diagram showing the relationship between the remaining copper ratio and the thermal expansion coefficient when the round hole-shaped etched portions are arranged in a staggered manner. 図７は、四角穴状のエッチング部を千鳥状に配設した時の残銅率と熱膨張率との関係を示す図である。FIG. 7 is a diagram showing the relationship between the remaining copper ratio and the thermal expansion coefficient when the square hole-shaped etched portions are arranged in a staggered manner. 図８は、同心円状にエッチング部を配設した時の残銅率と熱膨張率との関係を示す図である。FIG. 8 is a diagram showing the relationship between the remaining copper ratio and the thermal expansion coefficient when the etching parts are arranged concentrically. 図９は、２枚重ね構造のスティフナを示す斜視図である。FIG. 9 is a perspective view showing a stiffener having a two-layer structure. 図１０は、図３に示した半導体装置の変形例を示す斜視図である。FIG. 10 is a perspective view showing a modification of the semiconductor device shown in FIG.

符号の説明Explanation of symbols

１０ 半導体装置
１２ 半導体チップ
１３ インターポーザ
１４，１４Ａ〜１４Ｇ スティフナ
１６ 本体部
１７ 開口部
１８ 基材層
１９ 上面銅膜層
２０ 下面銅膜層
２１ エッチング部 DESCRIPTION OF SYMBOLS 10 Semiconductor device 12 Semiconductor chip 13 Interposer 14, 14A-14G Stiffener 16 Main-body part 17 Opening part 18 Base material layer 19 Upper surface copper film layer 20 Lower surface copper film layer 21 Etching part

Claims (10)

半導体チップと、
該半導体チップを搭載するインターポーザと、
該インターポーザを支持するスティフナとを有する半導体装置において、
前記スティフナを、エッチング可能なエッチング可能層を含む多層構造とし、
かつ、該エッチング可能層に、前記インターポーザの剛性に対応してエッチングされたエッチング部を形成してなることを特徴とする半導体装置。 A semiconductor chip;
An interposer on which the semiconductor chip is mounted;
In a semiconductor device having a stiffener for supporting the interposer,
The stiffener has a multilayer structure including an etchable layer that can be etched;
In addition, a semiconductor device is formed by forming an etched portion corresponding to the rigidity of the interposer in the etchable layer. 請求項１記載の半導体装置において、
前記スティフナは、
前記エッチング可能層の全面積に対するエッチング部の割合を調整することにより前記スティフナの剛性を設定してなることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The stiffener is
A semiconductor device, wherein the stiffness of the stiffener is set by adjusting a ratio of an etching portion to a total area of the etchable layer. 請求項１または２記載の半導体装置において、
前記エッチング部は円形状を有し、前記エッチング可能層に格子状或いは千鳥状に形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1 or 2,
2. The semiconductor device according to claim 1, wherein the etching portion has a circular shape and is formed in a lattice shape or a staggered shape on the etchable layer. 請求項１または２記載の半導体装置において、
前記エッチング部は矩形状を有し、前記エッチング可能層に千鳥状に形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1 or 2,
The etching device has a rectangular shape, and is formed in a staggered pattern in the etchable layer. 半導体チップと、
該半導体チップを搭載するインターポーザと、
該インターポーザを支持するスティフナとを有する半導体装置において、
前記スティフナを、エッチング可能なエッチング可能層を含む多層構造とし、
かつ、該エッチング可能層に、前記インターポーザの剛性の分布に対応してエッチングされたエッチング部を形成してなることを特徴とする半導体装置。 A semiconductor chip;
An interposer on which the semiconductor chip is mounted;
In a semiconductor device having a stiffener for supporting the interposer,
The stiffener has a multilayer structure including an etchable layer that can be etched;
In addition, a semiconductor device is formed by forming an etched portion corresponding to the rigidity distribution of the interposer in the etchable layer. 半導体チップが搭載されるインターポーザにスティフナを配設するスティフナ配設工程を有する半導体装置の製造方法において、
前記スティフナを、エッチング可能なエッチング可能層を含む多層構造とし、
かつ、前記付与工程で、該エッチング可能層に前記インターポーザの剛性に対応したエッチングを行なうことを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device having a stiffener disposition step of disposing a stiffener on an interposer on which a semiconductor chip is mounted,
The stiffener has a multilayer structure including an etchable layer that can be etched;
And the manufacturing method of the semiconductor device characterized by performing the etching corresponding to the rigidity of the said interposer to this etchable layer at the said provision process. 請求項６記載の半導体装置の製造方法において、
前記付与工程で、前記エッチング可能層の全面積に対するエッチング部の割合を調整することにより前記スティフナの剛性を設定することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 6.
A method of manufacturing a semiconductor device, wherein, in the applying step, the stiffness of the stiffener is set by adjusting a ratio of an etched portion with respect to a total area of the etchable layer. 請求項６または７記載の半導体装置の製造方法において、
前記エッチング部を円形状とすると共に前記エッチング可能層に格子状或いは千鳥状に形成することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device of Claim 6 or 7,
A method of manufacturing a semiconductor device, characterized in that the etching portion is circular and is formed in a lattice shape or a staggered shape on the etchable layer. 請求項６または７記載の半導体装置の製造方法において、
前記エッチング部を矩形状とすると共に前記エッチング可能層に千鳥状に形成することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device of Claim 6 or 7,
A method of manufacturing a semiconductor device, wherein the etched portion is rectangular and formed in a staggered pattern on the etchable layer. 半導体チップが搭載されるインターポーザにスティフナを配設するスティフナ配設工程を有する半導体装置の製造方法において、
前記スティフナを、エッチング可能なエッチング可能層を含む多層構造とし、
かつ、前記付与工程で、該エッチング可能層に前記インターポーザの剛性の分布に対応したエッチングを行なうことを特徴とする半導体装置の製造方法。
In a method for manufacturing a semiconductor device having a stiffener disposition step of disposing a stiffener on an interposer on which a semiconductor chip is mounted,
The stiffener has a multilayer structure including an etchable layer that can be etched;
And the manufacturing method of the semiconductor device characterized by performing the etching corresponding to distribution of the rigidity of the said interposer to this etchable layer at the said provision process.
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* Cited by examiner, † Cited by third party
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JP2010103516A (en) * 2008-09-29 2010-05-06 Ngk Spark Plug Co Ltd Wiring board with reinforcement
JPWO2012029526A1 (en) * 2010-08-30 2013-10-28 住友ベークライト株式会社 Semiconductor package and semiconductor device

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