JP2005175698A - Local generator and wireless communication apparatus provided with local generator - Google Patents
Local generator and wireless communication apparatus provided with local generator Download PDFInfo
- Publication number
- JP2005175698A JP2005175698A JP2003410532A JP2003410532A JP2005175698A JP 2005175698 A JP2005175698 A JP 2005175698A JP 2003410532 A JP2003410532 A JP 2003410532A JP 2003410532 A JP2003410532 A JP 2003410532A JP 2005175698 A JP2005175698 A JP 2005175698A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- output
- signal
- generator
- adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Superheterodyne Receivers (AREA)
- Transmitters (AREA)
Abstract
Description
本発明は高速周波数ホッピングに使用する高速周波数切り替えが可能なローカル発生器とこのローカル発生器を備えた無線通信装置に関する。 The present invention relates to a local generator capable of high-speed frequency switching used for high-speed frequency hopping, and a radio communication apparatus including the local generator.
無線通信の高速化が著しい。近年、米国FCC(連邦通信委員会)が3.1GHz〜10.6GHzまでの帯域を、低電力送信を条件としてUWB(Ultra−Wideband)通信に使用することを許可した。これによって短距離に限定はされるものの7.5GHzの帯域幅を用いた超高速無線通信の実現が可能となった。 The speed of wireless communication is remarkable. In recent years, the US FCC (Federal Communications Commission) has allowed a band from 3.1 GHz to 10.6 GHz to be used for UWB (Ultra-Wideband) communication on condition of low power transmission. Although this is limited to a short distance, it has become possible to realize ultrahigh-speed wireless communication using a bandwidth of 7.5 GHz.
一方、IEEEの標準化委員会802.15.3aでは、UWB用帯域を使用する100Mbpsから480Mbpsの無線パーソナルエリアネットワーク(WPAN)の標準化を行っている。 On the other hand, the IEEE standardization committee 802.15.3a standardizes a wireless personal area network (WPAN) of 100 Mbps to 480 Mbps using a UWB band.
現時点で提案されている方式の多くは、7.5GHzの帯域を高速に周波数ホッピングするものである。周波数ホッピングという方式そのものは従来から種々の方式が存在するが、IEEE802.15.3aに提案されている方式はビットレートの高速化に伴って、従来方式より遙かに高速な周波数ホッピングを行う。従来の周波数ホッピングでは、発振器内の周波数シンセサイザの出力周波数を変化させるか、せいぜい後段に配置したPLLを用いて周波数を変化させていた。しかし、IEEE802.15.3aに提案されている方式は従来の方法では対応出来ない程周波数ホッピングの速度が速い。 Many of the methods proposed at present are frequency hopping in a 7.5 GHz band at high speed. There are various conventional methods for frequency hopping, but the method proposed in IEEE 802.15.3a performs frequency hopping much faster than the conventional method as the bit rate increases. In the conventional frequency hopping, the output frequency of the frequency synthesizer in the oscillator is changed, or the frequency is changed at most by using a PLL arranged in the subsequent stage. However, the method proposed in IEEE 802.15.3a has a frequency hopping speed that is too high for the conventional method.
そこで、図14に示すような線路の切り替えによる実現方法が提案されている(例えば、非特許文献1参照)。 In view of this, an implementation method by switching lines as shown in FIG. 14 has been proposed (see, for example, Non-Patent Document 1).
図14において、周波数シンセサイザ101からの出力(5280MHz)は3分岐される。1つはサブバンド発生器102へ、1つは分周器103−6へ、もう1つは周波数変換器105へ接続する。サブバンド発生器102内には、5つの分周器103−1から103−5があり、これらによって4つの周波数440MHz、880MHz、1320MHz、1760MHzが生成されている。具体的には、周波数シンセサイザ1から入力された5280MHzのクロックは2分岐される。一方は従属接続された2つの2分周器103−4,103−5によって4分周され、1320MHzのクロックとなる。他方はまず分周器103−1によって3分周されて1760MHzとなったものが2分岐されて、一方はそのまま1760MHzのクロックとして出力される。他方は分周器103−2によってさらに2分周されて880MHzとなる。880MHzは2分岐されて、一方はそのまま880MHzとして出力され、他方は分周器103−3によって2分周されて440MHzとなって出力される。これらに直流を加えた5つの入力がセレクタ4に入力される。セレクタ104はこれら5つの入力の内の1つを選択して、周波数変換器105に出力する。周波数変換器105の他方の入力には周波数シンセサイザ101の出力を分岐した5280MHzが入力されている。周波数変換器105ではこれら2つの入力を混合して周波数変換する。周波数変換器105はダウンコンバータであり、5280MHzとセレクタ4の出力周波数の差の周波数に相当するクロック、すなわち5280MHz、4840MHz、4400MHz、3960MHz、3520MHzのうちのいずれかが周波数変換器105から出力される。なお、分周器103−6は5分周の分周器で、1056MHzのデータ用クロックを生成する。
In FIG. 14, the output (5280 MHz) from the frequency synthesizer 101 is branched into three. One is connected to the subband generator 102, one is connected to the frequency divider 103-6, and the other is connected to the frequency converter 105. In the subband generator 102, there are five frequency dividers 103-1 to 103-5, and these generate four frequencies 440MHz, 880MHz, 1320MHz, and 1760MHz. Specifically, the 5280 MHz clock input from the
図14では、予め4種類(直流も含めて5種類)の周波数を生成しておき、セレクタで
選択している。このようにすると、原理的にはセレクタ104の切り替え速度で決定する速度で切り替えることができ、高速な周波数ホッピングに対応できる。
以上述べたように、従来の高速周波数ホッピング用ローカルは、周波数シンセサイザの出力を適宜分岐し、それぞれを分周器等で周波数変換して、周波数ホッピングの全ての周波数を生成しておいて、それをセレクタで選択する方法を用いていた。
WPANは一般消費者がオフィスや家庭内で無線ネットワークを組むためのものであり、小型・低コスト性が求められる。したがって、図14に示したようなローカル発生器は、全体が1つのICの中に作り込まれることは疑いない。このような場合、各分周器でそれぞれの周波数の信号が生成されてから、セレクタに到達するまでの配線によって、それぞれの周波数間に結合が生じてしまう。
As described above, the conventional local for high-speed frequency hopping branches the output of the frequency synthesizer as appropriate and frequency-converts each with a frequency divider etc. to generate all frequencies of frequency hopping. The method of selecting with the selector was used.
WPAN is for general consumers to build a wireless network in an office or home, and is required to be small and low cost. Therefore, there is no doubt that the local generator as shown in FIG. 14 is entirely built in one IC. In such a case, the coupling between the respective frequencies is caused by the wiring from when the signal of each frequency is generated by each frequency divider until reaching the selector.
例えば、図14において、セレクタ104が1760MHzの線を選択していても、1760MHzが乗っている線には、セレクタ104に到達するまでの配線間の結合によって配線が隣接する880MHzや1056MHz、場合によっては440MHzや1320MHzのクロックも1760MHzの線に乗ってしまう。結合の量はICのレイアウトによって異なるが、1GHzを超えるような高周波では短い配線でも結合の量は大きくなりがちである。このような結合が発生すると、結果として周波数ホッピング中の特定の時刻で、本来特定の周波数(帯)のみが出力されていなければいけないのに、実際には他の周波数も同時に出力されるといった事態が発生する。 For example, in FIG. 14, even if the selector 104 selects a 1760 MHz line, the line on which 1760 MHz is placed is 880 MHz or 1056 MHz adjacent to the line due to the coupling between the lines until the selector 104 is reached. The 440MHz and 1320MHz clocks are also on the 1760MHz line. The amount of coupling varies depending on the IC layout, but the coupling amount tends to be large even with a short wiring at a high frequency exceeding 1 GHz. When such a coupling occurs, as a result, only a specific frequency (band) must be output at a specific time during frequency hopping, but other frequencies are actually output at the same time. Will occur.
このような課題を解決するために本願第1の発明では、周波数シンセサイザと、前記周波数シンセサイザ出力から周波数ホッピングで用いられる各周波数の信号を個別に生成し、前記各周波数の信号をそれぞれ個別の配線に出力する周波数生成部と、前記配線への出力タイミングを前記各周波数毎に制御する出力制御手段と、前記配線へ出力された信号を入力とする加算器とを有し、前記周波数シンセサイザの出力と前記加算器の出力とをミキシングして周波数ホッピング用のローカル信号を発生するローカル発生器を提供する。 In order to solve such a problem, in the first invention of the present application, a frequency synthesizer and a signal of each frequency used in frequency hopping are individually generated from the frequency synthesizer output, and the signal of each frequency is individually wired. An output control means for controlling the output timing to the wiring for each frequency, and an adder that receives the signal output to the wiring, and the output of the frequency synthesizer And a local generator for generating a local signal for frequency hopping by mixing the output of the adder and the output of the adder.
本願第2の発明においては、前記周波数生成部は前記各周波数の信号を生成する複数の系統よりなり、各系統には当該各周波数の信号の生成に用いられ、分周動作の作動・停止が制御可能な外部制御型分周器があることを特徴とするローカル発生器を提供する。 In the second invention of the present application, the frequency generation unit includes a plurality of systems that generate the signals of the respective frequencies, and each system is used to generate the signals of the respective frequencies, and the operation of frequency division is stopped or activated. A local generator is provided, characterized in that there is a controllable externally controlled frequency divider.
本願第3の発明においては、前記外部制御型分周器が、前記各周波数の信号を生成する前記系統の周波数変換動作の最終段であることを特徴とするローカル発生器を提供する。 According to a third aspect of the present invention, there is provided a local generator characterized in that the external control type frequency divider is the final stage of the frequency conversion operation of the system for generating the signal of each frequency.
本願第4の発明においては、前記周波数生成部が、前記各周波数の信号を生成する複数の系統よりなり、各系統の周波数の信号のみの生成に用いられる分周器が存在する系統において、その分周器は分周動作の作動・停止が制御可能な外部制御型分周器であって、前記外部制御型分周器内の出力バッファの作動・停止を制御することによって、前記外部制御型分周器の分周動作の作動・停止を制御し、各系統の周波数の信号のみの生成に用いられる分周器が存在しない系統においては、前記配線への出力以前に前記外部制御型分周器の出力バッファと同様の構成のバッファによって構成されるオン・オフスイッチを配置して、前記オン・オフスイッチの作動・停止を制御することを特徴とするローカル発生器を
提供する。
In the fourth invention of the present application, the frequency generation unit is composed of a plurality of systems that generate the signals of the respective frequencies, and in the system in which there is a frequency divider used for generating only the signals of the frequencies of the respective systems, The frequency divider is an external control type frequency divider capable of controlling the operation / stop of the frequency dividing operation, and the external control type is controlled by controlling the operation / stop of the output buffer in the external control type frequency divider. In systems where there is no frequency divider that controls the frequency division operation of the frequency divider and is used only to generate signals of the frequency of each system, the external control type frequency division before the output to the wiring There is provided a local generator characterized in that an on / off switch configured by a buffer having the same configuration as the output buffer of the generator is arranged to control the operation / stop of the on / off switch.
本願第5の発明においては、前記出力制御手段が、前記周波数生成部から出力される前記各周波数の信号の出力タイミングを指示するタイミング信号を生成するタイミング信号生成部を有し、前記タイミング信号は、前記周波数シンセサイザの出力を基準クロックとして生成され、前記周波数生成部に供給されることを特徴とするローカル発生器を提供する。 In a fifth aspect of the present application, the output control means includes a timing signal generation unit that generates a timing signal that indicates an output timing of the signal of each frequency output from the frequency generation unit, and the timing signal is A local generator is provided wherein the output of the frequency synthesizer is generated as a reference clock and supplied to the frequency generator.
本願第6の発明においては、前記タイミング信号が、それぞれの周波数について、ある回の作動指示から次回の作動指示までの時間が、その周波数に対応する時間周期の整数倍となっていることを特徴とするローカル発生器を提供する。 In the sixth invention of the present application, the timing signal is characterized in that, for each frequency, the time from one operation instruction to the next operation instruction is an integral multiple of a time period corresponding to the frequency. A local generator is provided.
本願第7の発明においては、前記外部制御型分周器が、カウンタを用いたデジタル分周器であり、前記タイミング信号による作動指示を受けた後、出力の初回の立ち上がりまたは立ち下がりまでのカウンタのカウント数が毎回所定量だけ変化するよう構成されていることを特徴とするローカル発生器を提供する。 In the seventh invention of the present application, the external control type frequency divider is a digital frequency divider using a counter, and the counter until the first rise or fall of the output after receiving an operation instruction by the timing signal is provided. There is provided a local generator characterized in that the count number is changed by a predetermined amount each time.
本願第8の発明においては、前記周波数生成部において、前記各周波数の信号を出力する最終段はデジタル回路で構成されており、前記配線への出力を停止する時、前記各周波数の信号を出力する最終段はローの状態で停止し、前記加算器は論理和回路から構成されることを特徴とするローカル発生器を提供する。 In the eighth invention of this application, in the frequency generation unit, the final stage that outputs the signal of each frequency is configured by a digital circuit, and when the output to the wiring is stopped, the signal of each frequency is output. The final stage is stopped in a low state, and the adder comprises a logical sum circuit.
本願第9の発明においては、前記周波数生成部において、最終段はデジタル回路で構成されており、前記配線への出力を停止する時、前記各周波数の信号を出力する最終段はハイの状態で停止し、前記加算器は論理積回路から構成されることを特徴とするローカル発生器を提供する。 In the ninth invention of the present application, in the frequency generation unit, the final stage is configured by a digital circuit, and when the output to the wiring is stopped, the final stage that outputs the signal of each frequency is in a high state. And providing a local generator characterized in that the adder comprises an AND circuit.
本願第10の発明においては、前記加算器が電流加算器であり、前記周波数生成部において、前記各周波数の信号を出力する最終段は、前記配線への出力を停止する時、前記加算器に電流を流さない状態で停止するよう構成されていることを特徴とするローカル発生器を提供する。 In the tenth invention of the present application, the adder is a current adder, and in the frequency generator, the final stage that outputs the signal of each frequency stops the adder when the output to the wiring is stopped. A local generator is provided which is configured to stop in a state where no current flows.
本願第11の発明においては、ある一定の周期で搬送波の周波数を切り替えて通信を行う周波数ホッピング方式で用いる周波数の信号を発生するためのローカル発生器を備えた無線通信装置において、周波数シンセサイザと、前記周波数シンセサイザ出力から周波数ホッピングで用いられる各周波数の信号を個別に生成し、前記各周波数をそれぞれ個別の配線へ出力する周波数生成部と、前記配線への出力タイミングを前記各周波数毎に制御する出力制御手段と、前記配線へ出力された信号を入力とする加算器とを有し、前記周波数シンセサイザの出力と前記加算器の出力とをミキシングして周波数ホッピング用のローカル信号を発生することを特徴とする無線通信装置を提供する。 In the eleventh aspect of the present invention, in a wireless communication apparatus including a local generator for generating a signal having a frequency used in a frequency hopping method in which communication is performed by switching the frequency of a carrier wave at a certain period, a frequency synthesizer; A signal for each frequency used for frequency hopping is individually generated from the frequency synthesizer output, and each frequency is output to an individual wiring, and the output timing to the wiring is controlled for each frequency. An output control means and an adder that receives the signal output to the wiring, and generates a local signal for frequency hopping by mixing the output of the frequency synthesizer and the output of the adder. A wireless communication device is provided.
本発明よれば、配線間の結合による不要な周波数の漏れ込みが発生しないという効果を奏する。また、複数ポート間で動作する高速なセレクタが必要無く、構成が単純化できる。 According to the present invention, there is an effect that unnecessary frequency leakage due to coupling between wirings does not occur. In addition, a high-speed selector that operates between a plurality of ports is unnecessary, and the configuration can be simplified.
本発明の実施の形態を、図面を用いて説明する。 Embodiments of the present invention will be described with reference to the drawings.
図1は、本発明の第1の実施形態を示す図であり、前述した図14の従来例と同様の機能を実現すると共に、本願発明による効果を達成するための構成が含まれた形態を示す図である。 FIG. 1 is a diagram showing a first embodiment of the present invention, in which a configuration for realizing the same function as the conventional example of FIG. 14 described above and for achieving the effect of the present invention is included. FIG.
図1において、周波数シンセサイザ1では基準となる周波数5280MHzが生成される。5280MHzのクロックは4分岐されて、1つは分周器3−6で5分周されてデータ用クロックの生成に、1つはタイミング信号の生成に、1つはアップコンバート用に、1つはサブバンド発生用に用いられる。
In FIG. 1, the
サブバンド発生器2は、主として分周器3−1〜3−5からなり、5280MHzから440MHz、880MHz、1320MHz、1760MHzの4種類の周波数を生成する。サブバンド発生器2内では、周波数シンセサイザ1からの出力は3分岐され、1つは分周器3−2で3分周され1760MHzが生成されて、配線7−1に出力される。1つは分周器3−5で4分周され1320MHzが生成されて、配線7−4に出力される。もう1つは分周器3−1で3分周された後、2分岐される。なお、図1では、途中に分岐等の入らない連続した複数の分周器は1つのまとまった分周器として図示した。例えば図14での2つの2分周器103−4、103−5は1つの4分周器として図示した。
The
分周器3−1の出力の一方は、分周器3−3によって2分周されて880MHzが生成され、配線7−2に出力される。もう一方は、分周器3−4によって4分周され、440MHzとなって、配線7−3に出力される。これらの配線7−1〜7−4からの信号は加算器4に入力され、加算されて、周波数変換器5に出力される。
One of the outputs of the frequency divider 3-1 is divided by 2 by the frequency divider 3-3 to generate 880 MHz and is output to the wiring 7-2. The other is divided by 4 by the frequency divider 3-4, becomes 440 MHz, and is output to the wiring 7-3. Signals from these wirings 7-1 to 7-4 are input to the adder 4, added, and output to the
周波数変換器5には、加算器4からの入力に加えて、周波数シンセサイザ1からの5280MHzが入力され、両者がミキシングされる。周波数変換器5からは、加算器4からの信号と周波数シンセサイザ1からの信号の差にあたる周波数の信号がLO出力9として出力される。
In addition to the input from the
分周器3−2、分周器3−3、分周器3−4、分周器3−5は外部からの制御信号に対応して、その状態を作動・停止の間で変化できる外部制御型分周器である。周波数シンセサイザ1からの入力を受けたタイミング信号生成部6は、分周器3−2、分周器3−3、分周器3−4、分周器3−5の動作を制御するタイミング信号を生成する。例えば、加算器4の出力周波数を1760MHz、1320MHz、880MHz、440MHz、0Hz(直流)の順番に切り替えるとすれば、図2のようなタイミング信号を生成する。すなわち、周波数ホッピングの1周期の始めに、1760MHzを生成する系の分周器3−2を作動させる信号を送り、その持続時間が経過したのち、分周器3−2を停止させて、ほぼ同時か、若干のガードタイムの後1320MHzを生成する系の分周器3−5を作動させる信号を送る。同様にして、分周器3−5を停止させた後に分周器3−3を動作させ880MHzを生成し、次のタイミングで分周器3−3を停止させた後に分周器3−4を動作させて440MHzを生成する。このようにして440MHzを生成する系の分周器3−4を停止させたのち、直流のために同様の持続時間だけおいて、周波数ホッピングの次の1周期が始まったら、再び分周器3−2を作動させる。
The frequency divider 3-2, the frequency divider 3-3, the frequency divider 3-4, and the frequency divider 3-5 correspond to external control signals and can change their states between operation and stop. It is a control type frequency divider. The timing signal generator 6 that receives the input from the
ここで、作動させる分周器を切り替える時の若干のガードタイムとは、2つの周波数が同時に加算器4に入力されない程度あれば良い。前の分周器へ停止を指示した時刻と、次の分周器に作動を指示した時刻がほぼ同時でも、例えば、分周器の作動開始の遅延等によって、2つの周波数が同時に加算器4に入力されることがないならば、タイミング信号生成部6側でガードタイムを設ける必要は無い。 Here, the slight guard time when the frequency divider to be operated is switched may be as long as two frequencies are not simultaneously input to the adder 4. Even when the time when the previous frequency divider is instructed to stop and the time when the next frequency divider is instructed to operate are almost simultaneous, the two frequencies are simultaneously added by the adder 4 due to, for example, a delay in starting the frequency divider. If there is no input to the timing signal, there is no need to provide a guard time on the timing signal generator 6 side.
0Hzを出力させるために加算器4の出力を直流にする方法はいくつか考えられる。例
えば、加算器4がAND回路、OR回路等のデジタル回路による加算器で構成されている場合、出力を周波数変換器5に入力する際、レベルシフタ回路で直流レベルをシフトさせて、ハイとローの中間が周波数変換器5の入力の動作中心点となるようにする可能性が高い。このような形態では、分周器3−2〜分周器3−5が全て停止したときに加算器4がハイまたはローいずれかの一定の値で停止するよう設計しておけば、周波数変換器5にはおのずと直流が入力され、周波数シンセサイザ1からの5280MHzは変換されずにLO出力9から出力される。
There are several methods for making the output of the adder 4 DC in order to output 0 Hz. For example, when the adder 4 is composed of an adder using a digital circuit such as an AND circuit or an OR circuit, when the output is input to the
他の方法としては、図14と同様に加算器4の入力側に直流専用の端子を設け、直流発生器とそれを制御するためのバッファを直流専用端子に接続して、他の周波数の系列と同様にバッファをタイミング信号生成部6から作動・停止させればよい。その場合は、図2において、直流のところにも他の周波数と同様のパルスが入る。 As another method, similarly to FIG. 14, a terminal dedicated to direct current is provided on the input side of the adder 4, a direct current generator and a buffer for controlling the direct current generator are connected to the direct current dedicated terminal, and another frequency series is provided. The buffer may be activated / stopped from the timing signal generator 6 in the same manner as described above. In that case, in FIG. 2, a pulse having the same frequency as that of the other frequency is also input to the direct current.
このようにすることによって、サブバンド発生器2内では、いずれの時刻にも1つの周波数しか発生していないようにできる。必要な周波数以外は分周器そのものを止めているため、不要な周波数は発生していない。したがって、従来問題になったような、配線間の結合による不要な周波数の漏れ込みが発生しない。また、1時刻に1つの周波数しか発生していないため、複数ポート間で動作する高速なセレクタが必要無く、サブバンド発生器2の出力は単に加算するだけで良い。
In this way, only one frequency can be generated at any time in the
なお、図1において、サブバンド発生器2の外部制御型分周器内の動作の作動・停止を司る機構とタイミング信号生成部6とで、配線への出力の有無を制御する出力制御手段となっている。
In FIG. 1, an output control means for controlling the presence / absence of output to the wiring by a mechanism for controlling the operation / stop of the operation in the external control type frequency divider of the
また、図1では、1つの周波数を生成する系に、その周波数の生成のみに用いられる分周器が必ず1つあり、それが外部制御型分周器となっていて、その動作を作動・停止間で変化させられるようになっている。このように構成することによって全ての周波数が同一の構成で作動・停止されるため、得られた信号の立ち上がり、立ち下がりの形状等の性能が周波数に依存せず、周波数ホッピング用ローカル発生器としての均質な動作が期待できる。 Further, in FIG. 1, there is always one frequency divider that is used only for generating a frequency in a system that generates one frequency, and this is an externally controlled frequency divider, and its operation is activated. It can be changed between stops. By configuring in this way, all the frequencies are activated and stopped with the same configuration, so the performance of the obtained signal, such as the rising and falling shapes, does not depend on the frequency, and as a frequency hopping local generator Can be expected to be homogeneous.
図1では、1つの周波数を生成する系に、その周波数の生成のみに用いられる分周器が1つずつであるが、これが2つ以上あることもある。例えば、分周器3−5は4分周の分周器1つでも良いし、図14のように2分周の分周器を2つカスケード接続してもよい。 In FIG. 1, there is one frequency divider used only for generating a frequency in a system that generates one frequency, but there may be two or more frequency dividers. For example, the frequency divider 3-5 may be one frequency divider with four divisions, or two frequency dividers with two divisions may be cascaded as shown in FIG.
2分周器を2つつなげた構成では、タイミング信号によって作動・停止させられるのは基本的にはどちらかのあるいは両方の分周器でも良い。しかし、どの分周器を選択するかによって性能は異なる。上流の分周器を制御するようにした場合、周波数発生の機構が上流で止まるため、その系統が停止している間に、その系統から他の系統に漏れ込む不要な周波数はより少なくなる。しかし、作動させる際には、上流の分周器から順次作動していくことになるため、その系統が完全に作動するまでの不安定な時間が長くなる。複数の周波数生成系列の内、大部分が分周器を1つしか持たない中で、2個以上持つ系列が上流の分周器に制御を掛ける場合、そのような系列だけ、動作、特に、系列が作動し始める瞬間、停止する瞬間の動作が異なってしまい、サブバンド発生器としての均質さを欠いてしまう。そのような不均質な動作は、後段の回路設計を複雑にする。1つの系列に複数の分周器があって、どちらを制御するようにもできる場合は、最終段の分周器を外部制御型分周器とすることによって、サブバンド発生器としてより均質な動作が可能となる。 In the configuration in which two frequency dividers are connected, two or both frequency dividers may be basically operated / stopped by the timing signal. However, the performance varies depending on which frequency divider is selected. When the upstream frequency divider is controlled, the frequency generation mechanism stops upstream, so that unnecessary frequency leaks from the system to other systems while the system is stopped. However, when operating, since the upstream frequency divider is sequentially operated, the unstable time until the system is completely operated becomes longer. Among a plurality of frequency generation sequences, most of them have only one divider, and when a sequence having two or more sets control to an upstream divider, only such a sequence, particularly, The operation at the moment when the sequence starts to operate and the moment when the sequence stops are different, and the homogeneity as a subband generator is lost. Such heterogeneous operation complicates subsequent circuit design. If there are multiple frequency dividers in one series and both of them can be controlled, the frequency divider in the final stage can be made an external control type frequency divider, making it more uniform as a subband generator. Operation is possible.
なお、外部制御型分周器をどのように構成するか、特に外部からのタイミング信号が入力された場合に、どのように作動・停止を行うかに関しては大まかに2つの方法が可能で
ある。すなわち、分周器の本体部である分周部を止めるか、出力ジッタを抑圧するために出力部に設けられたバッファを止めるかの二通りが考えられる。図3にそれぞれの構成を示す。
It should be noted that there are roughly two methods for configuring the external control type frequency divider, and in particular, how to operate and stop when an external timing signal is input. That is, there are two ways to stop the frequency divider, which is the main body of the frequency divider, or to stop the buffer provided in the output unit in order to suppress output jitter. FIG. 3 shows each configuration.
図3において、(a)は分周部を止める構成であり、入力12に入力されたクロックは分周部10−1で分周され、バッファ11−1でリタイミングされて、出力13から出力される。バッファ11−1はDフリップフロップ等で構成され、そのクロック入力にはリタイミング用クロック15が入力されており、分周部10−1で発生したジッタがリタイミング用クロック15の持つジッタ程度まで抑圧される。リタイミング用クロック15は大抵の場合入力12から分岐されるが、入力12が、十分なジッタ特性を有さない場合は、周波数シンセサイザ出力から分岐して用いられる。分周部10−1にはタイミング信号14−1が入力され、分周部10−1の作動・停止を制御する。分周部10−1はカウンタ式のデジタル分周器であり、タイミング信号14−1はそのカウントの開始・停止を制御する。図3(a)の構成では分周動作そのものが停止するので、他の系統への結合を抑圧する性能が高い。他の系統への結合抑圧性能を重視するならば(a)の構成が望ましい。
一方、図3の(b)は出力バッファを制御する構成である。大部分は図3(a)の構成と同様であるが、バッファ11−2は外部からその動作が制御可能であり、タイミング信号14−2がバッファ11−2の作動・停止を制御している点が大きく異なる。この構成では、分周動作そのものは止まらず、分周されたクロックが出力されるか否かのみが変化する。分周部10−2はデジタル分周器でもアナログ分周器でもいずれでも良い。(アナログ分周器はフィードバックループ中の雑音等擾乱を種に動作を開始するため、(a)の構成には向かない。) このような構成では、分周クロックを生成し続けているため、他の系統への結合を抑圧する性能は(a)よりは低い。しかしながら、図4のような実施の形態においては、望ましい形態である。
In FIG. 3, (a) is a configuration in which the frequency divider is stopped. The clock input to the input 12 is frequency-divided by the frequency divider 10-1, retimed by the buffer 11-1, and output from the output 13. Is done. The buffer 11-1 is composed of a D flip-flop and the like, and the retiming clock 15 is input to the clock input thereof, and the jitter generated in the frequency dividing unit 10-1 is about the jitter of the retiming clock 15. Be suppressed. In most cases, the retiming clock 15 is branched from the input 12, but when the input 12 does not have sufficient jitter characteristics, it is branched from the frequency synthesizer output. A timing signal 14-1 is input to the frequency divider 10-1, and the operation / stop of the frequency divider 10-1 is controlled. The frequency divider 10-1 is a counter type digital frequency divider, and the timing signal 14-1 controls the start / stop of the count. In the configuration of FIG. 3A, the frequency dividing operation itself is stopped, so that the performance of suppressing the coupling to other systems is high. The configuration (a) is desirable if importance is attached to the performance of suppressing the coupling to other systems.
On the other hand, FIG. 3B shows a configuration for controlling the output buffer. Most of the configuration is the same as that of FIG. 3A, but the operation of the buffer 11-2 can be controlled from the outside, and the timing signal 14-2 controls the operation / stop of the buffer 11-2. The point is very different. In this configuration, the frequency dividing operation itself does not stop, and only whether or not the divided clock is output is changed. The frequency divider 10-2 may be either a digital frequency divider or an analog frequency divider. (The analog frequency divider is not suitable for the configuration of (a) because the operation starts using disturbance such as noise in the feedback loop as a seed.) In such a configuration, the frequency-divided clock is continuously generated. The ability to suppress coupling to other systems is lower than (a). However, this is a desirable form in the embodiment as shown in FIG.
本発明では、サブバンド発生器内で、いずれの時刻にも1つの周波数しか発生していないようにする。必要な周波数以外は分周器そのものを止めているため、不要な周波数は発生していない。したがって、配線間の結合による不要な周波数の漏れ込みが発生しない。また、1時刻に1つの周波数しか発生していないため、複数ポート間で動作する高速なセレクタが必要無く、サブバンド発生器の出力は単に加算するだけで良く、構成が単純化できる。 In the present invention, only one frequency is generated at any time in the subband generator. Since the frequency divider itself is stopped except for the necessary frequency, no unnecessary frequency is generated. Therefore, unnecessary frequency leakage due to coupling between wirings does not occur. Further, since only one frequency is generated at one time, there is no need for a high-speed selector that operates between a plurality of ports, and the outputs of the subband generators can be simply added, and the configuration can be simplified.
図4は本願の第2の実施形態を示す図である。図1と同様に図14の機能を本願の構成で実現した場合の実施の形態である。サブバンド発生器2以外の構成は図1と同様であるので説明は省略する。なお、後述するように、図1と異なりタイミング信号生成部6には周波数シンセサイザ1からの入力は必ずしも必要ではない。
サブバンド発生器2はより図14の構成に近く、図1とは異なって、各周波数の発生系統の中に1つ以上の分周器が有るとは限らず、分周器はいくつかの系統で共用されている。分周器の作動・停止によって制御出来ない系統にはスイッチ16が挿入されている。以下にサブバンド発生器2の動作を説明する。
FIG. 4 is a diagram showing a second embodiment of the present application. As in FIG. 1, the embodiment of FIG. 14 is realized by the configuration of the present application. Since the configuration other than the
The
周波数シンセサイザ1からのクロックは2分岐され、一方は分周器17−3で4分周され、配線7−4に出力される。他方は分周器17−1で3分周された後、2分岐される。一方はスイッチ16を介して配線7−1に出力され、他方は分周器17−2で2分周され、さらに2分岐される。その一方はスイッチ16−2を介して配線7−2に出力され、他方は分周器17−4で2分周された後、配線7−3に出力される。分周器17−3,4は図3(b)に示したような構成の外部制御型分周器である。
The clock from the
スイッチ16−1、16−2は図3(b)の構成の分周器におけるバッファ11−2と同じ構成のオン・オフスイッチであり、外部からのタイミング信号によって、その動作が制御される。タイミング信号生成部6から出力されるタイミング信号は図2と同様であり、やはり、1時刻に1つの周波数のみがサブバンド発生器2から出力されるように制御される。配線への出力を制御する素子が分周器であったり、スイッチであったり異なっている。しかし、ここで用いられる外部制御型分周器は図3(b)に示したように出力バッファを制御するタイプであり、スイッチはその出力バッファと同じ構成であるため、タイミング信号によって作動・停止が行われる際の過渡的な挙動は、全ての系統で同様となっており、全体の均質性が保たれている。ここで、他の系統への結合をできるだけ抑圧するという観点から、スイッチ16は可能な限り、直前の分岐点に近い位置に挿入されているべきであるし、分周器17−3,4の出力バッファは分周部から極力近い位置に有るべきである。
なお、このようにバッファによってその系統の出力の有無を制御する形態のサブバンド発生器2では、他の周波数変換素子、例えば逓倍器やミキサにスイッチをカスケード接続したものをその系統の最終段として使用することも可能である。(当然ではあるが、図1の構成でも最終段以外であれば逓倍器やミキサの使用も可能である。サブバンド発生器に使用される周波数変換器は分周器のみには限らない。)
次に、加算器4の構成について述べる。本発明では基本的に、サブバンド発生器からは同時刻に1つの周波数のみが出力されるので、そのような構成を前提に加算器4を構成することができる。例えば、図5のようである。
The switches 16-1 and 16-2 are on / off switches having the same configuration as the buffer 11-2 in the frequency divider having the configuration shown in FIG. 3B, and their operations are controlled by an external timing signal. The timing signal output from the timing signal generator 6 is the same as that in FIG. 2 and is controlled so that only one frequency is output from the
In this way, in the
Next, the configuration of the adder 4 will be described. In the present invention, basically, only one frequency is output from the subband generator at the same time, and therefore the adder 4 can be configured on the premise of such a configuration. For example, as shown in FIG.
図5では加算器として論理和回路18が用いられている。このとき、サブバンド発生器は、それぞれの系統の最終段がデジタル回路(デジタル分周器、バッファ等)で構成されており、各系統が停止する際、その出力が必ずローで止まるように構成されている。作動している系統はハイ、ローを繰り返し、それ以外の系統は全てローで停止しているため、論理和回路18の出力は作動している系統の出力そのものとなる。また、図5では、OR回路を使用しているが、当然、NOR回路でも良い。 In FIG. 5, an OR circuit 18 is used as an adder. At this time, the sub-band generator is configured so that the final stage of each system is composed of digital circuits (digital divider, buffer, etc.), and when each system stops, its output always stops at a low level. Has been. Since the operating system repeats high and low, and all other systems are stopped at low, the output of the OR circuit 18 becomes the output of the operating system itself. In FIG. 5, an OR circuit is used, but a NOR circuit may be used.
同様に、図6のように論理積回路19を使用することも可能である。同様にこのとき、サブバンド発生器は、それぞれの系統の最終段がデジタル回路(デジタル分周器、バッファ等)で構成されており、各系統が停止する際、その出力が必ずハイで止まるように構成されている。作動している系統はハイ、ローを繰り返し、それ以外の系統は全てハイで停止しているため、論理積回路19の出力は作動している系統の出力そのものとなる。図6では、AND回路を使用しているが、当然、NAND回路でも良い。 Similarly, an AND circuit 19 can be used as shown in FIG. Similarly, at this time, the sub-band generator is configured such that the final stage of each system is configured by a digital circuit (digital divider, buffer, etc.), and when each system stops, its output always stops high. It is configured. Since the operating system repeats high and low, and all other systems are stopped at high, the output of the AND circuit 19 becomes the output of the operating system itself. Although an AND circuit is used in FIG. 6, a NAND circuit may naturally be used.
このようにすると、加算器がデジタル回路で構成されるため、設計が容易になる。 In this way, since the adder is constituted by a digital circuit, the design is facilitated.
また、加算器は図7のように電流加算器で構成されていてもよい。配線7−1〜配線7−4から入力された信号が、電流加算器21の各FETを駆動する。各々のFETのコレクタは接続されており、各FETに流れる電流は加算されて抵抗に流れる。したがって、この抵抗の一端の電圧を出力とする出力端子20では加算された電流に比例した電圧が得られる。サブバンド発生器内の各周波数に対応する系統は、その動作を停止しているときに余計な電流を流さないよう、ロー(または低い電圧)で停止するように構成されている必要がある。動作としてはNORに近い動作であるが、電流を用いたアナログ的な加算器であるため、サブバンド発生器の最終段がアナログ回路で構成されていても対応できる。 Further, the adder may be composed of a current adder as shown in FIG. The signals input from the wiring 7-1 to the wiring 7-4 drive each FET of the current adder 21. The collectors of the FETs are connected, and the currents flowing through the FETs are added and flow through the resistors. Therefore, a voltage proportional to the added current is obtained at the output terminal 20 that outputs the voltage at one end of the resistor. The system corresponding to each frequency in the subband generator needs to be configured to stop at a low (or low voltage) level so that no extra current flows when the operation is stopped. Although the operation is close to NOR, since it is an analog adder using current, it can be handled even if the final stage of the subband generator is constituted by an analog circuit.
なお、図7の構成においても、配線7−1〜配線7−4全てからの入力がローで停止していれば、出力端子20の出力はハイで停止するため、図1の説明で述べたような、0Hzを発生させる問題は解決できている。 In the configuration of FIG. 7 as well, if the inputs from all of the wirings 7-1 to 7-4 are stopped at a low level, the output of the output terminal 20 is stopped at a high level. Such a problem of generating 0 Hz has been solved.
図8はサブバンド発生器の望ましい動作を示す図であるが、このような動作を得るための実施の形態を、図を用いて説明する。 FIG. 8 shows a desirable operation of the subband generator. An embodiment for obtaining such an operation will be described with reference to the drawings.
まず、図8について説明する。上段は周波数シンセサイザの出力であり、下段はサブバンド発生器内のある1系統の出力である。(説明を容易にするため、矩形波で図示しているが、実際には正弦波やなだらかな立ち上がり/立ち下がりを有するデジタル波形である。)
下段は4分周の系列の出力であり、実線が実際にその系列から出力されている信号である。破線の波形は説明のために図示しているものである。図下段において、2つめのパルスが出力された後、他の系列が出力している間休止し、その後、再びその系列からの出力となる。このとき、重要なことは、その系列が出力を再開する際、前回、休止する直前の出力と位相が連続していることである。すなわち、休止期間がその系列の周波数の1周期の整数倍になっている必要がある。(実際の動作では、停止する時、再開する時に過渡的に波形が乱れる可能性が高く、そのような場合は、過渡的に波形が乱れている時間を除いて、前回の安定して出力されている部分の最後から、再開後の安定して出力されている部分の最初までが、その系列の周波数の1周期の整数倍の時間になっている必要がある。)
本願のローカル発生器は高速周波数ホッピングを用いた無線通信に用いることを想定している。高速周波数ホッピングでは、ホッピング周期や、1周波数の持続時間が非常に短い。従って、受信側では、周波数がホップする度にその周波数に対して同期を取り直すということをせず、前回、その周波数を受信したときの同期状態を記憶しておき、次回、同じ周波数になったときには、そのままの同期状態で受信する可能性が高い。したがって、その周波数が休止している期間中の位相が保持されていないと、再開したときに、受信側で同期出来なくなってしまう。そのために、図8のように動作する必要がある。
First, FIG. 8 will be described. The upper stage is the output of the frequency synthesizer, and the lower stage is one system output in the subband generator. (For ease of explanation, a rectangular wave is used for illustration, but it is actually a digital waveform having a sine wave or a gentle rise / fall.)
The lower part is the output of the series of divide by 4, and the solid line is the signal that is actually output from that series. The broken line waveform is shown for explanation. In the lower part of the figure, after the second pulse is output, it pauses while another series is outputting, and then the output is again from that series. At this time, what is important is that, when the series resumes output, the phase is continuous with the output immediately before the previous stop. That is, the pause period needs to be an integral multiple of one period of the frequency of the series. (In actual operation, when stopping or restarting, there is a high possibility that the waveform will be transiently disturbed. In such a case, the previous stable output is output except for the time when the waveform is transiently disturbed. (It is necessary that the time from the end of the part that is output to the beginning of the part that is stably output after restarting is an integral multiple of one period of the frequency of the series.)
The local generator of the present application is assumed to be used for wireless communication using high-speed frequency hopping. In high-speed frequency hopping, the hopping period and the duration of one frequency are very short. Therefore, on the receiving side, every time a frequency hops, it does not re-synchronize with that frequency, but remembers the synchronization state when the frequency was received last time, and it became the same frequency next time In some cases, there is a high possibility of reception in the same synchronized state. Therefore, if the phase during the period in which the frequency is paused is not maintained, synchronization on the receiving side becomes impossible when resuming. Therefore, it is necessary to operate as shown in FIG.
図8のような位相の連続性を実現するには、図3(b)のような、出力バッファのオン・オフでその作動・停止を制御する外部制御型分周器を用いるか、図4のようにスイッチを用いて、その系列の動作を制御するならば、特別な機構を用いることなく、実現できる。このような構成では、分周動作そのものは停止せず、それを配線に出力するかどうかのみが制御されているからである。 In order to realize the phase continuity as shown in FIG. 8, an external control type frequency divider as shown in FIG. 3B, which controls the operation / stop of the output buffer by turning on / off, is used. If the switch is used to control the operation of the series as described above, it can be realized without using a special mechanism. This is because in such a configuration, the frequency dividing operation itself does not stop, and only whether or not to output it to the wiring is controlled.
しかし、図3(a)のように分周動作そのものを止める分周器を使用する場合には、位相の連続性を保証するための仕組みが必要になる。 However, when a frequency divider that stops the frequency dividing operation itself as shown in FIG. 3A is used, a mechanism for ensuring phase continuity is required.
まず、必ず必要となるのが、タイミング信号の周波数シンセサイザ出力に対する同期である。サブバンド発生器内の分周器が、全て周波数シンセサイザに同期して動作しているので、分周器の動作を制御するタイミング信号が周波数シンセサイザ出力に同期していないと、分周器出力の位相の保持は不可能である。 First of all, it is necessary to synchronize the timing signal with the frequency synthesizer output. All the frequency dividers in the subband generator operate in synchronization with the frequency synthesizer, so if the timing signal that controls the operation of the frequency divider is not synchronized with the frequency synthesizer output, It is impossible to maintain the phase.
次に、望ましくは、タイミング信号を図9のように構成すると良い。サブバンド発生器内の外部制御型分周器は、タイミング信号によって作動を指示された後、周波数シンセサイザ出力の立ち上がりをトリガとしてカウント開始し、カウント開始時の初期出力はローであるよう構成されているものとする。したがって、所定数(図の4分周の例ではその半分の2回)カウントしたならば、分周器出力はハイになり、同様に分周動作を続けて行く。(通常、このような回路では、入出力の間に若干の遅延があるが、ここでは図示していない。)
タイミング信号は、図9において、始めに、その分周器に作動開始を指示してから(図、左の立ち上がり)、停止指示、休止時間(図示せず)を挟んで、次に作動開始を指示する時刻までの時間が、その分周系統の分周後の出力の1周期の整数倍になっているようにすると良い(図9のm×T、Tは分周後周波数の1周期、mは整数)。また、外部制御型分周器が周波数シンセサイザ出力の立ち上がりをトリガとして動作している場合、タイミ
ング信号は、作動開始指示時刻近辺における、外部制御型分周器でのカウント間違いが無いよう、外部制御型分周器に到達するタイミング信号の立ち上がりが、その外部制御型分周器に到達している周波数シンセサイザの立ち上がりと重ならないようにしておくと良い。
Next, the timing signal is preferably configured as shown in FIG. The external control type frequency divider in the sub-band generator is configured to start counting with the rise of the frequency synthesizer output as a trigger after being instructed by the timing signal, and the initial output at the start of the count is low. It shall be. Therefore, if a predetermined number (in the example of the division by 4 in the figure, the half is twice) is counted, the divider output becomes high and the frequency dividing operation is continued in the same manner. (Normally, in such a circuit, there is a slight delay between input and output, which is not shown here.)
In FIG. 9, the timing signal first instructs the frequency divider to start operation (rising on the left in the figure), then stops, and pauses (not shown). It is preferable that the time until the instructed time is an integral multiple of one period of the divided output of the frequency dividing system (m × T, T in FIG. 9 is one period of the frequency after division, m is an integer). In addition, when the externally controlled frequency divider is operating with the rising edge of the frequency synthesizer as a trigger, the timing signal must be externally controlled so that there is no mistake in counting with the externally controlled frequency divider near the operation start instruction time. It is preferable that the rising edge of the timing signal reaching the frequency divider does not overlap with the rising edge of the frequency synthesizer reaching the external control frequency divider.
図9の例では、IC内の遅延等考慮していないため、タイミング信号は周波数シンセサイザ出力の立ち下がりをトリガとして動作している、すなわち、分周器のカウントとは半周期ずれている。このとき、問題となるのは、周波数ホッピングの周期は、大抵の場合、システム規格で決定されており、無線機の設計時に自由に決定出来ないことである。従って、規格上の周波数ホッピングの周期が図9のm×Tに等しくなるとは限らない。このような場合は、mを一定数には定めず、必要に応じて増減させれば良い。図10はそのような例を示している。 In the example of FIG. 9, since the delay in the IC is not taken into consideration, the timing signal operates with the falling edge of the frequency synthesizer output as a trigger, that is, deviates from the count of the frequency divider by a half cycle. At this time, the problem is that the frequency hopping cycle is mostly determined by the system standard and cannot be freely determined at the time of designing the radio. Therefore, the standard frequency hopping cycle is not always equal to m × T in FIG. In such a case, m is not set to a fixed number, but may be increased or decreased as necessary. FIG. 10 shows such an example.
図10において、上段は周波数ホッピング周期を示しており、下段はタイミング信号を示している。図10は図8、図9より横軸を大幅に縮めた図である。一定である周波数ホッピング周期に対して、タイミング信号の周期は、m×Tでは若干長く、(m−1)×Tでは明らかに短い。そこで、m×Tの何回かに一回(図では3回に対して1回)(m−1)×Tの周期のタイミング信号を挿入する。通常、周波数ホッピング周期は分周後周波数1周期に対応する時間Tより遙かに長く、T程度であれば、ずれても受信動作に大きな影響は無い。このとき、(m−1)×T後に分周動作が開始され出力される信号が、他の周波数の系列で生成された信号が停止する前に出力され、重なってしまわないように、直前の系列の信号を若干(その周波数の1周期程度)早く停止させるとよい。ただし、後段の加算器や周波数変換器が飽和しないならば、重なって出力されてもかまわない。もちろん、切り替え時のガードタイムが予め設定されているならば、特に手を加えなくても重なることはない。 In FIG. 10, the upper part shows the frequency hopping period, and the lower part shows the timing signal. FIG. 10 is a diagram in which the horizontal axis is greatly reduced compared to FIGS. 8 and 9. For a constant frequency hopping period, the period of the timing signal is slightly longer at m × T and clearly shorter at (m−1) × T. Therefore, a timing signal having a cycle of (m−1) × T is inserted once every several times of m × T (once in FIG. 3 once). Usually, the frequency hopping period is much longer than the time T corresponding to one frequency after the frequency division, and if it is about T, even if the frequency hopping period is shifted, the reception operation is not greatly affected. At this time, the signal that is output after the frequency division operation is started after (m−1) × T is output before the signal generated in the other frequency series is stopped, and the signal immediately before is not overlapped. It is advisable to stop the series of signals slightly early (about one cycle of the frequency). However, if the adder and frequency converter in the subsequent stage do not saturate, they may be output in an overlapping manner. Of course, if the guard time at the time of switching is set in advance, there is no overlap even if no special action is taken.
位相の連続性を保つための異なる実施の形態を図11、図12を用いて説明する。この形態では図11に示すように、タイミング信号の周期はTの整数倍にこだわらず、周波数ホッピング周期に合っている。ただし、周波数シンセサイザ出力には同期している。周波数ホッピング周期に同期すると位相の連続性が保証出来ない場合は、図12のように外部制御型分周器の方にそれを補償する機構を備えておく。すなわち、タイミング信号によって作動開始を指示してから、初回の出力の立ち上がり(停止時にハイで停止している場合は立ち下がり)までのカウント数が毎回変化するように構成されている。図では、初めの作動開始指示の時は分周器は2カウント数えて出力を立ち上げているが、次の回には3カウント数えてから立ち上げている。このように初回の立ち上がりまでのカウント数を、周波数ホッピングの周期とm×Tのずれに相当するカウント数だけ、毎回変化させていく。初回の立ち上がりまでのカウント数がその分周器出力の1周期分のカウント数(図では4)よりも大きくなったら、1周期分のカウント数を引いたカウント数にリセットして、再び同様に変化させていく。毎回、減少させていく場合は、カウント数が1になったら、1周期分のカウント数を足すようにする。このようにすることによって、位相の連続性を確保することが可能となる。 Different embodiments for maintaining phase continuity will be described with reference to FIGS. In this embodiment, as shown in FIG. 11, the period of the timing signal is not limited to an integral multiple of T, and matches the frequency hopping period. However, it is synchronized with the frequency synthesizer output. When phase continuity cannot be guaranteed in synchronization with the frequency hopping period, a mechanism for compensating for this is provided in the external control type frequency divider as shown in FIG. That is, the count number from the start of operation by the timing signal to the rising of the first output (falling when stopped at high when stopped) changes every time. In the figure, the frequency divider counts 2 counts at the time of the first operation start instruction, but the output is raised after the next count is counted 3 counts. In this way, the number of counts up to the first rise is changed each time by the number of counts corresponding to the frequency hopping period and the deviation of m × T. If the number of counts until the first rise is larger than the number of counts for one cycle of the frequency divider output (4 in the figure), reset the count to the number of counts for one cycle, and again in the same way Change it. When decreasing the count every time, when the count reaches 1, the count for one cycle is added. By doing so, it is possible to ensure continuity of phases.
図13に、上述した本願発明のローカル発生器を搭載した無線通信装置の構成例を示す。図13において(a)は無線通信装置の送信系を、(b)は無線通信装置の受信系をそれぞれ示す。図13(a)の送信系は、送信すべきデータが入力される変調器201、本願発明の高速周波数ホッピング用ローカル発生器からの出力(LO出力9)が入力される周波数変換器202、フィルタ203、パワーアンプ204、送信アンテナ205により構成される。送信すべきデータ200は、変調器201で変調される。変調されたデータは、周波数変換器202に入力され、本願発明のローカル発生器から発生されたアップコンバード用のローカル信号(Lo出力9)とミキシングされる。ローカル発生器からは、
いずれの時刻にも1つの周波数のローカル信号しか発生していない。周波数変換器202で周波数変換された信号は、フィルタ203で所定のフィルタリング処理が施された後、パワーアンプ204で増幅されて送信アンテナ205から空中に送信される。
FIG. 13 shows a configuration example of a wireless communication apparatus equipped with the above-described local generator of the present invention. 13A shows a transmission system of the wireless communication apparatus, and FIG. 13B shows a reception system of the wireless communication apparatus. 13A includes a modulator 201 to which data to be transmitted is input, a frequency converter 202 to which an output (LO output 9) from the local generator for high-speed frequency hopping of the present invention is input, a filter 203, a power amplifier 204, and a transmission antenna 205. Data 200 to be transmitted is modulated by a modulator 201. The modulated data is input to the frequency converter 202 and mixed with the upconverting local signal (Lo output 9) generated from the local generator of the present invention. From the local generator
Only one frequency local signal is generated at any time. The signal frequency-converted by the frequency converter 202 is subjected to predetermined filtering processing by the filter 203, amplified by the power amplifier 204, and transmitted from the transmission antenna 205 to the air.
一方、図13(b)の受信系は、受信アンテナ206、プリアンプ207、本願発明の高速周波数ホッピング用ローカル発生器からの出力(LO出力9)が入力される周波数変換器208、復調器209より構成される。受信アンテナで受信したデータ210はプリアンプ207で増幅された後、周波数変換器208に入力される。ここで本願発明のローカル発生器から発生されたダウンコンバート用ローカル信号(Lo出力9)とミキシングされる。ローカル発生器からは、いずれの時刻にも1つの周波数のローカル信号しか発生していない。周波数変換器202で周波数変換された信号は、復調器209で復調され、必要なデータ211が取り出される。なお、送信アンテナ205、受信アンテナ206および周波数変換器202、208は送受共通に構成してもよい。 On the other hand, the receiving system of FIG. 13B includes a receiving antenna 206, a preamplifier 207, a frequency converter 208 to which an output (LO output 9) from the local generator for high-speed frequency hopping of the present invention is input, and a demodulator 209. Composed. Data 210 received by the receiving antenna is amplified by the preamplifier 207 and then input to the frequency converter 208. Here, it is mixed with the down-converting local signal (Lo output 9) generated from the local generator of the present invention. Only one frequency local signal is generated from the local generator at any time. The signal frequency-converted by the frequency converter 202 is demodulated by the demodulator 209, and necessary data 211 is extracted. Note that the transmission antenna 205, the reception antenna 206, and the frequency converters 202 and 208 may be configured in common for transmission and reception.
以上、本発明にかかる実施形態について説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。 The embodiment according to the present invention has been described above. However, the present invention is not limited to the above-described embodiment as it is, and can be embodied by modifying constituent elements without departing from the scope of the invention in the implementation stage. In addition, various inventions can be formed by appropriately combining a plurality of components disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, constituent elements over different embodiments may be appropriately combined.
1、101・・・周波数シンセサイザ
2、102・・・サブバンド発生器
3、17、103・・・分周器
4・・・加算器
5、105・・・周波数変換器
6・・・タイミング信号発生器
7・・・配線
8、106・・・データ用クロック出力
9・・・LO出力
10・・・分周部
11・・・バッファ
14・・・タイミング信号
15・・・リタイミング用クロック
16・・・スイッチ
18・・・論理和回路
19・・・論理積回路
20・・・電流加算器の出力端子
21・・・電流加算器
104・・・セレクタ
DESCRIPTION OF
Claims (11)
前記周波数シンセサイザ出力から周波数ホッピングで用いられる各周波数の信号を個別に生成し、前記各周波数の信号をそれぞれ個別の配線に出力する周波数生成部と、
前記配線への出力タイミングを前記各周波数毎に制御する出力制御手段と、
前記配線へ出力された信号を入力とする加算器とを有し、
前記周波数シンセサイザの出力と前記加算器の出力とをミキシングして周波数ホッピング用のローカル信号を発生することを特徴とするローカル発生器。 A frequency synthesizer,
A frequency generation unit that individually generates a signal of each frequency used in frequency hopping from the frequency synthesizer output, and outputs the signal of each frequency to each individual wiring;
Output control means for controlling the output timing to the wiring for each frequency;
An adder that inputs the signal output to the wiring;
A local generator for generating a local signal for frequency hopping by mixing the output of the frequency synthesizer and the output of the adder.
各周波数の信号のみの生成に用いられる分周器が存在しない系統においては、前記配線への出力以前に前記外部制御型分周器の出力バッファと同様の構成のバッファによって構成されるオン・オフスイッチを配置して、前記オン・オフスイッチの作動・停止を制御することを特徴とする請求項1記載のローカル発生器。 The frequency generation unit includes a plurality of systems that generate signals of each frequency, and in a system in which there is a frequency divider that is used to generate only the signals of the frequency of each system, the frequency divider performs a frequency dividing operation. An external control type frequency divider capable of controlling operation / stopping, and controlling the operation / stop of the output buffer in the external control type frequency divider to control the frequency division operation of the external control type frequency divider. Control operation and stop,
In systems where there is no frequency divider used to generate only signals of each frequency, on / off is configured by a buffer having the same configuration as the output buffer of the external control frequency divider before output to the wiring. 2. The local generator according to claim 1, wherein a switch is arranged to control operation / stop of the on / off switch.
周波数シンセサイザと、
前記周波数シンセサイザ出力から周波数ホッピングで用いられる各周波数の信号を個別に生成し、前記各周波数の信号をそれぞれ個別の配線へ出力する周波数生成部と、
前記配線への出力タイミングを前記各周波数毎に制御する出力制御手段と、
前記配線へ出力された信号を入力とする加算器とを有し、
前記周波数シンセサイザの出力と前記加算器の出力とをミキシングして周波数ホッピング用のローカル信号を発生することを特徴とする無線通信装置。 In a wireless communication apparatus provided with a local generator for generating a signal of a frequency used in a frequency hopping method for performing communication by switching the frequency of a carrier wave,
A frequency synthesizer,
A frequency generation unit that individually generates a signal of each frequency used in frequency hopping from the frequency synthesizer output, and outputs the signal of each frequency to each individual wiring;
Output control means for controlling the output timing to the wiring for each frequency;
An adder that inputs the signal output to the wiring;
A radio communication apparatus, wherein the output of the frequency synthesizer and the output of the adder are mixed to generate a local signal for frequency hopping.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003410532A JP3982819B2 (en) | 2003-12-09 | 2003-12-09 | LOCAL GENERATOR AND RADIO COMMUNICATION DEVICE PROVIDED WITH THIS LOCAL GENERATOR |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003410532A JP3982819B2 (en) | 2003-12-09 | 2003-12-09 | LOCAL GENERATOR AND RADIO COMMUNICATION DEVICE PROVIDED WITH THIS LOCAL GENERATOR |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005175698A true JP2005175698A (en) | 2005-06-30 |
JP3982819B2 JP3982819B2 (en) | 2007-09-26 |
Family
ID=34731603
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003410532A Expired - Fee Related JP3982819B2 (en) | 2003-12-09 | 2003-12-09 | LOCAL GENERATOR AND RADIO COMMUNICATION DEVICE PROVIDED WITH THIS LOCAL GENERATOR |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3982819B2 (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007018030A1 (en) * | 2005-08-09 | 2007-02-15 | Nec Corporation | Frequency synthesizer |
JP2007329804A (en) * | 2006-06-09 | 2007-12-20 | Renesas Technology Corp | Frequency synthesizer |
US8374265B2 (en) | 2008-02-04 | 2013-02-12 | Nec Corporation | Signal processing circuit, signal processing method and recording medium |
JP2015053577A (en) * | 2013-09-06 | 2015-03-19 | 日本電波工業株式会社 | Oscillator and method of manufacturing oscillator |
-
2003
- 2003-12-09 JP JP2003410532A patent/JP3982819B2/en not_active Expired - Fee Related
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007018030A1 (en) * | 2005-08-09 | 2007-02-15 | Nec Corporation | Frequency synthesizer |
US7741926B2 (en) | 2005-08-09 | 2010-06-22 | Nec Corporation | Frequency synthesizer having improved frequency hopping |
JP4793595B2 (en) * | 2005-08-09 | 2011-10-12 | 日本電気株式会社 | Frequency synthesizer |
JP2007329804A (en) * | 2006-06-09 | 2007-12-20 | Renesas Technology Corp | Frequency synthesizer |
US7826814B2 (en) | 2006-06-09 | 2010-11-02 | Renesas Electronics Corporation | Frequency synthesizer |
JP4646856B2 (en) * | 2006-06-09 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | Frequency synthesizer |
CN101087142B (en) * | 2006-06-09 | 2012-05-09 | 瑞萨电子株式会社 | Frequency synthesizer |
US8374265B2 (en) | 2008-02-04 | 2013-02-12 | Nec Corporation | Signal processing circuit, signal processing method and recording medium |
JP2015053577A (en) * | 2013-09-06 | 2015-03-19 | 日本電波工業株式会社 | Oscillator and method of manufacturing oscillator |
Also Published As
Publication number | Publication date |
---|---|
JP3982819B2 (en) | 2007-09-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6591611B2 (en) | Radio frequency receiver and reception method | |
CN101496284B (en) | Multi-modulus divider retiming circuit | |
EP2611031B1 (en) | Signal filtering | |
US20090146747A1 (en) | Novel method of frequency synthesis for fast switching | |
CN104052947B (en) | Use the multi-tuner of interpolation frequency divider | |
JP4783216B2 (en) | Pulse generator, radio transmitter using the same, and semiconductor integrated circuit device | |
Lin et al. | A regenerative semi-dynamic frequency divider for mode-1 MB-OFDM UWB hopping carrier generation | |
JP2008283659A (en) | Frequency synthesizer used for frequency hopping system | |
JP2007096694A (en) | Fm transmitter | |
JP3982819B2 (en) | LOCAL GENERATOR AND RADIO COMMUNICATION DEVICE PROVIDED WITH THIS LOCAL GENERATOR | |
US9485079B2 (en) | Frequency division | |
JP2009188850A (en) | Local signal generating circuit | |
US9077348B1 (en) | Fractional clock generator | |
CN101505151B (en) | Full-band frequency generator | |
CN104113325B (en) | A kind of multi-mode programmable frequency divider | |
JP2008092285A (en) | Mobile communication terminal and control method therefor | |
WO2012173573A1 (en) | Frequency shift keying transmitter | |
US8067989B1 (en) | Alternate clock apparatus and methods for improving radio performance | |
US6768353B2 (en) | Prescaler method and apparatus | |
US10615796B2 (en) | Level shifter | |
US7783439B2 (en) | Signal generator device and data eye scan system | |
US7683724B2 (en) | Frequency synthesizer | |
JP2012039496A (en) | Clock generator and electronic apparatus | |
KR20000038360A (en) | Method for controlling multiple phase voltages and structure of frequency mixer using the same | |
JP2013135296A (en) | Radio transmitter |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050415 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050606 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070412 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070420 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070615 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070629 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070702 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100713 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100713 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110713 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |