JP2005175332A - Semiconductor device and manufacturing method therefor - Google Patents
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Abstract
Description
本発明は半導体装置およびその製造方法に関し、特に半導体層と配線部材とを接続するためのコンタクトホールを有する半導体装置の構造とその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a structure of a semiconductor device having a contact hole for connecting a semiconductor layer and a wiring member and a manufacturing method thereof.
半導体装置に設けるコンタクトホールは、拡散層および多結晶シリコン配線などの半導体層と配線部材である金属配線とを電気的に接続する役割を有する。したがって、拡散層および多結晶シリコン配線と金属配線とのコンタクト特性は半導体装置の歩留りや信頼性などを決める上で重要である。 A contact hole provided in the semiconductor device has a role of electrically connecting a semiconductor layer such as a diffusion layer and a polycrystalline silicon wiring and a metal wiring as a wiring member. Therefore, the contact characteristics between the diffusion layer and the polycrystalline silicon wiring and the metal wiring are important in determining the yield and reliability of the semiconductor device.
コンタクト特性とは、金属配線と半導体層との物理的な接触形状や金属配線と半導体層との電気的な抵抗値などの特性を総称しているものである。特にアロイスパイクと呼ばれる現象と、金属配線と半導体層との接触抵抗が高くなるという現象とは、コンタクト特性の中でも代表的なものである。
図１０はアロイスパイクの様子を示した断面図である。１１は半導体基板、１５は拡散層、１６は絶縁膜、２１はコンタクトホール、２４は金属配線、２５はアロイスパイクである。コンタクトホール２１において、金属配線２４に含まれる金属と拡散層１５に含まれるシリコンとが相互に拡散し、拡散した金属配線２４が拡散層１５を突き抜けてしまう現象であって、半導体基板１１と拡散層１５との間でリーク電流を生じてしまうという問題がある。
一方、金属配線と拡散層との間の接触抵抗が高くなるという現象は、一般的にコンタクトホール内で金属配線が完全に被覆しないことが原因であると言われている。つまり、金属配線と半導体層との接触面積が低下することで接触抵抗が大きくなってしまう。この接触抵抗が大きくなることによって電気的接続が不十分となり、回路動作の遅延や動作不良を引き起こすといった半導体装置の電気特性を悪化させるものである。
コンタクト特性を改善することは半導体装置にとって重要であるが、特にアロイスパイクと、金属配線と半導体層との接触抵抗が高くなるという現象とは、改善すべき深刻な問題である。
The contact characteristics collectively refer to characteristics such as a physical contact shape between the metal wiring and the semiconductor layer and an electrical resistance value between the metal wiring and the semiconductor layer. In particular, a phenomenon called alloy spike and a phenomenon that the contact resistance between the metal wiring and the semiconductor layer is high are typical of the contact characteristics.
FIG. 10 is a cross-sectional view showing an alloy spike. 11 is a semiconductor substrate, 15 is a diffusion layer, 16 is an insulating film, 21 is a contact hole, 24 is a metal wiring, and 25 is an alloy spike. In the
On the other hand, the phenomenon that the contact resistance between the metal wiring and the diffusion layer increases is generally said to be caused by the metal wiring not being completely covered in the contact hole. That is, the contact resistance increases as the contact area between the metal wiring and the semiconductor layer decreases. When the contact resistance increases, the electrical connection becomes insufficient, and the electrical characteristics of the semiconductor device such as delay of circuit operation and malfunction are deteriorated.
Although improving contact characteristics is important for a semiconductor device, alloy spikes and the phenomenon that the contact resistance between a metal wiring and a semiconductor layer increases are serious problems to be improved.
近年、半導体装置は、搭載する半導体素子の微細化に伴う回路規模の増大によって高集積化する傾向にある。半導体素子の微細化によって、コンタクトホールの開口径は小さくなる一方である。コンタクトホールの開口径が小さくなると、コンタクトホールの内部において金属配線が半導体層を被覆しにくくなり、アロイスパイクの発生が増加する。あるいは、アロイスパイクを発生させないようにコンタクトホールを形成するとその製造工程が複雑となる。例えば、埋め込みプラグプロセスや、拡散層の深さを増加させるよう製造工程を追加しなければならず、アロイスパイクを発生させないコンタクトホールの形成が困難となる。
また、コンタクトホールの開口径が小さくなると、金属配線と拡散層との接触面積が減少するため、その接触抵抗が大きくなってしまう。
したがって、近年の微細化した半導体素子を用いる半導体装置には、コンタクト特性の改善は必須である。
In recent years, semiconductor devices tend to be highly integrated due to an increase in circuit scale accompanying the miniaturization of semiconductor elements to be mounted. With the miniaturization of semiconductor elements, the opening diameter of contact holes is becoming smaller. When the opening diameter of the contact hole is reduced, it becomes difficult for the metal wiring to cover the semiconductor layer inside the contact hole, and the occurrence of alloy spikes increases. Alternatively, if the contact holes are formed so as not to generate alloy spikes, the manufacturing process becomes complicated. For example, it is necessary to add a manufacturing process so as to increase the depth of the diffusion plug layer and the diffusion layer, and it becomes difficult to form a contact hole that does not generate an alloy spike.
Further, if the opening diameter of the contact hole is reduced, the contact area between the metal wiring and the diffusion layer is reduced, and the contact resistance is increased.
Therefore, it is essential to improve contact characteristics for a semiconductor device using a recent miniaturized semiconductor element.
上記の半導体装置のコンタクト特性を改善する方法としては多くの提案を見るところである（例えば、特許文献１参照）。 There are many proposals for improving the contact characteristics of the semiconductor device described above (see, for example, Patent Document 1).
[従来技術の説明]
特許文献１に示した従来技術を説明する。図１１は従来技術の半導体装置の断面図であ
る。１１は半導体基板、１０はウェル領域、１５は拡散層、１６は絶縁膜、２１はコンタクトホール、２４は金属配線である。拡散層１５に形成するコンタクトホール２１の底部は、拡散層１５の上部側よりその内部にさらに彫り込んだ構造となっている。つまり、半導体基板１１の表面より拡散層１５の底部に向かい彫り込んだ形状である。
特許文献１に示した従来技術は、コンタクト特性を改善する技術であるが、その主たる効果は、拡散層１５に彫り込まれたコンタクトホール２１の形状によって、金属配線２４と拡散層１５との接触面積が大きくなり、接触抵抗を低減できるというものである。
[Description of prior art]
The prior art shown in
The conventional technique shown in
特許文献１に示した従来技術は、コンタクト特性のうち、金属配線と半導体層との接触抵抗を低減する効果はあるものの、アロイスパイクの発生を完全に抑制することはできない。その理由は、コンタクトホール２１の底部の拡散層１５の彫り込まれた形状には角部が存在し、この角部からアロイスパイクが発生してしまうからである。
Although the prior art disclosed in
詳しく説明する。アロイスパイクを抑制する方法として、コンタクトホール内の金属配線と半導体層との間にバリアメタルを設ける構造が知られている。このバリアメタルによって金属配線から半導体層への金属の拡散を防止し、アロイスパイクの発生を抑制するものである。
しかし、特許文献１に示した従来技術のように、拡散層１５の彫り込まれた形状に角部を有する場合は、バリアメタルがコンタクトホール２１の底部を完全に被覆することができない。つまり、拡散層１５に角部を有していると、その角部のきつい曲がりによりバリアメタルが完全に被覆しないという現象が起きてしまうからである。
また、拡散層１５が彫り込まれた形状であるために、コンタクトホール２１の深さが増してしまうために、さらにバリアメタルの被覆性は低下する。
この現象は、コンタクトホール２１の開口径が小さくなる程、拡散層１５の角部の曲がりがきつくなる程、顕著になる。近年の半導体素子の微細化に伴いコンタクトホールの開口径も小径化する傾向がますます進む。このため、従来技術は、微細化した半導体素子を用いる半導体装置には適用できないという課題があった。
explain in detail. As a method of suppressing alloy spikes, a structure in which a barrier metal is provided between a metal wiring in a contact hole and a semiconductor layer is known. This barrier metal prevents metal diffusion from the metal wiring to the semiconductor layer and suppresses the occurrence of alloy spikes.
However, as in the conventional technique shown in
In addition, since the
This phenomenon becomes more prominent as the opening diameter of the
本発明が解決しようとする課題は、微細化した半導体素子を用いる半導体装置において、アロイスパイクに起因する半導体基板と拡散層との接合リーク電流を抑制できないという点である。 The problem to be solved by the present invention is that in a semiconductor device using a miniaturized semiconductor element, junction leakage current between the semiconductor substrate and the diffusion layer caused by alloy spike cannot be suppressed.
上記課題を解決するために本発明の半導体装置は次のような構成を採用する。半導体層の上部に絶縁層を有し、絶縁層上に配線部材を有し、絶縁層にコンタクトホールを形成し、コンタクトホールの中に金属層を形成し、半導体層と配線部材との接続を行なう半導体装置において、半導体層のコンタクトホールの底部に対応する位置に彫り込み凹部を形成し、彫り込み凹部は角部を有さない連続した曲面形状であることを特徴とする。 In order to solve the above problems, the semiconductor device of the present invention employs the following configuration. Having an insulating layer on the semiconductor layer, having a wiring member on the insulating layer, forming a contact hole in the insulating layer, forming a metal layer in the contact hole, and connecting the semiconductor layer and the wiring member In a semiconductor device to be performed, a carved concave portion is formed at a position corresponding to a bottom portion of a contact hole of a semiconductor layer, and the carved concave portion has a continuous curved shape having no corners.
彫り込み凹部は、すりばち形状であることを特徴とする。 The engraved concave portion is characterized by having a skirt shape.
コンタクトホールは、開口上部から底部に向かい漸次開口径が小さい形状であることを特徴とする。 The contact hole is characterized in that the diameter of the opening gradually decreases from the top to the bottom of the opening.
金属層は、コンタクトホール内に切れ目のないなだらかな形状で形成していることを特徴とする。 The metal layer is characterized by being formed in a gentle shape without a break in the contact hole.
半導体層は、半導体基板に設ける拡散層もしくは半導体基板の上部に設ける多結晶シリコン層であることを特徴とする。 The semiconductor layer is a diffusion layer provided on the semiconductor substrate or a polycrystalline silicon layer provided on the semiconductor substrate.
半導体層の上部に絶縁層を有し、絶縁層上に配線部材を有し、絶縁層にコンタクトホールを形成し、コンタクトホールの中に金属層を形成し、半導体層と配線部材との接続を行なう半導体装置において、半導体層のコンタクトホールの底部に対応する位置に彫り込み凹部を形成し、コンタクトホールは、開口上部から底部に向かい漸次開口径が小さい形状であり、彫り込み凹部は角部を有さない連続した曲面形状であり、コンタクトホールの内壁と彫り込み凹部とが連続したなだらかな形状で構成されていることを特徴とする。 Having an insulating layer on the semiconductor layer, having a wiring member on the insulating layer, forming a contact hole in the insulating layer, forming a metal layer in the contact hole, and connecting the semiconductor layer and the wiring member In a semiconductor device to be performed, a recess is formed at a position corresponding to the bottom of the contact hole of the semiconductor layer. The contact hole has a shape with a gradually decreasing opening diameter from the top of the opening toward the bottom, and the recess is provided with a corner. There is no continuous curved surface shape, and the inner wall of the contact hole and the engraved recess are formed in a continuous and gentle shape.
半導体層の上部に絶縁層を形成する工程と、絶縁層上にフォトレジスト膜を形成する工程と、フォトレジスト膜を所望の開口径で開口しコンタクトホール用レジストパターンを形成する工程と、レジストパターンをマスクとして絶縁膜をエッチングしコンタクトホールを形成する第１のエッチング工程と、コンタクトホールの開口部周辺のレジストパターンをエッチングする第２のエッチング工程と、コンタクトホールの底部に対応する位置の半導体層を彫り込み凹部形状にエッチングする第３のエッチング工程とを有することを特徴とする。 A step of forming an insulating layer on the semiconductor layer; a step of forming a photoresist film on the insulating layer; a step of opening the photoresist film with a desired opening diameter to form a contact hole resist pattern; and a resist pattern A first etching step of etching the insulating film using the mask as a mask to form a contact hole, a second etching step of etching a resist pattern around the opening of the contact hole, and a semiconductor layer at a position corresponding to the bottom of the contact hole And a third etching step of etching into a concave shape.
第１のエッチング工程は、レジストパターンをマスクとして絶縁膜を半導体層の表面が露出するまでエッチングすることを特徴とする。 The first etching step is characterized in that the insulating film is etched using the resist pattern as a mask until the surface of the semiconductor layer is exposed.
第２のエッチング工程は、レジストパターンをコンタクトホールの開口径より大きく開口するようにエッチングすることを特徴とする。 The second etching step is characterized in that the resist pattern is etched so as to open larger than the opening diameter of the contact hole.
第３のエッチング工程は、彫り込み凹部の半導体層の表面が角部を有さない連続した曲面形状に形成することを特徴とする。 The third etching step is characterized in that the surface of the semiconductor layer of the engraved recess is formed in a continuous curved surface shape having no corners.
第３のエッチング工程は、コンタクトホールの開口上部から底部に向かい漸次開口径が小さくなる形状にする処理と彫り込み凹部の半導体層の表面が角部を有さない連続した曲面形状にする処理とを同時に行なうことを特徴とする。 The third etching step includes a process of gradually reducing the opening diameter from the upper part of the contact hole toward the bottom and a process of making the surface of the semiconductor layer of the engraved concave part a continuous curved surface having no corners. It is characterized by being performed simultaneously.
第１のエッチング工程は、第１の反応ガスを用い第１のエッチング条件でドライエッチを行ない、第２のエッチング工程は、第２の反応ガスを用い第２のエッチング条件でドライエッチを行ない、第３のエッチング工程は、第３の反応ガスを用い第３のエッチング条件でドライエッチを行ない、第１の反応ガスは、フロロカーボン系ガスを用い、第２の反応ガスは酸素ガスを用い、第３の反応ガスは、フロロカーボン系ガスを用い、第１の反応ガスと第３の反応ガスとは同一であるとともに第１のエッチング条件と第３のエッチング条件とは異なることを特徴とする。 In the first etching step, dry etching is performed using the first reaction gas under the first etching conditions, and in the second etching step, dry etching is performed using the second reaction gas under the second etching conditions. In the third etching step, dry etching is performed using a third reaction gas under a third etching condition, the first reaction gas is a fluorocarbon-based gas, the second reaction gas is an oxygen gas, The third reactive gas is a fluorocarbon-based gas, and the first reactive gas and the third reactive gas are the same, and the first etching condition and the third etching condition are different.
第１の反応ガスは、ＣＦ4とＣＨＦ3とＨｅとからなり、第２の反応ガスは、Ｏ2からなり、第３の反応ガスは、ＣＦ4とＣＨＦ3とＨｅとからなり、第１の反応ガスの混合比と第３の反応ガスの混合比とは異なり、第１のエッチング条件のガス圧とＲＦパワーとは第３のエッチング条件のガス圧とＲＦパワーとより大きいことを特徴とする。 The first reactive gas is composed of CF 4 , CHF 3 and He, the second reactive gas is composed of O 2 , the third reactive gas is composed of CF 4 , CHF 3 and He, Unlike the reaction gas mixture ratio and the third reaction gas mixture ratio, the gas pressure and RF power of the first etching condition are larger than the gas pressure and RF power of the third etching condition. To do.
第１のエッチング条件のガス圧と第２のエッチング条件のガス圧とは等しく、第２のエッチング条件のＲＦパワーと第３のエッチング条件のＲＦパワーとは等しいことを特徴とする。 The gas pressure of the first etching condition is equal to the gas pressure of the second etching condition, and the RF power of the second etching condition is equal to the RF power of the third etching condition.
本発明の半導体装置の半導体層に形成するコンタクトホール底部の彫り込み凹部は、角部を有さない連続した曲面形状であるので、コンタクトホール内での金属配線の被覆性が向上し、金属配線と拡散層との接触部でアロイスパイクが発生しない。よって、アロイスパイクに起因する接合リーク電流が増加することはない。したがって、半導体装置に意図しない電流が流れることによる半導体装置の誤動作や消費電流の増加を防ぐ効果がある。
また、コンタクトホール底部の彫り込み凹部は角部を有さない連続した曲面形状であるので、金属配線と拡散層との接触抵抗をさらに低減することができるという効果がある。
Since the engraved recess at the bottom of the contact hole formed in the semiconductor layer of the semiconductor device of the present invention has a continuous curved shape without a corner, the metal wiring coverage in the contact hole is improved, and the metal wiring and Alloy spikes do not occur at the contact area with the diffusion layer. Therefore, the junction leakage current due to the alloy spike does not increase. Therefore, there is an effect of preventing malfunction of the semiconductor device and increase in current consumption due to unintended current flowing through the semiconductor device.
In addition, since the engraved recess at the bottom of the contact hole has a continuous curved shape without a corner, the contact resistance between the metal wiring and the diffusion layer can be further reduced.
本発明の半導体装置は、半導体装置のコンタクト特性のうち、アロイスパイクによる接合リーク電流の抑制とコンタクトホール内の接触抵抗の低減とを両立することができるという従来にはない優れた効果を有する。 The semiconductor device of the present invention has an unprecedented excellent effect that, among the contact characteristics of the semiconductor device, it is possible to achieve both suppression of junction leakage current due to alloy spike and reduction of contact resistance in the contact hole.
以下、図面を用いて本発明を実施するための最適な形態の半導体装置の構造とその製造方法とを説明する。なお、以下に示す本発明の実施形態については、半導体層として半導体基板の素子領域に設ける拡散層と多結晶シリコン配線とを、コンタクトホール部は金属層としてバリアメタル、配線部材として金属配線を用いた場合を例に説明する。また、従来技術と同一の構成には同一の番号を付与しており、その詳細な説明は省略する。 Hereinafter, a structure of a semiconductor device and a manufacturing method thereof in an optimum mode for carrying out the present invention will be described with reference to the drawings. In the following embodiments of the present invention, a diffusion layer and a polycrystalline silicon wiring provided in the element region of the semiconductor substrate are used as the semiconductor layer, a barrier metal is used as the metal layer in the contact hole portion, and a metal wiring is used as the wiring member. An example will be described. Moreover, the same number is attached | subjected to the structure same as a prior art, The detailed description is abbreviate | omitted.
[本発明の構造の説明]
まず、図１を用いて本発明の半導体装置の構造を説明する。図１は、本発明の半導体装置の断面図である。
本発明の半導体装置は、図１に示すように、半導体基板１１上にフィールド酸化膜１２を設ける。フィールド酸化膜１２を設けていない部分が素子領域となる。この素子領域に拡散層１５を設け、フィールド酸化膜１２上に多結晶シリコン配線１４を設ける。多結晶シリコン配線１４は、ＭＯＳＦＥＴなどのゲート電極の一部となしたり、延在して配線として用いる半導体層である。半導体基板１１の全面にシリコン酸化膜からなる絶縁膜１６を設けている。
[Description of the structure of the present invention]
First, the structure of the semiconductor device of the present invention will be described with reference to FIG. FIG. 1 is a cross-sectional view of a semiconductor device of the present invention.
In the semiconductor device of the present invention, a
さらに、絶縁膜１６の拡散層１５と多結晶シリコン配線１４とに対応する領域にコンタクトホール２１を設け、コンタクトホール２１の底部の拡散層１５とフィールド酸化膜１２上の多結晶シリコン配線１４とに彫り込み凹部２２を設け、バリアメタル２３と金属配線２４とによりコンタクトホール２１を覆う構成となっている。
Further, a
図１に示す半導体装置は、拡散層１５と多結晶シリコン配線１４とに設ける彫り込み凹部２２が角部を有さないなだらかな曲面形状となっている。ここでは、すりばち形状と呼ぶことにする。このすりばち形状の効果により、バリアメタル２３がコンタクトホール２１の底部を完全に被覆することができるため、金属配線２４と拡散層１５および多結晶シリコン配線１４との接触部でアロイスパイクが発生することはない。また、コンタクトホール内での配線部材の被覆性が向上することから、金属配線２４と拡散層１５および多結晶シリコン配線１４との接触抵抗を低減することができる。
In the semiconductor device shown in FIG. 1, the engraved
コンタクトホール２１は、開口上部から底部に向かい漸次開口径が小さい形状となっている。この形状により、バリアメタル２３と金属配線２４とがコンタクトホール２１を切れ目のないなだらかな形状で覆うことができる。よって、金属配線２４はコンタクトホール２１を確実に覆うことが可能となり、コンタクトホール内の金属の被覆性がさらに向上することから、コンタクトホールの開口径が小径化した場合であってもコンタクトホールの接触抵抗が低下することはない。
The
本発明の半導体装置の特徴は、まさにこのアロイスパイクの問題と接触抵抗の問題とを
解決した点である。コンタクトホール２１の底部の彫り込み凹部２２がすりばち形状であることで、アロイスパイクの発生を抑制し、コンタクトホール内において配線部材の被覆性が向上するのである。この従来にはない効果に加えて、コンタクトホール２１の開口上部から底部に向かい漸次開口径が小さい形状であることにより、コンタクトホール内においての配線部材の被覆性がさらに向上するのである。これら双方の効果によって、従来技術の問題点を解決し、コンタクトホールの信頼性を向上させることができたのである。
The feature of the semiconductor device of the present invention is that the problem of the alloy spike and the problem of contact resistance are solved. Since the engraved
[本発明の製造方法：図２から図８]
図１に示した半導体装置の製造方法を図２から図８の断面図を用いて説明する。図２から図８は、本発明の半導体装置のコンタクトホール２１を製造する方法を具体的に示す断面図である。
本発明の半導体装置のコンタクトホール２１は、第１のエッチング工程と第２のエッチング工程および第３のエッチング工程により形成される。これらのエッチング処理は同一の処理装置を用いて形成し、彫り込み凹部２２は第３のエッチング工程により形成する。
[Production method of the present invention: FIGS. 2 to 8]
A method for manufacturing the semiconductor device shown in FIG. 1 will be described with reference to the cross-sectional views of FIGS. 2 to 8 are cross-sectional views specifically showing a method of manufacturing the
The
まず、図２に示すように半導体基板１１上に反応ガスにジクロルシラン（ＳｉＨ2Ｃｌ2）とアンモニア（ＮＨ3）とを用いた温度が約８００℃の減圧ＣＶＤ法により、シリコン窒化膜（図示せず）を１５０ｎｍの膜厚で堆積する。
つぎに図示しないレジストパターンを用いて、エッチングガスに主として六フッ化イオウ（ＳＦ6）を用いたドライエッチングにより、素子領域のみにシリコン窒化膜が残るようにエッチングする。
その後レジストパターンをアッシングにより除去し、温度が約１０００℃の水蒸気雰囲気中の酸化により素子領域を絶縁分離するフィールド酸化膜１２を形成し、素子領域を覆っているシリコン窒化膜を温度が約１６０℃の熱リン酸を用いたウェットエッチングにより除去する。
First, as shown in FIG. 2, a silicon nitride film (not shown) is formed on a
Next, etching is performed using a resist pattern (not shown) so that the silicon nitride film remains only in the element region by dry etching mainly using sulfur hexafluoride (SF 6 ) as an etching gas.
Thereafter, the resist pattern is removed by ashing to form a
図３に示すように、反応ガスにモノシラン（ＳｉＨ4）を用いた温度が約６５０℃の減圧ＣＶＤ法により多結晶シリコン（図示せず）を３５０ｎｍの膜厚で堆積する。つぎに図示しないレジストパターンを用いて、エッチングガスに主として塩素（Ｃｌ2）を用いたドライエッチングにより多結晶シリコン配線１４を形成し、アッシングによりレジストパターンを除去する。
As shown in FIG. 3, polycrystalline silicon (not shown) is deposited to a thickness of 350 nm by a low pressure CVD method using monosilane (SiH 4 ) as a reaction gas at a temperature of about 650 ° C. Next, using a resist pattern (not shown), the
さらに、図示しないレジストパターンを用いて、砒素（Ａｓ）をイオン注入エネルギー７０ＫｅＶ、ドーズ量３×１０15ａｔｏｍｓ／ｃｍ2の条件でイオン注入を行ない、拡散層１５を形成する。その後アッシングによりレジストパターンを除去する。以上の工程で、拡散層１５と多結晶シリコン配線１４とが形成される。
Further, using a resist pattern (not shown), arsenic (As) is ion-implanted under the conditions of an ion implantation energy of 70 KeV and a dose of 3 × 10 15 atoms / cm 2 to form the
つぎに、図４に示すようにリン（Ｐ）とボロン（Ｂ）とを含んだシリコン酸化膜ならなる絶縁膜１６を温度が約５００℃の常圧ＣＶＤ法により８００ｎｍの膜厚で堆積する。その後、絶縁膜１６の上部に拡散層１５と多結晶シリコン配線１４とに対応する位置を開口するようにレジストパターン１７を形成する。このレジストパターン１７は後にコンタクトホール２１を形成する時のエッチングマスクとなる。
Next, as shown in FIG. 4, an insulating
つぎに、第1のエッチング工程を説明する。第1のエッチング工程は、第1の反応ガスと第1のエッチング条件とを用いる反応性イオンエッチング法によるものである。
第1の反応ガスとしては、一般にフロロカーボン系と呼ばれるガスを用いる。その主ガスは、四フッ化炭素（ＣＦ4）と三フッ化メタン（ＣＨＦ3）である。また希釈ガスとしてヘリウム（Ｈｅ）を用いる。
第1のエッチング条件としては、ガス圧が３００ｍＴｏｒｒ、ＲＦパワーが４００Ｗである。ＣＦ4とＣＨＦ3のガス流量は共に等しく２５ｓｃｃｍであり、Ｈｅのガス流量は１
００ｓｃｃｍである。
Next, the first etching process will be described. The first etching step is based on a reactive ion etching method using a first reaction gas and a first etching condition.
As the first reaction gas, a gas generally called a fluorocarbon-based gas is used. The main gases are carbon tetrafluoride (CF 4 ) and trifluoromethane (CHF 3 ). Helium (He) is used as a dilution gas.
As the first etching conditions, the gas pressure is 300 mTorr and the RF power is 400 W. The gas flow rates of CF 4 and CHF 3 are both equal to 25 sccm, and the gas flow rate of He is 1
00 sccm.
この第1のエッチング工程を用いて、図５に示すように拡散層１５の表面と多結晶シリコン配線１４の表面とが露出するようにコンタクトホール２１を形成する。
第１のエッチング工程によれば、コンタクトホール２１内の側面は拡散層１５および多結晶シリコン配線１４の表面に対し、ほぼ垂直な形状となり、またレジストパターン１７とコンタクトホール２１とは同一の開口径となる。
Using this first etching step,
According to the first etching process, the side surface in the
つぎに、第２のエッチング工程を説明する。第２のエッチング工程は、第２の反応ガスと第２のエッチング条件とを用いる反応性イオンエッチング法によるものである。
第２の反応ガスとしては、酸素（Ｏ2）を用いる。第２のエッチング条件としては、ガス圧が３００ｍＴｏｒｒ、ＲＦパワーが１００Ｗである。Ｏ2のガス流量は３００ｓｃｃｍである。
Next, the second etching process will be described. The second etching step is based on a reactive ion etching method using a second reaction gas and a second etching condition.
Oxygen (O 2 ) is used as the second reaction gas. As the second etching condition, the gas pressure is 300 mTorr and the RF power is 100 W. The gas flow rate of O 2 is 300 sccm.
この第２のエッチング工程を用いて、図６に示すようにレジストパターン１７の開口径をコンタクトホール１７より若干大きく形成する。この方法はアッシングとほぼ等しく、Ｏ2は絶縁層１６をエッチングしないため、レジストパターン１７のみ後退させることができる。
Using this second etching step, the opening diameter of the resist
つぎに、第３のエッチング工程を説明する。第３のエッチング工程は、第３の反応ガスと第３のエッチング条件とを用いる反応性イオンエッチング法によるものである。
第３の反応ガスとしては、第１の反応ガスと等しく、その主ガスは、ＣＦ4とＣＨＦ3である。また同様に希釈ガスとしてＨｅを用いる。
第３のエッチング条件としては、ガス圧が１００ｍＴｏｒｒ、ＲＦパワーが１００Ｗである。ＣＦ4とＣＨＦ3のガス流量は、第１のエッチング条件とは異なり、ＣＦ4は５ｓｃｃｍ、ＣＨＦ3は５０ｓｃｃｍである。Ｈｅのガス流量は５０ｓｃｃｍである。
Next, the third etching process will be described. The third etching step is based on a reactive ion etching method using a third reaction gas and a third etching condition.
The third reaction gas is the same as the first reaction gas, and the main gases are CF 4 and CHF 3 . Similarly, He is used as a dilution gas.
As the third etching condition, the gas pressure is 100 mTorr and the RF power is 100 W. The gas flow rates of CF 4 and CHF 3 are different from the first etching conditions, CF 4 is 5 sccm, and CHF 3 is 50 sccm. The gas flow rate of He is 50 sccm.
この第３のエッチング工程を用いて、図７に示すようにコンタクトホール２１の底部に対応する拡散層１５と多結晶シリコン配線１４とに彫り込み凹部２２を形成する。この第３のエッチング工程によれば、彫り込み凹部２２の形状は、すりばち形状となる。またコンタクトホール２１は開口上部から底部に向かい漸次開口径が小さい形状となる。絶縁層１６とコンタクトホール２１の底部である彫り込み凹部２２とは段差のないなだらかな形状となっている。
Using this third etching step, a recessed
図４から図７を用いて説明した本発明の半導体装置のコンタクトホールは、第１のエッチング工程と第２のエッチング工程および第３のエッチング工程により形成される。これらのエッチング処理は、第１のエッチング条件と第３のエッチング条件とは異なるが、同一の処理装置で行なうことができる。もちろん、これらのエッチング処理は異なる処理装置で行うこともできる。 The contact holes of the semiconductor device of the present invention described with reference to FIGS. 4 to 7 are formed by the first etching process, the second etching process, and the third etching process. These etching processes are different from the first etching condition and the third etching condition, but can be performed by the same processing apparatus. Of course, these etching processes can be performed by different processing apparatuses.
ここで第１のエッチング条件と第３のエッチング条件とが異なる理由を説明する。一般に、エッチング時のＲＦパワーが高いとコンタクトホール２１の形状は開口上部と底部の径がほぼ同一の形状が得やすくなる。それは、絶縁膜１６のエッチングに寄与するイオン種が、絶縁膜１６に対して垂直に照射されるからである。これは異方性と呼ばれ、エッチングを行う際には広く用いられる手法である。
そこで第１のエッチング工程では、コンタクトホール２１の形状とほぼ同じ形状で絶縁層１６をエッチングするために、第３のエッチング工程よりも高いＲＦパワーを用いている。
一方、エッチング用の反応ガスとして使用するＣＦ4は、絶縁膜のエッチングに寄与し、ＣＨＦ3はコンタクトホール２１の径が広がり過ぎないようにコンタクトホール２１の
側壁を保護する役割を有する。第３のエッチング条件は、第１のエッチング条件よりもＣＨＦ3のガス流量が多いが、これはコンタクトホール２１の径が広がり過ぎるのを抑制するためと、コンタクトホール２１の底面端部がＣＦ4により彫られ、角ができないようにしているためである。
この方法を用いると図７に示すようなすりばち形状の彫り込み凹部２２を形成することができるが、コンタクトホール２１の開口径が開口上部から底部に向かい漸次開口径が小さい形状にすることは困難である。そこで、本発明では、ＲＦパワーを下げることでその構成を得ることができた。ＲＦパワーを下げるとエッチング時の異方性が悪くなることを利用したのである。
Here, the reason why the first etching condition and the third etching condition are different will be described. In general, when the RF power at the time of etching is high, it is easy to obtain a shape of the
Therefore, in the first etching process, RF power higher than that in the third etching process is used in order to etch the insulating
On the other hand, CF 4 used as a reactive gas for etching contributes to the etching of the insulating film, and CHF 3 has a role of protecting the side wall of the
When this method is used, a groove-shaped
さらに図８に示すように、チタン（Ｔｉ）とチタン窒化膜（ＴｉＮ）とチタン（Ｔｉ）の積層構造を有するバリアメタル２３と、アルミ（Ａｌ）を主成分とする金属配線２４とをスパッタリングにより形成し、図示しないレジストパターンを用い、エッチングガスに主として塩素（Ｃｌ２）を用いたドライエッチングにより、コンタクトホール２１に対応する部分にバリアメタル２３と金属配線２４とを形成する。
このような構成とすることで、金属配線２４はコンタクトホール２１を介して拡散層１５と接続し、金属配線２４はコンタクトホール２１を介して多結晶シリコン配線１４と接続する。その後、アッシングによりレジストパターンを除去し、本発明の半導体装置が完成する。
Further, as shown in FIG. 8, a
With this configuration, the
本発明の半導体装置は、コンタクトホール２１の底部に彫り込み凹部２２が形成され、さらにコンタクトホール２１は開口上部から底部に向かい漸次開口径が小さい形状である。このような構成とすることによって、コンタクトホール２１は角部を有さない連続した曲面形状となり、金属配線２４（またはバリアメタル２３）は切れ目のないなだらかな形状で拡散層１５や多結晶シリコン配線１４と接続することができる。すなわち、金属の被覆性が向上するために、金属と半導体との間に発生するアロイスパイクが発生することはない。
また、コンタクトホール２１の底部の彫り込み凹部２２は角部を有さない連続した曲面形状であるため、金属と拡散層１５や多結晶シリコン配線１４などの半導体層との接触面積が大きくなり、接触抵抗を低減することができる。
In the semiconductor device of the present invention, a recessed
Further, since the engraved
本発明の半導体装置が従来技術にはない優れた効果を有するのはまさにこの点である。すなわち、半導体装置のコンタクト特性のうち、接合リーク電流の抑制とコンタクトホール内の接触抵抗の低減とを両立することができるのである。これにより、半導体装置に意図しない電流が流れることによる半導体装置の誤動作や消費電流の増加を防ぐ効果と配線の抵抗が低減したことによる半導体装置の高速化とを達成できたのである。 It is exactly this point that the semiconductor device of the present invention has an excellent effect not found in the prior art. That is, it is possible to achieve both suppression of the junction leakage current and reduction of the contact resistance in the contact hole in the contact characteristics of the semiconductor device. As a result, an effect of preventing malfunction of the semiconductor device due to unintended current flowing through the semiconductor device and an increase in current consumption and an increase in the speed of the semiconductor device due to a reduction in wiring resistance can be achieved.
[本発明による電気特性の説明]
図９にコンタクトホールの底部の形状の違いによる接合リーク電流の違いを示す。図９は、半導体基板に設ける拡散層と半導体基板との間の接合リーク電流を示したものであって、図１に示すように拡散層１５に形成する彫り込み凹部２２が角部を有さない連続した曲面形状の場合（ここでは形状Ａとする）と、従来技術のように角部を有する場合（ここでは形状Ｂとする）とで比較したものである。図９は、横軸に拡散層に印加する電圧を示し、縦軸に拡散層と半導体基板との間の接合電流を示す。
[Description of electrical characteristics according to the present invention]
FIG. 9 shows the difference in junction leakage current due to the difference in the shape of the bottom of the contact hole. FIG. 9 shows the junction leakage current between the diffusion layer provided on the semiconductor substrate and the semiconductor substrate. As shown in FIG. 1, the engraved
評価に用いた素子は、Ｐ型半導体基板中にＮ型半導体の拡散層を設けたダイオードである。拡散層の周囲長は２０μｍである。測定は拡散層に０から５Vの電圧を印加し、その時の電流値をモニタリングしたものである。
図９により明らかなように、実線で示した形状Ａの場合は、拡散層に印加する電圧値が例えば２Ｖの時の電流が約１ｐＡであるのに対し、破線で示した形状Ｂの場合は１μＡ以
上となり、実に６桁以上の違いがある。したがって、本発明の半導体装置のコンタクトホールは、従来技術に対して大幅に接合リーク電流を低減していることがわかる。
携帯用電子機器や小型情報機器は近年ますます低消費電力化が進んでいる。例えば、数ｎＡオーダーの消費電流の半導体装置を用いる場合がある。このような場合においては、本発明の半導体装置は非常に有効であることがわかる。
The element used for the evaluation is a diode in which an N-type semiconductor diffusion layer is provided in a P-type semiconductor substrate. The perimeter of the diffusion layer is 20 μm. In the measurement, a voltage of 0 to 5 V was applied to the diffusion layer, and the current value at that time was monitored.
As is clear from FIG. 9, in the case of the shape A indicated by the solid line, the current when the voltage value applied to the diffusion layer is, for example, 2 V is about 1 pA, whereas in the case of the shape B indicated by the broken line, 1 μA or more, and there is a difference of 6 digits or more. Therefore, it can be seen that the contact hole of the semiconductor device of the present invention significantly reduces the junction leakage current compared to the prior art.
In recent years, the power consumption of portable electronic devices and small information devices has been increasing. For example, a semiconductor device with current consumption on the order of several nA may be used. In such a case, it can be seen that the semiconductor device of the present invention is very effective.
以上の説明で明らかなように、本発明の半導体装置は、コンタクトホール２１の底部がすりばち形状の連続した曲面で構成される彫り込み凹部２２を有することにより、コンタクトホール底部の半導体層に角部がなく、この部分より発生するアロイスパイクを抑制することができる。もちろん、彫り込み凹部２２がすりばち形状であることは、コンタクトホール内における配線部材の被覆性も向上するが、より被覆性を向上させるために、コンタクトホール２１の開口上部から開口底部に向かい漸次開口径が小さい形状とする。このような構成とすることで、バリアメタル２３と金属配線２４とがコンタクトホール２１内に切れ目にないなだらかな形状となり、コンタクトホール２１の内部の被覆性が向上し、コンタクトホールの信頼性を向上させることができる。
また、彫り込み凹部２２とコンタクトホール２１との形成において、第１のエッチング工程と第２のエッチング工程と第３のエッチング工程との３段階のエッチング処理を同一の装置で行なうことにより、製造方法の簡素化を実現することができる。
As is clear from the above description, the semiconductor device of the present invention has a carved
Further, in the formation of the engraved
本発明の半導体装置は、半導体基板に設ける拡散層と半導体基板との間の接合リーク電流を抑制することと、金属配線と半導体層との接触抵抗を低減することとができる。このため、微細化用途の半導体装置としても好適であり、消費電流の小さい半導体装置にも適する。特に低電圧で動作する、例えば、光による発電電圧を二次電池に蓄積しそれを駆動源として動作する時計などの小型電子機器に搭載することができる。 The semiconductor device of the present invention can suppress the junction leakage current between the diffusion layer provided on the semiconductor substrate and the semiconductor substrate and reduce the contact resistance between the metal wiring and the semiconductor layer. For this reason, it is suitable as a semiconductor device for miniaturization, and also suitable for a semiconductor device with low current consumption. In particular, it can be mounted on a small electronic device such as a watch that operates at a low voltage, for example, a power generation voltage generated by light is stored in a secondary battery and operates as a drive source.
１１ 半導体基板
１２ フィールド酸化膜
１４ 多結晶シリコン配線
１５ 拡散層
１６ 絶縁膜
１７ レジストパターン
２１ コンタクトホール
２２ 彫り込み凹部
２３ バリアメタル
２４ 金属配線
２５ アロイスパイク
DESCRIPTION OF
Claims (15)
The gas pressure of the first etching condition is equal to the gas pressure of the second etching condition, and the RF power of the second etching condition is equal to the RF power of the third etching condition. A method for manufacturing a semiconductor device according to claim 13.
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| TWI412075B (en) * | 2005-11-25 | 2013-10-11 | Tokyo Electron Ltd | Plasma etching method and manufacturing method of semiconductor |
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| JP4668530B2 (en) | 2011-04-13 |
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