JP2005175063A - Semiconductor device and level-shift circuit using the same - Google Patents
Semiconductor device and level-shift circuit using the same Download PDFInfo
- Publication number
- JP2005175063A JP2005175063A JP2003410281A JP2003410281A JP2005175063A JP 2005175063 A JP2005175063 A JP 2005175063A JP 2003410281 A JP2003410281 A JP 2003410281A JP 2003410281 A JP2003410281 A JP 2003410281A JP 2005175063 A JP2005175063 A JP 2005175063A
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor device
- conductivity type
- drift layer
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 203
- 210000000746 body region Anatomy 0.000 claims description 110
- 239000000758 substrate Substances 0.000 claims description 26
- 230000009467 reduction Effects 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 description 47
- 239000000969 carrier Substances 0.000 description 20
- 230000000694 effects Effects 0.000 description 12
- 239000012535 impurity Substances 0.000 description 12
- 230000007423 decrease Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000003252 repetitive effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7394—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET on an insulating layer or substrate, e.g. thin film device or device isolated from the bulk substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
Abstract
Description
本発明は、第1導電型の半導体領域と第2導電型の半導体領域を隣接して形成することによって、半導体装置がオフしたときに、第1導電型半導体領域と第2導電型半導体領域を実質完全空乏化して耐圧を確保する高耐圧半導体装置に関する。第1導電型半導体領域と第2導電型半導体領域が隣接して形成されている構造は、例えばダブルリサーフ構造やスーパージャンクション構造等に見ることができる。本発明は、この種の半導体装置に生じるカーク(Kirk)効果によるチャージバランスの崩れを実質的に抑制することによって耐圧の更なる向上を図る。 According to the present invention, the first conductivity type semiconductor region and the second conductivity type semiconductor region are formed adjacent to each other, so that when the semiconductor device is turned off, the first conductivity type semiconductor region and the second conductivity type semiconductor region are formed. The present invention relates to a high withstand voltage semiconductor device that is substantially completely depleted to ensure a withstand voltage. The structure in which the first conductive type semiconductor region and the second conductive type semiconductor region are formed adjacent to each other can be seen in, for example, a double resurf structure or a super junction structure. The present invention aims to further improve the breakdown voltage by substantially suppressing the collapse of the charge balance due to the Kirk effect that occurs in this type of semiconductor device.
第1導電型半導体領域と第2導電型半導体領域を隣接して形成し、半導体装置がオフしたときに、それらの領域を実質完全空乏化させることによって耐圧を確保する半導体装置が知られている。例えばドリフト領域にダブルリサーフ構造を形成して高耐圧化した半導体装置が特許文献1に開示されている。
図9に示すダブルリサーフ構造の高耐圧半導体装置は、p−型の半導体基板222と、半導体基板222上に形成されているn型のドリフト層224と、ドリフト層224内に形成されているp型のボディ領域232と、ボディ領域232内に形成されているとともにドリフト層224からボディ領域232によって隔てられているn+型のソース領域234と、ソース領域234とドリフト層224を隔てているボディ領域232にゲート絶縁膜244を介して対向しているゲート電極242と、ボディ領域232内に形成されているp+型のボディコンタクト領域236と、ドリフト層224内に形成されているn+型のドレイン領域252と、ソース領域234とボディコンタクト領域236に接続されているソース電極246と、ドレイン領域252に接続されているドレイン電極253を備えている。半導体領域の表面には、ボディ領域232からドレイン領域252に向けて伸びるp型のトップ領域262が形成されている。p型のトップ領域262は、p型のボディ領域232の一部と見ることもできる。ソース電極246によって、ソース領域234とボディコンタクト領域236とボディ領域232は同電位に維持される。ボディ領域232の一部は半導体基板222と接続し、半導体基板222の電位もソース領域234とボディコンタクト領域236とボディ領域232と同電位に維持される。なお、図示272は、フィールド酸化膜である。
The high breakdown voltage semiconductor device having a double resurf structure shown in FIG. 9 is formed in a p −
この半導体装置がオフすると、p型のトップ領域262とn型のドリフト層224のpn接合界面と、p−型の半導体基板222とn型のドリフト層224のpn接合界面のそれぞれから空乏層が広がる。トップ領域262の膜厚(L1)とその不純物濃度に対してドリフト層224の膜厚(L2)とその不純物濃度を適値に設定すると、トップ領域262とドリフト層224は、半導体装置がオフしたときに実質完全空乏化され、完全空乏層によって高いオフ耐圧を実現することができる。
図10に、ドリフト層224のチャージ量と耐圧の関係が示されている。チャージ量とは、ドリフト層224の膜厚(L2)とその不純物濃度の積のことである。図示15が、半導体装置がオフしたときのドリフト層224のチャージ量とオフ耐圧の関係を示している。ドリフト層224のチャージ量がNAに設定されると、オフ耐圧が最高値を示す。チャージ量がNAよりも少ない場合、ドレイン領域252側に電界が集中するためにオフ耐圧が低下する。チャージ量がNAよりも大きい場合は、ソース領域234側に電界が集中するためにオフ耐圧が低下する。
When the semiconductor device is turned off, a depletion layer is formed from each of the pn junction interface between the p-type
FIG. 10 shows the relationship between the charge amount of the
高耐圧半導体装置の場合、オフ耐圧とともにオン耐圧も重要である。オン耐圧とは、半導体装置がオン状態のときに、ドレイン電流が急激に増加してしまうドレイン電圧のことをいう。
図9に示す半導体装置のドレイン電極253とゲート電極242に正電圧が印加され、ソース電極246を0Vにすると、ゲート電極242に対向するボディ領域232内にn型の反転層が形成される。ソース領域234からその反転層を経由してドリフト層224に電子が流動し、さらにドレイン領域252へ流動する。この状態が半導体装置のオン状態である。このとき、ドリフト層224内を電子が流動することで、ドリフト層224内のチャージバランスが崩れるという現象が発生する。これは、n型のドリフト層224が保持している正の空間電荷が、流動する負の電子によって打ち消され、ドリフト層224のチャージ量が見かけ上で低下してしまうからである(カーク効果)。
従って、図10の図示16のように、半導体装置のチャージ量とオン耐圧の関係は、オフ耐圧に比して右側へシフトすることになる。オン耐圧のみを考えれば、ドリフト層224のチャージ量がNCのときに最高値となるが、高耐圧半導体装置ではオフ耐圧とオン耐圧の両方をバランスよく確保する必要がある。
このため、この種の高耐圧半導体装置では、ドリフト層224のチャージ量をNBに設定してVB以上のオフ耐圧とオン耐圧を確保する。
In the case of a high breakdown voltage semiconductor device, an on breakdown voltage is important as well as an off breakdown voltage. The on breakdown voltage is a drain voltage at which the drain current increases rapidly when the semiconductor device is in an on state.
When a positive voltage is applied to the
Therefore, as shown in FIG. 16 in FIG. 10, the relationship between the charge amount of the semiconductor device and the ON breakdown voltage shifts to the right as compared to the OFF breakdown voltage. Considering only the ON breakdown voltage, the maximum value is obtained when the charge amount of the
For this reason, in this type of high breakdown voltage semiconductor device, the charge amount of the
図10から明らかに、従来のこの種の高耐圧半導体装置では、オフ耐圧とオン耐圧の最高値を犠牲にして、ドリフト層224のチャージ量を設定していた。即ち、オフ耐圧のみを考慮するのならもっと高いオフ耐圧を実現できるのにそれよりも低いVBのオフ耐圧で妥協している。オン耐圧のみを考慮するのならもっと高いオン耐圧を実現できるのにそれよりも低いVBのオン耐圧で妥協している。
本発明は、最高オフ耐圧を実現するドリフト層224のチャージ量NAと、最高オン耐圧を実現するドリフト層224のチャージ量NCを近づけ、オフ耐圧を最高オフ耐圧に近づけ、オン耐圧を最高オン耐圧に近づけられる技術を提供する。図10の図示15の関係と図示16の関係を近づけることができれば、半導体装置がオフ状態のときにドリフト層224がチャージバランスするチャージ量と、半導体装置がオン状態のときにドリフト層224がチャージバランスするチャージ量との差を小さくすることができ、最高オフ耐圧に近いオフ耐圧と、最高オン耐圧に近いオン耐圧を実現することができる(図示15と図示16を一致させることができれば、最高オフ耐圧と最高オン耐圧を同時に得ることができる。本発明は、従来よりも近づけることができれば、一致させるまでは至らなくても有用な結果が得られることに着目したものである)。
As apparent from FIG. 10, in this type of conventional high breakdown voltage semiconductor device, the charge amount of the
In the present invention, the charge amount NA of the
本発明の半導体装置の1つの特徴は、第1導電型半導体領域と第2導電型半導体領域が隣接して平行に伸びており、第1導電型半導体領域には第1導電型キャリアが流動し、それと同時に第2導電型半導体領域には第2導電型キャリアが流動することである。
上記の半導体装置は、縦型半導体装置と横型半導体装置のいずれにも適用することができる。第1導電型半導体領域と第2導電型半導体領域が隣接して平行に伸びている構造は典型的にはダブルリサーフ構造やスーパージャンクション構造等に見ることができる。従来のダブルリサーフ構造やスーパージャンクション構造では、一方の半導体領域にしかキャリアが流れないのに対し、半発明の半導体装置では両方の半導体領域にキャリアが流れることを特徴としている。
One feature of the semiconductor device of the present invention is that the first conductive type semiconductor region and the second conductive type semiconductor region are adjacent and extend in parallel, and the first conductive type carrier flows in the first conductive type semiconductor region. At the same time, the second conductivity type carriers flow in the second conductivity type semiconductor region.
The semiconductor device described above can be applied to both a vertical semiconductor device and a horizontal semiconductor device. A structure in which the first conductive type semiconductor region and the second conductive type semiconductor region are adjacently extended in parallel can be typically seen in a double resurf structure, a super junction structure, or the like. In the conventional double resurf structure and the super junction structure, carriers flow only in one semiconductor region, whereas in the semi-invented semiconductor device, carriers flow in both semiconductor regions.
上記の半導体装置がオンすると、第1導電型半導体領域に第1導電型のキャリアが流動する。従って、第1導電型半導体領域のチャージ量は、いわゆるカーク効果によって見かけ上は低下する。しかしながら本発明の半導体装置では、同時に、第2導電型半導体領域に第2導電型のキャリアが流動する。従って、第2導電型半導体領域のチャージ量も、いわゆるカーク効果によって見かけ上は低下する。これにより、半導体装置のオン状態でも、第1導電型半導体領域と第2導電型半導体領域のチャージ量にアンバランスが生じない。それぞれの半導体領域のチャージバランスが維持されることになる。換言すれば、半導体装置がオフのときにチャージバランスするチャージ量と、半導体装置がオンのときにチャージバランスするチャージ量との差が小さくなる。半導体装置のオフ耐圧とオン耐圧をバランスよく向上させることができる。 When the semiconductor device is turned on, carriers of the first conductivity type flow into the first conductivity type semiconductor region. Therefore, the charge amount of the first conductivity type semiconductor region is apparently reduced by the so-called Kirk effect. However, in the semiconductor device of the present invention, at the same time, the second conductivity type carriers flow into the second conductivity type semiconductor region. Therefore, the charge amount of the second conductivity type semiconductor region is also apparently reduced due to the so-called Kirk effect. Thereby, even when the semiconductor device is in an ON state, an unbalance does not occur between the charge amounts of the first conductivity type semiconductor region and the second conductivity type semiconductor region. The charge balance of each semiconductor region is maintained. In other words, the difference between the charge amount that is charge-balanced when the semiconductor device is off and the charge amount that is charge-balanced when the semiconductor device is on is small. The off breakdown voltage and the on breakdown voltage of the semiconductor device can be improved in a balanced manner.
上記の半導体装置では、第1導電型半導体領域を流動する第1導電型キャリアのオン/オフを制御する第1ゲート電極と、第2導電型半導体領域を流動する第2導電型キャリアのオン/オフを制御する第2ゲート電極を備えており、第1ゲート電極と第2ゲート電極が同期してオン/オフ制御されるとともに、第1ゲート電極と第2ゲート電極の双方がオフのときに、第1導電型半導体領域と第2導電型半導体領域が実質完全空乏化することが好ましい。 In the above semiconductor device, the first gate electrode for controlling on / off of the first conductivity type carrier flowing in the first conductivity type semiconductor region, and the on / off of the second conductivity type carrier flowing in the second conductivity type semiconductor region. A second gate electrode for controlling the turning-off, wherein the first gate electrode and the second gate electrode are synchronously turned on / off, and both the first gate electrode and the second gate electrode are turned off; It is preferable that the first conductivity type semiconductor region and the second conductivity type semiconductor region are substantially completely depleted.
2つのゲート電極が連動してオン/オフ制御されると、導電型の異なるキャリアが同時に流動を開始して同時に流動を停止する現象を得ることができる。半導体装置がオフ状態のときに、第1導電型半導体領域と第2導電型半導体領域の両者が実質完全空乏化するチャージ量に設定されているために、実質的に完全空乏化した第1導電型半導体領域と第2導電型半導体領域によって、高いオフ耐圧を確保することができる。
従来のこの種の半導体装置では、第1導電型半導体領域と第2導電型半導体領域のチャージ量を、オフ状態で完全空乏化する値に設定すると、半導体装置がオンしたときにそのチャージバランスが崩れてオン耐圧が低下してしまう。オン耐圧を確保するために、半導体装置がオフ状態のときに、第1導電型半導体領域と第2導電型半導体領域の両者が実質完全空乏化するチャージ量に設定することができなかった。
本発明の半導体装置の場合、オンした場合には、第1導電型半導体領域と第2導電型半導体領域のそれぞれに異なる導電型のキャリアが流動するため、双方の半導体領域にいわゆるカーク効果が生じ、双方の半導体領域でチャージ量の見かけ上の低下が生じる。結局チャージバランスは崩れない。本発明の半導体装置の場合、オンしたときとオフしたときのチャージバランス条件に大きな差異がないために、半導体装置がオフしたときに第1導電型半導体領域と第2導電型半導体領域の両者が実質的に完全空乏化するチャージ量に設定しておくことができる。
When the two gate electrodes are turned on / off in conjunction with each other, it is possible to obtain a phenomenon in which carriers having different conductivity types start to flow at the same time and stop flowing at the same time. When the semiconductor device is in an off state, the first conductivity type substantially completely depleted is set because both the first conductivity type semiconductor region and the second conductivity type semiconductor region are set to a charge amount that is substantially completely depleted. A high off breakdown voltage can be ensured by the type semiconductor region and the second conductivity type semiconductor region.
In the conventional semiconductor device of this type, when the charge amount of the first conductive type semiconductor region and the second conductive type semiconductor region is set to a value that is completely depleted in the off state, the charge balance is increased when the semiconductor device is turned on. It collapses and the on-withstand voltage decreases. In order to ensure the ON breakdown voltage, it has not been possible to set the charge amount so that both the first conductive type semiconductor region and the second conductive type semiconductor region are substantially completely depleted when the semiconductor device is in the OFF state.
In the case of the semiconductor device of the present invention, when it is turned on, carriers of different conductivity types flow in the first conductivity type semiconductor region and the second conductivity type semiconductor region, so a so-called Kirk effect occurs in both semiconductor regions. The apparent decrease in charge amount occurs in both semiconductor regions. After all, the charge balance will not be lost. In the case of the semiconductor device of the present invention, there is no significant difference in the charge balance condition between when the semiconductor device is turned on and when it is turned off. Therefore, when the semiconductor device is turned off, both the first conductivity type semiconductor region and the second conductivity type semiconductor region are It can be set to a charge amount that is substantially completely depleted.
本発明の半導体装置は、従来公知のいわゆるダブルリサーフ構造を改良して実現することができる。ダブルリサーフ構造のトップ領域をもキャリアの流動経路として利用するようにすることによって、本発明の半導体装置を実現することができる。
この形式の半導体装置は、第2導電型のドリフト層と、ドリフト層内に形成されている第1導電型の第1ボディ領域と、第1ボディ領域内に形成されているとともにドリフト層からは第1ボディ領域によって隔てられている第2導電型の第1ソース領域と、第1ソース領域とドリフト層を隔てている第1ボディ領域に第1ゲート絶縁膜を介して対向している第1ゲート電極と、ドリフト層内に形成されている第2導電型の第1ドレイン領域と、ドリフト層内の第1ボディ領域から離反した位置に形成されている第1導電型の第2ソース領域と、第2ソース領域と第1ボディ領域を隔てているドリフト層に第2ゲート絶縁膜を介して対向している第2ゲート電極と、第1ボディ領域内に形成されている第1導電型の第2ドレイン領域と、第1ソース領域に接続されている第1電極と、第1ドレイン領域に接続されている第2電極と、第2ソース領域に接続されている第3電極と、第2ドレイン領域に接続されている第4電極とを備えている。
The semiconductor device of the present invention can be realized by improving a conventionally known so-called double resurf structure. By using the top region of the double RESURF structure as a carrier flow path, the semiconductor device of the present invention can be realized.
A semiconductor device of this type includes a second conductivity type drift layer, a first body type first body region formed in the drift layer, a first body region, and a drift layer. A first source region of a second conductivity type separated by a first body region, and a first body region that separates the first source region and the drift layer from each other with a first gate insulating film therebetween. A gate electrode; a first drain region of a second conductivity type formed in the drift layer; a second source region of a first conductivity type formed at a position away from the first body region in the drift layer; A second gate electrode facing the drift layer separating the second source region and the first body region via a second gate insulating film, and a first conductivity type formed in the first body region A second drain region and a first source A first electrode connected to the drain region, a second electrode connected to the first drain region, a third electrode connected to the second source region, and a second electrode connected to the second drain region. 4 electrodes.
第1ボディ領域内に形成されている第1導電型の第2ドレイン領域は、第1ボディ領域のボディコンタクト領域に利用することができる。
ドリフト層内には第2ソース領域を取り囲む第2導電型の第2ボディ領域が形成されていることが好ましい。ドリフト層と第2ボディ領域は同一導電型であり、ドリフト層から判別可能な第2ボディ領域が存在しなくてもよい。第2ボディ領域は不可欠ではない。第2ゲート電極にオン電位が印加されたときに反転するのに適した不純物濃度がドリフト層の不純物濃度から相違していれば、ドリフト層とは不純物濃度が相違し、反転するのに適した不純物濃度を有する第2ボディ領域を形成するのが好ましい。
第1ボディ領域には半導体領域の表面に沿って第2ボディ領域に向けて伸びるトップ領域が形成されていることが好ましい。第1ボディ領域とトップ領域は同一導電型であり、別の領域と考えることもできるし、第1ボディ領域の一部にトップ領域が形成されていると考えることもできる。第1ボディ領域自体が第2ボディ領域に向けて伸びていれば、それ自体がトップ領域を兼用することになる。この場合には、第1ボディ領域の他にトップ領域と称するべき領域は不要となる。第1ボディ領域とは判別可能なトップ領域が形成されていると、トップ領域の伸びる長さを調整することによって耐圧を調整することが可能となる。
The second drain region of the first conductivity type formed in the first body region can be used as a body contact region of the first body region.
It is preferable that a second body region of a second conductivity type surrounding the second source region is formed in the drift layer. The drift layer and the second body region have the same conductivity type, and the second body region that can be distinguished from the drift layer may not exist. The second body region is not essential. If the impurity concentration suitable for inversion when the ON potential is applied to the second gate electrode is different from the impurity concentration of the drift layer, the impurity concentration is different from that of the drift layer and suitable for inversion. It is preferable to form a second body region having an impurity concentration.
It is preferable that a top region extending toward the second body region along the surface of the semiconductor region is formed in the first body region. The first body region and the top region have the same conductivity type, and can be considered as different regions, or it can be considered that the top region is formed in a part of the first body region. If the first body region itself extends toward the second body region, it itself serves as the top region. In this case, a region to be called a top region other than the first body region is not necessary. When a top region that can be distinguished from the first body region is formed, the withstand voltage can be adjusted by adjusting the length of the top region.
上記構造の半導体装置では、第1ソース領域と第1ボディ領域とドリフト層と第1ドレイン領域と第1ゲート電極によって第1のMOSFETが形成され、第2ソース領域とドリフト層(第2ボディ領域が存在していれば第2ボディ領域)と第1ボディ領域(トップ領域が存在する場合にはトップ領域を含む)と第2ドレイン領域と第2ゲート電極によって第2のMOSFETが形成される。第2のMOSFETでは、ドリフト層(第2ボディ領域が存在していれば第2ボディ領域)がボディ領域として機能し、第1ボディ領域(トップ領域が存在する場合にはトップ領域を含む)がドリフト層として機能する。 In the semiconductor device having the above structure, a first MOSFET is formed by the first source region, the first body region, the drift layer, the first drain region, and the first gate electrode, and the second source region and the drift layer (second body region). The second MOSFET is formed by the second body region), the first body region (including the top region when the top region is present), the second drain region, and the second gate electrode. In the second MOSFET, the drift layer (the second body region if the second body region is present) functions as the body region, and the first body region (including the top region when the top region is present) is provided. Functions as a drift layer.
第1MOSFETと第2MOSFETがオンすると、ドリフト層(第1MOSFETのドリフト層)に第2導電型のキャリアが流れ、第1ボディ領域(トップ領域が存在する場合にはトップ領域を含む領域であり、第2MOSFETのドリフト層に相当する)に第1導電型のキャリアが流れる。即ち、第1ボディ領域(トップ領域が存在する場合にはトップ領域)が第1導電型キャリアが流れる第1導電型半導体領域となり、ドリフト層が第2導電型キャリアが流れる第2導電型半導体領域となる。
上記の半導体装置では、第1ゲート電極に正電圧が印加されず、第2ゲート電極に第2ソース電極に印加されている正電圧以上の正電圧が印加されると、オフ状態となる。この場合、ドリフト層と第1ボディ領域(トップ領域が存在する場合にはトップ領域)のいずれにもキャリアが流動しない。このときには、第1ボディ領域(トップ領域が存在する場合にはトップ領域)とドリフト層のpn接合界面から空乏層が伸びる。これにより第1ボディ領域(トップ領域が存在する場合にはトップ領域)とドリフト層は実質完全空乏化され、空乏層で電位を確保して高耐圧化される。
When the first MOSFET and the second MOSFET are turned on, carriers of the second conductivity type flow in the drift layer (the drift layer of the first MOSFET), and the first body region (the region including the top region when the top region exists) The first conductivity type carriers flow in the 2MOSFET drift layer). That is, the first body region (the top region when a top region is present) becomes the first conductivity type semiconductor region where the first conductivity type carriers flow, and the drift layer becomes the second conductivity type semiconductor region where the second conductivity type carriers flow. It becomes.
In the above semiconductor device, when a positive voltage is not applied to the first gate electrode and a positive voltage higher than the positive voltage applied to the second source electrode is applied to the second gate electrode, the semiconductor device is turned off. In this case, carriers do not flow in either the drift layer or the first body region (the top region when the top region is present). At this time, the depletion layer extends from the pn junction interface between the first body region (the top region when a top region is present) and the drift layer. As a result, the first body region (the top region when a top region is present) and the drift layer are substantially completely depleted, and a high breakdown voltage is secured by securing a potential in the depletion layer.
一方、第1ゲート電極に正電圧が印加されるとともに、第2ゲート電極に第2ソース電極に印加される正電圧以下の電圧が印加されると半導体装置がオンする。第1ゲート電極に対向する第1ボディ領域内に反転層が形成されるとともに、第2ゲート電極に対向するドリフト層(第2ボディ領域が存在する場合には第2ボディ領域)にも反転層が形成される。すると、第1ソース領域から第1ボディ流域内の反転層を経由してドリフト層から第1ドレイン領域に流動する第2導電型のキャリアと、第2ソース領域からドリフト層(第2ボディ領域が存在する場合には第2ボディ領域)の反転層を経由して第1ボディ領域(トップ領域が存在する場合にはトップ領域)から第2ドレイン領域に流動する第1導電型のキャリアが同時に流動することになる。
ドリフト層を流れる第2導電型のキャリアによって、ドリフト層にカーク効果が生じ、ドリフト層の見かけ上のチャージ量が低下するが、第1ボディ領域(トップ領域が存在する場合にはトップ領域)を流れる第1導電型の伝導キャリアによって、第1ボディ領域(トップ領域)にもカーク効果が生じ、第1ボディ領域(トップ領域が存在する場合にはトップ領域)の見かけ上のチャージ量が低下する。双方の半導体領域の見かけ上のチャージ量が減少するため、チャージバランスの崩れが抑制される。半導体装置がオンのときにオン耐圧が低下することを抑制する。
なお、上記の高耐圧半導体装置では、第1導電型半導体領域(第1ボディ領域であり、トップ領域が存在する場合にはトップ領域をも含む)を流動する第1導電型のキャリアの一部が、第2導電型半導体領域(ドリフト層)に注入されて伝導度変調が生じる。耐圧が向上するとともに、オン抵抗も低減化される。
On the other hand, when a positive voltage is applied to the first gate electrode and a voltage equal to or lower than the positive voltage applied to the second source electrode is applied to the second gate electrode, the semiconductor device is turned on. An inversion layer is formed in the first body region facing the first gate electrode, and the inversion layer is also formed in the drift layer facing the second gate electrode (the second body region when the second body region is present). Is formed. Then, the second conductivity type carriers that flow from the drift layer to the first drain region via the inversion layer in the first body flow region from the first source region, and the drift layer (the second body region is formed from the second source region). If present, the first conductivity type carriers flowing from the first body region (the top region when the top region is present) to the second drain region via the inversion layer of the second body region simultaneously flow. Will do.
The second conductivity type carriers flowing in the drift layer cause a Kirk effect in the drift layer, which reduces the apparent charge amount of the drift layer. However, the first body region (the top region when the top region is present) is reduced. The Kirk effect is also generated in the first body region (top region) by the flowing first conductivity type conduction carrier, and the apparent charge amount of the first body region (top region when the top region is present) is reduced. . Since the apparent charge amount of both semiconductor regions is reduced, the charge balance is prevented from being lost. The on-breakdown voltage is prevented from decreasing when the semiconductor device is on.
In the high breakdown voltage semiconductor device described above, a part of the first conductivity type carrier that flows in the first conductivity type semiconductor region (which is the first body region and includes the top region when the top region is present). Is injected into the second conductivity type semiconductor region (drift layer) to cause conductivity modulation. The withstand voltage is improved and the on-resistance is also reduced.
第1電極から第4電極の全てが独立した電極であってもよい。この場合には、ソース電極とドレイン電極の対を2対備える半導体装置となる。
第1電極と第4電極が共通電極であってもよい。この場合、第1ボディ領域内に形成されている第2ドレイン領域は、第1ボディ領域のボディコンタクト領域となる。
また、第2電極と第3電極が共通電極であってもよい。
All of the first electrode to the fourth electrode may be independent electrodes. In this case, the semiconductor device includes two pairs of source and drain electrodes.
The first electrode and the fourth electrode may be a common electrode. In this case, the second drain region formed in the first body region becomes a body contact region of the first body region.
Further, the second electrode and the third electrode may be a common electrode.
ドリフト層は、第1導電型半導体基板の上に積層されていてもよいし、絶縁基板(例えばSOI基板)の上に積層されていてもよい。SOI基板を用いると、本発明本来の効果に加え、寄生容量の低減、動作速度の向上、サージ電圧発生時のリーク電流の抑制等の効果をも得ることができる。SOI基板を用いても、第1導電型半導体領域を流動する第1導電型のキャリアの一部が、第2導電型半導体領域内に注入されて伝導度変調が生じる。耐圧が向上するとともに、オン抵抗も低減化される。 The drift layer may be stacked on the first conductivity type semiconductor substrate, or may be stacked on an insulating substrate (for example, an SOI substrate). When the SOI substrate is used, in addition to the effects inherent in the present invention, it is possible to obtain effects such as reduction of parasitic capacitance, improvement of operating speed, suppression of leakage current when a surge voltage is generated, and the like. Even if the SOI substrate is used, a part of the first conductivity type carriers flowing in the first conductivity type semiconductor region is injected into the second conductivity type semiconductor region, and conductivity modulation occurs. The withstand voltage is improved and the on-resistance is also reduced.
上記したいずれかの半導体装置を、レベルシフト回路に用いるのが好ましい。
レベルシフト回路に用いられる半導体装置には、オン状態において主電極間に高い電圧が印加され易い。したがって、半導体装置のオン状態において、ドリフト領域のチャージバランスが崩れてオン耐圧が低下するといった問題が生じ易い。
本発明の半導体装置は上記の問題を解決するものであり、レベルシフト回路に適用することが極めて有効である。
Any of the semiconductor devices described above is preferably used for the level shift circuit.
In a semiconductor device used for a level shift circuit, a high voltage is easily applied between main electrodes in an on state. Therefore, in the on state of the semiconductor device, the charge balance in the drift region is lost and the on-breakdown voltage is liable to occur.
The semiconductor device of the present invention solves the above-described problems, and is extremely effective when applied to a level shift circuit.
本発明によると、半導体装置がオンしたときに、耐圧を確保するためのドリフト領域でチャージバランスが崩れることを抑制することができる。半導体装置の耐圧を向上させるることができる。 According to the present invention, when the semiconductor device is turned on, it is possible to suppress the charge balance from being lost in the drift region for ensuring the breakdown voltage. The breakdown voltage of the semiconductor device can be improved.
最初に実施例の主要な特徴を列記する。
(第1実施形態) 第1導電型の半導体装置(MOSFET)と第2導電型の半導体装置(MOSFET)が同一の素子内に並行して形成されている。それぞれのドリフト領域が隣接している。第2導電型の半導体装置のボディ領域(トップ領域が形成されている場合にはトップ領域)が、第1導電型の半導体装置のドリフト領域として機能する。
First, the main features of the embodiment are listed.
First Embodiment A first conductivity type semiconductor device (MOSFET) and a second conductivity type semiconductor device (MOSFET) are formed in parallel in the same element. Each drift region is adjacent. The body region (the top region when the top region is formed) of the second conductivity type semiconductor device functions as a drift region of the first conductivity type semiconductor device.
(実施例1)
図1に実施例1の半導体装置の要部断面図を示す。この半導体装置は、いわゆるダブルリサーフ構造をドリフト領域に備えた横型の高耐圧半導体装置である。
図1に示す半導体装置は、p−型のシリコン単結晶からなる半導体基板22上にn型のシリコン単結晶のドリフト層24が例えばエピタキシャル成長によって形成されている。そのドリフト層24内にp型の第1ボディ領域32が例えばイオン注入法によって形成されている。その第1ボディ領域32内に形成されているとともに、前記ドリフト層24からは第1ボディ領域32によって隔てられているn+型の第1ソース領域34が例えばイオン注入法によって形成されている。
その第1ソース領域34とドリフト層24を隔てている第1ボディ領域32に第1ゲート絶縁膜42を介して対向している第1ゲート電極42が形成されている。第1ゲート絶縁膜42は酸化シリコンであり、ゲート電極42はポリシリコンから形成されている。第1ボディ領域32内にp+型のボディコンタクト領域36が例えばイオン注入法によって形成されている。アルミニウム等からなるソース電極46が第1ソース領域34とボディコンタクト領域36に接続している。
ドリフト層24内に形成されているとともに、第1ボディ領域32とは離反した位置にn+型のドレイン領域52が例えばイオン注入法によって形成されており、このドレイン領域52にはアルミニウム等からなるドレイン電極53が接続している。ドレイン領域52を囲繞するようにn−型の第2ボディ領域54が例えばイオン注入法によって形成されている。この第2ボディ領域54内にp+型の第2ソース領域56が例えばイオン注入法によって形成されており、その第2ソース領域56にアルミニウム等からなる第2ソース電極57が接続されている。
第2ボディ領域54は、ドリフト領域24やドレイン領域52と同一導電型で、不純物濃度が薄い領域を言う。この第2ボディ領域54は、ドレイン領域52近傍に集中する電界を緩和するとともに、後述する第2ゲート電極84の閾値を調節する。
(Example 1)
FIG. 1 is a cross-sectional view of a main part of the semiconductor device of Example 1. This semiconductor device is a lateral high breakdown voltage semiconductor device having a so-called double resurf structure in a drift region.
In the semiconductor device shown in FIG. 1, an n-type silicon single
A
An n + -
The
第1ボディ領域32から第2ボディ領域54に向けてドリフト層24の表面に沿って伸びているp型のトップ領域62が例えばイオン注入法によって形成されている。このトップ領域62上に酸化シリコンからなるフィールド酸化膜72が形成されている。トップ領域62は、第2ボディ領域54に接していてもよいし、離反していてもよい。なお、トップ領域62は、第1ボディ領域32と同一導電型であり、見方を変えれば第1ボディ領域32の一部の見ることもできる。
第2ソース領域56とトップ領域62を隔てているドリフト層24と第2ボディ領域54に第2ゲート絶縁膜82を介して第2ゲート電極84が対向している。第2ゲート絶縁膜82は酸化シリコンであり、第2ゲート電極84はポリシリコンから形成されている。
図2は、図1のII-IIの断面に対応する平面図である。トップ領域62がドリフト層24の上部に亘って形成されていることがわかる。n型のドリフト層24が、p−型の半導体基板22とp型のトップ領域62に相隣接して形成されている。この領域をドリフト領域と称する。
なお、ドリフト層24とトップ領域62のチャージ量は、この高耐圧半導体装置がオフしたときに、ドリフト領域が実質完全空乏化されるチャージ量に設定されているのが好ましい。本実施例では、トップ領域62の膜厚は4μmでその不純物濃度は5×1015cm-3であり、ドリフト層24の膜厚は28μmでその不純物濃度は8×1014cm-3であり、半導体基板22の不純物濃度は8×1013cm-3である。
第1ソース電極46によって、第1ソース領域34とボディコンタクト領域36とボディ領域32は同電位に維持される。ボディ領域32の一部は半導体基板22と接続し、半導体基板22の電位も第1ソース領域34とボディコンタクト領域36とボディ領域32と同電位に維持される。
A p-
A
FIG. 2 is a plan view corresponding to a section taken along line II-II in FIG. It can be seen that the
Note that the charge amount of the
By the
まず、この高耐圧半導体装置がオフ状態のときを説明する。
ソース電極46と第1ゲート電極42は0Vであり、ドレイン電極53と第2ソース電極57に正電圧が印加されている。このとき第2ゲート電極84には、第2ソース電極57に印加される正電圧以上の電圧が印加されている。この状態では、第1ゲート電極42に対向する第1ボディ領域32内には反転層が形成されないとともに、第2ゲート電極84に対向するドリフト層24と第2ボディ領域54内にも反転層が形成されない。伝導キャリアはドリフト領域を流動しない。p型のトップ領域62とn型のドリフト層24とのpn接合界面と、p−型の半導体基板22とドリフト層24のpn接合界面から空乏層が広がる。この空乏層はトップ領域62とドリフト層24を実質完全空乏化して、第1ソース電極46とドレイン電極53間に印加される電位を保持する。
First, the case where the high voltage semiconductor device is in an off state will be described.
The
次に、この半導体装置がオン状態のときを説明する。
まず第1ゲート電極42に正電圧が印加されると、半導体装置がオンする。すると、第1ゲート電極42に対向する第1ボディ領域32内にn型の反転層が形成される。第1ソース領域34からこの反転層を経由してドリフト層24に電子が注入される。この電子はドリフト層24から第2ボディ領域54とドレイン領域52を経由してドレイン電極53へと流動する。
この電子の流動によって、ドリフト層24内に保持されていた正の空間電荷が打ち消される。したがって、見かけ上はドリフト層24のチャージ量の低下が生じる。ドリフト層24のチャージ量が低下すると、トップ領域62のチャージ量との相対的な関係でチャージバランスの崩れが生じる。このチャージバランスの崩れが生じると半導体装置のオン耐圧が低下してしまう。
Next, the case where this semiconductor device is in an on state will be described.
First, when a positive voltage is applied to the
The positive space charge held in the
図1に示す半導体装置では、このドリフト層24のチャージバランスが崩れるほどの電位がドレイン電極53と第1ソース電極46間に印加されると、第2ゲート電極84に第2ソース電極57よりも小さい電圧(オン電圧)が印加される。あるいは、ドリフト層24のチャージバランスが崩れるほどの電位がドレイン電極53と第1ソース電極46間に印加される前に、第1ゲート電極42のオンと同期して第2ゲート電極84をオンさせてもよい。
すると、第2ゲート電極84に対向するドリフト層24と第2ボディ領域54内にp型の反転層が形成される。第2ソース領域56からその反転層を経由してトップ領域62に正孔が注入される。正孔はトップ領域62から第1ボディ領域32内のボディコンタクト領域36を経由して第1ソース電極46へと流動する。正孔の流動を考えれば、ボディコンタクト領域36は第2ドレイン領域と称することもできる。
この正孔の流動によって、トップ領域62内に保持されていた負の空間電荷が打ち消される。したがって、見かけ上はトップ領域62のチャージ量の低下が生じる。これにより、ドリフト層24の見かけ上のチャージ量の低下に対応して、トップ領域62の見かけ上のチャージ量の低下が生じるため、相対的にはドリフト層24とトップ領域62のチャージバランスの崩れが抑制される。
In the semiconductor device shown in FIG. 1, when a potential that breaks the charge balance of the
As a result, a p-type inversion layer is formed in the
The negative space charge held in the
このことを図3のように理解することができる。なお、図3は図10の従来構造の場合と比較すると、その違いが明確に理解することができる。
図3に示す図示15は、半導体装置がオフしたときのドリフト層24のチャージ量とオフ耐圧の関係を示している。一方、図示12は本実施例の半導体装置がオンしたときのドリフト層24のチャージ量とオン耐圧の関係を示している。
図10に示すように、従来構造の場合、ドリフト層24のみに見かけ上のチャージ量の低下が生じていたために、オン耐圧を示す図示16がオフ耐圧を示す図示15から大きく右側にシフトしていた。
一方、本実施例の半導体装置では、ドリフト層24の見かけ上のチャージ量の低下に対応して、トップ領域62の見かけ上のチャージ量も低下させるので、オン耐圧を示す図示12がオフ耐圧を示す図示15からほとんどシフトしない。したがって、ドリフト層24のチャージ量を例えばNDに設定すると、半導体装置の耐圧としてはVDとなる。従来構造のVBに比して耐圧が向上していることがわかる。
なお、ドリフト層24のチャージ量がNDであれば、半導体装置がオフしているときに、ドリフト領域が実質的に完全空乏化していると言える。
This can be understood as shown in FIG. Note that the difference between FIG. 3 and the conventional structure of FIG. 10 can be clearly understood.
FIG. 15 shown in FIG. 3 shows the relationship between the charge amount of the
As shown in FIG. 10, in the case of the conventional structure, since the apparent charge amount is reduced only in the
On the other hand, in the semiconductor device of the present embodiment, the apparent charge amount of the
If the charge amount of the
本実施例では、従来構造のように電子のみを流動させる場合に比して、正孔をも並行して流動させているためにオン抵抗が低下する。
トップ領域62を流動する正孔の一部がドリフト層24内に注入されて伝導度変調が生じるためにオン抵抗が低下する。
なお、本実施例のドレイン層24の底面側に絶縁層を形成して、いわゆるSOI基板を用いても同様の作用効果を得ることができる。
なお、第1ソース電極46は、第1ソース領域34とボディコンタクト領域36に共通電極となっているが、第1ソース領域34とボディコンタクト領域36にそれぞれ別の電極が接続していてもよい。また、ドレイン電極53と第2ソース電極57が共通電極であってもよい。
In this embodiment, compared to the case of flowing only electrons as in the conventional structure, holes are also flowed in parallel, so the on-resistance is lowered.
A part of the holes flowing through the
It should be noted that the same effect can be obtained by forming an insulating layer on the bottom surface side of the
The
以下に第2〜4実施例を説明する。なお、第1実施例と略同一の構成要素には同一符号を付して説明を省略する場合がある。
(第2実施例)
実施例2の半導体装置は、実施例1の半導体装置のドリフト領域に、p型の半導体領域とn型の半導体領域が交互に形成されている繰返し構造(いわゆるスーパージャンクション構造)を備えている例である。
図4に、実施例2の高耐圧半導体装置の要部平面図を示す。実施例1の場合、ドリフト層24の上部に亘ってトップ領域62が形成されていたが、本実施例ではp型のp型部分領域63がドリフト層24の上部に交互に繰返されて形成されている。なお、繰返し方向は、主電極間方向(この例の場合は紙面左右方向)に直交方向である。
Examples 2 to 4 will be described below. In addition, the same code | symbol may be attached | subjected to the component substantially the same as 1st Example, and description may be abbreviate | omitted.
(Second embodiment)
The semiconductor device according to the second embodiment includes a repetitive structure (so-called super junction structure) in which p-type semiconductor regions and n-type semiconductor regions are alternately formed in the drift region of the semiconductor device according to the first embodiment. It is.
FIG. 4 is a plan view of the main part of the high voltage semiconductor device of the second embodiment. In the first embodiment, the
この半導体装置の特徴は、半導体基板の膜厚方向で断面視すると理解し易い。ドリフト領域の繰返し構造に沿って、ドリフト層24に対応する図中のV-Vの矢視断面図を図5に示し、p型部分領域63に対応する図中のVI-VIの矢視断面図を図6に示す。
図5と図6の断面図を見比べると、実施例2の半導体装置のドリフト領域は、p型部分領域63とn型のドリフト層24が繰返し方向に沿って、重層的に繰返されていることがわかる。図示21がドレイン領域であり、図示55がドレイン電極である。図示58が第2ソース領域であり、図示59が第2ソース電極である。
なお、この例の場合は、p型部分領域63は半導体基板22と接していない。p型部分領域63が半導体基板22と接していなければ、p型部分領域63を流動する正孔が半導体基板22内を流動することがない。したがって、p型部分領域63内において、いわゆるカーク効果を効果的に生じさせることができる。
The characteristics of this semiconductor device are easy to understand when viewed in cross-section in the film thickness direction of the semiconductor substrate. Along the repeated structure of the drift region, a cross-sectional view taken along arrow VV in the drawing corresponding to the
Comparing the cross-sectional views of FIGS. 5 and 6, the drift region of the semiconductor device of Example 2 is that the p-type
In this example, the p-type
実施例2の半導体装置では、ドリフト領域においてp型部分領域63とドリフト層24が重層的に繰返されているので、例えば実施例1の場合に比して、そのドリフト領域が高耐圧化されているとともに、この繰返し構造のピッチ幅が狭くなるにつれて、p型部分領域63とドリフト層24の不純物濃度を大きくすることができるために、オン抵抗の低減化も実現できる。
In the semiconductor device of the second embodiment, since the p-type
実施例2の半導体装置は、実施例1の半導体装置と同様の手順でオン/オフが制御される。そして、半導体装置がオンのときは、電子がドリフト層24を流動するとともに、正孔がp型部分領域63を流動する。したがって、半導体装置のオン状態において、チャージバランスの崩れを抑制することができる。
また、本実施例では、従来構造のように電子のみを流動させる場合に比して、正孔をも並行して流動させているためにオン抵抗が低下する。
本実施例の半導体装置では、p型部分領域63を流動する正孔の一部が、ドリフト層24内に注入されて伝導度変調が生じ得る。オン抵抗が低減される。
なお、本実施例のドレイン層24の底面側に絶縁層を形成して、いわゆるSOI基板を用いても同様の作用効果を得ることができる。この場合、p型部分領域63を流動する正孔キャリアが半導体基板22へ流動することを絶縁層によって禁止することができるため、p型部分領域63をドリフト層24の底面側まで伸びて形成することができる。ドリフト領域をより高耐圧化し得る。
The semiconductor device of the second embodiment is controlled to be turned on / off in the same procedure as the semiconductor device of the first embodiment. When the semiconductor device is on, electrons flow through the
Further, in this embodiment, compared to the case where only electrons are flowed as in the conventional structure, since the holes are also flowed in parallel, the on-resistance is lowered.
In the semiconductor device of this embodiment, a part of the holes flowing in the p-type
It should be noted that the same effect can be obtained by forming an insulating layer on the bottom surface side of the
(第3実施例)
図7に、主電極間に形成されているドリフト領域に繰返し構造を備えた縦型の半導体装置の要部断面図を示す。
図7に示す半導体装置は、ドリフト領域126にn型のn型部分領域124と、p型のp型部分領域122が主電極間方向(この例の場合は紙面上下方向)に直交する面内で交互に繰返して形成されている。なお、ドリフト領域126のn型部分領域124と、p型部分領域122は、半導体装置がオフのときに実質完全空乏化するチャージ量で設定されている。
ドリフト領域126の主面側にp型の第1ボディ領域132が形成されている。その第1ボディ領域132内に形成されているとともに、n型部分領域124とは第1ボディ領域132によって隔てられているn+型の第1ソース領域134が形成されている。第1ソース領域134とn型部分領域132を隔てている第1ボディ領域132に第1ゲート絶縁膜144を介して第1ゲート電極142が対向している。第1ボディ領域132内にはp+型のボディコンタクト領域136が形成されており、そのボディコンタクト領域136と第1ソース領域134に第1ソース電極146が接続している。
(Third embodiment)
FIG. 7 is a cross-sectional view of a main part of a vertical semiconductor device having a repeating structure in a drift region formed between main electrodes.
In the semiconductor device shown in FIG. 7, the n-type n-type
A p-type
ドリフト領域126の裏面側のn型部分領域124内には、n+型のドレイン領域152が形成されており、そのドレイン領域152はドレイン電極153と接続している。ドレイン領域152を囲繞するようにn−型の第2ボディ領域154が形成されている。その第2ボディ領域154内にはp+型の第2ソース領域156が形成されており、その第2ソース領域156は第2ソース電極157が接続している。第2ソース領域156とp型部分領域122を隔てている第2ボディ領域154に第2ゲート絶縁膜182を介して第2ゲート電極184が対向している。
An n + -
まず、この半導体装置がオフ状態のときを説明する。
ソース電極146と第1ゲート電極142は0Vであり、ドレイン電極153と第2ソース電極157には正電圧が印加されている。このとき第2ゲート電極184には、第2ソース極157に印加される正電圧以上の電圧が印加されている。この状態では、第1ゲート電極142に対向する第1ボディ領域132内には反転層が形成されないとともに、第2ゲート電極184に対向する第2ボディ領域154内にも反転層が形成されない。伝導キャリアはドリフト領域126を流動しない。p型部分領域122とn型部分領域124のpn接合界面から空乏層が広がる。この空乏層はp型部分領域122とn型部分領域124を実質完全空乏化して、第1ソース電極146とドレイン電極153間に加わる電位を保持する。
First, the case where the semiconductor device is in an off state will be described.
The
次に、この半導体装置がオン状態のときを説明する。
まず第1ゲート電極142に正電圧が印加されると半導体装置がオンする。すると、第1ゲート電極142に対向する第1ボディ領域132内にn型の反転層が形成される。第1ソース領域134からこの反転層を経由してn型部分領域124に電子が注入される。この電子はn型部分領域124から第2ボディ領域154とドレイン領域152を経由してドレイン電極153へと流動する。
この電子の流動によって、n型部分領域124内に保持されていた正の空間電荷が打ち消される。したがって、見かけ上はn型部分領域124のチャージ量の低下が生じる。n型部分領域124のチャージ量が低下すると、p型部分領域124のチャージ量との相対的な関係でチャージバランスの崩れが生じる。このチャージバランスの崩れが生じると半導体装置のオン耐圧が低下してしまう。
Next, the case where this semiconductor device is in an on state will be described.
First, when a positive voltage is applied to the
By this electron flow, the positive space charge held in the n-type
図7に示す半導体装置では、このn型部分領域124のチャージバランスが崩れるほどの電位がドレイン電極153とソース電極146間に印加されると、第2ゲート電極184に第2ソース電極157よりも小さい電圧(オン電圧)を印加する。あるいは、n型部分領域124のチャージバランスが崩れるほどの電位がドレイン電極153とソース電極146間に印加される前に、第1ゲート電極142のオンと同期して第2ゲート電極184をオンさせてもよい。
すると、第2ゲート電極184に対向する第2ボディ領域154内にp型の反転層が形成される。第2ソース領域156からその反転層を経由してp型部分領域122に正孔が注入される。正孔はp型部分領域122から第1ボディ領域132内のボディコンタクト領域136を経由してソース電極Sへと流動する。
この正孔の流動によって、p型部分領域122内に保持されていた負の空間電荷が打ち消される。したがって、見かけ上はp型部分領域122のチャージ量の低下が生じる。これにより、n型部分領域124の見かけ上のチャージ量の低下に対応して、p型部分領域124の見かけ上のチャージ量の低下が生じるため、相対的にはn型部分領域124とp型部分領域122のチャージバランスが崩れることがない。したがって、半導体装置がオフのときにドリフト領域125がチャージバランスするチャージ量と、半導体装置がオンのときにドリフト領域126がチャージバランスするチャージ量との差が小さくなる。半導体装置の耐圧を向上させることができる。
In the semiconductor device shown in FIG. 7, when a potential that breaks the charge balance of the n-type
As a result, a p-type inversion layer is formed in the
Due to the flow of the holes, the negative space charge held in the p-type
本実施例では、従来構造のように電子のみを流動させる場合に比して、正孔をも並行して流動させているためにオン抵抗が低下する。
p型部分領域122を流動する正孔キャリアの一部がn型部分領域124内に注入されて伝導度変調が生じるためにオン抵抗が低下する。
In this embodiment, compared to the case of flowing only electrons as in the conventional structure, holes are also flowed in parallel, so the on-resistance is lowered.
A part of hole carriers flowing in the p-type
(第4実施例)
実施例1〜3に例示した半導体装置をレベルシフト回路に用いると極めて有効である。レベルシフト回路とは、低電圧回路と高電圧回路とを1チップに搭載し、その回路間の信号を伝達するのに用いられる回路のことをいう。
図8にレベルシフト回路の一例が示されており、低電圧回路の電源電圧が0―15Vであり、高電圧回路の電源電圧が1000−1015Vである。図示100が、例えば実施例1〜3に例示した半導体装置である。本実施例では、実施例1の半導体装置を適用した場合を説明する。
なお、実施例1の半導体装置は、ドレイン電極53と第1ソース電極46間の電子の流動を第1ゲート電極42で制御するn-MOS101と、第1ソース電極46と第2ソース電極57間の正孔の流動を第2ゲート電極84で制御するp-MOS102との並列回路とみなすことができる。なお、第1ソース電極46は、p−MOS102においてドレイン電極として機能する。したがって、図8の図示100のように、半導体装置はn-MOS101とp-MOS102の並列回路と置き換えることができる。
(Fourth embodiment)
It is extremely effective to use the semiconductor device exemplified in the first to third embodiments for the level shift circuit. The level shift circuit is a circuit used for mounting a low voltage circuit and a high voltage circuit on one chip and transmitting signals between the circuits.
FIG. 8 shows an example of the level shift circuit. The power supply voltage of the low voltage circuit is 0-15V, and the power supply voltage of the high voltage circuit is 1000-1015V. A
In the semiconductor device according to the first embodiment, the n-
n-MOS101のドレイン電極53側と電源電圧1015Vとの間には、プルアップ抵抗103と電圧クランプ用のツェナーダイオード104が形成されている。p-MOS102の第2ソース電極57側と電源電圧1015Vとの間には、プルアップ抵抗105と電圧クランプ用のツェナーダイオード106が形成されている。
n-MOS101のドレイン電極53側の電位は、コンパレータ109の非反転端子に入力されている。コンパレータ109の反転端子には、高電圧回路の電源電圧1015Vが分圧抵抗107と108を用いて1012Vに変圧されて入力される。
コンパレータ109の出力は、p-MOS102の第2ゲート電極84へ帰還している。
A pull-up
The potential on the
The output of the
まず、低電圧回路の電源電圧がn-MOS101の第1ゲート電極42に印加される場合を考える。この第1ゲート電極42に15Vの電源電圧が印加されると、n-MOS101はオン状態となる。このときn-MOS101のドレイン電極53側の電位は、高電圧回路の電源電圧1015Vからツェナーダイオード104の電位6Vを差し引いた1009Vとなっている。この1009Vがコンパレータ109の非反転端子に入力されると、コンパレータ109は1000Vの信号を出力する。この1000Vの出力信号がp-MOS102の第2ゲート電極84に帰還されると、第2ゲート電極84と第2ソース電極57との電位差(1000V−1009V=−9V)が第2ゲート電極84に印加されるため、p-MOS102もオン状態となる。つまり、n-MOS101のオンと同期してp-MOS102がオンとなる。
First, consider the case where the power supply voltage of the low voltage circuit is applied to the
一方、n-MOS101がオフすると、n-MOS101のドレイン電極53側の電位は1015Vとなる。この1015Vがコンパレータ109の非反転端子に入力されると、コンパレータ109は1015Vの信号を出力する。この1015Vの出力信号がp-MOS102の第2ゲート電極84に帰還されると、第2ゲート電極84と第2ソース電極57間に負の電位差が生じないためp-MOS102はオフ状態となる。つまりn-MOS101のオフと同期してp-MOS102がオフ状態となる。
このように、低電圧回路側の0−15Vの信号が、高電圧回路側の1000−1015Vの信号に変換される。
On the other hand, when the n-
In this way, the 0-15V signal on the low voltage circuit side is converted into a 1000-1015V signal on the high voltage circuit side.
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.
22:半導体基板
24:ドリフト層
32:第1ボディ領域
34:第1ソース領域
36:ボディコンタクト領域
42:第1ゲート電極
44:第1ゲート絶縁膜
52:ドレイン領域
53:ドレイン電極
54:第2ボディ領域
56:第2ソース領域
57:第2ソース電極
62:トップ領域
72:フィールド酸化膜
82:第2ゲート絶縁膜
84:第2ゲート電極
22: semiconductor substrate 24: drift layer 32: first body region 34: first source region 36: body contact region 42: first gate electrode 44: first gate insulating film 52: drain region 53: drain electrode 54: second Body region 56: second source region 57: second source electrode 62: top region 72: field oxide film 82: second gate insulating film 84: second gate electrode
Claims (8)
第1導電型半導体領域には第1導電型キャリアが流動し、
それと同時に第2導電型半導体領域には第2導電型キャリアが流動する半導体装置。 The first conductive type semiconductor region and the second conductive type semiconductor region are adjacent and extend in parallel;
The first conductivity type carrier flows in the first conductivity type semiconductor region,
At the same time, a semiconductor device in which a second conductivity type carrier flows in the second conductivity type semiconductor region.
第2導電型半導体領域を流動する第2導電型キャリアのオン/オフを制御する第2ゲート電極とを備え、
第1ゲート電極と第2ゲート電極は同期してオン/オフ制御され、
第1ゲート電極と第2ゲート電極がオフのときに、第1導電型半導体領域と第2導電型半導体領域が実質完全空乏化することを特徴とする請求項1の半導体装置。 A first gate electrode for controlling on / off of a first conductivity type carrier flowing in the first conductivity type semiconductor region;
A second gate electrode for controlling on / off of a second conductivity type carrier flowing in the second conductivity type semiconductor region,
The first gate electrode and the second gate electrode are on / off controlled synchronously,
2. The semiconductor device according to claim 1, wherein when the first gate electrode and the second gate electrode are off, the first conductive type semiconductor region and the second conductive type semiconductor region are substantially completely depleted.
ドリフト層内に形成されている第1導電型の第1ボディ領域と、
第1ボディ領域内に形成されているとともに、ドリフト層から第1ボディ領域によって隔てられている第2導電型の第1ソース領域と、
第1ソース領域とドリフト層を隔てている第1ボディ領域に第1ゲート絶縁膜を介して対向している第1ゲート電極と、
ドリフト層内に形成されている第2導電型の第1ドレイン領域と、
ドリフト層内の第1ボディ領域から離反した位置に形成されている第1導電型の第2ソース領域と、
第2ソース領域と第1ボディ領域を隔てているドリフト層に第2ゲート絶縁膜を介して対向している第2ゲート電極と、
第1ボディ領域内に形成されている第1導電型の第2ドレイン領域と、
第1ソース領域に接続されている第1電極と、
第1ドレイン領域に接続されている第2電極と、
第2ソース領域に接続されている第3電極と、
第2ドレイン領域に接続されている第4電極と
を備えている半導体装置。 A second conductivity type drift layer;
A first body region of a first conductivity type formed in the drift layer;
A first source region of a second conductivity type formed in the first body region and separated from the drift layer by the first body region;
A first gate electrode facing the first body region separating the first source region and the drift layer via the first gate insulating film;
A first drain region of a second conductivity type formed in the drift layer;
A second source region of the first conductivity type formed at a position away from the first body region in the drift layer;
A second gate electrode facing the drift layer separating the second source region and the first body region via a second gate insulating film;
A second drain region of a first conductivity type formed in the first body region;
A first electrode connected to the first source region;
A second electrode connected to the first drain region;
A third electrode connected to the second source region;
A semiconductor device comprising a fourth electrode connected to the second drain region.
第1ボディ領域には、半導体領域の表面に沿って第2ボディ領域に向けて伸びるトップ領域が形成されていることを特徴とする請求項3の半導体装置。 A second body region of a second conductivity type surrounding the second source region is formed in the drift layer,
4. The semiconductor device according to claim 3, wherein a top region extending toward the second body region along the surface of the semiconductor region is formed in the first body region.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003410281A JP4815740B2 (en) | 2003-12-09 | 2003-12-09 | Semiconductor device and level shift circuit using the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003410281A JP4815740B2 (en) | 2003-12-09 | 2003-12-09 | Semiconductor device and level shift circuit using the same |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005175063A true JP2005175063A (en) | 2005-06-30 |
JP4815740B2 JP4815740B2 (en) | 2011-11-16 |
Family
ID=34731407
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003410281A Expired - Fee Related JP4815740B2 (en) | 2003-12-09 | 2003-12-09 | Semiconductor device and level shift circuit using the same |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4815740B2 (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010001513A1 (en) * | 2008-07-03 | 2010-01-07 | パナソニック株式会社 | Semiconductor device |
US8791511B2 (en) | 2012-06-07 | 2014-07-29 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method thereof |
US9178059B2 (en) | 2012-09-27 | 2015-11-03 | Renesas Electronics Corporation | Semiconductor device |
CN106653829A (en) * | 2017-01-04 | 2017-05-10 | 上海华虹宏力半导体制造有限公司 | High-voltage BCD device |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103811547B (en) * | 2012-11-15 | 2016-12-21 | 上海华虹宏力半导体制造有限公司 | Reduce domain structure and the method for LDMOS device peak value electric field |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0818041A (en) * | 1994-06-29 | 1996-01-19 | Rohm Co Ltd | High-withstand-voltage semiconductor device and its manufacture |
JPH1065018A (en) * | 1996-05-14 | 1998-03-06 | Mitsubishi Electric Corp | Semiconductor device |
JP2000286417A (en) * | 1999-03-30 | 2000-10-13 | Toshiba Corp | Semiconductor device for power |
-
2003
- 2003-12-09 JP JP2003410281A patent/JP4815740B2/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0818041A (en) * | 1994-06-29 | 1996-01-19 | Rohm Co Ltd | High-withstand-voltage semiconductor device and its manufacture |
JPH1065018A (en) * | 1996-05-14 | 1998-03-06 | Mitsubishi Electric Corp | Semiconductor device |
JP2000286417A (en) * | 1999-03-30 | 2000-10-13 | Toshiba Corp | Semiconductor device for power |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010001513A1 (en) * | 2008-07-03 | 2010-01-07 | パナソニック株式会社 | Semiconductor device |
US8791511B2 (en) | 2012-06-07 | 2014-07-29 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method thereof |
US9178059B2 (en) | 2012-09-27 | 2015-11-03 | Renesas Electronics Corporation | Semiconductor device |
CN106653829A (en) * | 2017-01-04 | 2017-05-10 | 上海华虹宏力半导体制造有限公司 | High-voltage BCD device |
CN106653829B (en) * | 2017-01-04 | 2019-06-11 | 上海华虹宏力半导体制造有限公司 | High pressure BCD device |
Also Published As
Publication number | Publication date |
---|---|
JP4815740B2 (en) | 2011-11-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5762689B2 (en) | Semiconductor device | |
US9431392B2 (en) | Electronic circuit having adjustable transistor device | |
JP2005150246A (en) | Semiconductor device | |
JP2005183563A (en) | Semiconductor device | |
US8941188B2 (en) | Semiconductor arrangement with a superjunction transistor and a further device integrated in a common semiconductor body | |
US10361267B2 (en) | Semiconductor device | |
JP7442699B2 (en) | semiconductor equipment | |
JP6606007B2 (en) | Switching element | |
WO2017038518A1 (en) | Silicon carbide semiconductor device | |
JP7394038B2 (en) | semiconductor equipment | |
JP4971848B2 (en) | Power MOS circuit that achieves both low switching loss and low noise | |
JP2014216572A (en) | Semiconductor device | |
JP6338776B2 (en) | Semiconductor device | |
US8159026B2 (en) | Lateral high-voltage semiconductor devices with majorities of both types for conduction | |
JP7297709B2 (en) | Semiconductor devices and semiconductor circuits | |
JP4815740B2 (en) | Semiconductor device and level shift circuit using the same | |
US10192870B2 (en) | Semiconductor device | |
US9276135B2 (en) | Junction field effect transistor with vertical PN junction | |
US9978884B2 (en) | Semiconductor device | |
TW201803125A (en) | Vertical SiC MOSFET | |
JP4547790B2 (en) | Semiconductor device | |
JP2007295543A (en) | Switching circuit | |
JP6089070B2 (en) | Semiconductor device | |
WO2012157025A1 (en) | Semiconductor device | |
JP6450659B2 (en) | Semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060705 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080327 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100511 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100608 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101214 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101224 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110802 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110815 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140909 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140909 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |