JP2005159765A - Video signal processor and its method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To allow the process in which both reduction interpolation and expansion interpolation exist within a single frame, related to a video signal processor which performs the reduction interpolation before writing in a frame memory and performs the expansion interpolation while reading from the frame memory. <P>SOLUTION: An expansion interpolation circuit 19 of the video signal processor reads the data of two lines at the same time from a frame memory, and holds the data in line buffers 31<SB>1</SB>to 31<SB>3</SB>. Then, switches 32<SB>1</SB>to 32<SB>7</SB>are controlled for switching according to a desired reduction rate, and prescribed line data are thinned and outputted to an interpolation circuit 33. Thus, a reduction interpolation up to 1/2 time is possible, allowing both a reduction interpolation and expansion interpolation in a single frame. In the same way, the amount of N lines is simultaneously read out to allow reduction down to 1/N time. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、映像信号を縮小及び／又は拡大する映像信号処理装置及びその方法に関し、特に、１フレーム内で縮小及び拡大を混在させることが可能な映像信号処理装置及びその方法に関する。   The present invention relates to a video signal processing apparatus and method for reducing and / or enlarging a video signal, and more particularly to a video signal processing apparatus and method capable of mixing reduction and enlargement in one frame.

液晶ディスプレイやプラズマディスプレイといった固定画素の表示装置に４８０ｉ（ライン数４８０本のインタレース信号）、４８０ｐ（ライン数４８０本のプログレッシブ信号）、１０８０ｉ、或いは７２０ｐなど、様々なフォーマットの映像信号を表示するためには、入力映像信号の画素数を表示画面の画素数に合わせるための画素数変換が必要となる。例えば４８０ｐの入力映像信号をＷＶＧＡ（Wide Video Graphics Array）の表示画面に表示する場合は、入力映像信号の画素数を７２０×４８０画素から８５４×４８０画素へと変換する必要がある。   Video signals of various formats such as 480i (interlace signal with 480 lines), 480p (progressive signal with 480 lines), 1080i, or 720p are displayed on a fixed pixel display device such as a liquid crystal display or plasma display. For this purpose, it is necessary to convert the number of pixels to match the number of pixels of the input video signal with the number of pixels of the display screen. For example, when displaying a 480p input video signal on a WVGA (Wide Video Graphics Array) display screen, it is necessary to convert the number of pixels of the input video signal from 720 × 480 pixels to 854 × 480 pixels.

従来、このような画素数変換を行う映像信号処理装置として、フレームメモリに書き込む前に縮小補間処理を行い、フレームメモリから読み出しながら拡大補間処理を行うものが知られている（特許文献１等を参照）。   2. Description of the Related Art Conventionally, as a video signal processing apparatus that performs such pixel number conversion, one that performs reduction interpolation processing before writing to a frame memory and performs expansion interpolation processing while reading from the frame memory is known (see, for example, Patent Document 1). reference).

例えば、図１０に示す従来の映像信号処理装置１００において縮小補間処理を行う場合、入力端子１０１から入力された映像信号は、入力端子１０２，１０３から入力された水平／垂直同期信号（InputHD／InputVD）と所望の縮小率とに基づいて縮小補間回路１０４で縮小補間処理が施され、水平／垂直同期信号（InputHD／InputVD）に基づいて書き込み制御回路１０５で生成されるコントロール信号に従ってフレームメモリ１０６に書き込まれる。そして、フレームメモリ１０６に書き込まれた映像信号は、出力同期発生回路１０７で生成された水平／垂直同期信号（OutputHD／OutputVD）に基づいて読み出し制御回路１０８で生成されるコントロール信号に従って読み出され、拡大補間回路１０９内を素通りして出力端子１１０から出力された後、図示しない表示装置に供給される。なお、水平／垂直同期信号（OutputHD／OutputVD）は、出力端子１１１，１１２から出力される。   For example, when performing the reduction interpolation process in the conventional video signal processing apparatus 100 shown in FIG. 10, the video signal input from the input terminal 101 is the horizontal / vertical synchronization signal (InputHD / InputVD) input from the input terminals 102 and 103. ) And a desired reduction ratio, the reduction interpolation circuit 104 performs a reduction interpolation process, and the frame memory 106 according to a control signal generated by the write control circuit 105 based on the horizontal / vertical synchronization signal (InputHD / InputVD). Written. Then, the video signal written in the frame memory 106 is read according to the control signal generated by the read control circuit 108 based on the horizontal / vertical synchronization signal (OutputHD / OutputVD) generated by the output synchronization generation circuit 107, After passing through the enlargement interpolation circuit 109 and being output from the output terminal 110, it is supplied to a display device (not shown). The horizontal / vertical synchronization signal (OutputHD / OutputVD) is output from the output terminals 111 and 112.

一方、この映像信号処理装置１００において拡大補間処理を行う場合、入力端子１０１から入力された映像信号は、縮小補間回路１０４内を素通りしてそのままフレームメモリ１０６に書き込まれる。そして、フレームメモリ１０６に書き込まれた映像信号は、出力同期発生回路１０７で生成された水平／垂直同期信号（OutputHD／OutputVD）に基づいて読み出し制御回路１０８で生成されるコントロール信号に従って読み出され、所望の拡大率に基づいて拡大補間回路１０９で拡大補間処理が施され、出力端子１１０から出力された後、図示しない表示装置に供給される。   On the other hand, when the enlargement interpolation process is performed in the image signal processing apparatus 100, the image signal input from the input terminal 101 passes through the reduction interpolation circuit 104 and is written in the frame memory 106 as it is. Then, the video signal written in the frame memory 106 is read according to the control signal generated by the read control circuit 108 based on the horizontal / vertical synchronization signal (OutputHD / OutputVD) generated by the output synchronization generation circuit 107, Enlargement interpolation processing is performed by the enlargement interpolation circuit 109 based on a desired enlargement ratio, and after being output from the output terminal 110, it is supplied to a display device (not shown).

拡大補間回路１０９の補間処理部分を図１１に示す。図１１に示すように、拡大補間回路１０９は、１ライン分のデータを保持するラインバッファ１２１１，・・・，１２１３と、補間処理としてキュービック補間を行う補間回路１２２とを有している。 FIG. 11 shows an interpolation processing portion of the enlargement interpolation circuit 109. As shown in FIG. 11, the enlargement interpolation circuit 109 has line buffers 121 1 ,..., 121 3 that hold data for one line, and an interpolation circuit 122 that performs cubic interpolation as interpolation processing. .

この拡大補間回路１０９において、フレームメモリ１０６から読み出したライン毎のラインデータは、巡回的にラインバッファ１２１１，・・・，１２１３に保持される。そして補間回路１２２は、４ライン分のラインデータを用いて拡大補間処理を行い、処理後のデータを出力端子１１０（図１０）を介して出力する。 In this expanded interpolating circuit 109, the line data of each line read from the frame memory 106, cyclically line buffer 121 1, ..., it is held in 121 3. Then, the interpolation circuit 122 performs enlargement interpolation processing using line data for four lines, and outputs the processed data via the output terminal 110 (FIG. 10).

特開平１０−２１３８７号公報Japanese Patent Laid-Open No. 10-21387

ところで、近年、表示装置としてアスペクト比１６：９等の横長の表示画面を有するものが普及している。このような横長の表示画面を有する表示装置は、アスペクト比４：３の映像信号をアスペクト比１６：９等の映像信号に変換する機能を備えることが必須である。   By the way, in recent years, a display device having a horizontally long display screen with an aspect ratio of 16: 9 or the like has become widespread. A display device having such a horizontally long display screen must have a function of converting a video signal having an aspect ratio of 4: 3 into a video signal having an aspect ratio of 16: 9.

アスペクト比４：３の映像信号をアスペクト比１６：９等の横長の表示画面に表示する場合、横方向（水平方向）にのびた映像となるのを防止するために映像信号のうち垂直方向の中央部を拡大し、この結果上下の映像が切れてしまうのを防止するために上部及び下部を縮小する、という非線形処理を行う場合がある。   When a video signal with an aspect ratio of 4: 3 is displayed on a horizontally long display screen with an aspect ratio of 16: 9 or the like, the vertical center of the video signal is used to prevent a horizontal (horizontal) image from being formed. In some cases, non-linear processing is performed in which the area is enlarged and the upper and lower parts are reduced to prevent the upper and lower images from being cut off.

ここで、例えば４８０ｐの映像信号をＷＶＧＡの表示画面に表示する場合などは垂直方向の有効画素数が共に４８０画素であるため、垂直方向の中央部については拡大補間処理を行い、上部及び下部については縮小補間処理を行う必要がある。すなわち、１フレーム内で縮小補間処理と拡大補間処理とを混在させる必要がある。しかしながら、上述した従来の映像信号変換装置１００のような画素数変換を行う装置では、縮小補間処理を行う回路と拡大補間処理を行う回路とが別々に設けられているため、１フレーム内で縮小補間処理と拡大補間処理とを混在させた処理を行うことはできなかった。   Here, for example, when displaying a 480p video signal on a WVGA display screen, the number of effective pixels in the vertical direction is both 480 pixels. Needs to perform a reduction interpolation process. That is, it is necessary to mix reduction interpolation processing and enlargement interpolation processing within one frame. However, in a device that performs pixel number conversion, such as the conventional video signal conversion device 100 described above, a circuit that performs a reduction interpolation process and a circuit that performs an enlargement interpolation process are provided separately, so that reduction is performed within one frame. A process in which the interpolation process and the enlargement interpolation process are mixed cannot be performed.

本発明は、このような従来の実情に鑑みて提案されたものであり、フレームメモリに書き込む前に縮小補間処理を行い、フレームメモリから読み出しながら拡大補間処理を行う映像信号処理装置において、１フレーム内で縮小補間処理と拡大補間処理とを混在させた処理を可能とする映像信号処理装置及びその方法を提供することを目的とする。   The present invention has been proposed in view of such a conventional situation. In a video signal processing apparatus that performs a reduction interpolation process before writing to a frame memory and performs an expansion interpolation process while reading from the frame memory, one frame is provided. It is an object of the present invention to provide a video signal processing apparatus and method capable of performing processing in which reduced interpolation processing and enlarged interpolation processing are mixed.

上述した目的を達成するために、本発明に係る映像信号処理装置は、映像信号を構成する入力データがフレーム単位で書き込まれるフレームメモリと、上記フレームメモリから複数ライン分のラインデータを同時に読み出し、所定ライン数のラインデータを用いて所望の拡大率に応じて拡大補間処理を行い、又は所望の縮小率に応じて所定のラインデータを間引いた上記所定ライン数のラインデータを用いて縮小補間処理を行う拡大縮小補間手段とを備えるものである。   In order to achieve the above-described object, a video signal processing apparatus according to the present invention simultaneously reads line data for a plurality of lines from a frame memory in which input data constituting a video signal is written in units of frames, Enlargement interpolation processing is performed according to a desired enlargement ratio using line data of a predetermined number of lines, or reduction interpolation processing is performed using line data of the predetermined number of lines thinned out according to a desired reduction ratio. And an enlargement / reduction interpolation means.

また、上述した目的を達成するために、本発明に係る映像信号処理方法は、映像信号を構成する入力データがフレーム単位で書き込まれるフレームメモリから複数ライン分のラインデータを同時に読み出す読出工程と、所定ライン数のラインデータを用いて所望の拡大率に応じて拡大補間処理を行い、又は所望の縮小率に応じて所定のラインデータを間引いた上記所定ライン数のラインデータを用いて縮小補間処理を行う拡大縮小補間工程とを有するものである。   In order to achieve the above-described object, a video signal processing method according to the present invention includes a reading step of simultaneously reading line data for a plurality of lines from a frame memory in which input data constituting a video signal is written in units of frames; Enlargement interpolation processing is performed according to a desired enlargement ratio using line data of a predetermined number of lines, or reduction interpolation processing is performed using line data of the predetermined number of lines thinned out according to a desired reduction ratio. And an enlargement / reduction interpolation process.

このような映像信号処理装置及びその方法では、所望の縮小率が例えば１／Ｎ倍（Ｎは２以上の整数）以上且つ１倍未満である場合、フレームメモリからＮライン分のラインデータを同時に読み出し、この所望の縮小率に応じて所定のラインデータを間引いた所定ライン数のラインデータを用いて縮小補間処理を行うことができる。   In such a video signal processing apparatus and method, when a desired reduction ratio is, for example, 1 / N times (N is an integer of 2 or more) and less than 1 time, line data for N lines is simultaneously received from the frame memory. The reduction interpolation process can be performed by using the line data of a predetermined number of lines obtained by thinning out the predetermined line data according to the desired reduction rate.

本発明に係る映像信号処理装置及びその方法によれば、フレームメモリからＮライン分のラインデータを同時に読み出すことで、拡大補間処理のみならず、所望の縮小率に応じて所定のラインデータを間引いた所定ライン数のラインデータを用いて縮小補間処理を行うことができる。   According to the video signal processing apparatus and method of the present invention, by simultaneously reading out line data for N lines from the frame memory, predetermined line data is thinned out in accordance with a desired reduction ratio as well as enlargement interpolation processing. The reduction interpolation process can be performed using the predetermined number of line data.

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を、フレームメモリに書き込む前に縮小補間処理を行い、フレームメモリから読み出しながら拡大補間処理を行う映像信号処理装置において、１フレーム内で縮小補間処理と拡大補間処理とを混在させた処理を可能とする映像信号処理装置に適用したものである。   Hereinafter, specific embodiments to which the present invention is applied will be described in detail with reference to the drawings. In this embodiment, in the video signal processing apparatus in which the present invention performs the reduction interpolation process before writing to the frame memory and performs the enlargement interpolation process while reading from the frame memory, the reduction interpolation process and the enlargement interpolation process are performed within one frame. The present invention is applied to a video signal processing apparatus that enables processing with a mixture of.

（第１の実施の形態）
先ず、第１の実施の形態における映像信号処理装置の概略構成を図１に示す。図１に示すように、第１の実施の形態における映像信号処理装置１は、映像信号が入力される入力端子１１と、水平／垂直同期信号（InputHD／InputVD）が入力される入力端子１２，１３と、映像信号に対して縮小補間処理を施す縮小補間回路１４と、フレームメモリ１６に対する書き込みを制御するためのコントロール信号を生成する書き込み制御回路１５と、１フレーム分の映像信号が格納されるフレームメモリ１６と、水平／垂直同期信号（OutputHD／OutputVD）を生成する出力同期発生回路１７と、フレームメモリ１６からの読み出しを制御するためのコントロール信号を生成する読み出し制御回路１８と、映像信号に対して拡大補間処理及び縮小補間処理を施す拡大補間回路１９と、映像信号が出力される出力端子２０と、水平／垂直同期信号（OutputHD／OutputVD）が出力される出力端子２１，２２とから構成されている。 (First embodiment)
First, FIG. 1 shows a schematic configuration of a video signal processing apparatus according to the first embodiment. As shown in FIG. 1, the video signal processing apparatus 1 according to the first embodiment includes an input terminal 11 to which a video signal is input, an input terminal 12 to which a horizontal / vertical synchronization signal (InputHD / InputVD) is input, 13, a reduction interpolation circuit 14 that performs a reduction interpolation process on the video signal, a write control circuit 15 that generates a control signal for controlling writing to the frame memory 16, and a video signal for one frame are stored. A frame memory 16, an output synchronization generation circuit 17 that generates horizontal / vertical synchronization signals (OutputHD / OutputVD), a read control circuit 18 that generates a control signal for controlling reading from the frame memory 16, and a video signal An enlargement interpolation circuit 19 that performs enlargement interpolation processing and reduction interpolation processing, an output terminal 20 that outputs a video signal, and a horizontal / vertical synchronization signal (OutputHD / OutputVD) is an output terminal 21, 22 to be output.

このうち、フレームメモリ１６には、格納された映像信号を２ライン分同時に読み出せるように出力ポートが２箇所に設けられている。また、拡大補間回路１９には、フレームメモリ１６から読み出された２ライン分のラインデータを入力できるように入力端子が２個設けられている。   Among these, the frame memory 16 is provided with two output ports so that the stored video signals can be read simultaneously for two lines. The enlargement interpolation circuit 19 is provided with two input terminals so that two lines of line data read from the frame memory 16 can be input.

この映像信号処理装置１において縮小補間処理を行う場合、入力端子１１から入力された映像信号は、入力端子１２，１３から入力された水平／垂直同期信号（InputHD／InputVD）と所望の縮小率とに基づいて縮小補間回路１４で縮小補間処理が施され、水平／垂直同期信号（InputHD／InputVD）に基づいて書き込み制御回路１５で生成されるコントロール信号に従ってフレームメモリ１６に書き込まれる。そして、フレームメモリ１６に書き込まれた映像信号は、出力同期発生回路１７で生成された水平／垂直同期信号（OutputHD／OutputVD）に基づいて読み出し制御回路１８で生成されるコントロール信号に従って読み出され、拡大補間回路１９内を素通りして出力端子２０から出力された後、図示しない表示装置に供給される。なお、水平／垂直同期信号（OutputHD／OutputVD）は、出力端子２１，２２から出力される。   When the reduction interpolation process is performed in the video signal processing apparatus 1, the video signal input from the input terminal 11 includes a horizontal / vertical synchronization signal (InputHD / InputVD) input from the input terminals 12 and 13 and a desired reduction ratio. Based on the above, the reduction interpolation circuit 14 performs the reduction interpolation process, and writes it in the frame memory 16 according to the control signal generated by the write control circuit 15 based on the horizontal / vertical synchronization signal (InputHD / InputVD). Then, the video signal written in the frame memory 16 is read according to the control signal generated by the read control circuit 18 based on the horizontal / vertical synchronization signal (OutputHD / OutputVD) generated by the output synchronization generation circuit 17, After passing through the enlargement interpolation circuit 19 and being output from the output terminal 20, it is supplied to a display device (not shown). The horizontal / vertical synchronization signal (OutputHD / OutputVD) is output from the output terminals 21 and 22.

一方、この映像信号処理装置１において拡大補間処理を行う場合、入力端子１１から入力された映像信号は、縮小補間回路１４内を素通りしてそのままフレームメモリ１６に書き込まれる。そして、フレームメモリ１６に書き込まれた映像信号は、出力同期発生回路１７で生成された水平／垂直同期信号（OutputHD／OutputVD）に基づいて読み出し制御回路１８で生成されるコントロール信号に従って読み出され、所望の拡大率に基づいて拡大補間回路１９で拡大補間処理が施され、出力端子２０から出力された後、図示しない表示装置に供給される。   On the other hand, when the enlargement interpolation process is performed in the image signal processing apparatus 1, the image signal input from the input terminal 11 passes through the reduction interpolation circuit 14 and is written in the frame memory 16 as it is. Then, the video signal written in the frame memory 16 is read according to the control signal generated by the read control circuit 18 based on the horizontal / vertical synchronization signal (OutputHD / OutputVD) generated by the output synchronization generation circuit 17, An enlargement interpolation process is performed by the enlargement interpolation circuit 19 based on a desired enlargement ratio, and after being output from the output terminal 20, it is supplied to a display device (not shown).

ここで、例えばアスペクト比４：３の映像信号をアスペクト比１６：９等の横長の表示画面に全画面表示又は拡大表示する場合、横方向（水平方向）にのびた映像となるのを防止するために、映像信号のうち垂直方向の中央部を拡大し、上部及び下部を縮小する非線形処理を行う必要がある。すなわち、１フレーム内で縮小補間処理と拡大補間処理とを混在させた処理を行う必要がある。そこで、映像信号処理装置１の拡大補間回路１９では、図１に示したように、フレームメモリ１６から２ライン分のラインデータを同時に読み出すことで拡大補間回路１９における１／２倍までの縮小補間処理を実現し、１フレーム内で縮小補間処理と拡大補間処理とを混在させることを可能としている。   Here, for example, when a video signal having an aspect ratio of 4: 3 is displayed in full screen or enlarged on a horizontally long display screen having an aspect ratio of 16: 9 or the like, an image extending in the horizontal direction (horizontal direction) is prevented. In addition, it is necessary to perform non-linear processing for enlarging the vertical central portion of the video signal and reducing the upper and lower portions. That is, it is necessary to perform processing in which reduction interpolation processing and enlargement interpolation processing are mixed in one frame. Therefore, in the enlargement interpolation circuit 19 of the video signal processing apparatus 1, as shown in FIG. 1, the line data for two lines is simultaneously read out from the frame memory 16 to reduce the interpolation up to ½ times in the enlargement interpolation circuit 19. Processing can be realized, and reduction interpolation processing and enlargement interpolation processing can be mixed in one frame.

拡大補間回路１９の補間処理部分を図２に示す。図２に示すように、拡大補間回路１９は、１ライン分のラインデータを保持するラインバッファ３１１，・・・，３１３と、スイッチ３２１，・・・，３２７と、補間処理としてキュービック補間を行う補間回路３３とを有している。なお、本実施の形態では補間処理としてキュービック補間を行うものとして説明するが、線形補間や最近傍補間等の他の補間処理を用いてもよいことは勿論である。 The interpolation processing part of the enlargement interpolation circuit 19 is shown in FIG. As shown in FIG. 2, enlargement interpolation circuit 19, a line buffer 31 1 for holding the line data for one line, ..., and 31 3, the switch 32 1, ..., 32 7, as the interpolation processing And an interpolation circuit 33 that performs cubic interpolation. In the present embodiment, description will be made on the assumption that cubic interpolation is performed as the interpolation process, but it is needless to say that other interpolation processes such as linear interpolation and nearest neighbor interpolation may be used.

この拡大補間回路１９の補間処理部分の動作について、ライン数を９６０ラインから７６８ラインへと０．８倍に縮小する場合を例として説明する。この場合、４回に１回データを間引く必要があるため、図３に示すように、フェーズが０．０になる毎に１ライン分のラインデータを間引いて補間回路３３（図２）に出力する。ここで、図３におけるＡ，Ｂ，Ｃ，Ｄは、それぞれスイッチ３２４，・・・，３２７から補間回路３３に出力される信号を示し、図中Ｌの後に付された１，２，・・・の数字は、ライン番号を示す。 The operation of the interpolation processing portion of the enlargement interpolation circuit 19 will be described by taking as an example a case where the number of lines is reduced by 0.8 times from 960 lines to 768 lines. In this case, since it is necessary to thin out data once every four times, as shown in FIG. 3, every time the phase reaches 0.0, the line data for one line is thinned and output to the interpolation circuit 33 (FIG. 2). To do. Here, A in FIG. 3, B, C, D, respectively switch 32 4, ..., it indicates the signal output from the 32 7 to the interpolation circuit 33, 1 and 2 attached after in FIG. L, The numbers of ... indicate line numbers.

図３のｔ１からｔ４までの間におけるスイッチ３２１，・・・，３２７の切換制御について、図４を参照しながら説明する。先ずｔ１の時点では、図４（Ａ）に示すように、各スイッチを全て図中ａ側に接続する。これにより、スイッチ３２４，・・・，３２７からは、それぞれラインＬ４，Ｌ３，Ｌ２，Ｌ１のラインデータが出力される。次にｔ２の時点では、図４（Ｂ）に示すように、各スイッチを全てｂ側に接続する。これにより、スイッチ３２４，・・・，３２７からは、それぞれラインＬ６，Ｌ５，Ｌ４，Ｌ３のラインデータが出力され、ラインバッファ３１３に保持されているラインＬ２のラインデータは間引かれる。なお、この際、拡大補間回路１９は、フレームメモリ１６からの読み出しアドレスを２つインクリメントする。続いてｔ３の時点では、図４（Ｃ）に示すように、各スイッチを全てａ側に接続する。これにより、スイッチ３２４，・・・，３２７からは、それぞれラインＬ７，Ｌ６，Ｌ５，Ｌ４のラインデータが出力される。最後にｔ４の時点では、図４（Ｄ）に示すように、各スイッチを全てａ側に接続する。これにより、スイッチ３２４，・・・，３２７からは、それぞれラインＬ８，Ｌ７，Ｌ６，Ｌ５のラインデータが出力される。 Switch 32 1 in the period from t 1 to t 4 in FIG. 3, ..., 32 7 for switching control of, will be described with reference to FIG. At the time of first t 1, as shown in FIG. 4 (A), to connect the switches to all views in a side. Thus, switch 32 4, ..., 32 7, respectively lines L4, L3, L2, L1 line data is output. Then at the time of t 2, as shown in FIG. 4 (B), to connect the switches to all b side. Thus, switch 32 4, ..., from 32 7 are respectively the line L6, L5, L4, L3 of the line data is output, the line data is thinned line L2 retained in the line buffer 31 3 . At this time, the enlargement interpolation circuit 19 increments the read address from the frame memory 16 by two. At the time of subsequently t 3, as shown in FIG. 4 (C), connecting the switches in all a side. Thus, switch 32 4, ..., from 32 7, respectively lines L7, L6, L5, L4 line data is output. Finally at the time of t 4, as shown in FIG. 4 (D), connecting the switches in all a side. Thus, switch 32 4, ..., 32 7, respectively line L8, L7, L6, L5 of line data is output.

以上のように、本実施の形態における映像信号処理装置１では、フレームメモリ１６から２ライン分のラインデータを同時に読み出すことで拡大補間回路１９における１／２倍までの縮小補間処理を実現し、１フレーム内で縮小補間処理と拡大補間処理とを混在させることを可能としている。   As described above, the video signal processing apparatus 1 according to the present embodiment realizes the reduction interpolation process up to 1/2 times in the enlargement interpolation circuit 19 by simultaneously reading the line data for two lines from the frame memory 16. It is possible to mix reduction interpolation processing and enlargement interpolation processing within one frame.

なお、上述した実施の形態では、フレームメモリ１６から２ライン分のラインデータを同時に読み出しているため、１／２倍までの縮小しか行うことができないが、Ｎライン分（Ｎは２以上の整数）のラインデータを同時に読み出すことで、１／Ｎ倍までの縮小が可能である。   In the above-described embodiment, line data for two lines is read from the frame memory 16 at the same time. Therefore, the data can only be reduced by a factor of 1/2, but N lines (N is an integer of 2 or more). ) Line data at the same time can be reduced to 1 / N times.

（第２の実施の形態）
上述した第１の実施の形態では、拡大補間回路１９の補間回路３３で４タップの演算を行うキュービック補間を行うものとしたため、ラインバッファが３本分必要となり、縮小用補間フィルタと拡大用補間フィルタとをそれぞれ独立して有する構成とすると回路規模の増大を招いてしまう。その一方で、上述した拡大補間回路１９では、１／Ｎ倍の縮小から拡大までシームレスにできるため、２つの補間フィルタを同時に使うことはない。 (Second Embodiment)
In the first embodiment described above, cubic interpolation is performed by the interpolation circuit 33 of the enlargement interpolation circuit 19 to perform a 4-tap calculation. Therefore, three line buffers are required, and the reduction interpolation filter and the enlargement interpolation are performed. If the filter is independently provided, the circuit scale increases. On the other hand, since the enlargement interpolation circuit 19 described above can seamlessly perform from 1 / N times reduction to enlargement, two interpolation filters are not used simultaneously.

そこで、第２の実施の形態における映像信号処理装置２では、図５に示すように縮小／拡大補間回路２３を設け、１つの補間フィルタをフレームメモリ１６の前段・後段の何れにも接続できるような構成とする。これにより、回路規模を必要最小限に抑えつつ、所望の機能を実現することができる。   Therefore, in the video signal processing apparatus 2 according to the second embodiment, a reduction / enlargement interpolation circuit 23 is provided as shown in FIG. 5 so that one interpolation filter can be connected to either the front stage or the rear stage of the frame memory 16. The configuration is as follows. Thereby, a desired function can be realized while minimizing the circuit scale.

ところで、この縮小／拡大補間処理部２３では縮小補間処理を行うことができるが、その範囲には限りがあるため、その範囲を超えた場合には補間フィルタを縮小側から拡大側、又は拡大側から縮小側へと切り換える必要がある。１つの表示画面に複数の映像を表示するマルチ画面表示として、ここでは２つの映像を表示画面に同時に表示する２画面表示を用いて説明するが、例えば、図６（Ａ）に示すような２つの映像Ａ，Ｂの大きさを図６（Ｂ）に示すように変化させる場合、映像Ａについては拡大側から縮小側へと切り換え、映像Ｂについては縮小側から拡大側へと切り換える必要がある。   By the way, the reduction / enlargement interpolation processing unit 23 can perform the reduction interpolation process. However, since the range is limited, the interpolation filter is changed from the reduction side to the enlargement side or the enlargement side when the range is exceeded. It is necessary to switch from the reduction side to the reduction side. As a multi-screen display for displaying a plurality of videos on one display screen, a description will be given here using a two-screen display for simultaneously displaying two videos on the display screen. For example, as shown in FIG. When the sizes of the two images A and B are changed as shown in FIG. 6B, the image A must be switched from the enlargement side to the reduction side, and the image B must be switched from the reduction side to the enlargement side. .

ここで、前述したように、拡大補間処理はフレームメモリ１６からの読み出し時に行い、縮小補間処理はフレームメモリ１６への書き込み時に行うものである。このため、映像を拡大から縮小へと変化させる場合には、図７に示すように、拡大側で補間フィルタを使いたいタイミングと縮小側で補間フィルタを使いたいタイミングとが同時に起きるため、補間フィルタをフリーにするために最低１Ｖ期間、等倍となる期間ｔを設けなければならず、一度に拡大から縮小へと変化させることができない。   Here, as described above, the enlargement interpolation process is performed at the time of reading from the frame memory 16, and the reduction interpolation process is performed at the time of writing to the frame memory 16. For this reason, when changing the image from enlargement to reduction, as shown in FIG. 7, the timing at which the interpolation filter is desired to be used on the enlargement side and the timing at which the interpolation filter is desired to be used on the reduction side simultaneously occur. In order to make free, a period t which is equal to at least 1V and equal to the magnification must be provided, and cannot be changed from enlargement to reduction at once.

そこで、このような場合には、図８に示すように、その期間ｔの間のみ、フレームメモリ１６からの読み出しアドレスをコントロールする読み出し制御回路１８で補間フィルタを用いずに間引きによる簡易縮小を行う。これにより、補間フィルタをフリーにでき、その間に補間フィルタを拡大側から縮小側へと切り換えることができる。   Therefore, in such a case, as shown in FIG. 8, only during the period t, the read control circuit 18 that controls the read address from the frame memory 16 performs simple reduction by thinning without using an interpolation filter. . Thereby, the interpolation filter can be made free, and the interpolation filter can be switched from the enlargement side to the reduction side during that time.

一方、映像を縮小から拡大へと変化させる場合には、図９のように同時に補間フィルタを使うタイミングが存在しないため、このような簡易処理を行う必要はない。   On the other hand, when the video is changed from reduction to enlargement, there is no timing for using the interpolation filter at the same time as shown in FIG.

なお、図６のように２つの映像を表示している場合には、映像Ａ用と映像Ｂ用とについてそれぞれ映像信号処理装置２を設ける必要がある。また、表示画面に一方の映像のみを拡大表示する場合には、一方の映像信号処理装置のみが拡大補間処理を行い、他方の映像信号処理装置は、その機能を停止させる。   When two images are displayed as shown in FIG. 6, it is necessary to provide the image signal processing device 2 for each of the images A and B. When only one video is enlarged and displayed on the display screen, only one video signal processing device performs the enlargement interpolation processing, and the other video signal processing device stops its function.

以上、本発明を実施するための最良の形態について説明したが、本発明は、上述の実施の形態に限定されるものではなく、本発明の主旨を逸脱することなく、様々な変更、置換又はその同等のものを行うことができることは当業者にとって明らかである。   Although the best mode for carrying out the present invention has been described above, the present invention is not limited to the above-described embodiment, and various modifications, substitutions, or replacements can be made without departing from the gist of the present invention. It will be apparent to those skilled in the art that the equivalent can be done.

例えば、上述の実施の形態では、フレームメモリからＮライン分のラインデータを同時に読み出すことで、１フレーム内の垂直方向について縮小補間処理と拡大補間処理とを混在させた非線形処理を行うものとして説明したが、これに限定されるものではなく、１フレーム内の水平方向について縮小補間処理と拡大補間処理とを混在させた非線形処理を行うようにしても構わない。これは、図２のラインデータを画素データとし、ラインバッファをフリップフロップとすることで、実現可能である。   For example, in the above-described embodiment, it is assumed that non-linear processing in which reduced interpolation processing and enlarged interpolation processing are mixed is performed in the vertical direction within one frame by simultaneously reading line data for N lines from the frame memory. However, the present invention is not limited to this, and nonlinear processing in which reduction interpolation processing and enlargement interpolation processing are mixed may be performed in the horizontal direction within one frame. This can be realized by using the line data in FIG. 2 as pixel data and the line buffer as a flip-flop.

以上説明した本発明によれば、フレームメモリからの読み出し側で拡大補間処理のみならず縮小補間処理を行うことができるため、例えばアスペクト比４：３の映像信号をアスペクト比１６：９等の横長の表示画面に表示する場合に、垂直方向の中央部を拡大し上部及び下部を縮小するという、１フレーム内で縮小補間処理と拡大補間処理とを混在させた非線形処理を行うことも可能とされる。   According to the present invention described above, since not only enlargement interpolation processing but also reduction interpolation processing can be performed on the reading side from the frame memory, for example, a video signal with an aspect ratio of 4: 3 is horizontally long with an aspect ratio of 16: 9 or the like. When displaying on the display screen, it is also possible to perform non-linear processing that combines reduction interpolation processing and enlargement interpolation processing within one frame, which enlarges the central portion in the vertical direction and reduces the upper and lower portions. The

第１の実施の形態における映像信号処理装置の概略構成を示す図である。It is a figure which shows schematic structure of the video signal processing apparatus in 1st Embodiment. 同映像信号処理装置における拡大補間回路の補間処理部分の構成を示す図である。It is a figure which shows the structure of the interpolation process part of the expansion interpolation circuit in the video signal processing apparatus. 同拡大補間回路で０．８倍の縮小補間処理を行う場合に拡大補間回路内の補間回路に供給される４ライン分のラインデータを示す図である。It is a figure which shows the line data for 4 lines supplied to the interpolation circuit in an expansion interpolation circuit, when carrying out the 0.8 times reduction | restoration interpolation process in the expansion interpolation circuit. 同拡大補間回路で０．８倍の縮小補間処理を行う場合におけるスイッチの切換制御を説明する図である。It is a figure explaining the switching control of a switch in the case of performing 0.8 times reduction interpolation processing in the same expansion interpolation circuit. 第２の実施の形態における映像信号処理装置の概略構成を示す図である。It is a figure which shows schematic structure of the video signal processing apparatus in 2nd Embodiment. 映像が拡大から縮小、又は縮小から拡大へと変化する様子を示す図である。It is a figure which shows a mode that an image | video changes from expansion to reduction or reduction to expansion. 拡大から縮小へと変化させる際に１つの補間フィルタを切り換えて用いる様子を示す図である。It is a figure which shows a mode that one interpolation filter is switched and used when changing from expansion to reduction. 拡大から縮小へと変化させる場合に生じる問題を解決する方法を説明するための図である。It is a figure for demonstrating the method of solving the problem which arises when changing from expansion to reduction. 縮小から拡大へと変化させる際に１つの補間フィルタを切り換えて用いる様子を示す図である。It is a figure which shows a mode that one interpolation filter is switched and used when changing from reduction to expansion. 従来の映像信号処理装置の概略構成を示す図である。It is a figure which shows schematic structure of the conventional video signal processing apparatus. 従来の映像信号処理装置における拡大補間回路の補間処理部分の構成を示す図である。It is a figure which shows the structure of the interpolation process part of the expansion interpolation circuit in the conventional video signal processing apparatus.

符号の説明Explanation of symbols

１，２ 映像信号処理装置、１４ 縮小補間回路、１５ 書き込み制御回路、１６ フレームメモリ、１７ 出力同期発生回路、１８ 読み出し制御回路、１９ 拡大補間回路、２３ 縮小／拡大補間処理部、３１１，・・・，３１３ ラインバッファ、３２１，・・・，３２７ スイッチ、３３ 補間回路 1, 2 video signal processing device, 14 reduction interpolation circuit, 15 write control circuit, 16 frame memory, 17 output synchronization generation circuit, 18 read control circuit, 19 enlargement interpolation circuit, 23 reduction / enlargement interpolation processing unit, 31 1 ,. ..., 31 3 line buffer, 32 1, ..., 32 7 switch, 33 an interpolation circuit

Claims (13)

映像信号を構成する入力データがフレーム単位で書き込まれるフレームメモリと、
上記フレームメモリから複数ライン分のラインデータを同時に読み出し、所定ライン数のラインデータを用いて所望の拡大率に応じて拡大補間処理を行い、又は所望の縮小率に応じて所定のラインデータを間引いた上記所定ライン数のラインデータを用いて縮小補間処理を行う拡大縮小補間手段と
を備えることを特徴とする映像信号処理装置。 A frame memory in which input data constituting the video signal is written in units of frames;
Read line data for a plurality of lines from the frame memory at the same time, and perform enlargement interpolation processing according to a desired enlargement ratio using line data of a predetermined number of lines, or thin out predetermined line data according to a desired reduction ratio A video signal processing apparatus comprising: enlargement / reduction interpolation means for performing reduction interpolation processing using line data of the predetermined number of lines. 上記入力データの上記所定ライン数のラインデータを用いて縮小補間処理を行い、縮小補間処理後のデータを上記フレーム単位で上記フレームメモリに書き込む縮小補間手段をさらに備えることを特徴とする請求項１記載の映像信号処理装置。   2. A reduction interpolation means for performing a reduction interpolation process using line data of the predetermined number of lines of the input data and writing the data after the reduction interpolation process in the frame memory in units of frames. The video signal processing apparatus described. 上記拡大縮小補間手段は、上記入力データの上記所定ライン数のラインデータを用いて縮小補間処理を行い、縮小補間処理後のデータを上記フレーム単位で上記フレームメモリに書き込むことを特徴とする請求項１記載の映像信号処理装置。   The enlargement / reduction interpolation means performs a reduction interpolation process using line data of the predetermined number of lines of the input data, and writes the data after the reduction interpolation process in the frame memory in units of frames. The video signal processing apparatus according to 1. 上記拡大縮小補間手段は、拡大補間処理と縮小補間処理とで１つの補間フィルタを共用することを特徴とする請求項３記載の映像信号処理装置。   4. A video signal processing apparatus according to claim 3, wherein said enlargement / reduction interpolation means shares one interpolation filter for enlargement interpolation processing and reduction interpolation processing. 上記所望の縮小率が１／Ｎ倍（Ｎは２以上の整数）以上且つ１倍未満である場合、上記拡大縮小補間手段は、上記フレームメモリからＮライン分のラインデータを同時に読み出すことを特徴とする請求項１記載の映像信号処理装置。   When the desired reduction ratio is 1 / N times (N is an integer of 2 or more) and less than 1 time, the enlargement / reduction interpolation means simultaneously reads line data for N lines from the frame memory. The video signal processing apparatus according to claim 1. 上記拡大縮小補間手段は、上記フレームメモリから２ライン分のラインデータを同時に読み出すものであり、それぞれ１ライン分のラインデータを保持する３つのラインバッファと、４ライン分のラインデータを用いて拡大補間処理又は縮小補間処理を行う補間回路と、上記フレームメモリから読み出した２ライン分のラインデータと上記３つのラインバッファに保持された３ライン分のラインデータとのうち上記補間回路に出力する４ライン分のラインデータを切り換える切換手段とを有することを特徴とする請求項５記載の映像信号処理装置。   The enlargement / reduction interpolation means simultaneously reads line data for two lines from the frame memory, and enlarges using three line buffers each holding line data for one line and line data for four lines. Of the interpolation circuit for performing the interpolation process or the reduction interpolation process, the line data for two lines read from the frame memory and the line data for three lines held in the three line buffers are output to the interpolation circuit 4 6. The video signal processing apparatus according to claim 5, further comprising switching means for switching line data for lines. 上記拡大縮小補間手段は、１フレーム内で拡大補間処理及び縮小補間処理を混在させて行うことを特徴とする請求項１記載の映像信号処理装置。   2. The video signal processing apparatus according to claim 1, wherein the enlargement / reduction interpolation means performs an enlargement interpolation process and a reduction interpolation process in one frame. 映像信号を構成する入力データがフレーム単位で書き込まれるフレームメモリから複数ライン分のラインデータを同時に読み出す読出工程と、
所定ライン数のラインデータを用いて所望の拡大率に応じて拡大補間処理を行い、又は所望の縮小率に応じて所定のラインデータを間引いた上記所定ライン数のラインデータを用いて縮小補間処理を行う拡大縮小補間工程と
を有することを特徴とする映像信号処理方法。 A reading process of simultaneously reading out line data for a plurality of lines from a frame memory in which input data constituting a video signal is written in units of frames;
Enlargement interpolation processing is performed according to a desired enlargement ratio using line data of a predetermined number of lines, or reduction interpolation processing is performed using line data of the predetermined number of lines thinned out according to a desired reduction ratio. A video signal processing method comprising: an enlargement / reduction interpolation step. 上記入力データの上記所定ライン数のラインデータを用いて縮小補間処理を行う縮小補間工程と、
縮小補間処理後のデータを上記フレーム単位で上記フレームメモリに書き込む書込工程と
をさらに有することを特徴とする請求項８記載の映像信号処理方法。 A reduction interpolation process for performing a reduction interpolation process using the line data of the predetermined number of lines of the input data;
9. The video signal processing method according to claim 8, further comprising a writing step of writing the data after the reduction interpolation processing into the frame memory in units of the frames. 上記拡大縮小補間回路は、拡大補間処理と縮小補間処理とで１つの補間フィルタを共用することを特徴とする請求項８記載の映像信号処理方法。   9. The video signal processing method according to claim 8, wherein the enlargement / reduction interpolation circuit shares one interpolation filter for enlargement interpolation processing and reduction interpolation processing. 上記所望の縮小率が１／Ｎ倍（Ｎは２以上の整数）以上且つ１倍未満である場合、上記読出工程では、上記フレームメモリからＮライン分のラインデータを同時に読み出すことを特徴とする請求項８記載の映像信号処理方法。   When the desired reduction ratio is 1 / N times (N is an integer of 2 or more) and less than 1 time, in the reading step, line data for N lines is simultaneously read from the frame memory. The video signal processing method according to claim 8. 上記読出工程は、上記フレームメモリからＮライン（Ｎは２以上の整数）分のラインデータを同時に読み出すものであり、
上記拡大縮小補間工程は、上記フレームメモリから読み出したそれぞれ１ライン分のラインデータを（Ｍ−１）個（Ｍは２以上の整数）のラインバッファに保持する保持工程と、
上記フレームメモリから読み出した２ライン分のラインデータと上記（Ｍ−１）個のラインバッファに保持された（Ｍ−１）ライン分のラインデータとを切り換えてＭライン分のラインデータを出力する切換出力工程と、
上記切換出力工程にて出力された上記Ｍライン分のラインデータを用いて拡大補間処理又は縮小補間処理を行う補間工程と
を有することを特徴とする請求項１１記載の映像信号処理方法。 In the reading step, line data for N lines (N is an integer of 2 or more) is simultaneously read from the frame memory,
The enlargement / reduction interpolation step holds the line data for each one line read from the frame memory in (M−1) (M is an integer of 2 or more) line buffers,
The line data for M lines is output by switching between the line data for two lines read from the frame memory and the line data for (M-1) lines held in the (M-1) line buffers. Switching output process;
The video signal processing method according to claim 11, further comprising an interpolation step of performing an expansion interpolation process or a reduction interpolation process using the line data for the M lines output in the switching output step. 上記拡大縮小補間工程では、１フレーム内で拡大補間処理及び縮小補間処理を混在させて行うことを特徴とする請求項８記載の映像信号処理方法。   9. The video signal processing method according to claim 8, wherein in the enlargement / reduction interpolation step, enlargement interpolation processing and reduction interpolation processing are mixed in one frame.
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