JP2004101924A

JP2004101924A - Image signal processor and image signal processing method

Info

Publication number: JP2004101924A
Application number: JP2002264406A
Authority: JP
Inventors: Akira Shirahama; 白浜　旭
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-09-10
Filing date: 2002-09-10
Publication date: 2004-04-02

Abstract

<P>PROBLEM TO BE SOLVED: To provide an image signal processor and the like which dispense with D/A conversion before superposition and A/D conversion after superposition, which prevent picture quality from degrading, and which is designed to improve picture quality, in supplying an output image signal to a flat panel display in a digital state. <P>SOLUTION: In an image display device 100, there is installed an OSD interface processor 20 for converting dot clock of an OSD image signal. The OSD image signal S6 and an OSD control signal S7, after dot clock conversion and interpolation process in the OSD interface processor 20, are supplied to an OSD superposing circuit 8, where the OSD image signal S8 is superposed on the image signal S5 as the main signal and outputted as an image signal S10. As a result, in supplying the output image signal to the flat panel display in the digital state, D/A and A/D conversions before and after superposition respectively are dispensed with, enabling deterioration to be prevented in the quality of the image signal as the main signal. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
この発明は、画像信号処理装置および画像信号処理方法に関する。詳しくは、第１のドットクロックに同期した第１の画像信号に、該第１のドットクロックと異なる周波数の第２のドットクロックに同期した第２の画像信号を第２のドットクロックに同期した状態から第１のドットクロックに同期した状態に変換した上で重畳して出力画像信号を得ることによって、例えば出力画像信号をデジタルの状態でフラットパネルディスプレイに供給する際に、重畳前のＤ／Ａ変換および重畳後のＡ／Ｄ変換を不要とし、画像品質の劣化を防止し、画質の向上を図るようにした画像信号処理装置および画像信号処理方法に係るものである。
【０００２】
【従来の技術】
近年の画像表示装置においては、より多くの情報を表示させるために表示画面の大型化と共に表示画面の高精細化が進んでいる。そのため画像信号のドットクロックが速くなりつつある。一方、これらの画像表示装置において、例えば、ディスプレイならコントラストやブライトの設定、テレビ受信機なら音量やチャネル等の表示をするために、ＯＳＤ（Ｏｎ　Ｓｃｒｅｅｎ　Ｄｉｓｐｌａｙ）機能が設けられる。
【０００３】
ＯＳＤ機能を有する画像表示装置は文字やグラフィックを発生させるＯＳＤ発生用ＩＣおよびＯＳＤ重畳用ＩＣを利用し、主信号の画像信号に予め定めたオンスクリーンディスプレイ（ＯＳＤ）信号を挿入して一つの表示画面上に表示するようになされている。
【０００４】
このようなＯＳＤ機能を有するテレビ受信機などの画像表示装置は、一般に図１１に示すような構成を有している。図１１は、ＯＳＤ機能を有する画像表示装置１５の要部のブロック図を示している。
【０００５】
この画像表示装置１５は、ビデオデコード部１と、Ａ／Ｄ変換回路２と、フォーマット変換部３と、Ｄ／Ａ変換回路４と、Ｙ色差処理部５’と、ＯＳＤ発生器６と、Ｄ／Ａ変換回路７と、ＯＳＤ重畳回路８’と、ＲＧＢ処理部９’と、Ａ／Ｄ変換回路１０と、パネルドライバー１１と、ＦＰＤ（Ｆｌａｔ　Ｐａｎｅｌ　Ｄｉｓｐｌａｙ）１２とから構成されている。
【０００６】
ビデオデコード部１は、コンポジットビデオ（ＣＶＢＳ）信号Ｓ１に対して、同期分離、Ｙ／Ｃ分離、色復調などの処理を行う回路である。同期分離処理では、コンポジットビデオ信号から同期信号を分離する。またＹＣ分離処理では、コンポジットビデオ信号から、輝度信号Ｙと色信号Ｃを分離する。また色復調処理では、例えば同期検波方式と呼ばれる復調方法が用いられ、色信号Ｃを復調して、ＰＢ，ＰＲ信号を得る。ビデオデコード部１から出力される画像信号（Ｙ／ＰＢ／ＰＲ）Ｓ２はＡ／Ｄ変換回路２に供給される。
【０００７】
Ａ／Ｄ変換回路２は、デコード処理されたアナログ画像信号Ｓ２をデジタル信号に変換する回路である。Ａ／Ｄ変換回路２から出力される画像信号（Ｙ／ＣＢ／ＣＲ）Ｓ３は、例えば４８０Ｉの画像フォーマットを有している。この画像信号Ｓ３はフォーマット変換部３に入力される。ここで、４８０Ｉは、有効走査線４８０本、インタレース方式によるＳＤ（Ｓｔａｎｄａｒｄ　Ｄｅｆｉｎｉｔｉｏｎｓ：標準解像度）画像信号である。
【０００８】
フォーマット変換部３は、表示画面の解像度に合わせてＡ／Ｄ変換回路２から出力される画像信号Ｓ３のフォーマット変換を行うものである。例えば表示画面の解像度が１３６６×７６８のＷｉｄｅＸＧＡである場合（ＸＧＡは水平１０２４ドット、垂直７６８ラインである）、フォーマット変換部３では、フォーマットが４８０Ｉであるデジタル画像信号を１３６６×７６８のＷｉｄｅＸＧＡフォーマットに変換して出力する。フォーマット変換部３から出力される画像信号Ｓ４はＤ／Ａ変換回路４へ出力される。
【０００９】
Ｄ／Ａ変換回路４は、フォーマット変換部３でフォーマットを変換したデジタル信号Ｓ４をアナログ信号（Ｙ／ＰＢ／ＰＲ）Ｓ４ａに変換し、Ｙ色差処理部５に入力する。
【００１０】
Ｙ色差処理部５’は、Ｄ／Ａ変換回路４でアナログ信号に変換された画像信号Ｓ４ａに対してシャープネス（Ｓｈａｒｐｎｅｓｓ）調整、カラー調整などのＹ色差処理を行う回路である。またＹ色差処理部５’で輝度信号と色差信号を三原色信号に変換するマトリクス処理も行う。Ｙ色差処理部５’から出力される画像信号（ＥＲ／ＥＧ／ＥＢ）Ｓ５ａはＯＳＤ重畳回路８’に供給される。
【００１１】
ＯＳＤ発生器６は、ＯＳＤ画像信号及びＯＳＤ制御信号を発生するものであり、例えばＯＳＤ機能内蔵のＴＶ用システムマイコン内に含まれる。このＯＳＤ発生器６の動作周波数は２４．７５ＭＨｚである。このＯＳＤ発生器６からＯＳＤ画像信号（ＤＲ／ＤＧ／ＤＢ）Ｓ６とＯＳＤ制御信号（ＹＳ／ＹＭ）Ｓ７が出力され、ＯＳＤ画像信号Ｓ６はＤ／Ａ変換回路７に入力される。またＯＳＤ制御信号Ｓ７はＯＳＤ重畳回路８’に入力される。
【００１２】
Ｄ／Ａ変換回路７は、ＯＳＤ発生器６で発生したＯＳＤ画像信号Ｓ６をアナログ信号Ｓ６ａに変換する回路である。
【００１３】
ＯＳＤ重畳回路８’は、Ｙ色差処理部５’で処理された画像信号Ｓ５ａにＤ／Ａ変換回路７でアナログ信号に変換されたＯＳＤ画像信号Ｓ６ａを重畳する。ＯＳＤ画像信号Ｓ６ａの重畳はＯＳＤ制御信号Ｓ７により制御される。ＯＳＤ重畳回路８’より出力される画像信号Ｓ１０ａはＲＧＢ処理部９’へ出力される。
【００１４】
ＲＧＢ処理部９’は、ＯＳＤ重畳回路８’から供給される画像信号Ｓ１０ａに対してピクチャー調整（ＲＧＢのゲイン調整）、およびブライト調整（ＤＣレベル調整）などを行う回路である。画像信号Ｓ１０ａはＲＧＢ処理部９’でピクチャー調整およびブライト調整が行われた後、画像信号（ＥＲ／ＥＧ／ＥＢ）Ｓ１１ａとしてＡ／Ｄ変換回路１０へ出力される。
【００１５】
Ａ／Ｄ変換回路１０は、ＲＧＢ処理部９’で処理されたアナログ画像信号Ｓ１１ａを再度デジタル画像信号（ＤＲ／ＤＧ／ＤＢ）Ｓ１１ｄに変換する回路である。Ａ／Ｄ変換回路１０によりえられたデジタル画像信号Ｓ１１ｄはパネルドライバー１１に供給される。
【００１６】
パネルドライバー１１は、ＦＰＤ（Ｆｌａｔ　Ｐａｎｅｌ　Ｄｉｓｐｌａｙ）１２を駆動する回路である。ＦＰＤ１２は、例えばＬＣＤ表示パネルであり、このＦＰＤ１２の解像度は、例えば１３６６ドット×７６８ラインである。パネルドライバー１１は、Ａ／Ｄ変換回路１０から供給された画像信号Ｓ１１ｄに基づいてＦＰＤ１２の画面上にデジタル画像信号Ｓ１１ｄによる画像を表示する。
【００１７】
このような画像表示装置１５では、コンポジットビデオ（ＣＶＢＳ）信号Ｓ１に対しては、まず、ビデオデコード部１で同期分離、Ｙ／Ｃ分離、色復調などのビデオデコード処理を施した後、Ａ／Ｄ変換を行い、そしてフォーマット変換部３で４８０ＩからＷｉｄｅＸＧＡにフォーマット変換を行った後、Ｄ／Ａ変換を行い、次に、Ｙ色差処理部５’でマトリクス処理、シャープネス調整、カラー調整などのＹ色差処理を行う。そして、Ｙ色差処理された画像信号Ｓ５ａに、ＯＳＤ重畳回路８’でＯＳＤ発生器６からのＯＳＤ画像信号Ｓ６ａを重畳する。この場合、アナログに変換された画像信号Ｓ５ａとアナログに変換されたＯＳＤ画像信号Ｓ６ａとの重畳である。
【００１８】
そして、重畳後の画像信号Ｓ１０ａを、ＲＧＢ処理部９’でピクチャー調整、ブライト調整して、Ａ／Ｄ変換回路１０でデジタル画像信号Ｓ１１ｄに変換した後、パネルドライバー１１に入力し、ＦＰＤ１２の画面上に画像信号Ｓ１１ｄによる画像を表示する。
【００１９】
【発明が解決しようとする課題】
上述した従来の画像表示装置１５では、ＬＣＤ表示装置の解像度は１３６６ドット×７６８ラインであり、フォーマット変換部３でフォーマット変換された画像信号Ｓ４のドットクロック周波数が７４．２５ＭＨｚであるのに対して、ＯＳＤ発生器６からのＯＳＤ画像信号Ｓ６のドットクロック周波数が２４．７５ＭＨｚであるため、デジタル信号のままＯＳＤ重畳できなかった。そこで画像信号Ｓ４とＯＳＤ画像信号Ｓ６ともにアナログ信号にしてＯＳＤ重畳回路８’で重畳を行っていた。
【００２０】
このようにもともとデジタル信号処理を施していたものを一旦Ｄ／Ａ変換し、アナログ回路でＯＳＤ重畳処理した後、Ａ／Ｄ変換し再度デジタル信号に戻してＦＰＤ１２に供給しているので、Ｄ／Ａ変換、およびＡ／Ｄ変換による信号品質の劣化（Ｓ／Ｎの劣化など）が生じる問題がある。
【００２１】
そこで、この発明は、出力画像信号をデジタルの状態でフラットパネルディスプレイに供給する際に、重畳前のＤ／Ａ変換および重畳後のＡ／Ｄ変換を不要とし、画像品質の劣化を防止し、画質の向上を図るようにした画像信号処理装置および画像信号処理方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
この発明に係る画像信号処理装置は、第１のドットクロックに同期した第１の画像信号が入力される第１の信号入力手段と、第１のドットクロックと異なる周波数の第２のドットクロックに同期した第２の画像信号が入力される第２の信号入力手段と、第２の信号入力手段に入力された第２の画像信号を、第２のドットクロックに同期した状態から第１のドットクロックに同期した状態に変換するクロック乗り換え手段と、第１の信号入力手段に入力された第１の画像信号に、クロック乗り換え手段より出力された第２の画像信号を重畳して出力画像信号を得る信号重畳手段とを備えるものである。
【００２３】
例えば、クロック乗り換え手段は、第２の画像信号を一時的に記憶する記憶手段と、第２の画像信号を、第２のドットクロックに同期して記憶手段に書き込む書込み制御手段と、記憶手段に書き込まれた第２の画像信号を、第１のドットクロックに同期して読み出す読み出し制御手段とを有し、さらに読み出し制御手段により記憶手段から読み出された第２の画像信号の画素データに基づいて、該第２の画像信号の画素が第１の画像信号の画素に対応するように補間処理をして出力画素データを得る補間処理手段を有する。
【００２４】
この発明に係る画像信号処理装置おいては、第１のドットクロックと異なる周波数の第２のドットクロックに同期した第２の画像信号を第２のドットクロックに同期した状態から第１のドットクロックに同期した状態に変換した後、第１の画像信号に重畳して出力画像信号を得ることにより、例えば出力画像信号をデジタルの状態でフラットパネルディスプレイに供給する際に、重畳前のＤ／Ａ変換および重畳後のＡ／Ｄ変換を不要とし、画像品質の劣化を防止し、画質の向上を図ることができる。
【００２５】
また、第２の画像信号の画素が上記第１の画像信号の画素に対応するように補間処理をして出力画素データを得るため、第２の画像信号による画像を表示する際の伸び縮みを防止することが可能となる。
【００２６】
この発明に係る画像信号処理方法は、第１のドットクロックに同期した第１の画像信号を取得する第１のステップと、第１のドットクロックと異なる周波数の第２のドットクロックに同期した第２の画像信号を取得する第２のステップと、この第２のステップで取得された第２の画像信号を第２のドットクロックに同期した状態から第１のドットクロックに同期した状態に変換する第３のステップと第１のステップで取得された第１の画像信号に、第３のステップで変換されて得られた第２の画像信号を重畳して出力画像信号を得る第４のステップとを備えるものである。
【００２７】
例えば、第３のステップでは、第２の画像信号の画素が第１の画像信号の画素に対応するように補間処理をして出力画素データを得るようになされる。
【００２８】
この発明に係る画像信号処理方法においては、第１のドットクロックに同期した第１の画像信号に、上記第１のドットクロックと異なる周波数の第２のドットクロックに同期した第２の画像信号を重畳する際に、第２の画像信号を第２のドットクロックに同期した状態から第１のドットクロックに同期した状態に変換した後、第１の画像信号に重畳することにより、第１の画像信号における重畳前のＤ／Ａ変換および重畳後のＡ／Ｄ変換などの信号処理を行うことなく、重畳することができるため、画像劣化を防ぐことが可能となる。
【００２９】
また、この発明に係る画像信号処理装置は、第１のドットクロックに同期した第１の画像信号に、第１のドットクロックと異なる周波数の第２のドットクロックに同期した第２の画像信号を重畳するために、該第２の画像信号を第２のドットクロックに同期した状態から第１のドットクロックに同期した状態に変換する画像信号処理装置であって、第２の画像信号を一時的に記憶する記憶手段と、第２の画像信号を、第２のドットクロックに同期して記憶手段に書き込む書き込み制御手段と、記憶手段に書き込まれた第２の画像信号を、第１のドットクロックに同期して読み出す読み出し制御手段と、読み出し制御手段により記憶手段から読み出された第２の画像信号の画素データに基づいて、該第２の画像信号の画素が第１の画像信号の画素に対応するように補間処理をして出力画素データを得る補間処理手段とを備えるものである。
【００３０】
また、この発明に係る画像信号処理装置は、第１のドットクロックに同期した第１の画像信号に、第１のドットクロックと異なる周波数の第２のドットクロックに同期した第２の画像信号を重畳するために、該第２の画像信号を第２のドットクロックに同期した状態から第１のドットクロックに同期した状態に変換する画像信号処理装置であって、第２の画像信号を一時的に記憶する記憶手段と、第２の画像信号を、第２のドットクロックに同期して記憶手段に書き込む書き込み制御手段と、記憶手段に書き込まれた第２の画像信号を、第１のドットクロックに同期して読み出す読み出し制御手段と、第２の画像信号を記憶手段に書き込む時の書き込みの開始位置および終了位置を設定するための信号が入力される第１の設定信号入力手段と、記憶手段に書き込まれた第２の画像信号を読み出す時の読出しの開始位置および終了位置を設定するための信号が入力される第２の設定信号入力手段とを備えるものである。
【００３１】
この発明に係る画像信号処理装置においては、第２の画像信号を、第２のドットクロックに同期して記憶手段に書き込み、そして書き込まれた第２の画像信号を第１のドットクロックに同期して読み出した後、第２の画像信号の画素データに基づいて、該第２の画像信号の画素が第１の画像信号の画素に対応するように補間処理をして出力画素データを得ることにより、画像信号のクロック乗り換え処理が容易にでき、また画像信号による画像を表示する際の伸び縮みを防止することが可能となる。
【００３２】
また、所定の入力信号により第２の画像信号を記憶手段に書き込む時の書き込みの開始位置および終了位置と、記憶手段に書き込まれた第２の画像信号を読み出す時の読出しの開始位置および終了位置とを設定することが可能となる。
【００３３】
【発明の実施の形態】
以下、図面を参照しながら、この発明の実施の形態について説明する。図１は、実施の形態としての画像表示装置１００の構成を示している。
この画像表示装置１００は、ビデオデコード部１と、Ａ／Ｄ変換回路２と、フォーマット変換部３と、Ｙ色差処理部５と、ＯＳＤ（Ｏｎ　Ｓｃｒｅｅｎ　Ｄｉｓｐｌａｙ）発生器６と、クロック乗り換え手段としてのＯＳＤインタフェース処理部２０と、信号重畳手段としてのＯＳＤ重畳回路８と、ＲＧＢ処理部９と、パネルドライバー１１と、ＦＰＤ（Ｆｌａｔ　Ｐａｎｅｌ　Ｄｉｓｐｌａｙ）１２とから構成されている。
【００３４】
ビデオデコード部１は、コンポジットビデオ（ＣＶＢＳ）信号Ｓ１に対して、同期分離、Ｙ／Ｃ分離、色復調など処理を行う回路である。同期分離処理では、コンポジットビデオ信号から同期信号を分離する。またＹＣ分離処理では、コンポジットビデオ信号から、輝度信号Ｙと色信号Ｃを分離する。また色復調処理では、例えば同期検波方式と呼ばれる復調方法が用いられ、色信号Ｃを復調して、ＰＢ，ＰＲ信号を得る。ビデオデコード部１から出力される画像信号（Ｙ／ＰＢ／ＰＲ）Ｓ２はＡ／Ｄ変換回路２に供給される。
【００３５】
Ａ／Ｄ変換回路２は、デコード処理されたアナログ画像信号Ｓ２をデジタル信号に変換する回路である。Ａ／Ｄ変換回路２から出力される画像信号（Ｙ／ＣＢ／ＣＲ）Ｓ３は、例えば４８０Ｉの画像フォーマットを有している。この画像信号Ｓ３はフォーマット変換部３に入力される。
【００３６】
フォーマット変換部３は、ＦＰＤ１２の表示画面の解像度に合わせてＡ／Ｄ変換回路２から出力される画像信号Ｓ３のフォーマット変換を行うものである。例えばＦＰＤ１２の表示画面の解像度が１３６６ドット×７６８ラインである場合、フォーマット変換部３では、フォーマットが４８０Ｉであるデジタル画像信号を１３６６×７６８のＷｉｄｅＸＧＡフォーマットに変換して出力する。フォーマット変換部３から出力される画像信号Ｓ４はＹ色差処理部５へ入力される。
【００３７】
Ｙ色差処理部５は、フォーマット変換部３でフォーマット変換された画像信号Ｓ４に対してシャープネス（Ｓｈａｒｐｎｅｓｓ）調整、カラー調整などのＹ色差処理を行う回路である。またＹ色差処理部５で輝度信号と色差信号を三原色信号に変換するマトリクス処理も行う。Ｙ色差処理部５から出力される画像信号（ＤＲ／ＤＧ／ＤＢ）Ｓ５は第１の画像信号としてＯＳＤ重畳回路８に供給される。
【００３８】
ＯＳＤ発生器６は、第２の画像信号としてのＯＳＤ画像信号、及びＯＳＤ制御信号を発生するものであり、例えばＯＳＤ機能内蔵のＴＶ用システムマイコン内に含まれる。このＯＳＤ発生器６は、動作周波数が２４．７５ＭＨｚである。従って、ＯＳＤ発生器６は第１の画像信号（Ｓ５）のフォーマットに合わせてＯＳＤ画像信号を発生できないものである。ＯＳＤ発生器６からＯＳＤ画像信号（ＤＲ／ＤＧ／ＤＢ）Ｓ６とＯＳＤ制御信号（ＹＳ／ＹＭ）Ｓ７が出力され、そしてＯＳＤインタフェース処理部２０へ入力される。
【００３９】
図２は主信号としての画像信号Ｓ５とＯＳＤ画像信号Ｓ８の関係を示す図である。図２に示すように、画像信号Ｓ５の有効画素が７４．２５ＭＨｚクロックで１３６６画素の正方画素であるのに対して、ＯＳＤ画像信号Ｓ８は２４．７５ＭＨｚクロックで約４５０画素の横長画素になる。
【００４０】
ＯＳＤインタフェース処理部２０は、ＯＳＤ画像信号のドットクロックの変換、およびクロック変換された信号に対して補間処理を行う回路である。図３は、ＯＳＤインタフェース処理部２０の構成を示す図である。
【００４１】
図３に示すように、ＯＳＤインタフェース処理部２０は、記憶手段としてのメモリ２０ａと、補間処理手段としての補間処理部２０ｂと、書き込み制御手段としての書き込み制御部２０ｃと、読み出し制御手段としての読み出し制御部２０ｄとから構成されている。
【００４２】
メモリ２０ａは、書き込み処理と読み出し処理とが別々のクロックで動作するデュアルポート・ラインメモリである。入力されるＲ，Ｇ，Ｂ信号Ｓ６およびＹＭ、ＹＳ信号Ｓ７をＯＳＤ発生器６の動作周波数（即ち、ＯＳＤ画像信号Ｓ６のドットクロック）に同期して書き込み、この書き込んだＲ，Ｇ，Ｂ信号Ｓ６およびＹＭ、ＹＳ信号Ｓ７をＹ色差処理部５より出力される画像信号Ｓ５のドットクロックに同期して読み出すようになされる。
【００４３】
書き込み制御部２０ｃは、入力されたＯＳＤ画像信号Ｓ６の取り込み位置ＷＰ、取り込みサイズＷＳに合わせてライトイネーブル及びアドレス信号Ｗを発生し、ＯＳＤ画像信号Ｓ６の書き込みを制御する。例えば、図４に示すように、ＯＳＤ発生器６から供給される水平同期信号ＯＳＤ　Ｈｓｙｎｃを基準にＯＳＤクロック（書き込みクロック）単位で、ＷＰクロック目の画素からＷＰ＋ＷＳクロック目の画素までをメモリ２０ａに取り込むように、書き込む時の書き込みの開始位置および終了位置を設定することでＯＳＤ画像信号Ｓ６の書き込み区間を設定する。なお、ＯＳＤ制御信号ＹＭ、ＹＳに関してはＯＳＤ画像信号Ｓ６と同様のやりかたで、処理を行う。
【００４４】
読み出し制御部２０ｄは、入力されたＯＳＤ画像信号の表示位置ＲＰ、表示サイズＲＳに合わせてリードイネーブル及びアドレス信号Ｒを発生し、ＯＳＤ画像信号の読み出しを制御する。例えば、図５に示すように、Ｙ色差処理部５から供給される水平同期信号ＶＩＤＥＯ　Ｈｓｙｎｃを基準にＶＩＤＥＯクロック（画像信号Ｓ５のドットクロック）単位で、ＲＰクロック目の位置からＲＰ＋ＲＳクロック目の位置までに表示するように、読み出す時の読出しの開始位置および終了位置を設定するでＯＳＤ画像信号Ｓ８の表示区間を設定する。なお、読み出し制御部２０ｄから出力される信号ｄｙは補間位相である。
【００４５】
なお、ＯＳＤ画像信号の取り込み位置ＷＰ、取り込みサイズＷＳ、ＯＳＤ画像信号の表示位置ＲＰ、表示サイズＲＳはシステム制御マイコンの制御部（図示せず）で設定される。
【００４６】
ＯＳＤ画像信号のクロック変換をする際に、書き込み制御部２０ｃが出力するライトイネーブル及びアドレス信号Ｗに従ってＯＳＤ画像信号Ｓ６の書き込みを行い、この場合、例えばＯＳＤ画像信号Ｓ６をそのＯＳＤ画像信号Ｓ６のドットクロック（２４．７５ＭＨｚ）でそのままメモリ２０ａに書き込む。従って書き込み区間内の画素がそのままメモリ２０ａに書き込まれる。また、読み出し制御部２０ｄが出力するリードイネーブル及びアドレス信号Ｒに従ってＯＳＤ画像信号の読み出し処理を行う。この場合、例えば書き込まれたＯＳＤ画像信号Ｓ６を画像信号Ｓ５のドットクロック（７４．２５ＭＨｚ）で読み出す。なお、ＯＳＤ制御信号ＹＭ、ＹＳに関してはＯＳＤ画像信号Ｓ６と同様のやりかたで、処理を行う。
【００４７】
補間処理部２０ｂは、積和演算器で構成される。補間処理部２０ｂでは、メモリ２０ａから読み出されたＯＳＤ画像信号およびＯＳＤ制御信号に対して、後述の線形補間法、Ｃｕｂｉｃ補間法または最近傍補間法を用いて補間処理を行う。即ち、補間処理部２０ｂでは、ＯＳＤ画像信号およびＯＳＤ制御信号の画素が主信号（画像信号Ｓ５）の画素に対応するように所定の演算式で演算して補間する。ここで、線形補間法、Ｃｕｂｉｃ補間法及び最近傍補間法について説明する。本実施の形態では線形補間法が用いられる。
【００４８】
線形補間法は、図６に示すように２点間に補間を行い、図中Ａ、Ｂは２点のＯＳＤ画像信号の画素であり、Ｙは線形補間法により補間処理して得られた画素である。線形補間法により、
Ｙ＝（１−ｄｙ）×Ａ＋ｄｙ×Ｂ
となる。ｄｙは補間位相である。
【００４９】
この線形補間法を用いて、例えば、図７に示すようにドットクロックが２４．７５ＭＨｚのＯＳＤ画像信号に対して補間処理を行い、ドットクロックが７４．２５ＭＨｚの画像信号の画素に対応する画素を持つＯＳＤ画像信号が得られる。この場合、まず、メモリ２０ａの読み出し開始位置はメモリ２０ａの読み書きのアドレスの競合が発生しない程度に書き込み開始位置からずらすことが必要である。その条件のもとで補間処理に応じた画素をメモリ２０ａから読み出すのであるが、読み出しのアドレス制御は画素数変換比率に応じて行われる。この例では、４５６画素から補間処理により１３６６画素を生成し、約３倍の拡大処理になるので、読み出しは７４．２５ＭＨｚのクロックで約３クロックにつき１回ずつアドレスをインクリメントすればよい。こうして得られる近傍２画素から補間位置との距離に応じた加重平均で補間画素の画素データが得られる。なお、ＯＳＤ制御信号ＹＭ、ＹＳに関してはＯＳＤ画像信号と同様のやりかたで、補間処理を行う。
【００５０】
また、Ｃｕｂｉｃ補間法は、図８に示すように４点のもとのＯＳＤ画像信号の画素を用いて補間を行う。図中Ａ、Ｂ、Ｃ、Ｄは４点のもとのＯＳＤ画像信号の画素であり、ＹはＣｕｂｉｃ補間法により補間処理して得られた画素である。Ｃｕｂｉｃ補間法により、
Ｙ＝ｈ（ｄｙ）×Ａ＋ｈ（１−ｄｙ）×Ｂ＋ｈ（１＋ｄｙ）×Ｃ＋ｈ（２−ｄｙ）×Ｄ
となる。
【００５１】
ただし、
ｈ（ｔ）＝｜ｔ｜^３−２｜ｔ｜^２＋１　　・・・（０≦｜ｔ｜＜１）
ｈ（ｔ）＝−｜ｔ｜^３＋５｜ｔ｜^２−８｜ｔ｜＋４　・・・（１≦｜ｔ｜＜２）
ｈ（ｔ）＝０　　・・・（２≦｜ｔ｜）
である。なお、ＯＳＤ制御信号ＹＭ、ＹＳに関してはＯＳＤ画像信号Ｓ６と同様のやりかたで、補間処理を行う。
【００５２】
また、最近傍補間法は、上述した線形補間法において、ｄｙ（０≦ｄｙ＜１）の小数点以下を４捨５入して用いるものであり、
０≦ｄｙ＜０．５の場合、Ｙ＝Ａ
０．５≦ｄｙ＜１の場合、Ｙ＝Ｂ
となる。
【００５３】
ＯＳＤインタフェース処理部２０では、ＯＳＤ発生器６で発生したＯＳＤ画像信号Ｓ６およびＯＳＤ制御信号Ｓ７をＯＳＤ画像信号Ｓ６のドットクロックでメモリ２０ａに書き込む。この書き込み動作は、書き込み制御部２０ｃにより制御される。また、メモリ２０ａに書き込まれたＯＳＤ画像信号Ｓ６及びＯＳＤ制御信号Ｓ７を画像信号Ｓ５のドットクロックで読み出す。この読み出し動作は、読み出し制御部２０ｄにより制御される。メモリ２０ａから読み出されたＯＳＤ画像信号Ｓ６およびＯＳＤ制御信号Ｓ７は補間処理部２０ｂで補間処理を行ったあと、ＯＳＤ重畳回路８へ出力される。
【００５４】
ＯＳＤ重畳回路８は、Ｙ色差処理部５で処理された画像信号Ｓ５にＯＳＤインタフェース処理部２０から供給されたＯＳＤ画像信号Ｓ８を重畳する回路である。図９はＯＳＤ重畳回路８の構成例を示している。
【００５５】
図９に示すように、ＯＳＤ重畳回路８は、アッテネータ８ａと、ＹＭセレクタ８ｂと、ＹＳセレクタ８ｃとから構成される。アッテネータ８ａは、入力した画像信号Ｓ５を所定レベルに減衰させる回路である。ＹＭセレクタ８ｂは、もとの画像信号Ｓ５と減衰された画像信号Ｓ２１を切り換える回路である。このＹＭセレクタ８ｂの切り換え動作はＯＳＤインタフェース処理部２０からのＯＳＤ制御信号ＹＭ（Ｓ９）により制御される。ＹＳセレクタ８ｃは、ＹＭセレクタ８ｂの出力信号Ｓ２２とＯＳＤ画像信号Ｓ８を切り換える回路である。このＹＳセレクタ８ｃの切り換え動作はＯＳＤインタフェース処理部２０からのＯＳＤ制御信号ＹＳ（Ｓ９）により制御される。
【００５６】
ＯＳＤ重畳を行う際に、ＯＳＤ制御信号ＹＭ信号によりＹＭセレクタ８ｂの入力はもとの画像信号Ｓ５からアッテネータ８ａで減衰された画像信号、例えば−６ｄＢに下げられた画像信号Ｓ２１に切り換え、ＯＳＤ表示部分のウインドウ（ハーフトーン表示）を形成する。画像信号Ｓ２１はハーフトーン表示するための信号、メニューの文字、図形の背景などで使用する。また、ＯＳＤ制御信号ＹＳによりＹＳセレクタ８ｃの入力はＹＭセレクタ８ｂの出力信号Ｓ２２からＯＳＤ画像信号Ｓ８に切り換え、ＯＳＤ画像信号Ｓ８を画像信号Ｓ１０として出力し、画面上でＯＳＤ画像を表示するようになされる。
【００５７】
表１は、画像信号Ｓ５による画像とＯＳＤ画像信号Ｓ８による画像との表示状態を示している。
【００５８】
【表１】

【００５９】
表１に示すように、ＯＳＤ画像信号ＹＭ、ＹＳが０の場合、画像信号Ｓ５による画像のみとなりＯＳＤ画像信号Ｓ８による画像は全く表示されない。また、ＹＭ信号が１で、ＹＳ信号が０である場合、レベルが−６ｄＢに下げられた画像信号Ｓ２１による画像を表示するようになる。また、ＹＳ信号が１の場合、ＯＳＤ画像信号Ｓ８による画像のみを表示する。
【００６０】
なお、ＯＳＤ重畳回路８として、図１０に示すＯＳＤ重畳回路８Ａを用いてもよい。この場合、ＯＳＤ制御信号ＹＭ、ＹＳの代わりに、混合比を示すＯＳＤ制御信号α（０≦α≦１）を用いてＯＳＤ重畳処理を行う。
【００６１】
図１０に示すように、ＯＳＤ重畳回路８Ａは、減算器８ｄと、積算器８ｅ、８ｆと、加算器８ｇとから構成されている。ＯＳＤ重畳を行う際に、積算器８ｅは画像信号と減算器８ｄから供給されるレジスタ値（１−α）を掛け合わせ、加算器８ｇに出力する。また積算器８ｆはＯＳＤ画像信号Ｓ８とＯＳＤインタフェース処理部２０から供給されるＯＳＤ制御信号αを掛け合わせ、加算器８ｇに出力する。そして加算器８ｇは積算器８ｅ及び積算器８ｆからの出力を加算することにより画像信号Ｓ５とＯＳＤ画像信号Ｓ８を合成し、表示画像信号Ｓ１０として出力する。
【００６２】
図中ＯＳＤ制御信号α（Ｓ９）は、上述したＯＳＤ制御信号ＹＭ、ＹＳと同じようにＯＳＤ発生器６より供給され、ＯＳＤ画像信号Ｓ６と同様にＯＳＤインタフェース処理部２０でクロック変換、補間処理を行った後に、ＯＳＤ重畳回路８Ａに供給される。
【００６３】
なお、α値は変更することが可能であり、このα値を０〜１．０の範囲に調整することにより画像信号Ｓ５とＯＳＤ画像信号Ｓ８との混合比を制御することができる。α値の調整は画像表示装置１００の制御部（図示せず）により制御される。表２は、画像信号Ｓ５とＯＳＤ画像信号Ｓ８との混合比を示している。
【００６４】
【表２】

【００６５】
表２に示すように、α値が０の場合、主信号としての画像信号Ｓ５とＯＳＤ画像信号Ｓ８の混合比率は１００：０となり、画面表示は画像信号Ｓ５による画像のみとなり、ＯＳＤ画像信号Ｓ８による画像は全く表示されない。また、α値が０．５の場合、画像信号Ｓ５とＯＳＤ画像信号Ｓ８の混合比率は５０：５０となり、画面表示は画像信号Ｓ５とＯＳＤ画像信号Ｓ８とが同レベルで混合されたものになる。また、α値が１．０の場合、画像信号Ｓ５とＯＳＤ画像信号Ｓ８の混合比率は０：１００となり、画面表示はＯＳＤ画像信号Ｓ８による画像のみとなる。
【００６６】
ＲＧＢ処理部９は、ＯＳＤ重畳回路８から供給される画像信号Ｓ１０に対してピクチャー調整（ＲＧＢのゲイン調整）、およびブライト調整（ＤＣレベル調整）などを行う回路である。画像信号Ｓ１０はＲＧＢ処理部９でピクチャー調整およびブライト調整が行われた後、画像信号（ＤＲ／ＤＧ／ＤＢ）Ｓ１１としてパネルドライバー１１へ出力される。
【００６７】
パネルドライバー１１は、表示パネルとしてのＦＰＤ１２を駆動する回路である。またＦＰＤ１２は、例えばＬＣＤ表示パネルであり、このＬＣＤ表示パネルの解像度は例えば１３６６×７６８のＷｉｄｅＸＧＡである。パネルドライバー１１は、ＲＧＢ処理部９から供給された画像信号Ｓ１１に基づいてＬＣＤ表示パネル上にＯＳＤ画像信号を重畳した画像を表示するようになされる。
【００６８】
続いて、図１に示す画像表示装置１００のＯＳＤ表示動作を説明する。
入力されたコンポジットビデオ（ＣＶＢＳ）信号Ｓ１に対して、まず、ビデオデコード部１で同期分離、Ｙ／Ｃ分離、色復調などのビデオデコード処理を施した後、Ａ／Ｄ変換を行い、そしてフォーマット変換部３でフォーマットが４８０Ｉであるデジタル画像信号Ｓ３を１３６６×７６８のＷｉｄｅＸＧＡの画像信号Ｓ４に変換する。そして、画像信号Ｓ４はＹ色差処理部５で輝度信号と色差信号を三原色信号に変換するマトリクス処理、シャープネス調整、カラー調整などの処理を行った後、画像信号Ｓ５としてＯＳＤ重畳回路８に供給される。
【００６９】
一方、ＯＳＤ発生器６ではＯＳＤ画像信号Ｓ６及びＯＳＤ制御信号Ｓ７を発生し、ＯＳＤインタフェース処理部２０（図３参照）のメモリ２０ａへ出力し、同時に、書き込み制御部２０ｄからのライト・イネーブル及びアドレス信号Ｗをメモリ２０ａへ出力する。このライトイネーブル及びアドレス信号Ｗに従って、ＯＳＤ画像信号Ｓ６及びＯＳＤ制御信号Ｓ７がＯＳＤの動作周波数（２４．７５ＭＨｚ）のままでメモリ２０ａに書き込まれる。
【００７０】
次に、読み出し制御部２０ｄからのリードイネーブル及びアドレス信号Ｒに従って、メモリ２０ａに書き込まれたＯＳＤ画像信号Ｓ６及びＯＳＤ制御信号Ｓ７を画像信号Ｓ５のドットクロック周波数（７４．２５ＭＨｚ）で読み出す。読み出されたＯＳＤ画像信号Ｓ６及びＯＳＤ制御信号Ｓ７は、補間処理部２０ｂで画像信号Ｓ５の画素に対応するように補間される（図７参照）。補間処理されたＯＳＤ画像信号Ｓ８及びＯＳＤ制御信号Ｓ９はＯＳＤ重畳回路８に供給される。
【００７１】
そして、ＯＳＤ重畳回路８で、Ｙ色差処理部５から供給される画像信号Ｓ５と、ＯＳＤインタフェース処理部２０から供給されるＯＳＤ画像信号Ｓ８とを重畳する。重畳後の合成画像信号Ｓ１０は、ＲＧＢ処理部９でピクチャー調整、ブライト調整が行われた後、パネルドライバー１１に入力される。これにより、ＦＰＤ１２の表示画面上に、この画像信号Ｓ１０による画像が表示される。
【００７２】
このように本実施の形態においては、ＯＳＤ画像信号Ｓ６のドットクロックを、元のドットクロック周波数２４．７５ＭＨｚから画像信号Ｓ５のドットクロック周波数７４．２５ＭＨｚに変換し、さらに画像信号Ｓ５の画素に対応するように補間処理をした後、画像信号Ｓ５に重畳するものであり、重畳前のＤ／Ａ変換および重畳後のＡ／Ｄ変換などの信号処理を行うことなく、ＯＳＤ重畳することができるため、主信号の品質劣化を防ぐことができる。また、ＯＳＤ画像信号がＤ／Ａ変換処理不要のため、ＯＳＤ画像信号の品質劣化を防ぐことができる。
【００７３】
また、ＯＳＤ画像信号の画素が主信号（画像信号Ｓ５）の画素に対応するように補間処理を行うため、ＯＳＤ画像信号を表示する際の縮みを防止することが可能となる。
【００７４】
また、入力されたＯＳＤ取込位置設定およびＯＳＤ取込サイズ設定用信号によりＯＳＤ画像信号を記憶手段に書き込む時の書き込みの開始位置および終了位置を設定することができ、また、入力されたＯＳＤ表示位置およびＯＳＤ表サイズ設定用信号により記憶手段に書き込まれたＯＳＤ画像信号を読み出す時の読出しの開始位置および終了位置とを設定することができる。
【００７５】
また、ＯＳＤ発生器６として、高速のものを必要とせず、動作周波数が低いものでも使用することが可能になるので、安価にシステムが構築できる。
【００７６】
なお、上述実施の形態においては、ＯＳＤ画像信号Ｓ６のドットクロック周波数が主信号としての画像信号Ｓ５のドットクロック周波数より低いものについて説明したが、これに限定されるものではない。ＯＳＤ画像信号のドットクロック周波数が主信号のドットクロック周波数より高いものにもこの発明を適用できる。
【００７７】
また、上述実施の形態においては、ＯＳＤ画像信号Ｓ６と主信号としてのテレビジョン信号との重畳の場合について説明したが、これに限定されるものではない。他のドットクロックが異なる二つの画像信号を重畳する場合にもこの発明を適用できる。
【００７８】
また、上述実施の形態においては、ディスプレイとしてＦＰＤ（Ｆｌａｔ　Ｐａｎｅｌ　Ｄｉｓｐｌａｙ）１２を用いたものであるが、これに限定されるものではない。プラズマディスプレイなどの他の固定画素表示デバイスを用いるものにもこの発明を適用できる。
【００７９】
また、上述実施の形態においては、ＯＳＤ画像信号をクロック乗り換え処理した後、補間処理を行う場合について説明したが、これに限定されるものではない。ＯＳＤ画像信号のクロック乗り換え処理後、補間処理を行わなくてもよい。ただし、この場合、ＯＳＤ画像信号による画像の伸びまたは縮みが発生する。
【００８０】
また、Ａ／Ｄ変換回路２から出力される画像信号（Ｙ／ＣＢ／ＣＲ）Ｓ３は、４８０Ｉ以外の画像フォーマット、例えば７２０Ｐ、１４４０Ｉ、１０８０Ｐ及び１０８０Ｉの画像フォーマットの場合にも、この発明を適用できる。
【００８１】
【発明の効果】
この発明によれば、第１のドットクロックに同期した第１の画像信号に、該第１のドットクロックと異なる周波数の第２のドットクロックに同期した第２の画像信号を第２のドットクロックに同期した状態から第１のドットクロックに同期した状態に変換した上で重畳して出力画像信号を得るものであり、例えば出力画像信号をデジタルの状態でフラットパネルディスプレイに供給する際に、重畳前のＤ／Ａ変換および重畳後のＡ／Ｄ変換を不要とし、画像品質の劣化を防止し、画質の向上を図ることができる。
【００８２】
また、第２の画像信号の画素が第１の画像信号の画素に対応するように補間処理を行うため、第２の画像信号を表示する際の伸び縮みを防止することができる。
【００８３】
また、第２の画像信号を発生する手段、例えばＯＳＤ発生器に関して、動作周波数が低いものでも使用することが可能になるので、安価にシステムが構築できる。
【図面の簡単な説明】
【図１】実施の形態としての画像表示装置の構成例を示す図である。
【図２】主信号とＯＳＤ画像信号の関係を示す図である。
【図３】ＯＳＤインタフェース処理部の構成例を示す図である。
【図４】書き込み区間設定の仕組を示す図である。
【図５】表示区間設定の仕組を示す図である。
【図６】線性補間法の説明図である。
【図７】ＯＳＤ画像信号と補間信号の関係を示す図である。
【図８】Ｃｕｂｉｃ補間法の説明図である。
【図９】ＹＳ、ＹＭを用いたＯＳＤ重畳回路の構成を示す図である。
【図１０】α値を用いたＯＳＤ重畳回路の構成を示す図である。
【図１１】従来の画像表示装置の構成例を示す図である。
【符号の説明】
１・・・ビデオデコード部、２，１０・・・Ａ／Ｄ変換回路、３・・・フォーマット変換部、４，７・・・Ｄ／Ａ変換回路、５，５’・・・Ｙ色差処理部、６・・・ＯＳＤ発生器、８，８’・・・ＯＳＤ重畳回路、９，９’・・・ＲＧＢ処理回路、１１・・・パネルドライバ、１２・・・ＦＰＤ、１５，１００・・・画像表示装置、２０・・・ＯＳＤインタフェース処理部、２０ａ・・・メモリ、２０ｂ・・・補間処理部、２０ｃ・・・書き込み制御部、２０ｄ・・・読み出し制御部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an image signal processing device and an image signal processing method. More specifically, a first image signal synchronized with the first dot clock is synchronized with a second image signal synchronized with a second dot clock having a frequency different from that of the first dot clock. By converting the state to a state synchronized with the first dot clock and superimposing to obtain an output image signal, for example, when the output image signal is supplied to the flat panel display in a digital state, the D / The present invention relates to an image signal processing device and an image signal processing method which eliminate the need for A conversion and A / D conversion after superimposition, prevent deterioration of image quality, and improve image quality.
[0002]
[Prior art]
2. Description of the Related Art In recent image display devices, in order to display more information, the display screen has been enlarged and the definition of the display screen has been improved. Therefore, the dot clock of the image signal is becoming faster. On the other hand, in these image display devices, for example, an OSD (On Screen Display) function is provided in order to display the setting of contrast and brightness in the case of a display, and to display the volume and the channel in the case of a television receiver.
[0003]
An image display device having an OSD function utilizes an OSD generating IC for generating characters and graphics and an OSD superimposing IC, and inserts a predetermined on-screen display (OSD) signal into a main signal image signal to form one display. It is designed to be displayed on the screen.
[0004]
An image display device such as a television receiver having the OSD function generally has a configuration as shown in FIG. FIG. 11 is a block diagram of a main part of the image display device 15 having the OSD function.
[0005]
The image display device 15 includes a video decoding section 1, an A / D conversion circuit 2, a format conversion section 3, a D / A conversion circuit 4, a Y color difference processing section 5 ', an OSD generator 6, It comprises an / A conversion circuit 7, an OSD superimposition circuit 8 ', an RGB processing section 9', an A / D conversion circuit 10, a panel driver 11, and an FPD (Flat Panel Display) 12.
[0006]
The video decoding unit 1 is a circuit that performs processes such as sync separation, Y / C separation, and color demodulation on the composite video (CVBS) signal S1. In the sync separation processing, a sync signal is separated from the composite video signal. In the YC separation process, the luminance signal Y and the chrominance signal C are separated from the composite video signal. In the color demodulation process, for example, a demodulation method called a synchronous detection method is used, and the color signal C is demodulated to obtain PB and PR signals. The image signal (Y / PB / PR) S2 output from the video decoding unit 1 is supplied to the A / D conversion circuit 2.
[0007]
The A / D conversion circuit 2 is a circuit that converts the decoded analog image signal S2 into a digital signal. The image signal (Y / CB / CR) S3 output from the A / D conversion circuit 2 has, for example, a 480I image format. This image signal S3 is input to the format converter 3. Here, 480I is an SD (Standard Definitions) image signal of 480 effective scanning lines and an interlace method.
[0008]
The format conversion section 3 converts the format of the image signal S3 output from the A / D conversion circuit 2 in accordance with the resolution of the display screen. For example, if the resolution of the display screen is 1366 × 768 WideXGA (XGA is 1024 horizontal dots and 768 vertical lines), the format conversion unit 3 converts the digital image signal having the format of 480I into the 1366 × 768 WideXGA format. Convert and output. The image signal S4 output from the format conversion unit 3 is output to the D / A conversion circuit 4.
[0009]
The D / A conversion circuit 4 converts the digital signal S4 whose format has been converted by the format conversion section 3 into an analog signal (Y / PB / PR) S4a and inputs the analog signal (Y / PB / PR) S4a to the Y color difference processing section 5.
[0010]
The Y color difference processing unit 5 ′ is a circuit that performs Y color difference processing such as sharpness adjustment and color adjustment on the image signal S 4 a converted into an analog signal by the D / A conversion circuit 4. The Y color difference processing unit 5 'also performs matrix processing for converting the luminance signal and the color difference signal into three primary color signals. The image signal (ER / EG / EB) S5a output from the Y color difference processing unit 5 'is supplied to the OSD superimposing circuit 8'.
[0011]
The OSD generator 6 generates an OSD image signal and an OSD control signal, and is included in, for example, a TV system microcomputer having a built-in OSD function. The operating frequency of the OSD generator 6 is 24.75 MHz. An OSD image signal (DR / DG / DB) S6 and an OSD control signal (YS / YM) S7 are output from the OSD generator 6, and the OSD image signal S6 is input to the D / A conversion circuit 7. The OSD control signal S7 is input to the OSD superimposing circuit 8 '.
[0012]
The D / A conversion circuit 7 is a circuit that converts the OSD image signal S6 generated by the OSD generator 6 into an analog signal S6a.
[0013]
The OSD superimposition circuit 8 'superimposes the OSD image signal S6a converted into an analog signal by the D / A conversion circuit 7 on the image signal S5a processed by the Y color difference processing unit 5'. The superimposition of the OSD image signal S6a is controlled by the OSD control signal S7. The image signal S10a output from the OSD superimposing circuit 8 'is output to the RGB processing unit 9'.
[0014]
The RGB processing unit 9 'is a circuit for performing picture adjustment (RGB gain adjustment), bright adjustment (DC level adjustment), and the like on the image signal S10a supplied from the OSD superimposing circuit 8'. The image signal S10a is subjected to picture adjustment and brightness adjustment by the RGB processing unit 9 ', and is then output to the A / D conversion circuit 10 as an image signal (ER / EG / EB) S11a.
[0015]
The A / D conversion circuit 10 is a circuit that converts the analog image signal S11a processed by the RGB processing unit 9 ′ into a digital image signal (DR / DG / DB) S11d again. The digital image signal S11d obtained by the A / D conversion circuit 10 is supplied to the panel driver 11.
[0016]
The panel driver 11 is a circuit for driving a flat panel display (FPD) 12. The FPD 12 is, for example, an LCD display panel, and the resolution of the FPD 12 is, for example, 1366 dots × 768 lines. The panel driver 11 displays an image based on the digital image signal S11d on the screen of the FPD 12 based on the image signal S11d supplied from the A / D conversion circuit 10.
[0017]
In such an image display device 15, the video decoding unit 1 first performs video decoding processing such as synchronization separation, Y / C separation, and color demodulation on the composite video (CVBS) signal S1, and then performs A / After performing D conversion, and performing format conversion from 480I to WideXGA by the format conversion unit 3, D / A conversion is performed, and then Y conversion such as matrix processing, sharpness adjustment, and color adjustment is performed by the Y color difference processing unit 5 '. Perform color difference processing. Then, the OSD image signal S6a from the OSD generator 6 is superimposed on the image signal S5a subjected to the Y color difference processing by the OSD superimposing circuit 8 '. In this case, the image signal S5a converted to analog and the OSD image signal S6a converted to analog are superimposed.
[0018]
Then, the image signal S10a after the superimposition is subjected to picture adjustment and brightness adjustment by an RGB processing unit 9 ', converted into a digital image signal S11d by an A / D conversion circuit 10, input to the panel driver 11, and input to the screen of the FPD 12. An image based on the image signal S11d is displayed above.
[0019]
[Problems to be solved by the invention]
In the conventional image display device 15 described above, the resolution of the LCD display device is 1366 dots × 768 lines, and the dot clock frequency of the image signal S4 format-converted by the format conversion unit 3 is 74.25 MHz. Since the dot clock frequency of the OSD image signal S6 from the OSD generator 6 was 24.75 MHz, the OSD could not be superimposed as a digital signal. Therefore, both the image signal S4 and the OSD image signal S6 are converted into analog signals and superimposed by the OSD superimposing circuit 8 '.
[0020]
In this way, the signal which was originally subjected to the digital signal processing is once D / A-converted, subjected to OSD superimposition processing by an analog circuit, then A / D-converted and returned to a digital signal again and supplied to the FPD 12, so that the D / A conversion is performed. There is a problem that the signal quality is deteriorated due to the A conversion and the A / D conversion (for example, the S / N is deteriorated).
[0021]
Therefore, the present invention eliminates the need for D / A conversion before superimposition and A / D conversion after superposition when supplying an output image signal to a flat panel display in a digital state, thereby preventing deterioration in image quality. It is an object of the present invention to provide an image signal processing device and an image signal processing method that improve the image quality.
[0022]
[Means for Solving the Problems]
An image signal processing device according to the present invention includes a first signal input unit to which a first image signal synchronized with a first dot clock is input, and a second dot clock having a frequency different from that of the first dot clock. A second signal input unit to which a synchronized second image signal is input, and a second image signal input to the second signal input unit, the first image signal being converted from a state synchronized with a second dot clock to a first dot. A clock changing means for converting to a state synchronized with the clock; and a second image signal output from the clock changing means superimposed on the first image signal input to the first signal input means, thereby forming an output image signal. Signal superimposing means.
[0023]
For example, the clock transfer means includes a storage means for temporarily storing the second image signal, a writing control means for writing the second image signal to the storage means in synchronization with the second dot clock, and a storage means for the storage means. Reading control means for reading out the written second image signal in synchronization with the first dot clock, and further based on the pixel data of the second image signal read from the storage means by the reading control means. And interpolating means for performing interpolation so that pixels of the second image signal correspond to pixels of the first image signal to obtain output pixel data.
[0024]
In the image signal processing device according to the present invention, the second image signal synchronized with the second dot clock having a different frequency from the first dot clock is changed from the state synchronized with the second dot clock to the first dot clock. Then, the output image signal is superimposed on the first image signal to obtain an output image signal. For example, when the output image signal is supplied to the flat panel display in a digital state, the D / A before superimposition is output. The A / D conversion after the conversion and the superimposition becomes unnecessary, thereby preventing the image quality from deteriorating and improving the image quality.
[0025]
In addition, in order to obtain output pixel data by performing interpolation processing so that pixels of the second image signal correspond to pixels of the first image signal, expansion and contraction when displaying an image based on the second image signal are reduced. It can be prevented.
[0026]
An image signal processing method according to the present invention includes a first step of obtaining a first image signal synchronized with a first dot clock, and a second step synchronized with a second dot clock having a frequency different from that of the first dot clock. A second step of acquiring the second image signal, and converting the second image signal acquired in the second step from a state synchronized with the second dot clock to a state synchronized with the first dot clock. A fourth step of superimposing the second image signal obtained by the conversion in the third step on the first image signal obtained in the third step and the first step to obtain an output image signal; It is provided with.
[0027]
For example, in the third step, interpolation processing is performed so that pixels of the second image signal correspond to pixels of the first image signal to obtain output pixel data.
[0028]
In the image signal processing method according to the present invention, a second image signal synchronized with a second dot clock having a different frequency from the first dot clock is added to a first image signal synchronized with the first dot clock. When superimposing, the second image signal is converted from a state synchronized with the second dot clock to a state synchronized with the first dot clock, and is then superimposed on the first image signal to thereby form the first image signal. Since the signals can be superimposed without performing signal processing such as D / A conversion before superimposition and A / D conversion after superimposition on the signals, image deterioration can be prevented.
[0029]
Further, the image signal processing device according to the present invention includes the step of adding a second image signal synchronized with a second dot clock having a frequency different from that of the first dot clock to a first image signal synchronized with the first dot clock. An image signal processing device for converting the second image signal from a state synchronized with the second dot clock to a state synchronized with the first dot clock to superimpose the second image signal. , A writing control means for writing the second image signal to the storage means in synchronization with the second dot clock, and a second dot signal for writing the second image signal to the storage means. Reading control means for reading out the image signal in synchronization with the first image signal based on the pixel data of the second image signal read from the storage means by the reading control means. Those comprising an interpolation processing means for obtaining output pixel data by an interpolation process to correspond to.
[0030]
Further, the image signal processing device according to the present invention includes the step of adding a second image signal synchronized with a second dot clock having a frequency different from that of the first dot clock to a first image signal synchronized with the first dot clock. An image signal processing device for converting the second image signal from a state synchronized with the second dot clock to a state synchronized with the first dot clock to superimpose the second image signal. , A writing control means for writing the second image signal to the storage means in synchronization with the second dot clock, and a second dot signal for writing the second image signal to the storage means. Read control means for reading in synchronism with the first and second setting means, and first setting signal input means for inputting a signal for setting a write start position and an end position when writing the second image signal to the storage means. In which the signal for setting the start and end positions of reading for reading the second image signal written in the storage means and a second setting signal input means is inputted.
[0031]
In the image signal processing device according to the present invention, the second image signal is written into the storage means in synchronization with the second dot clock, and the written second image signal is synchronized with the first dot clock. Then, based on the pixel data of the second image signal, interpolation processing is performed so that the pixels of the second image signal correspond to the pixels of the first image signal to obtain output pixel data. In addition, it is possible to easily perform a clock change process of an image signal, and to prevent expansion and contraction when displaying an image based on the image signal.
[0032]
Further, a writing start position and an ending position when writing a second image signal into the storage means in response to a predetermined input signal, and a reading start position and an ending position when reading the second image signal written into the storage means. Can be set.
[0033]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 shows a configuration of an image display device 100 as an embodiment.
The image display device 100 includes a video decoding unit 1, an A / D conversion circuit 2, a format conversion unit 3, a Y color difference processing unit 5, an OSD (On Screen Display) generator 6, and clock switching means. It comprises an OSD interface processing section 20, an OSD superimposing circuit 8 as a signal superimposing means, an RGB processing section 9, a panel driver 11, and an FPD (Flat Panel Display) 12.
[0034]
The video decoding unit 1 is a circuit that performs processing such as synchronization separation, Y / C separation, and color demodulation on the composite video (CVBS) signal S1. In the sync separation processing, a sync signal is separated from the composite video signal. In the YC separation process, the luminance signal Y and the chrominance signal C are separated from the composite video signal. In the color demodulation process, for example, a demodulation method called a synchronous detection method is used, and the color signal C is demodulated to obtain PB and PR signals. The image signal (Y / PB / PR) S2 output from the video decoding unit 1 is supplied to the A / D conversion circuit 2.
[0035]
The A / D conversion circuit 2 is a circuit that converts the decoded analog image signal S2 into a digital signal. The image signal (Y / CB / CR) S3 output from the A / D conversion circuit 2 has, for example, a 480I image format. This image signal S3 is input to the format converter 3.
[0036]
The format conversion section 3 converts the format of the image signal S3 output from the A / D conversion circuit 2 in accordance with the resolution of the display screen of the FPD 12. For example, when the display screen resolution of the FPD 12 is 1366 dots × 768 lines, the format conversion unit 3 converts a digital image signal having a format of 480I into a 1366 × 768 WideXGA format and outputs it. The image signal S4 output from the format conversion unit 3 is input to the Y color difference processing unit 5.
[0037]
The Y color difference processing unit 5 is a circuit that performs Y color difference processing such as sharpness adjustment and color adjustment on the image signal S4 that has been format-converted by the format conversion unit 3. The Y color difference processing unit 5 also performs a matrix process for converting the luminance signal and the color difference signal into three primary color signals. The image signal (DR / DG / DB) S5 output from the Y color difference processing unit 5 is supplied to the OSD superimposing circuit 8 as a first image signal.
[0038]
The OSD generator 6 generates an OSD image signal as a second image signal and an OSD control signal, and is included in, for example, a TV system microcomputer with a built-in OSD function. This OSD generator 6 has an operating frequency of 24.75 MHz. Therefore, the OSD generator 6 cannot generate an OSD image signal according to the format of the first image signal (S5). An OSD image signal (DR / DG / DB) S6 and an OSD control signal (YS / YM) S7 are output from the OSD generator 6, and input to the OSD interface processing unit 20.
[0039]
FIG. 2 is a diagram showing a relationship between an image signal S5 as a main signal and an OSD image signal S8. As shown in FIG. 2, the effective pixel of the image signal S5 is a square pixel of 1366 pixels at a clock of 74.25 MHz, whereas the OSD image signal S8 is a horizontally long pixel of about 450 pixels at a clock of 24.75 MHz.
[0040]
The OSD interface processing unit 20 is a circuit that converts the dot clock of the OSD image signal and performs an interpolation process on the clock-converted signal. FIG. 3 is a diagram illustrating a configuration of the OSD interface processing unit 20.
[0041]
As shown in FIG. 3, the OSD interface processing unit 20 includes a memory 20a as a storage unit, an interpolation processing unit 20b as an interpolation processing unit, a writing control unit 20c as a writing control unit, and a reading unit as a reading control unit. And a control unit 20d.
[0042]
The memory 20a is a dual-port line memory in which write processing and read processing operate with different clocks. The input R, G, B signals S6 and the YM, YS signals S7 are written in synchronization with the operating frequency of the OSD generator 6 (that is, the dot clock of the OSD image signal S6), and the written R, G, B signals are written. The S6 and the YM and YS signals S7 are read out in synchronization with the dot clock of the image signal S5 output from the Y color difference processing section 5.
[0043]
The writing control unit 20c generates a write enable and an address signal W in accordance with the input position WP and input size WS of the input OSD image signal S6, and controls the writing of the OSD image signal S6. For example, as shown in FIG. 4, the memory 20a stores pixels from the WP clock pixel to the WP + WS clock pixel in units of the OSD clock (write clock) based on the horizontal synchronization signal OSD Hsync supplied from the OSD generator 6. By setting the write start position and the write end position at the time of writing, the write section of the OSD image signal S6 is set. Note that the OSD control signals YM and YS are processed in the same manner as the OSD image signal S6.
[0044]
The read control unit 20d generates a read enable and an address signal R in accordance with the display position RP and the display size RS of the input OSD image signal, and controls reading of the OSD image signal. For example, as shown in FIG. 5, the position of the RP clock and the position of the RP + RS clock in units of VIDEO clocks (dot clocks of the image signal S5) based on the horizontal synchronization signal VIDEO Hsync supplied from the Y color difference processing unit 5. The display section of the OSD image signal S8 is set by setting the read start position and the read end position at the time of reading so as to be displayed by the time shown in FIG. Note that the signal dy output from the read control unit 20d is the interpolation phase.
[0045]
The capture position WP, capture size WS, display position RP, and display size RS of the OSD image signal are set by a control unit (not shown) of the system control microcomputer.
[0046]
When the clock conversion of the OSD image signal is performed, the OSD image signal S6 is written in accordance with the write enable and the address signal W output from the write control unit 20c. In this case, for example, the OSD image signal S6 is replaced with the dot of the OSD image signal S6. The data is directly written into the memory 20a at the clock (24.75 MHz). Therefore, the pixels in the writing section are written to the memory 20a as they are. In addition, the OSD image signal is read in accordance with the read enable and the address signal R output from the read control unit 20d. In this case, for example, the written OSD image signal S6 is read by the dot clock (74.25 MHz) of the image signal S5. Note that the OSD control signals YM and YS are processed in the same manner as the OSD image signal S6.
[0047]
The interpolation processing unit 20b is configured by a product-sum calculator. The interpolation processing unit 20b performs an interpolation process on the OSD image signal and the OSD control signal read from the memory 20a by using a linear interpolation method, a Cubic interpolation method, or a nearest neighbor interpolation method described later. That is, the interpolation processing unit 20b performs interpolation by using a predetermined arithmetic expression so that the pixels of the OSD image signal and the OSD control signal correspond to the pixels of the main signal (image signal S5). Here, the linear interpolation method, the Cubic interpolation method, and the nearest neighbor interpolation method will be described. In the present embodiment, a linear interpolation method is used.
[0048]
In the linear interpolation method, interpolation is performed between two points as shown in FIG. 6, where A and B are pixels of the OSD image signal at two points, and Y is a pixel obtained by performing an interpolation process by the linear interpolation method. It is. By linear interpolation,
Y = (1-dy) × A + dy × B
It becomes. dy is the interpolation phase.
[0049]
Using this linear interpolation method, for example, as shown in FIG. 7, an interpolation process is performed on an OSD image signal having a dot clock of 24.75 MHz, and a pixel corresponding to a pixel of an image signal having a dot clock of 74.25 MHz is obtained. OSD image signal is obtained. In this case, first, it is necessary to shift the read start position of the memory 20a from the write start position to such an extent that the contention of the read / write address of the memory 20a does not occur. The pixels corresponding to the interpolation processing are read out from the memory 20a under the conditions, and the read address control is performed according to the pixel number conversion ratio. In this example, 1366 pixels are generated by interpolation processing from 456 pixels, and the enlargement processing is about three times. Therefore, the address may be read by incrementing the address once every about three clocks at a clock of 74.25 MHz. The pixel data of the interpolated pixel is obtained by a weighted average according to the distance from the two neighboring pixels obtained in this way to the interpolation position. The OSD control signals YM and YS are subjected to interpolation in the same manner as the OSD image signal.
[0050]
In the Cubic interpolation method, as shown in FIG. 8, interpolation is performed using pixels of the original OSD image signal at four points. In the figure, A, B, C, and D are pixels of the original OSD image signal at four points, and Y is a pixel obtained by performing an interpolation process using the Cubic interpolation method. By Cubic interpolation method,
Y = h (dy) × A + h (1-dy) × B + h (1 + dy) × C + h (2-dy) × D
It becomes.
[0051]
However,
h (t) = | t | ³ -2 | t | ² +1 (0 ≦ | t | <1)
h (t) = − | t | ³ +5 | t | ² −8 | t | +4 (1 ≦ | t | <2)
h (t) = 0 (2 ≦ | t |)
It is. The interpolation process is performed on the OSD control signals YM and YS in the same manner as the OSD image signal S6.
[0052]
In the nearest neighbor interpolation method, in the above-described linear interpolation method, dy (0 ≦ dy <1) is rounded off to a decimal point and used.
When 0 ≦ dy <0.5, Y = A
If 0.5 ≦ dy <1, Y = B
It becomes.
[0053]
The OSD interface processing unit 20 writes the OSD image signal S6 and the OSD control signal S7 generated by the OSD generator 6 into the memory 20a with the dot clock of the OSD image signal S6. This write operation is controlled by the write control unit 20c. Further, the OSD image signal S6 and the OSD control signal S7 written in the memory 20a are read by the dot clock of the image signal S5. This read operation is controlled by the read control unit 20d. The OSD image signal S6 and the OSD control signal S7 read from the memory 20a are output to the OSD superimposing circuit 8 after performing the interpolation processing in the interpolation processing unit 20b.
[0054]
The OSD superimposing circuit 8 is a circuit that superimposes the OSD image signal S8 supplied from the OSD interface processing unit 20 on the image signal S5 processed by the Y color difference processing unit 5. FIG. 9 shows a configuration example of the OSD superposition circuit 8.
[0055]
As shown in FIG. 9, the OSD superimposing circuit 8 includes an attenuator 8a, a YM selector 8b, and a YS selector 8c. The attenuator 8a is a circuit that attenuates the input image signal S5 to a predetermined level. The YM selector 8b is a circuit that switches between the original image signal S5 and the attenuated image signal S21. The switching operation of the YM selector 8b is controlled by an OSD control signal YM (S9) from the OSD interface processing unit 20. The YS selector 8c is a circuit that switches between the output signal S22 of the YM selector 8b and the OSD image signal S8. The switching operation of the YS selector 8c is controlled by an OSD control signal YS (S9) from the OSD interface processing unit 20.
[0056]
When the OSD is superimposed, the input of the YM selector 8b is switched from the original image signal S5 to an image signal attenuated by the attenuator 8a, for example, to the image signal S21 reduced to -6 dB by the OSD control signal YM, and the OSD display is performed. A window (halftone display) of a part is formed. The image signal S21 is used as a signal for halftone display, a menu character, a graphic background, and the like. Further, the input of the YS selector 8c is switched from the output signal S22 of the YM selector 8b to the OSD image signal S8 by the OSD control signal YS, the OSD image signal S8 is output as the image signal S10, and the OSD image is displayed on the screen. Done.
[0057]
Table 1 shows a display state of an image based on the image signal S5 and an image based on the OSD image signal S8.
[0058]
[Table 1]

[0059]
As shown in Table 1, when the OSD image signals YM and YS are 0, only the image based on the image signal S5 is displayed, and no image based on the OSD image signal S8 is displayed. When the YM signal is 1 and the YS signal is 0, an image based on the image signal S21 whose level has been reduced to -6 dB is displayed. When the YS signal is 1, only the image based on the OSD image signal S8 is displayed.
[0060]
Note that the OSD superposition circuit 8A shown in FIG. 10 may be used as the OSD superposition circuit 8. In this case, the OSD superposition processing is performed using the OSD control signal α (0 ≦ α ≦ 1) indicating the mixture ratio instead of the OSD control signals YM and YS.
[0061]
As shown in FIG. 10, the OSD superimposition circuit 8A includes a subtractor 8d, integrators 8e and 8f, and an adder 8g. When performing OSD superposition, the integrator 8e multiplies the image signal by the register value (1-α) supplied from the subtractor 8d and outputs the result to the adder 8g. The integrator 8f multiplies the OSD image signal S8 by the OSD control signal α supplied from the OSD interface processing unit 20, and outputs the result to the adder 8g. Then, the adder 8g adds the outputs from the integrators 8e and 8f to synthesize the image signal S5 and the OSD image signal S8, and outputs the resultant as the display image signal S10.
[0062]
In the figure, the OSD control signal α (S9) is supplied from the OSD generator 6 in the same manner as the above-described OSD control signals YM and YS. After performing, the signal is supplied to the OSD superimposing circuit 8A.
[0063]
The α value can be changed, and by adjusting the α value in the range of 0 to 1.0, the mixing ratio between the image signal S5 and the OSD image signal S8 can be controlled. The adjustment of the α value is controlled by a control unit (not shown) of the image display device 100. Table 2 shows a mixture ratio of the image signal S5 and the OSD image signal S8.
[0064]
[Table 2]

[0065]
As shown in Table 2, when the α value is 0, the mixture ratio of the image signal S5 as the main signal and the OSD image signal S8 is 100: 0, the screen display is only the image based on the image signal S5, and the OSD image signal S8 Is not displayed at all. When the α value is 0.5, the mixture ratio of the image signal S5 and the OSD image signal S8 is 50:50, and the screen display is a mixture of the image signal S5 and the OSD image signal S8 at the same level. . When the α value is 1.0, the mixing ratio of the image signal S5 and the OSD image signal S8 is 0: 100, and only the image based on the OSD image signal S8 is displayed on the screen.
[0066]
The RGB processing unit 9 is a circuit that performs picture adjustment (RGB gain adjustment), bright adjustment (DC level adjustment), and the like on the image signal S10 supplied from the OSD superimposition circuit 8. The image signal S10 is subjected to picture adjustment and brightness adjustment by the RGB processing unit 9, and then output to the panel driver 11 as an image signal (DR / DG / DB) S11.
[0067]
The panel driver 11 is a circuit that drives the FPD 12 as a display panel. The FPD 12 is, for example, an LCD display panel, and the resolution of the LCD display panel is, for example, 1366 × 768 WideXGA. The panel driver 11 displays an image on which an OSD image signal is superimposed on an LCD display panel based on the image signal S11 supplied from the RGB processing unit 9.
[0068]
Subsequently, an OSD display operation of the image display device 100 shown in FIG. 1 will be described.
The input composite video (CVBS) signal S1 is first subjected to video decoding processing such as synchronization separation, Y / C separation, and color demodulation in the video decoding unit 1, followed by A / D conversion, and formatting. The conversion unit 3 converts the digital image signal S3 having a format of 480I into a 1366 × 768 WideXGA image signal S4. The image signal S4 is subjected to matrix processing for converting the luminance signal and the color difference signal into three primary color signals, sharpness adjustment, color adjustment, and the like in the Y color difference processing unit 5, and then supplied to the OSD superimposition circuit 8 as the image signal S5. You.
[0069]
On the other hand, the OSD generator 6 generates an OSD image signal S6 and an OSD control signal S7, and outputs them to the memory 20a of the OSD interface processing unit 20 (see FIG. 3). The signal W is output to the memory 20a. According to the write enable and address signal W, the OSD image signal S6 and the OSD control signal S7 are written to the memory 20a while maintaining the OSD operating frequency (24.75 MHz).
[0070]
Next, the OSD image signal S6 and the OSD control signal S7 written in the memory 20a are read at the dot clock frequency (74.25 MHz) of the image signal S5 according to the read enable and the address signal R from the read control unit 20d. The read OSD image signal S6 and OSD control signal S7 are interpolated by the interpolation processing unit 20b so as to correspond to the pixels of the image signal S5 (see FIG. 7). The interpolated OSD image signal S8 and OSD control signal S9 are supplied to the OSD superimposing circuit 8.
[0071]
Then, the OSD superimposing circuit 8 superimposes the image signal S5 supplied from the Y color difference processing section 5 and the OSD image signal S8 supplied from the OSD interface processing section 20. The composite image signal S10 after the superimposition is subjected to picture adjustment and brightness adjustment by the RGB processing unit 9, and then input to the panel driver 11. As a result, an image based on the image signal S10 is displayed on the display screen of the FPD 12.
[0072]
As described above, in the present embodiment, the dot clock of the OSD image signal S6 is converted from the original dot clock frequency of 24.75 MHz to the dot clock frequency of the image signal S5 of 74.25 MHz, and the pixel clock of the image signal S5 is further converted. After the interpolation processing, the image signal S5 is superimposed on the image signal S5, and the OSD can be superimposed without performing signal processing such as D / A conversion before superimposition and A / D conversion after superimposition. Thus, it is possible to prevent the quality of the main signal from deteriorating. Further, since the OSD image signal does not require the D / A conversion process, it is possible to prevent the quality of the OSD image signal from deteriorating.
[0073]
Further, since the interpolation processing is performed so that the pixels of the OSD image signal correspond to the pixels of the main signal (image signal S5), it is possible to prevent contraction in displaying the OSD image signal.
[0074]
Also, the input start position and the end position when writing the OSD image signal into the storage means can be set by the input OSD capture position setting and OSD capture size setting signals. The start position and the end position of the reading when the OSD image signal written in the storage means is read can be set by the position and the OSD table size setting signal.
[0075]
Further, since a high-speed OSD generator is not required as the OSD generator 6 and an OSD generator 6 having a low operating frequency can be used, a system can be constructed at low cost.
[0076]
In the above-described embodiment, a case where the dot clock frequency of the OSD image signal S6 is lower than the dot clock frequency of the image signal S5 as a main signal has been described, but the present invention is not limited to this. The present invention can be applied to a case where the dot clock frequency of the OSD image signal is higher than the dot clock frequency of the main signal.
[0077]
Further, in the above embodiment, the case where the OSD image signal S6 is superimposed on the television signal as the main signal has been described, but the present invention is not limited to this. The present invention can also be applied to a case where two other image signals having different dot clocks are superimposed.
[0078]
Further, in the above-described embodiment, the FPD (Flat Panel Display) 12 is used as the display, but the present invention is not limited to this. The present invention can be applied to a device using another fixed pixel display device such as a plasma display.
[0079]
Further, in the above-described embodiment, the case where the interpolation process is performed after the clock change process of the OSD image signal has been described, but the present invention is not limited to this. After the clock change processing of the OSD image signal, the interpolation processing may not be performed. However, in this case, expansion or contraction of the image due to the OSD image signal occurs.
[0080]
The present invention is also applied to an image signal (Y / CB / CR) S3 output from the A / D conversion circuit 2 in an image format other than 480I, for example, an image format of 720P, 1440I, 1080P and 1080I. it can.
[0081]
【The invention's effect】
According to the present invention, the second image signal synchronized with the second dot clock having a different frequency from the first dot clock is added to the first image signal synchronized with the first dot clock. The output image signal is converted from a state synchronized with the first dot clock to a state synchronized with the first dot clock and then superimposed to obtain an output image signal. For example, when the output image signal is supplied to the flat panel display in a digital state, This eliminates the need for the previous D / A conversion and the A / D conversion after the superimposition, thereby preventing the image quality from deteriorating and improving the image quality.
[0082]
In addition, since the interpolation processing is performed so that the pixels of the second image signal correspond to the pixels of the first image signal, expansion and contraction when displaying the second image signal can be prevented.
[0083]
Further, a means for generating the second image signal, for example, an OSD generator can be used even if the operating frequency is low, so that a system can be constructed at low cost.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration example of an image display device as an embodiment.
FIG. 2 is a diagram illustrating a relationship between a main signal and an OSD image signal.
FIG. 3 is a diagram illustrating a configuration example of an OSD interface processing unit.
FIG. 4 is a diagram showing a writing section setting mechanism;
FIG. 5 is a diagram showing a display section setting mechanism.
FIG. 6 is an explanatory diagram of a linear interpolation method.
FIG. 7 is a diagram illustrating a relationship between an OSD image signal and an interpolation signal.
FIG. 8 is an explanatory diagram of a Cubic interpolation method.
FIG. 9 is a diagram illustrating a configuration of an OSD superimposing circuit using YS and YM.
FIG. 10 is a diagram illustrating a configuration of an OSD superimposing circuit using an α value.
FIG. 11 is a diagram illustrating a configuration example of a conventional image display device.
[Explanation of symbols]
1 ... Video decoding unit, 2,10 ... A / D conversion circuit, 3 ... Format conversion unit, 4,7 ... D / A conversion circuit, 5,5 '... Y color difference processing , OSD generator, 8, 8 '... OSD superimposing circuit, 9, 9' ... RGB processing circuit, 11 ... panel driver, 12 ... FPD, 15, 100 ... Image display device, 20 OSD interface processing unit, 20a memory, 20b interpolation processing unit, 20c writing control unit, 20d reading control unit

Claims

First signal input means for receiving a first image signal synchronized with the first dot clock;
Second signal input means for receiving a second image signal synchronized with a second dot clock having a different frequency from the first dot clock;
Clock switching means for converting the second image signal input to the second signal input means from a state synchronized with the second dot clock to a state synchronized with the first dot clock;
Signal superimposing means for superimposing the second image signal output from the clock transfer means on the first image signal input to the first signal input means to obtain an output image signal. Image signal processing device.

The above clock transfer means,
Storage means for temporarily storing the second image signal;
Writing control means for writing the second image signal into the storage means in synchronization with the second dot clock;
2. The image signal processing apparatus according to claim 1, further comprising read control means for reading out the second image signal written in the storage means in synchronization with the first dot clock.

The above clock transfer means,
An interpolation process is performed based on the pixel data of the second image signal read from the storage unit by the read control unit so that pixels of the second image signal correspond to pixels of the first image signal. 3. The image signal processing apparatus according to claim 2, further comprising an interpolation processing unit that obtains output pixel data by performing the following.

A third signal input unit for receiving a control signal for superimposing the second image signal on the first image signal, the signal being synchronized with the second dot clock;
The above clock transfer means,
The second image signal input to the second signal input means and the control signal input to the third signal input means are changed from the state synchronized with the second dot clock to the first dot clock. Convert to synchronized state,
The signal superimposing means includes a second image output from the clock transfer means based on a control signal output from the clock transfer means on a first image signal input to the first signal input means. The image signal processing device according to claim 1, wherein the signal is superimposed.

The control signal is
A first control signal for controlling switching between the first image signal and the second image signal;
5. The image signal processing apparatus according to claim 4, further comprising a second control signal for lowering a level of the first image signal to a predetermined level.

The control signal is
5. The image signal processing apparatus according to claim 4, wherein the control signal is a control signal for controlling a mixing ratio of the first image signal and the second image signal.

A first step of acquiring a first image signal synchronized with a first dot clock;
A second step of acquiring a second image signal synchronized with a second dot clock having a different frequency from the first dot clock;
A third step of converting the second image signal obtained in the second step from a state synchronized with the second dot clock to a state synchronized with the first dot clock, and the first step And a fourth step of superimposing the second image signal obtained by the conversion in the third step on the first image signal obtained in the step (a) to obtain an output image signal. Signal processing method.

In the third step,
8. The image signal processing method according to claim 7, wherein output pixel data is obtained by performing an interpolation process so that pixels of the second image signal correspond to pixels of the first image signal.

To superimpose a second image signal synchronized with a second dot clock having a different frequency from the first dot clock on the first image signal synchronized with the first dot clock, the second image signal An image signal processing device for converting from a state synchronized with the second dot clock to a state synchronized with the first dot clock,
Storage means for temporarily storing the second image signal;
Writing control means for writing the second image signal into the storage means in synchronization with the second dot clock;
Reading control means for reading out the second image signal written in the storage means in synchronization with the first dot clock;
An interpolation process is performed based on the pixel data of the second image signal read from the storage unit by the read control unit so that pixels of the second image signal correspond to pixels of the first image signal. And an interpolation processing means for obtaining output pixel data by performing the following processing.

To superimpose a second image signal synchronized with a second dot clock having a different frequency from the first dot clock on the first image signal synchronized with the first dot clock, the second image signal An image signal processing device for converting from a state synchronized with the second dot clock to a state synchronized with the first dot clock,
Storage means for temporarily storing the second image signal;
Writing control means for writing the second image signal into the storage means in synchronization with the second dot clock;
Reading control means for reading out the second image signal written in the storage means in synchronization with the first dot clock;
First setting signal input means for inputting a signal for setting a start position and an end position of writing when the second image signal is written in the storage means;
And a second setting signal input means for inputting a signal for setting a start position and an end position for reading when reading the second image signal written in the storage means. Signal processing device.