JP2005150502A

JP2005150502A - Method of manufacturing semiconductor device

Info

Publication number: JP2005150502A
Application number: JP2003387670A
Authority: JP
Inventors: Masahiro Kiyotoshi; 利正弘清; Atsuko Kawasaki; 崎敦子川; Katsuhiko Hieda; 田克彦稗
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-11-18
Filing date: 2003-11-18
Publication date: 2005-06-09

Abstract

<P>PROBLEM TO BE SOLVED: To manufacture a semiconductor device having a fine STI in which the capacitances of a floating gate and a control gate are controlled accurately. <P>SOLUTION: A method of manufacturing the semiconductor device includes a step of sequentially forming an insulating film 120, a gate electrode 130, and a stopper film 140 on a semiconductor substrate 110; a step of forming trenches 136 on the stopper film, the gate electrode material, the insulating film and the semiconductor substrate, covering the bottom and the side faces in the trench with a first insulating material 180; a step of filling the intermediate part of the trench with a second insulating material 190; a step of flattening the first and second insulating materials to the upper surface of the stopper film; a step of isotropically etching the first and second insulating materials at the etching speed ratio A of the second insulating material to the etching speed of the first insulating material, until the depth from the upper surface of the gate electrode material to the upper surface of the first insulating material becomes D; and a step of setting the etching ratio A to about 1+H/D, when H is the height from the upper surface of the gate electrode before etching to the upper surface of the second insulating material. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device.

フラッシュＥＥＰＲＯＭ(Electrically Erasable and Programmable Read Only Memory)は低消費電力であるため、ＰＤＡ(Personal Digital Assistant)やデジタルカメラ等の記憶装置として用いられている。近年、高集積化による記憶密度の向上により、音声画像情報の記憶にも用いられており、磁気記憶からフラッシュＥＥＰＲＯＭへの置き換えも行なわれている。フラッシュＥＥＰＲＯＭの最小加工寸法は、今後、０．１μｍ以下まで微細化されることが予測されている。これに伴い、素子分離領域を微細化するために、ＳＴＩ (Shallow Trench Isolation)技術が採用され、その開口幅は、約９０ｎｍから約７０ｎｍにまで微細化されつつある。 Flash EEPROM (Electrically Erasable and Programmable Read Only Memory) has low power consumption, and is therefore used as a storage device such as a PDA (Personal Digital Assistant) or a digital camera. In recent years, due to an increase in storage density due to high integration, it has also been used for storing audio image information, and replacement from magnetic storage to flash EEPROM has also been performed. It is predicted that the minimum processing size of the flash EEPROM will be reduced to 0.1 μm or less in the future. Along with this, an STI (Shallow Trench Isolation) technique is adopted to reduce the element isolation region, and the opening width is being reduced from about 90 nm to about 70 nm.

一方、素子領域間の電気的な絶縁効果を維持するために、ＳＴＩを構成するトレンチの深さはほぼ一定に維持される必要がある。即ち、トレンチ幅は微小化されているにもかかわらず、その深さはほぼ一定であるので、ＳＴＩのトレンチのアスペクト比は世代毎に増加している。特に、フラッシュメモリの場合、トンネル酸化膜への局所的電界集中を抑止するために、トンネル酸化膜またはフローティングゲートを形成した後に、ＳＴＩのトレンチを形成する必要がある。そのため、ロジックデバイスやＤＲＡＭ等に比較してＳＴＩのトレンチが高アスペクト比になる。 On the other hand, in order to maintain the electrical insulation effect between the element regions, the depth of the trench constituting the STI needs to be maintained substantially constant. That is, although the trench width is miniaturized, the depth is almost constant, so the aspect ratio of the STI trench increases with each generation. In particular, in the case of a flash memory, in order to suppress local electric field concentration on a tunnel oxide film, it is necessary to form an STI trench after forming a tunnel oxide film or a floating gate. Therefore, STI trenches have a higher aspect ratio than logic devices and DRAMs.

トレンチ内に絶縁材料を充填するために、高密度プラズマ（ＨＤＰ（High Density Plasma））ＣＶＤ法が現在標準的に用いられている。しかし、高密度プラズマＣＶＤ法によってアスペクト比の高いトレンチに絶縁材料を埋め込もうとすると、トレンチ内にボイドが発生するという問題が生じる。この問題に対処するために、ＳＯＧ（Spin On Grass）によって形成されたシリコン酸化膜（以下、ＳＯＧ膜という）またはＯ_３およびＴＥＯＳ（tetraethoxy silane）を用いてＣＶＤ法で形成されたシリコン酸化膜（以下、Ｏ_３／ＴＥＯＳ膜という）などの流動性のある材料でトレンチを埋め込む技術が提案されている。 In order to fill the trench with an insulating material, a high density plasma (HDP) CVD method is currently used as a standard. However, when an insulating material is embedded in a trench having a high aspect ratio by the high-density plasma CVD method, there arises a problem that voids are generated in the trench. In order to cope with this problem, a silicon oxide film (hereinafter referred to as SOG film) formed by SOG (Spin On Grass) or a silicon oxide film formed by CVD using O ₃ and TEOS (tetraethoxy silane) ( Hereinafter, a technique for filling the trench with a fluid material such as an O ₃ / TEOS film has been proposed.

フラッシュメモリでは、コントロールゲートへ電圧を印加して、トンネル酸化膜を介してフローティングゲートに電荷を注入することによりデータを書き込む。コントロールゲート−フローティングゲート間の容量と基板−フローティングゲート間の容量との比 (以下、カップリング比ともいう)を大きくすることによって、低いコントロールゲート電圧によってデータを書き込むことができる。コントロールゲート−フローティングゲート間の容量を大きくするために、コントロールゲートとフローティングゲートとの対向面積を増大させることが必要である。 In a flash memory, data is written by applying a voltage to a control gate and injecting charges into the floating gate through a tunnel oxide film. Data can be written with a low control gate voltage by increasing the ratio of the capacitance between the control gate and the floating gate and the capacitance between the substrate and the floating gate (hereinafter also referred to as a coupling ratio). In order to increase the capacitance between the control gate and the floating gate, it is necessary to increase the facing area between the control gate and the floating gate.

また、各フローティングゲートに蓄積される電荷量をばらつきなくほぼ一定にするためには、コントロールゲートとフローティングゲートとの対向面積を正確に制御することが必要である。 Further, in order to make the amount of charge accumulated in each floating gate substantially constant without variation, it is necessary to accurately control the facing area between the control gate and the floating gate.

図１８から図２１は、従来の半導体装置の製造方法を示す断面フロー図である。これらの図面の左側に開口幅の狭いトレンチ４６０が図示されている。図１８を参照して、半導体基板４１０上にトンネル酸化膜４２０、フローティングゲート４３０、シリコン窒化膜４４０が堆積されている。トレンチ４６０が隣接する素子間を素子分離するために半導体基板４１０に形成される。シリコン酸化膜４８０としてＳＯＧ膜またはＯ_３／ＴＥＯＳ膜をトレンチ４６０に埋め込み、続いて、ＣＭＰ技術によってシリコン酸化膜４８０を平坦化する。図１９を参照して、シリコン窒化膜４４０を除去した後、シリコン酸化膜４８０を等方的にウェットエッチングする。図２１を参照して、次に、シリコン酸化膜４８０を異方的にエッチングし、フローティングゲート４３０の側壁を深さＤだけ露出させる。その後、コントロールゲート（図示せず）をフローティングゲート４３０の上面および側面に形成する。これにより、カップリング容量を大きくすることができる。 18 to 21 are cross-sectional flowcharts showing a conventional method for manufacturing a semiconductor device. A narrow trench 460 is shown on the left side of these drawings. Referring to FIG. 18, a tunnel oxide film 420, a floating gate 430, and a silicon nitride film 440 are deposited on a semiconductor substrate 410. A trench 460 is formed in the semiconductor substrate 410 to isolate elements between adjacent elements. An SOG film or an O ₃ / TEOS film is embedded in the trench 460 as the silicon oxide film 480, and then the silicon oxide film 480 is planarized by CMP technology. Referring to FIG. 19, after removing silicon nitride film 440, silicon oxide film 480 is isotropically wet etched. Referring to FIG. 21, next, silicon oxide film 480 is anisotropically etched to expose the side wall of floating gate 430 by depth D. Thereafter, control gates (not shown) are formed on the upper surface and side surfaces of the floating gate 430. As a result, the coupling capacity can be increased.

しかし、このような従来の方法では、シリコン酸化膜４８０の端部が窪むので、フローティングゲート４３０の側壁の深さＤが安定せず、コントロールゲートとフローティングゲートとの対向面積を制御することが困難である。 However, in such a conventional method, since the end portion of the silicon oxide film 480 is recessed, the depth D of the side wall of the floating gate 430 is not stable, and the facing area between the control gate and the floating gate can be controlled. Have difficulty.

また、シリコン酸化膜４８０の端部が窪むので、コントロールゲートと半導体基板４１０との距離を制御することが困難となる。ウェットエッチング量が多い場合には、コントロールゲートと半導体基板４１０とが短絡する可能性もある。 Further, since the end portion of the silicon oxide film 480 is recessed, it is difficult to control the distance between the control gate and the semiconductor substrate 410. When the amount of wet etching is large, the control gate and the semiconductor substrate 410 may be short-circuited.

そこで、本発明の目的は、開口幅の狭いＳＴＩを備えており、コントロールゲートと半導体基板とが短絡せず、フローティングゲートとコントロールゲートとの容量が正確に制御され得る半導体装置の製造方法を提供することである。 SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device having an STI with a narrow opening width, in which the control gate and the semiconductor substrate are not short-circuited and the capacitance between the floating gate and the control gate can be accurately controlled. It is to be.

本発明に係る実施形態に従った半導体装置の製造方法は、半導体基板上に、ゲート絶縁膜、第1のゲート電極材料および該第1のゲート電極材料を研磨により除去するときのストッパ膜を順次形成するステップと、素子分離に用いられるトレンチを、前記ストッパ膜、前記第1のゲート電極材料、前記ゲート絶縁膜および前記半導体基板に形成するステップと、前記トレンチ内の少なくとも底面および側面を被覆するように第1の絶縁材料を堆積するステップと、前記第1の絶縁材料により充填されていない前記トレンチの中間部分を第２の絶縁材料で充填するステップと、前記第１および第２の絶縁材料を前記ストッパ膜の上面まで研磨により除去し、平坦化するステップと、前記ストッパ膜を除去するステップと、前記第１の絶縁材料および前記第２の絶縁材料を、前記第1のゲート電極材料の上面から前記第１の絶縁材料の上面までの深さがＤになるまで、前記第１の絶縁材料のエッチングレートに対する前記第２の絶縁材料のエッチングレート比Ａで等方的にエッチングするステップとを具備し、
前記ウェットエッチングステップ前における前記第1のゲート電極材料の上面から前記第２の絶縁材料の上面までの高さをＨとすると、前記エッチングレート比Ａは、約１＋Ｈ／Ｄである。 A method for manufacturing a semiconductor device according to an embodiment of the present invention sequentially forms a gate insulating film, a first gate electrode material, and a stopper film when removing the first gate electrode material by polishing on a semiconductor substrate. Forming a trench used for element isolation on the stopper film, the first gate electrode material, the gate insulating film, and the semiconductor substrate; and covering at least a bottom surface and a side surface in the trench. Depositing a first insulating material, filling a middle portion of the trench that is not filled with the first insulating material with a second insulating material, and the first and second insulating materials Are removed by polishing up to the upper surface of the stopper film and planarized, the step of removing the stopper film, the first insulating material and the front The second insulation material with respect to the etching rate of the first insulation material until the depth from the top surface of the first gate electrode material to the top surface of the first insulation material becomes D. And isotropically etching at an etching rate ratio A of the material,
If the height from the upper surface of the first gate electrode material to the upper surface of the second insulating material before the wet etching step is H, the etching rate ratio A is about 1 + H / D.

本発明に係る他の実施形態に従った半導体装置の製造方法は、半導体基板上に、ゲート絶縁膜、第1のゲート電極材料および該第1のゲート電極材料を研磨により除去するときのストッパ膜を順次形成するステップと、素子分離に用いられるトレンチを、前記ストッパ膜、前記第1のゲート電極材料、前記ゲート絶縁膜および前記半導体基板に形成するステップと、前記トレンチ内の少なくとも底面および側面を被覆するように第1の絶縁材料を堆積するステップと、前記第1の絶縁材料によって充填されていない前記トレンチの中間部分を第２の絶縁材料で充填するステップと、前記第１および第２の絶縁材料を前記ストッパ膜の上面まで除去し、平坦化するステップと、前記ストッパ膜を除去するステップと、前記第1のゲート電極材料の上面から前記第１の絶縁材料の上面までの深さがＤ_３になりかつ前記第１の絶縁材料の上面から前記第２の絶縁材料の上面までの深さがＢになるまで、前記第１の絶縁材料のエッチングレートに対する前記第２の絶縁材料のエッチングレート比Ａ_３で、前記第１の絶縁材料および前記第２の絶縁材料をウェットエッチングするステップとを具備し、
前記ウェットエッチングステップ前における前記第1のゲート電極材料の上面から前記第２の絶縁材料の上面までの高さをＨとすると、前記エッチングレート比Ａ_３は、約１＋（（Ｈ＋Ｂ）／Ｄ_３）である。 A method of manufacturing a semiconductor device according to another embodiment of the present invention includes a gate insulating film, a first gate electrode material, and a stopper film for removing the first gate electrode material by polishing on a semiconductor substrate. Sequentially forming a trench used for element isolation on the stopper film, the first gate electrode material, the gate insulating film, and the semiconductor substrate, and at least a bottom surface and a side surface in the trench. Depositing a first insulating material to cover, filling an intermediate portion of the trench that is not filled with the first insulating material with a second insulating material, and the first and second Insulating material is removed to the upper surface of the stopper film and planarized; removing the stopper film; and an upper surface of the first gate electrode material The depth to the upper surface becomes D ₃ and depth from the upper surface of said first insulating material until the upper surface of the second insulating material of the first insulating material is B, the first insulating in the etching rate ratio a ₃ of the second insulating material to the etching rate of the material, said first insulating material and said second insulating material and a step of wet etching,
When the height from the upper surface of the first gate electrode material to the upper surface of the second insulating material before the wet etching step is H, the etching rate ratio A ₃ is about 1 + ((H + B) / D ₃ ).

好ましくは、前記トレンチの側壁に形成された前記第１の絶縁材料の厚さＷとすると、ＤまたはＤ_３は、約１．５Ｗである。 Preferably, D or D ₃ is about 1.5 W, given the thickness W of the first insulating material formed on the sidewalls of the trench.

好ましくは、前記第１の絶縁材料および前記第２の絶縁材料のエッチング後、第３の絶縁材料を堆積するステップと、前記第３の絶縁材料上に第２のゲート電極材料を堆積するステップとをさらに具備する。 Preferably, after etching the first insulating material and the second insulating material, depositing a third insulating material; and depositing a second gate electrode material on the third insulating material; Is further provided.

本発明による半導体装置の製造方法は、フローティングゲートとコントロールゲートとの容量が正確に制御された非常に微細なＳＴＩを有する半導体装置を製造することができる。 The method for manufacturing a semiconductor device according to the present invention can manufacture a semiconductor device having a very fine STI in which the capacitance between the floating gate and the control gate is accurately controlled.

以下、図面を参照して本発明に係る実施形態を説明する。これらの実施形態は、本発明を限定しない。以下の実施形態は、ＳＴＩに用いられるトレンチを２種類の材料で充填し、それらのウェットエッチング比を利用してＳＴＩの上面形状を制御する。これにより、カップリング比を正確に制御することができる。 Embodiments according to the present invention will be described below with reference to the drawings. These embodiments do not limit the invention. In the following embodiment, a trench used for STI is filled with two kinds of materials, and the top surface shape of the STI is controlled by using the wet etching ratio thereof. Thereby, the coupling ratio can be accurately controlled.

（第１の実施形態）
図１から図１０は、本発明に係る第1の実施形態に従った半導体装置の製造方法の流れを示す断面フロー図である。本実施形態は、フラッシュメモリのメモリセルを形成する過程を示す。これらの図面の左側に開口幅の小さい（例えば、１００ｎｍ以下の）トレンチによって形成されたＳＴＩを示す。 (First embodiment)
1 to 10 are cross-sectional flowcharts showing a flow of a method for manufacturing a semiconductor device according to the first embodiment of the present invention. This embodiment shows a process of forming a memory cell of a flash memory. The left side of these drawings shows an STI formed by a trench having a small opening width (for example, 100 nm or less).

図１を参照して、まず、トンネル酸化膜１２０を半導体基板１１０の表面上に形成する。次に、ＣＶＤ（Chemical Viper Deposition）法によって、トンネル酸化膜１２０上にポリシリコン膜１３０、シリコン窒化膜１４０およびシリコン酸化膜１３２を順次堆積する。次に、フォトレジスト膜１３４をシリコン酸化膜１３２上に塗布する。フォトリソグラフィ技術によってフォトレジスト膜１３４をパターニングする。 Referring to FIG. 1, first, tunnel oxide film 120 is formed on the surface of semiconductor substrate 110. Next, a polysilicon film 130, a silicon nitride film 140, and a silicon oxide film 132 are sequentially deposited on the tunnel oxide film 120 by a CVD (Chemical Viper Deposition) method. Next, a photoresist film 134 is applied on the silicon oxide film 132. The photoresist film 134 is patterned by photolithography.

図２を参照して、このパターニング後のフォトレジスト膜１３４をマスクとしてＲＩＥ法によりシリコン酸化膜１３２をエッチングする。その後、フォトレジスト膜１３４を除去する。 Referring to FIG. 2, silicon oxide film 132 is etched by RIE using the patterned photoresist film 134 as a mask. Thereafter, the photoresist film 134 is removed.

図３を参照して、シリコン酸化膜１３２をマスクとして用いて、ＲＩＥ法によってシリコン窒化膜１４０、トンネル酸化膜１２０、半導体基板１１０を順次エッチングする。このとき半導体基板１１０の表面からの深さ約２００ｎｍの溝を形成する。次に、弗酸蒸気によって、シリコン酸化膜１３２を除去する。次に、この溝の内面を熱酸化して約４ｎｍの熱酸化膜１５０を形成する。このようにして、例えば、１００ｎｍ以下の開口幅を有するトレンチ１３６が形成される。 Referring to FIG. 3, using silicon oxide film 132 as a mask, silicon nitride film 140, tunnel oxide film 120, and semiconductor substrate 110 are sequentially etched by RIE. At this time, a groove having a depth of about 200 nm from the surface of the semiconductor substrate 110 is formed. Next, the silicon oxide film 132 is removed by hydrofluoric acid vapor. Next, the inner surface of the groove is thermally oxidized to form a thermal oxide film 150 having a thickness of about 4 nm. In this way, for example, a trench 136 having an opening width of 100 nm or less is formed.

図４を参照して、ＨＤＰ（High Density Plasma）−ＣＶＤ法を用いて、半導体基板１１０上にシリコン酸化膜１８０を堆積する。トレンチ１３６の開口幅は狭いので、ＨＤＰ−ＣＶＤ法によってトレンチ１３６内にシリコン酸化膜１８０をボイドなく完全に充填することは困難である。そこで、シリコン酸化膜１８０がトレンチ１３６の少なくとも底面および側面を被覆するまで、ＨＤＰ−ＣＶＤ法によってシリコン酸化膜１８０を堆積し、ボイドが生成される前にこのＨＤＰ−ＣＶＤ法による堆積を停止する。このとき、トレンチ１３６内のシリコン酸化膜１８０には、スリット状の間隙Ｇが残存する。トレンチ１３６の側壁に堆積されたシリコン酸化膜１８０の膜厚Ｗは約３０ｎｍである。 Referring to FIG. 4, silicon oxide film 180 is deposited on semiconductor substrate 110 using HDP (High Density Plasma) -CVD. Since the opening width of the trench 136 is narrow, it is difficult to completely fill the silicon oxide film 180 without voids in the trench 136 by the HDP-CVD method. Therefore, the silicon oxide film 180 is deposited by the HDP-CVD method until the silicon oxide film 180 covers at least the bottom and side surfaces of the trench 136, and the deposition by the HDP-CVD method is stopped before the void is generated. At this time, a slit-like gap G remains in the silicon oxide film 180 in the trench 136. The film thickness W of the silicon oxide film 180 deposited on the sidewall of the trench 136 is about 30 nm.

図５を参照して、スピンコーティング法によりポリシラザン膜１９０をシリコン酸化膜１８０上に塗布する。ポリシラザン膜１９０の形成は以下のように行う。過水素化シラザン(パーハイドロシラザン)重合体〔（ＳｉＨ_２ＮＨ）_ｎ〕をキシレン、ジブチルエーテル等に分散して過水素化シラザン重合体溶液を生成する。次に、スピンコーティング法により、過水素化シラザン重合体溶液をシリコン酸化膜２６０上に塗布する。過水素化シラザン重合体溶液は、粘性の低い溶液であるので、ボイドやシームを発生させることなく、高アスペクト比を有する間隙Ｇの内部に充填される。 Referring to FIG. 5, a polysilazane film 190 is applied on silicon oxide film 180 by spin coating. The polysilazane film 190 is formed as follows. A perhydrogenated silazane (perhydrosilazane) polymer [(SiH ₂ NH) _n ] is dispersed in xylene, dibutyl ether or the like to produce a perhydrogenated silazane polymer solution. Next, a perhydrogenated silazane polymer solution is applied onto the silicon oxide film 260 by spin coating. Since the perhydrogenated silazane polymer solution is a low-viscosity solution, it is filled in the gap G having a high aspect ratio without generating voids or seams.

過水素化シラザン重合体溶液を塗布し、ポリシラザン膜１９０を形成するまでの工程の具体例は次の通りである。スピンコーティングの条件は、例えば、半導体基板１１０の回転速度を４０００ｒｐｍ、回転時間を３０秒、過水素化シラザン重合体溶液の滴下量を８ｃｃとする。これにより、例えば、平坦な領域において２００ｎｍの膜厚で過水素化シラザン重合体溶液が塗布され得る。次に、過水素化シラザン重合体溶液を１６０℃に加熱し、不活性ガス雰囲気中で３分間熱処理する。これにより、過水素化シラザン重合体溶液中の溶媒を揮発させる。このとき、塗膜中には炭素あるいは炭化水素が不純物として数パーセントから十数パーセント残存している。次に、３００℃から４００℃の酸化性雰囲気中で塗膜を酸化する。これにより、塗膜中の不純物炭素や炭化水素を除去するとともに、Ｓｉ−Ｎ結合の一部をＳｉ−Ｏ結合に転換する。この反応は、ＳｉＨ_２ＮＨ＋２Ｏ→ＳｉＯ_２＋ＮＨ_３のように進行する。ここで、Ｓｉ−Ｎ結合をＳｉ−Ｏ結合に転換することで、膜収縮を２０％以下に抑制しながらウエットエッチングレートを低減させることができる。よって、Ｓｉ−Ｎ結合が必要以上にＳｉ−Ｏ結合へ転換されないように、熱処理条件を考慮する必要がある。代表的な条件としては、塗膜を温度３９０℃の乾燥酸素雰囲気中において常圧のもと３０分間酸化する。あるいは、塗膜を温度３４０℃の水蒸気雰囲気中において常圧のもと２０分間酸化する。次に、温度８５０℃の乾燥酸素雰囲気中において３０分間熱処理する。これにより、ポリシラザン膜１９０が形成された。このポリシラザン膜１９０は、約２%の窒素を含んだシリコン酸窒化膜である。 A specific example of the process from application of the perhydrogenated silazane polymer solution to formation of the polysilazane film 190 is as follows. The spin coating conditions are, for example, that the rotation speed of the semiconductor substrate 110 is 4000 rpm, the rotation time is 30 seconds, and the dripping amount of the perhydrogenated silazane polymer solution is 8 cc. Thereby, for example, the perhydrogenated silazane polymer solution can be applied with a film thickness of 200 nm in a flat region. Next, the perhydrogenated silazane polymer solution is heated to 160 ° C. and heat-treated for 3 minutes in an inert gas atmosphere. Thereby, the solvent in the perhydrogenated silazane polymer solution is volatilized. At this time, carbon or hydrocarbon remains as impurities in the coating film from several percent to several tens of percent. Next, the coating film is oxidized in an oxidizing atmosphere at 300 ° C. to 400 ° C. Thereby, impurity carbon and hydrocarbons in the coating film are removed, and a part of the Si—N bond is converted to an Si—O bond. This reaction proceeds like SiH ₂ NH + 2O → SiO ₂ + NH ₃ . Here, by converting the Si—N bond into the Si—O bond, the wet etching rate can be reduced while suppressing film shrinkage to 20% or less. Therefore, it is necessary to consider heat treatment conditions so that Si—N bonds are not converted to Si—O bonds more than necessary. As a typical condition, the coating film is oxidized in a dry oxygen atmosphere at a temperature of 390 ° C. under normal pressure for 30 minutes. Alternatively, the coating film is oxidized in a steam atmosphere at a temperature of 340 ° C. under normal pressure for 20 minutes. Next, heat treatment is performed for 30 minutes in a dry oxygen atmosphere at a temperature of 850 ° C. Thereby, a polysilazane film 190 was formed. The polysilazane film 190 is a silicon oxynitride film containing about 2% nitrogen.

図６を参照して、次に、ＣＭＰ技術により、シリコン窒化膜１４０をストッパとして、シリコン酸化膜１８０およびポリシラザン膜１９０を研磨する。これにより、シリコン酸化膜１８０およびポリシラザン膜１９０は、トレンチ１３６の内部にのみ残存する。 Referring to FIG. 6, next, the silicon oxide film 180 and the polysilazane film 190 are polished by the CMP technique using the silicon nitride film 140 as a stopper. As a result, the silicon oxide film 180 and the polysilazane film 190 remain only in the trench 136.

次に、弗化アンモニウム水溶液により、シリコン窒化膜１４０上からシリコン酸化膜１８０の残膜を除去する。弗化アンモニウム水溶液は、ＮＨ_４Ｆ濃度４０%、ＨＦ濃度０．２%の水溶液である。弗化アンモニウム水溶液によりシリコン酸化膜１８０およびポリシラザン膜１９０をウェットエッチングしたとき、シリコン酸化膜１８０に対するポリシラザン膜１９０の選択比は約２である。このとき、シリコン酸化膜１８０のエッチング量が約１５ｎｍとすると、ポリシラザン膜１９０のエッチング量は約３０ｎｍとなる。 Next, the remaining film of the silicon oxide film 180 is removed from the silicon nitride film 140 with an aqueous ammonium fluoride solution. The aqueous ammonium fluoride solution is an aqueous solution having an NH ₄ F concentration of 40% and an HF concentration of 0.2%. When the silicon oxide film 180 and the polysilazane film 190 are wet-etched with an aqueous ammonium fluoride solution, the selection ratio of the polysilazane film 190 to the silicon oxide film 180 is about 2. At this time, if the etching amount of the silicon oxide film 180 is about 15 nm, the etching amount of the polysilazane film 190 is about 30 nm.

図７を参照して、次に、熱燐酸によりシリコン窒化膜１４０を除去する。このとき、ポリシラザン膜１９０の上面は、ポリシリコン膜１３０の上面から高さＨの位置にある。例えば、Ｈは、約４０ｎｍである。ポリシリコン膜１３０は、フローティングゲートとして作用するので、以下、フローティングゲート１３０ともいう。 Referring to FIG. 7, next, silicon nitride film 140 is removed by hot phosphoric acid. At this time, the upper surface of the polysilazane film 190 is at a height H from the upper surface of the polysilicon film 130. For example, H is about 40 nm. Since the polysilicon film 130 acts as a floating gate, it is also referred to as a floating gate 130 hereinafter.

図８を参照して、次に、弗化アンモニウム水溶液により、シリコン酸化膜１８０およびポリシラザン膜１９０を等方的にウェットエッチングする。 Referring to FIG. 8, next, the silicon oxide film 180 and the polysilazane film 190 are isotropically etched with an aqueous ammonium fluoride solution.

このとき、シリコン酸化膜１８０は弗化アンモニウム水溶液に接する上面および側面から等方的にエッチングされる。シリコン酸化膜１８０は、フローティングゲート１３０の上端部近傍から下方（半導体基板１１０の方向）へも等方的にエッチングされる。一方、ポリシラザン膜１９０は、図７に示す高さＨにある上面から下方へ等方的にエッチングされる。よって、エッチングの初期においては、図８に示すように、ポリシラザン膜１９０よりも、シリコン酸化膜１８０の側面部のほうが深くエッチングされる。 At this time, the silicon oxide film 180 is isotropically etched from the upper surface and side surface in contact with the ammonium fluoride aqueous solution. The silicon oxide film 180 is isotropically etched from the vicinity of the upper end of the floating gate 130 downward (in the direction of the semiconductor substrate 110). On the other hand, the polysilazane film 190 is isotropically etched downward from the upper surface at the height H shown in FIG. Therefore, at the initial stage of etching, the side surface portion of the silicon oxide film 180 is etched deeper than the polysilazane film 190 as shown in FIG.

シリコン酸化膜１８０に対するポリシラザン膜１９０の選択比が約２であるので、さらにエッチングを継続すると、図９に示すように、フローティングゲート１３０の上面からシリコン酸化膜１８０の上面までの深さがポリシラザン膜１９０の上面までの深さと等しくなる時点がある。この深さをＤとする。シリコン酸化膜１８０およびポリシラザン膜１９０が深さＤに達したときに弗化アンモニウム水溶液によるウェットエッチングを停止する。 Since the selection ratio of the polysilazane film 190 to the silicon oxide film 180 is about 2, if the etching is further continued, the depth from the upper surface of the floating gate 130 to the upper surface of the silicon oxide film 180 is increased as shown in FIG. There are times when the depth to the top surface of 190 is equal. This depth is D. When the silicon oxide film 180 and the polysilazane film 190 reach the depth D, the wet etching with the ammonium fluoride aqueous solution is stopped.

シリコン酸化膜１８０がフローティングゲート１３０の上面から深さＤまでエッチングされる間に、ポリシラザン膜１９０はＨ＋Ｄだけエッチングされる。よって、式１が成立する。尚、シリコン酸化膜１８０に対するポリシラザン膜１９０の選択比を約２としたが、これを一般化してＡとする。 While the silicon oxide film 180 is etched from the upper surface of the floating gate 130 to the depth D, the polysilazane film 190 is etched by H + D. Therefore, Formula 1 is materialized. Incidentally, although the selection ratio of the polysilazane film 190 to the silicon oxide film 180 is about 2, this is generalized as A.

Ｄ＝（Ｈ＋Ｄ）／Ａ（式１）
これを変形すると、
Ａ＝１＋（Ｈ／Ｄ）（式２）
となる。 D = (H + D) / A (Formula 1)
If this is transformed,
A = 1 + (H / D) (Formula 2)
It becomes.

代表的な具体例として、Ｈ＝０．３Ｗ_Ｔ〜１Ｗ_Ｔ、Ｗ＝０．３Ｗ_Ｔ〜０．４Ｗ_Ｔ、Ｄ＝１．５Ｗとする。ここで、Ｗ_Ｔは、トレンチ１３６の開口幅である。このとき、Ａ＝１．５〜３．２２となる。シリコン酸化膜１８０およびポリシラザン膜１９０がこのような選択比Ａを有するときに、シリコン酸化膜１８０およびポリシラザン膜１９０の上面が平坦に形成され得る。 Representative _{_{_{examples, H = 0.3W T ~1W T,}}} W = 0.3W T ~0.4W T, and D = 1.5 W. Here, _{W T} is the opening width of the trench 136. At this time, A = 1.5 to 3.22. When the silicon oxide film 180 and the polysilazane film 190 have such a selection ratio A, the upper surfaces of the silicon oxide film 180 and the polysilazane film 190 can be formed flat.

図１０を参照して、次に、ＲＩＥ法によって、シリコン酸化膜１８０およびポリシラザン膜１９０を異方的にエッチングし、フローティングゲート１３０の側壁を所望の深さまで露出させる。ＲＩＥ法は、ウェットエッチングに比べエッチングレートが低いものの、シリコン酸化膜１８０およびポリシラザン膜１９０の上面の平坦性を維持しつつエッチングすることができる。 Referring to FIG. 10, next, the silicon oxide film 180 and the polysilazane film 190 are anisotropically etched by the RIE method to expose the sidewalls of the floating gate 130 to a desired depth. Although the RIE method has a lower etching rate than wet etching, etching can be performed while maintaining the flatness of the upper surfaces of the silicon oxide film 180 and the polysilazane film 190.

図９に示すように、ウェットエッチング後において、既に、シリコン酸化膜１８０およびポリシラザン膜１９０の上面が平坦に形成されている。よって、ＲＩＥ法によってフローティングゲート１３０の側壁を正確に所定の深さまで露出することができる。 As shown in FIG. 9, after the wet etching, the upper surfaces of the silicon oxide film 180 and the polysilazane film 190 are already formed flat. Therefore, the sidewall of the floating gate 130 can be accurately exposed to a predetermined depth by the RIE method.

尚、深さＤは、図７に示すフローティングゲート１３０の上端部からシリコン酸化膜１８０の上面の高さＨ_０に依存しない。一方、ポリシラザン膜１９０は、図７に示す高さＨにある上面が等方的にエッチングされるので、深さＤは高さＨに依存する。 The depth D does not depend on the height H ₀ of the upper surface of the silicon oxide film 180 from the upper end portion of the floating gate 130 shown in FIG. On the other hand, since the upper surface of the polysilazane film 190 at the height H shown in FIG. 7 is isotropically etched, the depth D depends on the height H.

図１１を参照して、次に、シリコン窒化膜およびシリコン酸化膜からなるＮＯ膜１９２を堆積し、続いて、ＮＯ膜１９２上にポリシリコン膜１９４を堆積する。このポリシリコン膜１９４をパターニングすることによってコントロールゲートが形成される。このようにして、フラッシュメモリのメモリセルが形成される。 Referring to FIG. 11, next, an NO film 192 made of a silicon nitride film and a silicon oxide film is deposited, and subsequently, a polysilicon film 194 is deposited on the NO film 192. A control gate is formed by patterning this polysilicon film 194. In this way, the memory cell of the flash memory is formed.

本実施形態によれば、ＳＴＩの上面が平坦に形成され、フローティングゲート１３０の側壁の露出量を正確に制御することができるので、フローティングゲートとコントロールゲートとの容量を正確に制御することができる。また、ＳＴＩの上面が平坦に形成されるので、フローティングゲートとコントロールゲートとが短絡する可能性が低下する。 According to the present embodiment, the upper surface of the STI is formed flat and the exposure amount of the sidewall of the floating gate 130 can be accurately controlled, so that the capacitance between the floating gate and the control gate can be accurately controlled. . In addition, since the upper surface of the STI is formed flat, the possibility that the floating gate and the control gate are short-circuited is reduced.

本実施形態において、トレンチ１３６に埋め込む絶縁材料としてシリコン酸化膜１８０およびポリシラザン膜１９０を用いた。しかし、ポリシラザン膜１９０に代えて他のＳＯＧ膜あるいはＯ_３／ＴＥＯＳ膜を用いてもよい。さらに、ＨＤＰ−ＣＶＤ法により形成されたシリコン酸化膜１８０に代えてＨＴＯ（High Temperature Oxide）膜を用いてもよい。 In this embodiment, the silicon oxide film 180 and the polysilazane film 190 are used as insulating materials embedded in the trench 136. However, instead of the polysilazane film 190, another SOG film or an O ₃ / TEOS film may be used. Furthermore, an HTO (High Temperature Oxide) film may be used instead of the silicon oxide film 180 formed by the HDP-CVD method.

（第２の実施形態）
図１２から図１４は、本発明に係る第２の実施形態に従った半導体装置の製造方法の流れを示す断面フロー図である。本実施形態は、多値記憶用フラッシュメモリのメモリセルを形成する過程を示す。これらの図面の左側に開口幅の小さい（例えば、１００ｎｍ以下の）トレンチによって形成されたＳＴＩを示す。 (Second Embodiment)
12 to 14 are cross-sectional flowcharts showing the flow of the semiconductor device manufacturing method according to the second embodiment of the present invention. This embodiment shows a process of forming a memory cell of a multilevel storage flash memory. The left side of these drawings shows an STI formed by a trench having a small opening width (for example, 100 nm or less).

本実施形態は、図１〜図１０に示す工程と同様の工程を得る。その後、図１２を参照して、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、シリコン酸化膜２１０を堆積する。次に、ＲＩＥ法により、シリコン酸化膜２１０およびシリコン酸化膜１８０を異方性エッチングする。このとき、ポリシリコンに対するシリコン酸化膜の選択比を充分に大きくすることによって、フローティングゲート１３０を大きくエッチングすることなく、シリコン酸化膜２１０およびシリコン酸化膜１８０をエッチングする。この異方性エッチングにより、図１３に示すように、シリコン酸化膜２１０をスペーサ２１１として残存させ、スペーサ２１１をマスクとしてシリコン酸化膜１８０をさらにエッチングする。これにより、トレンチ１３６の側面近傍のシリコン酸化膜１８０をエッチングすることなく、シリコン酸化膜１８０の上面中央部分をエッチングする。シリコン酸化膜１８０の上面中央部分はゲート絶縁膜１２０の高さまでエッチングされる。 This embodiment obtains the same process as the process shown in FIGS. Thereafter, referring to FIG. 12, a silicon oxide film 210 is deposited by LPCVD (Low Pressure Chemical Vapor Deposition) method. Next, the silicon oxide film 210 and the silicon oxide film 180 are anisotropically etched by RIE. At this time, the silicon oxide film 210 and the silicon oxide film 180 are etched without largely etching the floating gate 130 by sufficiently increasing the selection ratio of the silicon oxide film to the polysilicon. By this anisotropic etching, as shown in FIG. 13, the silicon oxide film 210 is left as a spacer 211, and the silicon oxide film 180 is further etched using the spacer 211 as a mask. Thereby, the central portion of the upper surface of the silicon oxide film 180 is etched without etching the silicon oxide film 180 near the side surface of the trench 136. The central portion of the upper surface of the silicon oxide film 180 is etched to the height of the gate insulating film 120.

図１４を参照して、次に、弗酸蒸気によって、スペーサ２１１を除去する。次に、ＣＤＶ法によって、シリコン窒化膜およびシリコン酸化膜からなるＮＯ膜２２０およびポリシリコン膜２３０を堆積する。ポリシリコン膜２３０をパターニングすることによってコントロールゲートが形成される。このようにして、フラッシュメモリのメモリセルが形成される。 Referring to FIG. 14, next, spacer 211 is removed by hydrofluoric acid vapor. Next, an NO film 220 and a polysilicon film 230 made of a silicon nitride film and a silicon oxide film are deposited by the CDV method. A control gate is formed by patterning the polysilicon film 230. In this way, the memory cell of the flash memory is formed.

多値記憶用フラッシュメモリは、ＳＴＩの上面の中央が窪んだ形状を有する。この窪みに埋め込まれるコントロールゲート電極（２３０）によって、隣り合うメモリセルが電気的に遮蔽される。これにより、メモリセル間のカップリングが弱められ、各メモリセルの動作が安定する。このようなＳＴＩは、多値記憶用メモリセルのような、しきい値の精密な制御を要する半導体装置に適している。また、ＨＤＰ−ＣＶＤ法により形成されたシリコン酸化膜１８０がゲート絶縁膜１２０および素子領域を充分に被覆しているので、本実施形態は、信頼性の高い半導体装置を製造することができる。 The flash memory for multi-value storage has a shape in which the center of the upper surface of the STI is recessed. Adjacent memory cells are electrically shielded by the control gate electrode (230) embedded in the recess. This weakens the coupling between the memory cells and stabilizes the operation of each memory cell. Such STI is suitable for a semiconductor device that requires precise control of a threshold value, such as a memory cell for multilevel storage. In addition, since the silicon oxide film 180 formed by the HDP-CVD method sufficiently covers the gate insulating film 120 and the element region, this embodiment can manufacture a highly reliable semiconductor device.

さらに、本実施形態は、第１の実施形態と同様の効果を有する。 Furthermore, this embodiment has the same effect as the first embodiment.

本実施形態は、第１の実施形態と同様に、ポリシラザン膜１９０に代えて他のＳＯＧ膜あるいはＯ_３／ＴＥＯＳ膜を用いてもよい。さらに、ＨＤＰ−ＣＶＤ法により形成されたシリコン酸化膜１８０に代えてＨＴＯ膜を用いてもよい。 In the present embodiment, as in the first embodiment, another SOG film or O ₃ / TEOS film may be used instead of the polysilazane film 190. Furthermore, an HTO film may be used in place of the silicon oxide film 180 formed by the HDP-CVD method.

（第３の実施形態）
図１５から図１７は、本発明に係る第３の実施形態に従った半導体装置の製造方法の流れを示す断面フロー図である。本実施形態は、第２の実施形態と同様に、多値記憶用フラッシュメモリのメモリセルを形成する過程を示す。よって、メモリセル領域におけるＳＴＩの上面の中央部が窪んだ形状を有する。これらの図面の左側に開口幅の小さい（例えば、１００ｎｍ以下の）トレンチによって形成されたＳＴＩを示す。 (Third embodiment)
15 to 17 are cross-sectional flowcharts showing the flow of the semiconductor device manufacturing method according to the third embodiment of the present invention. This embodiment shows a process of forming a memory cell of a multi-value storage flash memory as in the second embodiment. Therefore, the central portion of the upper surface of the STI in the memory cell region has a depressed shape. The left side of these drawings shows an STI formed by a trench having a small opening width (for example, 100 nm or less).

本実施形態は、図１から図７に示す工程と同様の工程を得る。その後、弗化アンモニウム水溶液を用いて、シリコン酸化膜１８０およびポリシラザン膜１９０を等方的にウェットエッチングする。この弗化アンモニウム水溶液はＮＨ_４Ｆ濃度が４０％、ＨＦ濃度が１．５％の水溶液である。これにより、シリコン酸化膜１８０に対するポリシラザン膜１９０のエッチング選択比が約３となる。よって、本実施形態では、第２の実施形態よりもポリシラザン膜１９０のエッチング選択比が高い。 In the present embodiment, the same steps as those shown in FIGS. 1 to 7 are obtained. Thereafter, the silicon oxide film 180 and the polysilazane film 190 are isotropically etched using an aqueous ammonium fluoride solution. This ammonium fluoride aqueous solution is an aqueous solution having an NH ₄ F concentration of 40% and an HF concentration of 1.5%. As a result, the etching selectivity of the polysilazane film 190 to the silicon oxide film 180 is about 3. Therefore, in this embodiment, the etching selectivity of the polysilazane film 190 is higher than that in the second embodiment.

これにより、図１５に示すように、シリコン酸化膜１８０およびポリシラザン膜１９０のそれぞれの上面が等しい高さになることなく、ポリシラザン膜１９０がほぼ総て除去されている。ポリシラザン膜１９０がほぼ総て除去されたときに弗化アンモニウム水溶液によるウェットエッチングを停止する。このとき、フローティングゲート１３０の上面からシリコン酸化膜１８０の上面までの深さをＤ_３とする。 As a result, as shown in FIG. 15, almost all of the polysilazane film 190 is removed without the upper surfaces of the silicon oxide film 180 and the polysilazane film 190 having the same height. When almost all of the polysilazane film 190 is removed, the wet etching with the ammonium fluoride aqueous solution is stopped. At this time, the depth from the upper surface of the floating gate 130 to the top surface of the silicon oxide film 180 and D _3.

シリコン酸化膜１８０の上面とポリシラザン膜１９０の上面との距離をＢとすると、シリコン酸化膜１８０がフローティングゲート１３０の上面から深さＤ_３までエッチングされる間に、ポリシラザン膜１９０はＨ＋Ｄ_３＋Ｂだけエッチングされる。よって、式３が成立する。尚、シリコン酸化膜１８０に対するポリシラザン膜１９０の選択比を約３としたが、これを一般化してＡ_３とする。 If the distance between the upper surface of the silicon oxide film 180 and the upper surface of the polysilazane film 190 is B, the polysilazane film 190 is only H + D ₃ + B while the silicon oxide film 180 is etched from the upper surface of the floating gate 130 to the depth D _3. Etched. Therefore, Formula 3 is materialized. Although it was about 3 selectivity ratio of the polysilazane film 190 to the silicon oxide film 180, and A ₃ and generalize this.

Ｄ_３＝（Ｈ＋Ｄ_３＋Ｂ）／Ａ_３（式３）
これを変形すると、
Ａ_３＝１＋（（Ｈ＋Ｂ）／Ｄ_３）（式４）
代表的な具体例として、Ｈ＝０．３Ｗ_Ｔ〜１Ｗ_Ｔ、Ｗ＝０．３Ｗ_Ｔ〜０．４Ｗ_Ｔ、Ｄ＝１．５Ｗ、Ｂ＝０．５Ｗ_Ｔ〜０．６Ｗ_Ｔとする。このとき、Ａ_３＝２〜４．５となる。シリコン酸化膜１８０およびポリシラザン膜１９０がこのような選択比Ａを有するときに、シリコン酸化膜１８０およびポリシラザン膜１９０の上面が図１５に示すように形成され得る。 D ₃ = (H + D ₃ + B) / A ₃ (Formula 3)
If this is transformed,
A ₃ = 1 + ((H + B) / D ₃ ) (Formula 4)
Representative _{_{_{_{examples, H = 0.3W T ~1W T,}}}} W = 0.3W T ~0.4W T, D = 1.5W, and _B = 0.5W _T _~0.6W T. At this time, A ₃ = 2 to 4.5. When the silicon oxide film 180 and the polysilazane film 190 have such a selection ratio A, the upper surfaces of the silicon oxide film 180 and the polysilazane film 190 can be formed as shown in FIG.

図１６を参照して、次に、ＲＩＥ法によって、シリコン酸化膜１８０およびポリシラザン膜１９０を異方的にエッチングし、シリコン酸化膜１８０およびポリシラザン膜１９０の上面の形状を維持しつつエッチングする。これにより、フローティングゲート１３０の側壁を所望の深さまで露出させることができる。 Referring to FIG. 16, next, the silicon oxide film 180 and the polysilazane film 190 are anisotropically etched by the RIE method, and etching is performed while maintaining the shapes of the upper surfaces of the silicon oxide film 180 and the polysilazane film 190. Thereby, the side wall of the floating gate 130 can be exposed to a desired depth.

尚、深さＤ_３は、図７に示す高さＨ_０に依存しない。一方、ポリシラザン膜１９０は、図７に示す高さＨにある上面が等方的にエッチングされるので、深さＤ_３は高さＨに依存する。 The depth D ₃ does not depend on the height H ₀ shown in FIG. On the other hand, since the upper surface of the polysilazane film 190 at the height H shown in FIG. 7 is isotropically etched, the depth D ₃ depends on the height H.

図１７を参照して、次に、ＣＤＶ法によって、シリコン窒化膜およびシリコン酸化膜からなるＮＯ膜２２０およびポリシリコン膜２３０を堆積する。ポリシリコン膜２３０をパターニングすることによってコントロールゲートが形成される。このようにして、フラッシュメモリのメモリセルが形成される。 Referring to FIG. 17, next, an NO film 220 and a polysilicon film 230 made of a silicon nitride film and a silicon oxide film are deposited by the CDV method. A control gate is formed by patterning the polysilicon film 230. In this way, the memory cell of the flash memory is formed.

本実施形態は、第２の実施形態と同様の効果を有する。さらに、本実施形態は、第２の実施形態のようにスペーサ２１１を形成することなく、第２の実施形態と同様の半導体装置を製造することができる。よって、本実施形態は、第２の実施形態よりも半導体装置の製造サイクルタイムが短い。 The present embodiment has the same effect as the second embodiment. Furthermore, this embodiment can manufacture a semiconductor device similar to that of the second embodiment without forming the spacer 211 as in the second embodiment. Therefore, this embodiment has a shorter manufacturing cycle time of the semiconductor device than the second embodiment.

本発明に係る第1の実施形態に従った半導体装置の製造方法の流れを示す断面フロー図。FIG. 3 is a cross-sectional flow diagram showing the flow of the semiconductor device manufacturing method according to the first embodiment of the present invention. 図１に続く半導体装置の製造方法の流れを示す断面フロー図。FIG. 2 is a cross-sectional flowchart showing the flow of the semiconductor device manufacturing method following FIG. 1. 図２に続く半導体装置の製造方法の流れを示す断面フロー図。FIG. 3 is a cross-sectional flowchart showing the flow of the semiconductor device manufacturing method following FIG. 2. 図３に続く半導体装置の製造方法の流れを示す断面フロー図。FIG. 4 is a cross-sectional flowchart showing the flow of the semiconductor device manufacturing method following FIG. 3. 図４に続く半導体装置の製造方法の流れを示す断面フロー図。FIG. 5 is a cross-sectional flowchart showing the flow of the semiconductor device manufacturing method following FIG. 4. 図５に続く半導体装置の製造方法の流れを示す断面フロー図。FIG. 6 is a cross-sectional flowchart showing the flow of the semiconductor device manufacturing method following FIG. 5. 図６に続く半導体装置の製造方法の流れを示す断面フロー図。FIG. 7 is a cross-sectional flowchart showing the flow of the semiconductor device manufacturing method following FIG. 6. 図７に続く半導体装置の製造方法の流れを示す断面フロー図。FIG. 8 is a cross-sectional flowchart showing the flow of the semiconductor device manufacturing method following FIG. 7. 図８に続く半導体装置の製造方法の流れを示す断面フロー図。FIG. 9 is a cross-sectional flowchart showing the flow of the semiconductor device manufacturing method following FIG. 8. 図９に続く半導体装置の製造方法の流れを示す断面フロー図。FIG. 10 is a cross-sectional flowchart showing the flow of the semiconductor device manufacturing method following FIG. 9. 図１０に続く半導体装置の製造方法の流れを示す断面フロー図。FIG. 11 is a cross-sectional flowchart showing the flow of the semiconductor device manufacturing method following FIG. 10. 本発明に係る第２の実施形態に従った半導体装置の製造方法の流れを示す断面フロー図。Sectional flow figure which shows the flow of the manufacturing method of the semiconductor device according to 2nd Embodiment which concerns on this invention. 図１２に続く半導体装置の製造方法の流れを示す断面フロー図。FIG. 13 is a cross-sectional flowchart showing the flow of the semiconductor device manufacturing method following FIG. 12. 図１３に続く半導体装置の製造方法の流れを示す断面フロー図。FIG. 14 is a cross-sectional flowchart showing the flow of the semiconductor device manufacturing method following FIG. 13. 本発明に係る第３の実施形態に従った半導体装置の製造方法の流れを示す断面フロー図。Sectional flow figure which shows the flow of the manufacturing method of the semiconductor device according to 3rd Embodiment concerning this invention. 図１５に続く半導体装置の製造方法の流れを示す断面フロー図。FIG. 16 is a cross-sectional flowchart showing the flow of the semiconductor device manufacturing method following FIG. 15. 図１６に続く半導体装置の製造方法の流れを示す断面フロー図。FIG. 17 is a cross-sectional flowchart showing the flow of the semiconductor device manufacturing method following FIG. 16. 従来の半導体装置の製造方法を示す断面フロー図。FIG. 6 is a cross-sectional flow diagram illustrating a conventional method for manufacturing a semiconductor device. 図１８に続く従来の半導体装置の製造方法を示す断面フロー図。FIG. 19 is a cross-sectional flow diagram illustrating a conventional method for manufacturing a semiconductor device following FIG. 18. 図１９に続く従来の半導体装置の製造方法を示す断面フロー図。FIG. 20 is a cross-sectional flow diagram illustrating a conventional method for manufacturing a semiconductor device following FIG. 19.

Explanation of symbols

１１０半導体基板
１２０トンネル酸化膜
１３０ポリシリコン膜（フローティングゲート）
１３６トレンチ
１４０シリコン窒化膜
１８０シリコン酸化膜
１９０ポリシラザン膜
１９２ＮＯ膜
１９４ポリシリコン膜（コントロールゲート） 110 Semiconductor substrate 120 Tunnel oxide film 130 Polysilicon film (floating gate)
136 Trench 140 Silicon nitride film 180 Silicon oxide film 190 Polysilazane film 192 NO film 194 Polysilicon film (control gate)

Claims

On the semiconductor substrate, sequentially forming a gate insulating film, a first gate electrode material and a stopper film when removing the first gate electrode material by polishing,
Forming a trench used for element isolation in the stopper film, the first gate electrode material, the gate insulating film, and the semiconductor substrate;
Depositing a first insulating material to cover at least the bottom and side surfaces in the trench;
Filling an intermediate portion of the trench that is not filled with the first insulating material with a second insulating material;
Removing the first and second insulating materials by polishing up to an upper surface of the stopper film, and planarizing;
Removing the stopper film;
The first insulating material and the second insulating material are mixed with each other until the depth from the upper surface of the first gate electrode material to the upper surface of the first insulating material becomes D. Etching isotropically with an etching rate ratio A of the second insulating material to the etching rate,
The etching rate ratio A is about 1 + H / D, where H is the height from the top surface of the first gate electrode material to the top surface of the second insulating material before the wet etching step. A method for manufacturing a semiconductor device.

On the semiconductor substrate, sequentially forming a gate insulating film, a first gate electrode material and a stopper film when removing the first gate electrode material by polishing,
Forming a trench used for element isolation in the stopper film, the first gate electrode material, the gate insulating film, and the semiconductor substrate;
Depositing a first insulating material to cover at least the bottom and side surfaces in the trench;
Filling an intermediate portion of the trench that is not filled with the first insulating material with a second insulating material;
Removing the first and second insulating materials to the top surface of the stopper film and planarizing;
Removing the stopper film;
Top upper surface to the depth of the first insulating material becomes D ₃ from and top surface to the depth of the first and the second insulating material from the top surface of the insulating material of the first gate electrode material until B, and the etching rate ratio a ₃ of the second insulating material to the etching rate of the first insulating material, and a step of wet-etching the first insulating material and said second insulating material And
When the height from the upper surface of the first gate electrode material to the upper surface of the second insulating material before the wet etching step is H, the etching rate ratio A ₃ is about 1 + ((H + B) / D ₃ A method of manufacturing a semiconductor device.

3. The method of manufacturing a semiconductor device according to claim 1, wherein in the step of depositing the first insulating material, a silicon oxide film is deposited by HDP-CVD as the first insulating material.

_{3. The} method of manufacturing a semiconductor device according to claim 1, wherein, in the step of forming the second insulating material, the second insulating material is formed by SOG or O ₃ and TEOS. .

In the step of forming the second insulating material, a perhydrogenated silazane polymer is applied, and the perhydrogenated silazane polymer is processed to form an insulating film containing at least silicon and oxygen as the second insulating material. The method of manufacturing a semiconductor device according to claim 4, wherein the semiconductor device is formed.