JP2005128226A

JP2005128226A - Image display device and wiring board

Info

Publication number: JP2005128226A
Application number: JP2003363357A
Authority: JP
Inventors: Taro Hasumi; 太朗蓮見; Naoki Kitahara; 直樹北原; Yusuke Yoshimura; 裕介吉村
Original assignee: Chi Mei Electronics Corp
Current assignee: Chi Mei Optoelectronics Corp
Priority date: 2003-10-23
Filing date: 2003-10-23
Publication date: 2005-05-19
Anticipated expiration: 2023-10-23
Also published as: JP4357262B2; TWI258836B; TW200515538A

Abstract

<P>PROBLEM TO BE SOLVED: To realize an image display device which is equipped with through-holes different in depth and reduces the change of properties of the metal exposed during through-hole formation. <P>SOLUTION: The image display device is equipped with a thin-film transistor 2 and a dummy hole 32 in an image display region and a terminal 3 in a marginal region. The dummy hole 32 is formed by the same process as that for the through-holes 31 and 33 and is relatively deeper in the depth as compared to the through-hole 31. Also, the dummy hole 32 opens a predetermined area and is formed apart a predetermined distance from the through-hole 31. The reduction in the change of the properties of the metal exposed at the base of the through-hole 31 is made possible by equipping the image display device with the dummy hole 32. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

この発明は、画像表示装置および配線基板に関するものであって、特に異なる深さのスルーホールを備えた画像表示装置および配線基板に関するものである。 The present invention relates to an image display device and a wiring board, and particularly to an image display device and a wiring board provided with through holes having different depths.

画像表示装置は電気的な信号を視覚映像に変換させ、人間が直接情報を解読可能にする電子システムの一種であって、電子光学的装置である。このような画像表示装置としては、液晶表示装置（Liquid Crystal Display : ＬＣＤ）が最も広く使用されており、その他にもプラズマ放電を用いるプラズマ表示装置（Plasma Display Panel : ＰＤＰ）、エレクトロルミネッセンス(Electro Luminescence : ＥＬ)表示装置、最近多く研究されている電界放出表示装置（Field Emission Display : ＦＥＤ）、そして、反射形としてのミラーの動きを制御する可変ミラー素子（Deformable Mirror Device : ＤＭＤ）を用いた表示装置等が開発され急速に普及している。 An image display device is a type of electronic system that converts an electrical signal into a visual image and enables humans to directly decode information, and is an electro-optical device. As such an image display device, a liquid crystal display (LCD) is most widely used. In addition, a plasma display panel (PDP) using plasma discharge, an electroluminescence (Electro Luminescence), and the like. : EL) Display, Field Emission Display (FED), which has been studied a lot recently, and display using a variable mirror element (Deformable Mirror Device: DMD) that controls the movement of the mirror as a reflection type Devices etc. have been developed and are rapidly spreading.

その中でも、液晶表示装置は、電場により分子の配列が変化する液晶の光学的性質を用いる液晶技術と微細パターンを形成することができる半導体技術とを組み合わせた画像表示装置であって平板表示装置の代名詞とも言われる。この液晶表示装置として、スイッチング素子としての薄膜トランジスタを備えたアクティブマトリックス方式を用いた液晶表示装置が知られている。このアクティブマトリックス方式の液晶表示装置は、ゲートメタルとシグナルメタルとをマトリックス状に配置し画素ごとに薄膜トランジスタを配置したアレイ基板と、その基板と所定の間隔を隔てて対向配置される対向基板との間に液晶材料を封入した構造を有する。そして、ゲートメタルおよびシグナルメタルを介して供給される電圧を薄膜トランジスタによって制御し、液晶の電気光学的性質を利用し画像表示を行う。 Among them, a liquid crystal display device is an image display device that combines a liquid crystal technology that uses the optical properties of liquid crystals whose molecular arrangement is changed by an electric field and a semiconductor technology that can form a fine pattern. Also called pronoun. As this liquid crystal display device, a liquid crystal display device using an active matrix system including a thin film transistor as a switching element is known. This active matrix type liquid crystal display device includes an array substrate in which gate metal and signal metal are arranged in a matrix and a thin film transistor is arranged for each pixel, and a counter substrate that is arranged to face the substrate at a predetermined interval. It has a structure in which a liquid crystal material is sealed in between. Then, the voltage supplied through the gate metal and the signal metal is controlled by the thin film transistor, and an image is displayed using the electro-optical property of the liquid crystal.

つぎに、画素ごとに配置される薄膜トランジスタと、外部から電気信号を入力される端子部との構造について説明する。図８は、従来の画像表示装置の断面を示した図である。ここで、薄膜トランジスタは複数の画素が配置される画像表示領域に配置され、端子部は画像表示領域の周囲に位置する縁辺部に配置されている。 Next, a structure of a thin film transistor arranged for each pixel and a terminal portion to which an electric signal is input from the outside will be described. FIG. 8 is a cross-sectional view of a conventional image display device. Here, the thin film transistor is disposed in an image display region where a plurality of pixels are disposed, and the terminal portion is disposed in an edge portion located around the image display region.

図８に示すように、画像表示領域では、薄膜トランジスタ１０２は、ゲートメタル１１１上にゲート絶縁膜１２１、チャネル層１２２、エッチングストッパー１２３、ソース／ドレイン層１２４を備える。そして、ソース／ドレイン層１２４上には、シグナルメタル１１２、パッシベーション膜１２６が形成される。そして、シグナルメタル１１２と画素電極１１３を電気的に接続するために、シグナルメタル上のパッシベーション膜１２６をエッチングしたスルーホール１３１が形成される。そして、パッシベーション膜１２６上には層間絶縁膜であるポリマー膜１２７が形成される。また、縁辺領域では、端子部１０３は、基板１０１上にゲートメタル１１１が配置され、隣接するゲートメタル１１１との間には、ゲート絶縁膜１２１、パッシベーション膜１２６と、ゲートメタル間の電気的短絡を防止するためのポリマー層１２７とを備える。また、ゲートメタル１１１と表面電極１１４とを電気的に接続するために、ゲート絶縁膜１２１、パッシベーション膜１２６をエッチングしゲートメタル１１１を露出させるスルーホール１３３が形成される（特許文献１参照）。 As shown in FIG. 8, in the image display region, the thin film transistor 102 includes a gate insulating film 121, a channel layer 122, an etching stopper 123, and a source / drain layer 124 on the gate metal 111. A signal metal 112 and a passivation film 126 are formed on the source / drain layer 124. Then, in order to electrically connect the signal metal 112 and the pixel electrode 113, a through hole 131 is formed by etching the passivation film 126 on the signal metal. A polymer film 127 that is an interlayer insulating film is formed on the passivation film 126. Further, in the edge region, the terminal portion 103 has a gate metal 111 disposed on the substrate 101, and an electrical short circuit between the gate insulating film 121, the passivation film 126, and the gate metal between the adjacent gate metal 111. And a polymer layer 127 for preventing the above. Further, in order to electrically connect the gate metal 111 and the surface electrode 114, the gate insulating film 121 and the passivation film 126 are etched to form a through hole 133 that exposes the gate metal 111 (see Patent Document 1).

スルーホール１３１，１３３は、パッシベーション膜１２６が積層された後に、フォトリソ工程とエッチング工程とを行うことによって形成される。図９−１と図９−２とは、スルーホール１３１，１３３の形成を説明する図である。パッシベーション膜１２６上にレジストを塗布後、スルーホール１３１，１３３に対応する開口部を備えたマスクパターンを用いて露光しレジストパターンを形成するフォトリソ工程を行う。そして、図９−１に示すようにレジスト１５１をマスクとしてエッチング工程を行い、レジスト１５１が覆う部分以外の積層膜をエッチングし、シグナルメタル１１２の所定部分を露出させたスルーホール１３１と、ゲートメタル１１１の所定部分を露出させたスルーホール１３３とを形成する。スルーホール１３１が形成される部分ではパッシベーション膜１２６がエッチングされ、スルーホール１３３が形成される部分ではパッシベーション膜１２６とゲート絶縁膜１２１とがエッチングされる。このため、スルーホール１３３は、スルーホール１３１と比較し深さが深い。次いで、図９−２に示すように、レジスト１５１を除去しスルーホール１３１，１３３を形成するエッチング工程は終了する。 The through holes 131 and 133 are formed by performing a photolithography process and an etching process after the passivation film 126 is stacked. FIGS. 9A and 9B are diagrams for explaining the formation of the through holes 131 and 133. FIGS. After applying a resist on the passivation film 126, a photolithography process is performed in which a resist pattern is formed by exposure using a mask pattern having openings corresponding to the through holes 131 and 133. Then, as shown in FIG. 9A, an etching process is performed using the resist 151 as a mask, the laminated film other than the portion covered by the resist 151 is etched, the through hole 131 exposing a predetermined portion of the signal metal 112, and the gate metal A through hole 133 exposing a predetermined portion of 111 is formed. The passivation film 126 is etched in the portion where the through hole 131 is formed, and the passivation film 126 and the gate insulating film 121 are etched in the portion where the through hole 133 is formed. For this reason, the through hole 133 is deeper than the through hole 131. Next, as shown in FIG. 9B, the etching process for removing the resist 151 and forming the through holes 131 and 133 is completed.

特開２００２−１６９１７２号公報JP 2002-169172 A

しかしながら、従来の液晶表示装置では、スルーホール１３１，１３３の深さに差があるため、エッチング工程中にスルーホール１３１の底面に露出した金属の表面が変質するという問題があった。以下、図１０，１１を参照し、詳細に説明する。 However, the conventional liquid crystal display device has a problem that the depth of the through holes 131 and 133 is different, so that the surface of the metal exposed on the bottom surface of the through hole 131 is altered during the etching process. Hereinafter, a detailed description will be given with reference to FIGS.

上述したように、スルーホール１３１と、スルーホール１３１よりも深さが深いスルーホール１３３とは、同一のエッチング工程で形成される。エッチング工程は、たとえばプラズマで励起したラジカルによるドライエッチング方式で行われ、被エッチング膜がラジカルによって変質された後にイオンがこの変質部を攻撃し変質部を除去する。 As described above, the through hole 131 and the through hole 133 having a deeper depth than the through hole 131 are formed in the same etching process. The etching process is performed by, for example, a dry etching method using radicals excited by plasma. After the film to be etched is altered by radicals, ions attack the altered portion and remove the altered portion.

このエッチング工程では、図１０−１に示すように、パッシベーション膜１２６が露出する開口部１３１ａ，１３３ａにラジカル１５２が集中し、パッシベーション膜１２６をエッチングする。パッシベーション膜１２６のエッチング後、画像表示領域ではスルーホール１３１が形成され、シグナルメタル１１２の表面層であるモリブデン層１１２ｍは露出する。一方、縁辺領域ではゲートメタル１１１上にはゲート絶縁膜１２１が積層しており、このゲート絶縁膜１２１をエッチングするためラジカル１５２の供給は継続される。ここで、ラジカル１５２は基板１０１全体に対して供給されるため、縁辺領域とともに画像表示領域においてもラジカル１５２は存在する。したがって、図１０−２に示すように、画像表示領域ではスルーホール１３１が形成された後も露出するモリブデン層１１２ｍにラジカル１５２が集中する。この結果、縁辺領域のゲートメタル１１１上のゲート絶縁膜１２１をエッチングする間、画像表示領域のモリブデン層１１２ｍとラジカル１５２とが反応し、スルーホール１３１の底面に露出するモリブデン層１１２ｍには表面が変質された変質部１１２ｎが発生する（図１０−３参照）。この変質部１１２ｎは、モリブデン層１１２ｍと比較しポリマー膜１２７との密着性が劣化している。 In this etching step, as shown in FIG. 10A, the radicals 152 concentrate on the openings 131a and 133a from which the passivation film 126 is exposed, and the passivation film 126 is etched. After etching the passivation film 126, a through hole 131 is formed in the image display region, and the molybdenum layer 112m that is the surface layer of the signal metal 112 is exposed. On the other hand, a gate insulating film 121 is stacked on the gate metal 111 in the edge region, and the supply of radicals 152 is continued to etch the gate insulating film 121. Here, since the radical 152 is supplied to the entire substrate 101, the radical 152 exists in the image display area as well as the edge area. Therefore, as shown in FIG. 10B, in the image display region, radicals 152 are concentrated on the molybdenum layer 112m that is exposed even after the through hole 131 is formed. As a result, while etching the gate insulating film 121 on the gate metal 111 in the edge region, the molybdenum layer 112m in the image display region reacts with the radical 152, and the surface of the molybdenum layer 112m exposed on the bottom surface of the through hole 131 has a surface. An altered portion 112n having been altered is generated (see FIG. 10-3). The altered portion 112n has deteriorated adhesion to the polymer film 127 as compared with the molybdenum layer 112m.

このため、図１０−４に示すようにポリマー膜１２７を積層後フォトリソ工程において露光後に現像した場合、図１０−５に示すポリマー膜１２７の領域ａに形状異常が生じ、電気的接続の異常が生じる。 For this reason, as shown in FIG. 10-4, when the polymer film 127 is developed after exposure in the photolithography process after lamination, a shape abnormality occurs in the region a of the polymer film 127 shown in FIG. 10-5, and an abnormal electrical connection occurs. Arise.

そして、ポリマー膜１２７の変形が進行すると、図１１に示すように、基板１０１上に大穴発生領域１４３が発生する。この大穴発生領域１４３は、拡大したスルーホールが多く存在する領域である。この大穴発生領域１４３では、シグナルメタル１１２およびポリマー膜１２７上に積層される画素電極１１３の切断や、画素電極１１３上に形成される配向膜の膜ムラを引き起こし、画質表示の品質が劣化するという問題があった。特に、高精細である液晶表示装置の場合、画素数が多くなるためスルーホール１３１の個数も多くなり、ポリマー膜１２７の変形や大穴発生領域１４３の拡大が顕著に認められる。 When the deformation of the polymer film 127 proceeds, a large hole generating region 143 is generated on the substrate 101 as shown in FIG. The large hole generation region 143 is a region where there are many enlarged through holes. In the large hole generation region 143, the pixel electrode 113 laminated on the signal metal 112 and the polymer film 127 is cut, and the alignment film formed on the pixel electrode 113 is uneven, which deteriorates the quality of image quality display. There was a problem. In particular, in the case of a high-definition liquid crystal display device, since the number of pixels is increased, the number of through holes 131 is also increased, and deformation of the polymer film 127 and enlargement of the large hole generation region 143 are remarkably recognized.

この発明は、上記した従来技術の欠点に鑑みてなされたものであり、画素電極の切断および配向膜の膜ムラを低減し、高品位の画像表示を行う画像表示装置および配線基板を提供することを目的とする。 The present invention has been made in view of the above-described drawbacks of the prior art, and provides an image display device and a wiring board that perform high-quality image display by reducing pixel electrode cutting and alignment film unevenness. With the goal.

請求項１にかかる画像表示装置は、複数の画素が配置された画像表示領域と、前記画像表示領域の周囲に位置する縁辺領域とを有し、前記画像表示領域および／または前記縁辺領域上に複数の導電部材の電気的接続に用いられる第１のスルーホールと、前記第１のスルーホールよりも深さが深い第２のスルーホールとが形成された画像表示装置において、前記第１のスルーホールよりも深さが深く、電極と配線とを接続しないホールを備えたことを特徴とする。 The image display device according to claim 1 has an image display area in which a plurality of pixels are arranged, and an edge area located around the image display area, and the image display area and / or the edge area is on the edge area. In the image display device in which a first through hole used for electrical connection of a plurality of conductive members and a second through hole deeper than the first through hole are formed, the first through hole is formed. It is characterized by having a hole deeper than the hole and not connecting the electrode and the wiring.

本発明にかかる画像表示装置によれば、第１のスルーホールよりも深さが深いホールをダミーホールとして形成することによって、第１および第２のスルーホールを形成するエッチング工程における露出金属の変質を低減することが可能となる。 According to the image display device of the present invention, the exposed metal is altered in the etching process for forming the first and second through holes by forming the holes deeper than the first through holes as dummy holes. Can be reduced.

請求項２にかかる画像表示装置は、前記ホールは、前記第２のスルーホールと同等の深さ、または、前記第２のスルーホールよりも深い深さであることを特徴とする。 The image display device according to a second aspect is characterized in that the hole has a depth equivalent to the second through hole or a depth deeper than the second through hole.

請求項３にかかる画像表示装置は、前記第１のホールと前記第２のホールと前記ホールとは複数存在し、複数の前記第２のスルーホールの総面積と複数の前記ホールの総面積との面積和は、複数の前記第１のスルーホールの総面積の１５分の１以上であることを特徴とする。 The image display device according to claim 3 includes a plurality of the first holes, the second holes, and the holes, and a total area of the plurality of second through holes and a total area of the plurality of holes. The sum of the areas is one-fifteenth or more of the total area of the plurality of first through holes.

請求項４にかかる画像表示装置は、前記ホールは、前記第１，第２のスルーホール形成時に供給され、被エッチング領域と反応活性なラジカルが存在する領域に形成されることを特徴とする。 The image display device according to a fourth aspect is characterized in that the holes are supplied when the first and second through holes are formed, and are formed in a region where radicals reactive with the region to be etched are present.

請求項５にかかる画像表示装置は、前記ホールと前記第１のスルーホールとの距離は、前記ラジカルの平均自由工程の５倍以内であることを特徴とする。 The image display device according to claim 5 is characterized in that the distance between the hole and the first through hole is within five times the mean free path of the radical.

請求項６にかかる画像表示装置は、前記第２のスルーホールは、前記縁辺領域上にのみ形成され、前記ホールは少なくとも前記画像表示領域に形成されることを特徴とする。 The image display device according to a sixth aspect is characterized in that the second through hole is formed only on the edge region, and the hole is formed at least in the image display region.

請求項７にかかる画像表示装置は、前記ホールは、前記画素ごとに形成されることを特徴とする。 The image display device according to a seventh aspect is characterized in that the hole is formed for each pixel.

請求項８にかかる配線基板は、画像表示領域と縁辺領域とを備えたアレイ基板を複数有し、複数の導電部材の電気的接続に用いられる第１のスルーホールと、前記第１のスルーホールよりも深さが深い第２のスルーホールとが形成された配線基板において、前記第１のスルーホールよりも深さが深く、導電部材の電気的接続に用いられないホールを備えたことを特徴とする。 The wiring substrate according to claim 8 includes a plurality of array substrates each having an image display region and an edge region, and includes a first through hole used for electrical connection of a plurality of conductive members, and the first through hole. In the wiring board in which the second through hole having a deeper depth is formed, the wiring board includes a hole that is deeper than the first through hole and is not used for electrical connection of the conductive member. And

請求項９にかかる配線基板は、前記第１のホールと前記第２のホールと前記ホールとは複数存在し、複数の前記第２のスルーホールの総面積と複数の前記ホールの総面積との面積和は、複数の前記第１のスルーホールの総面積の１５分の１以上であることを特徴とする。 The wiring board according to claim 9 includes a plurality of the first holes, the second holes, and the holes, and a total area of the plurality of second through holes and a total area of the plurality of holes. The area sum is 1/15 or more of the total area of the plurality of first through holes.

請求項１０にかかる配線基板は、前記ホールと前記第１のスルーホールとの距離は、前記ラジカルの平均自由工程の５倍以内であることを特徴とする。 The wiring board according to claim 10 is characterized in that the distance between the hole and the first through hole is within five times the mean free path of the radical.

本発明にかかる画像表示装置および配線基板は、ダミーホールを形成することによって、異なる深さのスルーホールを同一のエッチング工程で形成する場合であってもスルーホール上に積層される積層膜の変形を抑制できる。このため、本発明にかかる画像表示装置および配線基板は、画素電極の切断や画素電極上に形成される配向膜の膜ムラを低減し、高品位の画像表示を行うという効果を奏する。 In the image display device and the wiring board according to the present invention, by forming a dummy hole, even when a through hole having a different depth is formed in the same etching process, the deformation of the laminated film laminated on the through hole is modified. Can be suppressed. For this reason, the image display device and the wiring board according to the present invention have an effect of reducing the unevenness of the alignment film formed on the pixel electrode and cutting the pixel electrode, and performing high-quality image display.

以下、図面を参照して、この発明の実施の形態である画像表示装置および配線基板について説明する。なお、この実施の形態によりこの発明が限定されるものではない。図面の記載において、同一部分には同一の符号を付している。また、図面は模式的なものであり、各層の厚みと幅との関係、各層の比率などは、現実と異なることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている。 Hereinafter, an image display device and a wiring board according to embodiments of the present invention will be described with reference to the drawings. Note that the present invention is not limited to the embodiments. In the description of the drawings, the same parts are denoted by the same reference numerals. Further, the drawings are schematic, and it should be noted that the relationship between the thickness and width of each layer, the ratio of each layer, and the like are different from the actual ones. Also in the drawings, there are included portions having different dimensional relationships and ratios.

（実施の形態１）
まず、実施の形態１にかかる画像表示装置について液晶表示装置を一例として説明する。本実施の形態１にかかる液晶表示装置は、電気的接続部として機能しないダミーホールを形成することによって、露出金属の変質を低減している。図１は、本実施の形態１にかかる液晶表示装置の断面図であり、スイッチング素子として薄膜トランジスタを搭載した液晶表示装置のアレイ基板の断面図を示す。 (Embodiment 1)
First, the liquid crystal display device will be described as an example of the image display device according to the first embodiment. In the liquid crystal display device according to the first embodiment, alteration of exposed metal is reduced by forming dummy holes that do not function as electrical connection portions. FIG. 1 is a cross-sectional view of the liquid crystal display device according to the first embodiment, and shows a cross-sectional view of an array substrate of a liquid crystal display device in which a thin film transistor is mounted as a switching element.

図１に示すように、複数の画素が配置される画像表示領域には薄膜トランジスタ２が形成され、画像表示領域の周囲に位置する縁辺領域には端子部３が形成される。そして、画像表示領域には薄膜トランジスタ２のほか、積層膜をエッチングしたダミーホール３２が形成されている。このダミーホール３２は導電部材の電気的接続を行うために用いられるものではない。 As shown in FIG. 1, a thin film transistor 2 is formed in an image display region where a plurality of pixels are arranged, and a terminal portion 3 is formed in an edge region located around the image display region. In addition to the thin film transistor 2, a dummy hole 32 obtained by etching the laminated film is formed in the image display area. The dummy holes 32 are not used for electrical connection of conductive members.

薄膜トランジスタ２は、画素電極１３の電位を制御するスイッチング素子として機能し、基板１上にゲートメタル１１、ゲート絶縁膜２１、チャネル層２２、エッチングストッパー２３、ソース／ドレイン層２４を積層することによって形成される。また、画像表示領域には、ゲートメタル１１に電位を印加することによってチャネル層２２に流れる電流が制御されるシグナルメタル１２と、シグナルメタル１２から電位を供給される画素電極１３が形成される。そして、シグナルメタル１２と画素電極１３との間には、パッシベーション膜２６とポリマー膜２７とが積層されている。画像表示領域では、パッシベーション膜２６の所定部分をエッチングしシグナルメタル１２を露出させたスルーホール３１を形成し、画素電極１３とシグナルメタル１２との電気的接続を行う。 The thin film transistor 2 functions as a switching element that controls the potential of the pixel electrode 13, and is formed by stacking a gate metal 11, a gate insulating film 21, a channel layer 22, an etching stopper 23, and a source / drain layer 24 on the substrate 1. Is done. In the image display area, a signal metal 12 in which a current flowing through the channel layer 22 is controlled by applying a potential to the gate metal 11 and a pixel electrode 13 to which a potential is supplied from the signal metal 12 are formed. A passivation film 26 and a polymer film 27 are laminated between the signal metal 12 and the pixel electrode 13. In the image display region, a predetermined portion of the passivation film 26 is etched to form a through hole 31 exposing the signal metal 12, and the pixel electrode 13 and the signal metal 12 are electrically connected.

端子部３は、外部から電気信号を入力され各画素にこの電気信号を供給する入力部として機能し、基板１上にゲートメタル１１と表面電極１４とを備え、隣接するゲートメタルとの間には、ゲート絶縁膜２１とパッシベーション膜２６とゲートメタル１１間の電気的短絡を防止するポリマー膜２７とを備える。この端子部３では、ゲートメタル１１上のゲート絶縁膜２１とパッシベーション膜２６とをエッチングしてゲートメタル１１を露出させたスルーホール３３を形成し、表面電極１４とゲートメタル１１との電気的接続を行う。なお、ここでは、ゲートメタル１１に端子部３が設けられた場合について図示する。シグナルメタル１２に端子部３が設けられた場合には、シグナルメタル１２上に積層するパッシベーション膜１２をエッチングすることによってスルーホール３１を形成し表面電極１４とシグナルメタル１２との電気的接続を行っている。 The terminal unit 3 functions as an input unit that receives an electrical signal from the outside and supplies the electrical signal to each pixel. The terminal unit 3 includes a gate metal 11 and a surface electrode 14 on the substrate 1 and is disposed between adjacent gate metals. Includes a gate insulating film 21, a passivation film 26, and a polymer film 27 that prevents an electrical short circuit between the gate metal 11. In this terminal portion 3, the gate insulating film 21 and the passivation film 26 on the gate metal 11 are etched to form a through hole 33 exposing the gate metal 11, and electrical connection between the surface electrode 14 and the gate metal 11 is made. I do. Here, the case where the terminal portion 3 is provided on the gate metal 11 is illustrated. When the terminal portion 3 is provided on the signal metal 12, the through hole 31 is formed by etching the passivation film 12 laminated on the signal metal 12, and the surface electrode 14 and the signal metal 12 are electrically connected. ing.

そして、ダミーホール３２は、基板１上のゲート絶縁膜２１とパッシベーション膜２６とをエッチングすることによって形成される。このダミーホール３２は、基板１を露出するよう形成されており、画素電極１３とゲートメタル１１またはシグナルメタル１２との電気的接続を行っていない。このため、ダミーホール３２は液晶表示装置の動作に起因する機能を有していない。また、ダミーホール３２は、スルーホール３１から所定の距離ｄを隔てて形成される。また、ダミーホール３２の深さはスルーホール３１の深さよりも深く、スルーホール３３の深さとほぼ同等である。 The dummy holes 32 are formed by etching the gate insulating film 21 and the passivation film 26 on the substrate 1. The dummy hole 32 is formed so as to expose the substrate 1 and does not electrically connect the pixel electrode 13 to the gate metal 11 or the signal metal 12. For this reason, the dummy hole 32 does not have a function resulting from the operation of the liquid crystal display device. The dummy hole 32 is formed at a predetermined distance d from the through hole 31. Further, the depth of the dummy hole 32 is deeper than the depth of the through hole 31 and is substantially equal to the depth of the through hole 33.

つぎに、ダミーホール３２が形成される領域について説明する。図２は、実施の形態１にかかる液晶表示装置の構造を示す平面図であり、基板１の一部の構造について示している。図２に示すように、画素電極１３が中央に配置されている。また、画素電極１３の下層には、縦方向に延在したシグナルメタル１２ａ，１２ｂが配置され、画素電極１３の近傍には横方向に延在したゲートメタル１１が配置されている。また、シグナルメタル１２ａとシグナルメタル１２ｂとは薄膜トランジスタ２を介して接続し、シグナルメタル１２ｂと画素電極１３とはスルーホール３１が形成される部分で接続する。そして、ダミーホール３２は、スルーホール３１と同一画素内に形成される。また、ダミーホール３２は、ゲートメタル１１、シグナルメタル１２ａ，１２ｂ、画素電極１３が配置されない領域に形成される。このような領域に形成されるため、ダミーホール３２は液晶表示装置の動作に影響を与えることはない。 Next, a region where the dummy hole 32 is formed will be described. FIG. 2 is a plan view showing the structure of the liquid crystal display device according to the first embodiment, and shows a part of the structure of the substrate 1. As shown in FIG. 2, the pixel electrode 13 is arranged at the center. In addition, in the lower layer of the pixel electrode 13, signal metals 12 a and 12 b extending in the vertical direction are arranged, and in the vicinity of the pixel electrode 13, a gate metal 11 extending in the horizontal direction is arranged. The signal metal 12a and the signal metal 12b are connected via the thin film transistor 2, and the signal metal 12b and the pixel electrode 13 are connected at a portion where the through hole 31 is formed. The dummy hole 32 is formed in the same pixel as the through hole 31. The dummy hole 32 is formed in a region where the gate metal 11, the signal metals 12a and 12b, and the pixel electrode 13 are not disposed. Since the dummy hole 32 is formed in such a region, the operation of the liquid crystal display device is not affected.

つぎに、ダミーホール３２を形成することによって生ずる効果を説明する。ここで、ダミーホール３２は、スルーホール３１，３３が形成される工程と同一の工程で形成される。図３−１および図３−２は、スルーホール３１，３３とダミーホール３２とを形成するエッチング工程を説明する図である。 Next, the effect produced by forming the dummy hole 32 will be described. Here, the dummy hole 32 is formed in the same process as the process of forming the through holes 31 and 33. FIGS. 3A and 3B are diagrams illustrating an etching process for forming the through holes 31 and 33 and the dummy holes 32.

エッチング工程は、たとえばプラズマで励起したラジカルによるドライエッチング方式で行われ、被エッチング膜がラジカルによって変質された後にイオンが変質部を攻撃し変質部を除去している。図３−１および図３−２では、たとえばフッ素系ガスを用いフッ素ラジカル（図中では、「Ｆ^*」と示す。）が供給されるエッチング工程について説明する。図３−１に示すように、前工程においてパターンニングされたレジスト５１がパッシベーション膜を被覆している。レジスト５１が被覆していない部分は、スルーホール３１，３３とダミーホール３２とが本エッチング工程において形成される部分である。開口部３１ａはスルーホール３１が形成される部分であり、開口部３２ａはダミーホール３２が形成される部分であり、開口部３３ａはスルーホール３３が形成される領域である。エッチング工程において供給されるフッ素ラジカル５２は、開口部３１ａ，３２ａ，３３ａのパッシベーション膜２６の表面に集中し、パッシベーション膜２６と反応することによってパッシベーション膜２６をエッチングする。パッシベーション膜２６がエッチングされることによって、開口部３１ａではシグナルメタル１２が露出するスルーホール３１が形成される。 The etching process is performed, for example, by a dry etching method using radicals excited by plasma. After the film to be etched is altered by radicals, ions attack the altered portion and remove the altered portion. 3A and 3B, an etching process in which fluorine radicals (indicated as “F ^* ” in the drawing) are supplied using, for example, a fluorine-based gas will be described. As shown in FIG. 3A, the resist 51 patterned in the previous step covers the passivation film. The portion not covered with the resist 51 is a portion where the through holes 31 and 33 and the dummy hole 32 are formed in this etching process. The opening 31 a is a portion where the through hole 31 is formed, the opening 32 a is a portion where the dummy hole 32 is formed, and the opening 33 a is a region where the through hole 33 is formed. The fluorine radicals 52 supplied in the etching step concentrate on the surface of the passivation film 26 in the openings 31a, 32a, 33a and react with the passivation film 26 to etch the passivation film 26. By etching the passivation film 26, a through hole 31 through which the signal metal 12 is exposed is formed in the opening 31a.

そして、図３−２に示すように、開口部３２ａ，３３ａのゲート絶縁膜２１のエッチングが行われる。ゲート絶縁膜２１をエッチングするためにフッ素ラジカル５２の供給は継続され、縁辺領域では開口部３３ａのゲート絶縁膜２１にフッ素ラジカル５２が集中する。これに対し、画像表示領域では開口部３２ａにフッ素ラジカル５２が集中し、ゲート絶縁膜２１をエッチングする。従来の画像表示装置では、画像表示領域にはゲート絶縁膜２１が露出する部分が存在しなかったため、シグナルメタル１２が露出するスルーホール３１にフッ素ラジカル５２が集中していた。しかし、本実施の形態では、画像表示領域にはスルーホール３１と所定の距離ｄを隔てたダミーホール３２が形成されるため、ゲート絶縁膜２１が露出する開口部３２ａにフッ素ラジカル５２が集中する。その結果、ゲート絶縁膜２１をエッチングする間、スルーホール３１の底面に露出するシグナルメタル１２の表面層であるモリブデン層１２ｍにフッ素ラジカル５２が集中することはなく、モリブデン層１２ｍの変質を抑制することができる。したがって、ダミーホール３２を設けることによって、モリブデン層１２ｍの変質を抑制し、モリブデン層１２ｍとポリマー膜２７の密着性劣化を防止することができる。これにともない、ポリマー膜２７の剥離やスルーホールの変形を防止することができ、画素電極１３の切断や配向膜の膜ムラを抑制することが可能となる。 Then, as shown in FIG. 3-2, the gate insulating film 21 in the openings 32a and 33a is etched. In order to etch the gate insulating film 21, the supply of the fluorine radicals 52 is continued, and the fluorine radicals 52 are concentrated on the gate insulating film 21 in the opening 33a in the edge region. On the other hand, in the image display region, the fluorine radicals 52 are concentrated in the opening 32a, and the gate insulating film 21 is etched. In the conventional image display device, since the portion where the gate insulating film 21 is exposed does not exist in the image display region, the fluorine radical 52 is concentrated in the through hole 31 where the signal metal 12 is exposed. However, in the present embodiment, since the dummy hole 32 is formed at a predetermined distance d from the through hole 31 in the image display region, the fluorine radicals 52 are concentrated in the opening 32a where the gate insulating film 21 is exposed. . As a result, while etching the gate insulating film 21, the fluorine radicals 52 are not concentrated on the molybdenum layer 12m, which is the surface layer of the signal metal 12 exposed at the bottom surface of the through hole 31, and the alteration of the molybdenum layer 12m is suppressed. be able to. Therefore, by providing the dummy hole 32, the alteration of the molybdenum layer 12m can be suppressed, and the adhesion deterioration between the molybdenum layer 12m and the polymer film 27 can be prevented. Accordingly, peeling of the polymer film 27 and deformation of the through hole can be prevented, and cutting of the pixel electrode 13 and film unevenness of the alignment film can be suppressed.

つぎにダミーホール３２とスルーホール３１との距離ｄについて説明する。ここで、フッ素ラジカル５２は、他の中性ガスなどに衝突すると被エッチング膜と反応するエネルギーを放出しエッチング能力を喪失する。フッ素ラジカル５２が他の中性ガス等に衝突するまでの平均距離を平均自由工程といい、エッチング能力を喪失していないフッ素ラジカル５２が存在する範囲はこの平均自由工程に関連する。また、ダミーホール３２は、ゲート絶縁膜２１がエッチングされる間、スルーホール３１近傍のフッ素ラジカル５２を開口部３２ａに集中させるために形成される。このため、ダミーホール３２は、スルーホール３１を中心としエッチング能力を有するフッ素ラジカル５２が存在する範囲内に形成される必要がある。以下、図４を参照してダミーホール３２とスルーホール３１との最適距離を説明する。なお、約３０ｐａの圧力のもとフッ素系ガスとしてＣＦ₄系ガスを用いた場合について説明する。このとき、ＣＦ₄系ガス中のフッ素ラジカルの平均自由工程は、３０ｐａの圧力下において約１００μｍである。 Next, the distance d between the dummy hole 32 and the through hole 31 will be described. Here, when the fluorine radical 52 collides with other neutral gas or the like, energy that reacts with the film to be etched is released and the etching ability is lost. The average distance until the fluorine radicals 52 collide with other neutral gas or the like is referred to as an average free process, and the range in which the fluorine radicals 52 that do not lose the etching ability are related to this average free process. The dummy hole 32 is formed to concentrate the fluorine radical 52 in the vicinity of the through hole 31 in the opening 32a while the gate insulating film 21 is etched. For this reason, the dummy hole 32 needs to be formed in a range where the fluorine radical 52 having the etching ability exists around the through hole 31. Hereinafter, the optimum distance between the dummy hole 32 and the through hole 31 will be described with reference to FIG. The case where CF ₄ gas is used as the fluorine gas under a pressure of about 30 pa will be described. At this time, the mean free path of fluorine radicals in the CF ₄ gas is about 100 μm under a pressure of 30 pa.

図４は、フッ素ラジカルの存在確率の距離依存を示す図である。図４では、フッ素ラジカルの供給源を基準とし供給源からの距離に対するフッ素ラジカルの存在確率を示している。図４に示すように、供給源から５０μｍ程度の距離、すなわち平均自由工程の２分の１の距離では、フッ素ラジカルの衝突確率が低いため、フッ素ラジカルの存在確率は当初供給されたフッ素ラジカルの８０％程度である。そして、フッ素ラジカルの平均自由工程である１００μｍの距離では、フッ素ラジカルの存在確率は５０％程度であり、半数近くのフッ素ラジカルが存在する。しかし、供給源から離れるにしたがいフッ素ラジカルの存在確率も減少し、平均自由工程の５倍である５００μｍの距離では、フッ素ラジカルの存在確率は２％程度となる。 FIG. 4 is a diagram showing the distance dependence of the existence probability of fluorine radicals. FIG. 4 shows the existence probability of the fluorine radical with respect to the distance from the supply source with the fluorine radical supply source as a reference. As shown in FIG. 4, at a distance of about 50 μm from the source, that is, a half of the mean free path, the probability of collision of fluorine radicals is low. It is about 80%. At a distance of 100 μm, which is an average free process of fluorine radicals, the existence probability of fluorine radicals is about 50%, and nearly half of the fluorine radicals exist. However, as the distance from the source increases, the existence probability of fluorine radicals decreases, and at a distance of 500 μm, which is five times the mean free path, the existence probability of fluorine radicals is about 2%.

したがって、大部分のフッ素ラジカルは供給源から平均自由工程の約５倍以内の距離に存在している。このため、ダミーホール３２とスルーホール３１との距離は、平均自由工程の５倍の距離である５００μｍ以内とする必要がある。スルーホール３１近傍のエッチング能力を有するフッ素ラジカル５２を開口部３２ａに集中させるためである。さらに、ダミーホール３２とスルーホール３１との距離は、たとえば５０μｍの距離とすることが好ましい。スルーホール３１から５０μｍの距離にはフッ素ラジカルの８０％近くがエッチング能力を喪失することなく存在するため、スルーホール３１の近傍のフッ素ラジカルのほとんどをダミーホール３２に集中させることができるためである。このように、ダミーホール３２とスルーホール３１との距離ｄは、フッ素ラジカルの平均自由工程の５倍以内である必要があり、特に５０μｍ程度であることが好ましい。 Thus, most of the fluorine radicals are present at a distance within about 5 times the mean free path from the source. For this reason, the distance between the dummy hole 32 and the through hole 31 needs to be within 500 μm, which is five times the average free process. This is for concentrating the fluorine radical 52 having the etching ability in the vicinity of the through hole 31 in the opening 32a. Furthermore, the distance between the dummy hole 32 and the through hole 31 is preferably set to a distance of 50 μm, for example. This is because nearly 80% of the fluorine radicals exist at a distance of 50 μm from the through hole 31 without losing the etching ability, so that most of the fluorine radicals near the through hole 31 can be concentrated in the dummy hole 32. . Thus, the distance d between the dummy hole 32 and the through hole 31 needs to be within 5 times the mean free path of fluorine radicals, and is preferably about 50 μm.

つぎに、ダミーホール３２の総面積とスルーホール３１，３３の総面積の面積和との関係について説明する。図５は、スルーホール３１，３３の総面積の面積和とダミーホール３２の総面積と大穴発生領域の発生との関係を説明するための図である。図５は、横軸にスルーホール３１の総面積を示し、縦軸にスルーホール３３の総面積とダミーホール３２の総面積との面積和を示している。また、図５には、スルーホール３１の総面積とスルーホール３３の総面積およびダミーホール３２の総面積の面積和との比を記載している。なお、これらの総面積は設計デザイン上のホール面積を合計したものである。 Next, the relationship between the total area of the dummy holes 32 and the total area of the total areas of the through holes 31 and 33 will be described. FIG. 5 is a diagram for explaining the relationship between the sum of the total areas of the through holes 31 and 33, the total area of the dummy holes 32, and the occurrence of a large hole generating region. In FIG. 5, the horizontal axis represents the total area of the through holes 31, and the vertical axis represents the sum of the areas of the total areas of the through holes 33 and the dummy holes 32. FIG. 5 also shows the ratio of the total area of the through holes 31 to the total area of the through holes 33 and the total area of the dummy holes 32. These total areas are the total hole areas in the design.

図５に示すように、スルーホール３３の総面積およびダミーホール３２の総面積の面積和が、スルーホール３１の総面積の１５分の１以上である場合には大穴発生領域は生じない。しかし、面積和がスルーホール３１の総面積の１５分の１未満である場合には、大穴発生領域が生じる確率が高い。スルーホール３３およびダミーホール３２が少ないため、スルーホール３３とダミーホール３２とに全てのフッ素ラジカルが集中できず、シグナルメタル１２が露出するスルーホール３１にもフッ素ラジカルが集中するためと考えられる。このため、ダミーホール３２の総面積とスルーホール３３の総面積との面積和がスルーホール３１の総面積の１５分の１以上となるよう、ダミーホール３２を形成する必要がある。この場合、フッ素ラジカルが十分に集中することができる面積のゲート絶縁膜２１が露出するため、複数のスルーホール３１の底面に露出するシグナルメタル１２へのフッ素ラジカルの集中を低減することができる。 As shown in FIG. 5, when the total area of the total area of the through holes 33 and the total area of the dummy holes 32 is 1/15 or more of the total area of the through holes 31, the large hole generation region does not occur. However, when the sum of the areas is less than 1/15 of the total area of the through holes 31, there is a high probability that a large hole generating region is generated. This is probably because all the fluorine radicals cannot concentrate in the through hole 33 and the dummy hole 32 because the through holes 33 and the dummy holes 32 are small, and the fluorine radicals also concentrate in the through hole 31 where the signal metal 12 is exposed. For this reason, it is necessary to form the dummy hole 32 so that the total area of the total area of the dummy hole 32 and the total area of the through hole 33 becomes 1/15 or more of the total area of the through hole 31. In this case, since the gate insulating film 21 having an area where fluorine radicals can be sufficiently concentrated is exposed, the concentration of fluorine radicals on the signal metal 12 exposed on the bottom surfaces of the plurality of through holes 31 can be reduced.

このように、スルーホール３１から所定の間隔を隔てた距離に所定の面積を開口するダミーホール３２を形成することによって、スルーホール３１に集中していたフッ素ラジカルをダミーホール３２に集中させ、スルーホール３１の底面に露出するシグナルメタル１２の表面の変質を防止することができる。これによって、ポリマー膜２７の剥離を防止し、画素電極１３の切断や配向膜の膜ムラを低減した画像表示装置を実現することが可能となる。 In this way, by forming the dummy hole 32 that opens a predetermined area at a distance from the through hole 31, the fluorine radicals that have been concentrated in the through hole 31 are concentrated in the dummy hole 32. Alteration of the surface of the signal metal 12 exposed on the bottom surface of the hole 31 can be prevented. As a result, it is possible to realize an image display device that prevents the polymer film 27 from being peeled off, and reduces pixel electrode 13 cutting and alignment film unevenness.

なお、図２では、ダミーホール３２を画素の上部領域に形成した場合について説明したが、これに限らず、ダミーホール３２の形成場所は、ゲートメタル１１，シグナルメタル１２，画素電極１３が配置されない場所であればよい。また、基板１を露出するダミーホール３２について説明したが、これに限らず、図６に示すようにゲートメタル１１を露出するダミーホール３５としてもよい。ダミーホール３５を形成する場合も、ダミーホール３２を形成する場合と同様にスルーホール３１へのフッ素ラジカルの集中を抑制することが可能となる。また、ゲートメタル１１と画素電極１３との間にポリマー膜２７を積層しており、ダミーホール３５を介してゲートメタル１１と画素電極１３とが電気的に接続することはない。このため、ダミーホール３５が液晶表示装置の動作に関与することはない。 In addition, although FIG. 2 demonstrated the case where the dummy hole 32 was formed in the upper area | region of a pixel, it is not restricted to this, The gate metal 11, the signal metal 12, and the pixel electrode 13 are not arrange | positioned in the formation place of the dummy hole 32. Any place is acceptable. Although the dummy hole 32 exposing the substrate 1 has been described, the present invention is not limited to this, and the dummy hole 35 exposing the gate metal 11 may be used as shown in FIG. When the dummy hole 35 is formed, the concentration of fluorine radicals in the through hole 31 can be suppressed as in the case where the dummy hole 32 is formed. In addition, the polymer film 27 is laminated between the gate metal 11 and the pixel electrode 13, and the gate metal 11 and the pixel electrode 13 are not electrically connected via the dummy hole 35. For this reason, the dummy hole 35 does not participate in the operation of the liquid crystal display device.

また、画素ごとにダミーホール３２を形成した場合について説明したが、必ずしも画素ごとにダミーホール３２を形成する必要はない。たとえば、画像表示領域内に、上述した所定の面積を有するダミーホール３２を、スルーホール３１と所定の距離ｄを隔てて形成してもよい。また、画像表示領域に限らず、縁辺領域にもダミーホール３２を上述した条件で形成してもよい。これらの場合も、上述した効果と同様の効果を奏するものと考えられる。 Moreover, although the case where the dummy hole 32 was formed for every pixel was demonstrated, it is not necessary to form the dummy hole 32 for every pixel. For example, the dummy hole 32 having the above-described predetermined area may be formed in the image display area with a predetermined distance d from the through hole 31. Further, the dummy holes 32 may be formed not only in the image display area but also in the edge area under the above-described conditions. In these cases, it is considered that the same effects as described above can be obtained.

（実施の形態２）
つぎに実施の形態２について説明する。実施の形態１では、画像表示装置に用いられる画像表示領域あるいは縁辺領域にダミーホールを形成した場合について説明したが、実施の形態２では画像表示装置に組み込まれない領域にダミーホールを形成する。 (Embodiment 2)
Next, a second embodiment will be described. In the first embodiment, the case where the dummy hole is formed in the image display region or the edge region used in the image display device has been described. However, in the second embodiment, the dummy hole is formed in a region that is not incorporated in the image display device.

図７は、実施の形態２にかかる基板を示す平面図である。図７に示すように、配線基板４１は、画像表示装置に使用される画像表示領域と縁辺領域を含む複数の使用領域４２と、使用領域４２の周囲に配置されるダミーホール形成領域４３を有する。なお、画像表示領域には薄膜トランジスタ２が形成され、縁辺領域には端子部３が形成される。 FIG. 7 is a plan view of the substrate according to the second embodiment. As shown in FIG. 7, the wiring board 41 has a plurality of use areas 42 including an image display area and an edge area used in the image display device, and a dummy hole forming area 43 arranged around the use area 42. . The thin film transistor 2 is formed in the image display area, and the terminal portion 3 is formed in the edge area.

ダミーホール形成領域４３には、ダミーホール３２が形成される。このダミーホール３２は、実施の形態１と同様に、スルーホール３１とフッ素ラジカルの平均自由工程の５倍以内の距離を隔てて形成される。また、ダミーホール３２の総面積とスルーホール３３の総面積との面積和は、スルーホール３１の総面積の１５分の１以上である。 A dummy hole 32 is formed in the dummy hole formation region 43. Similar to the first embodiment, the dummy hole 32 is formed at a distance within 5 times the average free process of the fluorine radicals and the through hole 31. The total area of the total area of the dummy holes 32 and the total area of the through holes 33 is 1/15 or more of the total area of the through holes 31.

このように、使用領域４２の周辺にダミーホール３２を形成したダミーホール形成領域４３を配置した場合も、実施の形態１と同様に、使用領域のスルーホール３１へのラジカルの集中を低減し、露出するシグナルメタル１２の変質を抑制することができる。このため、ダミーホール形成領域４３を有する配線基板４１を用いることによって、画素電極の切断および配向膜のムラを低減した、高品位の画像表示を行う画像表示装置を実現することが可能となる。 Thus, even when the dummy hole forming region 43 in which the dummy hole 32 is formed around the use region 42 is disposed, the concentration of radicals in the through hole 31 in the use region is reduced, as in the first embodiment. Deterioration of the exposed signal metal 12 can be suppressed. For this reason, by using the wiring substrate 41 having the dummy hole forming region 43, it is possible to realize an image display device that performs high-quality image display with reduced cutting of the pixel electrodes and unevenness of the alignment film.

また、本実施の形態２では、製品に使用される領域以外の領域にダミーホール３２を形成する。画素を含む使用領域４２にダミーホール３２を形成しないため、画素内部の設計の自由度を上げることができる。また、縁辺領域にダミーホールを形成しないため、縁辺領域の設計の自由度も上げることが可能である。 In the second embodiment, the dummy hole 32 is formed in a region other than the region used for the product. Since the dummy hole 32 is not formed in the use area 42 including the pixel, the degree of freedom in designing the inside of the pixel can be increased. Further, since no dummy hole is formed in the edge area, the degree of freedom in designing the edge area can be increased.

なお、ダミーホール形成領域４３にダミーホール３２を形成するとして説明したが、これに限らず、図６に示すダミーホール３５を形成するとしてもよい。使用領域４２の周辺にダミーホール３５を形成したダミーホール形成領域４３を配置した場合も、使用領域のスルーホール３１へのラジカルの集中を低減し、露出するシグナルメタル１２の変質を抑制することができる。 Although the dummy hole 32 is described as being formed in the dummy hole forming region 43, the present invention is not limited to this, and the dummy hole 35 shown in FIG. 6 may be formed. Even when the dummy hole forming region 43 in which the dummy hole 35 is formed around the use region 42 is disposed, the concentration of radicals in the through hole 31 in the use region can be reduced and the alteration of the exposed signal metal 12 can be suppressed. it can.

また、本実施の形態１，２では、代表的なエッチングガスであるＣＦ₄系ガスについて説明したが、他のエッチングガスを用いた場合には、被エッチング膜と反応活性であるラジカル、イオン、原子または分子の平均自由工程の５倍以内の距離を隔ててダミーホールを形成すればよい。 In the first and second embodiments, the CF ₄ gas that is a typical etching gas has been described. However, when other etching gas is used, radicals, ions, The dummy holes may be formed at a distance within 5 times the average free process of atoms or molecules.

また、本実施の形態１，２では、スルーホール３３と同等の深さを有するダミーホール３２について説明したが、これに限らず、スルーホール３１よりも深さが深いダミーホールとしてもよい。また、ゲート絶縁膜２１とパッシベーション膜２６との２層の積層膜をエッチングし形成されるダミーホール３２について説明したが、これに限らず、２層以上の積層膜をエッチングし形成されるダミーホールとしてもよく、また、１層の積層膜をエッチングし形成されるダミーホールとしてもよい。フッ素ラジカルの集中を防止したいスルーホールよりも深さが深いダミーホールであればよい。このようなダミーホールであれば、スルーホール３１のエッチングが終了した後にスルーホール３１に集中するラジカルを分散することができると考えられるためである。 In the first and second embodiments, the dummy hole 32 having the same depth as the through hole 33 has been described. However, the present invention is not limited to this, and a dummy hole having a deeper depth than the through hole 31 may be used. Further, the dummy hole 32 formed by etching the two-layered film of the gate insulating film 21 and the passivation film 26 has been described. However, the present invention is not limited to this, and the dummy hole formed by etching the two-layered film or more. Alternatively, a dummy hole formed by etching a single laminated film may be used. Any dummy hole may be used as long as it is deeper than the through-hole to prevent concentration of fluorine radicals. This is because such a dummy hole can disperse radicals concentrated in the through hole 31 after the etching of the through hole 31 is completed.

また、実施の形態１，２では、液晶表示装置について説明したが、これに限らず、スルーホールを形成する半導体技術を用いる装置であれば、本発明は液晶表示装置以外の有機ＥＬ表示装置などにも適用することが可能である。 In the first and second embodiments, the liquid crystal display device has been described. However, the present invention is not limited to this, and the present invention is not limited to this and may be an organic EL display device other than the liquid crystal display device as long as the device uses semiconductor technology. It is also possible to apply to.

以上のように、本発明にかかる画像表示装置および配線基板は、スルーホール上に積層される積層膜の変形を抑制できるため、高品位の画像表示を行う画像表示装置を実現する場合に有用であり、特に深さが異なるスルーホールを同一のエッチング工程によって形成する場合に適している。 As described above, since the image display device and the wiring board according to the present invention can suppress the deformation of the laminated film laminated on the through hole, it is useful for realizing an image display device that performs high-quality image display. In particular, it is suitable when through holes having different depths are formed by the same etching process.

実施の形態１にかかる画像表示装置の断面図である。1 is a cross-sectional view of an image display apparatus according to a first embodiment. 実施の形態１にかかる画像表示装置の構成を説明する平面図である。1 is a plan view illustrating a configuration of an image display apparatus according to a first embodiment. スルーホールとダミーホールとを形成するエッチング工程を説明する図である。It is a figure explaining the etching process which forms a through hole and a dummy hole. スルーホールとダミーホールとを形成するエッチング工程を説明する図である。It is a figure explaining the etching process which forms a through hole and a dummy hole. フッ素ラジカルの存在確率の距離依存を示す図である。It is a figure which shows the distance dependence of the existence probability of a fluorine radical. 大穴発生領域の有無とスルーホールの面積比について説明するための図である。It is a figure for demonstrating the presence or absence of a large hole generation | occurrence | production area | region, and the area ratio of a through hole. 実施の形態１にかかる画像表示装置の他の例の断面図である。FIG. 6 is a cross-sectional view of another example of the image display device according to the first exemplary embodiment. 実施の形態２にかかる配線基板を示す図である。6 is a diagram illustrating a wiring board according to a second exemplary embodiment; FIG. 従来の画像表示装置の断面図である。It is sectional drawing of the conventional image display apparatus. 図８に示すスルーホールを形成する工程を示す図である。It is a figure which shows the process of forming the through hole shown in FIG. 図８に示すスルーホールを形成する工程を示す図である。It is a figure which shows the process of forming the through hole shown in FIG. 図８に示すスルーホールを形成する工程を説明する図である。It is a figure explaining the process of forming the through hole shown in FIG. 図８に示すスルーホールを形成する工程を説明する図である。It is a figure explaining the process of forming the through hole shown in FIG. 図８に示すスルーホールを形成する工程を説明する図である。It is a figure explaining the process of forming the through hole shown in FIG. 図８に示すスルーホールを形成する工程を説明する図である。It is a figure explaining the process of forming the through hole shown in FIG. 図８に示すスルーホールを形成する工程を説明する図である。It is a figure explaining the process of forming the through hole shown in FIG. 基板上の大穴発生領域を説明する図である。It is a figure explaining the large hole generation | occurrence | production area | region on a board | substrate.

Explanation of symbols

１、１０１基板
２、１０２薄膜トランジスタ
３、１０３端子部
１１、１１１ゲートメタル
１２、１２ａ、１２ｂ、１１２シグナルメタル
１２ｍ、１１２ｍモリブデン層
１３、１１３画素電極
１４、１１４表面電極
２１、１２１ゲート絶縁膜
２２、１２２チャネル層
２３、１２３エッチングストッパー
２４、１２４ソース／ドレイン層
２６、１２６パッシベーション膜
２７、１２７ポリマー膜
３１、３３、１３１、１３３スルーホール
３２、３５ダミーホール
５１、１５１レジスト
５２、１５２フッ素ラジカル
３１ａ、３２ａ、３３ａ開口部
４１、１４１使用領域
４２ダミーホール形成領域
１１２ｎ変質部
１４３大穴発生領域 DESCRIPTION OF SYMBOLS 1,101 Substrate 2,102 Thin-film transistor 3,103 Terminal part 11,111 Gate metal 12,12a, 12b, 112 Signal metal 12m, 112m Molybdenum layer 13,113 Pixel electrode 14,114 Surface electrode 21,121 Gate insulating film 22, 122 Channel layer 23, 123 Etching stopper 24, 124 Source / drain layer 26, 126 Passivation film 27, 127 Polymer film 31, 33, 131, 133 Through hole 32, 35 Dummy hole 51, 151 Resist 52, 152 Fluorine radical 31a, 32a, 33a Opening 41, 141 Use area 42 Dummy hole formation area 112n Alteration part 143 Large hole generation area

Claims

It has an image display area in which a plurality of pixels are arranged and an edge area located around the image display area, and is used for electrical connection of a plurality of conductive members on the image display area and / or the edge area. In the image display device in which the first through hole and the second through hole deeper than the first through hole are formed,
An image display device comprising a hole that is deeper than the first through hole and is not used for electrical connection of a conductive member.

The image display apparatus according to claim 1, wherein the hole has a depth equivalent to the second through hole or a depth deeper than the second through hole.

There are a plurality of the first holes, the second holes, and the holes, and an area sum of a total area of the plurality of second through holes and a total area of the plurality of holes is a plurality of the first holes. The image display device according to claim 1, wherein the image display device is at least 1/15 of the total area of the through holes.

The said hole is supplied at the time of said 1st, 2nd through-hole formation, and is formed in the area | region in which a reactive radical exists with the to-be-etched area | region. The image display device described.

5. The image display device according to claim 1, wherein a distance between the hole and the first through hole is within five times a mean free path of the radical.

The second through hole is formed only on the edge region,
The image display apparatus according to claim 1, wherein the hole is formed at least in the image display area.

The image display device according to claim 1, wherein the hole is formed for each pixel.

A plurality of array substrates each having an image display region and an edge region; a first through hole used for electrical connection of the plurality of conductive members; and a second deeper than the first through hole. In the wiring board in which the through hole is formed,
A wiring board comprising a hole that is deeper than the first through hole and is not used for electrical connection of a conductive member.

There are a plurality of the first holes, the second holes, and the holes, and an area sum of a total area of the plurality of second through holes and a total area of the plurality of holes is a plurality of the first holes. The wiring board according to claim 8, wherein the wiring board is at least 1/15 of the total area of the through holes.

10. The wiring board according to claim 8, wherein a distance between the hole and the first through-hole is within five times the mean free path of the radical.