JP2005123378A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
本発明は半導体装置およびその製造方法に関し、特に、システムインパッケージ（ＳｉＰ）と呼ばれるパッケージ形態の半導体装置およびその製造方法に関するものである。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a packaged semiconductor device called a system in package (SiP) and a manufacturing method thereof.
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品の実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。 The demand for downsizing, thinning, and weight reduction of portable electronic devices such as digital video cameras, digital mobile phones, and notebook personal computers is increasing. While 70% reduction has been achieved year by year, how to improve the mounting density of components on the mounting board (printed wiring board) even in an electronic circuit device in which such a semiconductor device is mounted on the printed wiring board Research and development has been made as an important issue.
例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package ）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。 For example, as a package form of a semiconductor device, a transition from a lead insertion type such as DIP (Dual Inline Package) to a surface mounting type is performed, and furthermore, bumps (projection electrodes) made of solder, gold, or the like are provided on a pad electrode of a semiconductor chip. A flip-chip mounting method has been developed in which a face-down connection is made to the wiring board via bumps.
特に、能動素子を有する半導体チップと受動素子を組み合わせて実装して構成されるシステムインパッケージ（ＳｉＰ）と呼ばれる複雑な形態のパッケージへと開発が進んでいる。
図２４は上記のＳｉＰ形態の半導体装置の模式断面図である。
エポキシ樹脂などからなる実装基板１００上に、Ｃｕなどからなるプリント配線１０１が形成されており、これに接続するように、受動素子として電気抵抗素子１１０や静電容量素子１１１がマウントされている。さらに、ダイアタッチフィルム１１２などを用いて、能動素子が形成された半導体チップ１１３がマウントされ、ワイヤボンディングやバンプなどを介してプリント配線１０１に接続されている。
In particular, development has progressed to a package of a complicated form called a system in package (SiP) configured by combining a semiconductor chip having an active element and a passive element.
FIG. 24 is a schematic cross-sectional view of the above-described SiP semiconductor device.
A printed
しかし、従来の構成のＳｉＰでは、能動素子が形成された半導体チップを組み合わせる受動素子として、各々パッケージ化された電気抵抗素子や静電容量素子などを用いているため、装置の小型化が不十分であり、また、電気抵抗素子や静電容量素子を別の工程で予め製造する必要があり、工程数が多いので製造コストが高くなってしまっていた。 However, the SiP having the conventional configuration uses packaged electric resistance elements, capacitance elements, etc. as passive elements that combine the semiconductor chips on which the active elements are formed, so that the size of the device is insufficient. In addition, it is necessary to manufacture the electric resistance element and the capacitance element in a separate process in advance, and the manufacturing cost is high because of the large number of processes.
解決しようとする問題点は、従来の構成のＳｉＰでは装置の小型化が不十分であり、製造コストが高くなってしまう点である。 The problem to be solved is that the SiP having the conventional configuration is insufficient in miniaturization of the device, resulting in an increase in manufacturing cost.
本発明の半導体装置は、能動素子が形成された半導体基板と、前記半導体基板上に形成された絶縁膜と、前記半導体基板に接続するように前記絶縁膜中に埋め込まれて形成された配線層と、前記半導体基板に対して前記絶縁膜の一部を介して形成され、少なくとも電気抵抗素子あるいは静電容量素子を含む受動素子とを有し、前記受動素子を構成する導電層と前記配線層とが同一の層を含み、前記半導体基板における前記能動素子の形成領域と前記受動素子の形成領域が重なりを有する。 The semiconductor device of the present invention includes a semiconductor substrate on which an active element is formed, an insulating film formed on the semiconductor substrate, and a wiring layer formed by being embedded in the insulating film so as to be connected to the semiconductor substrate. And a passive element including at least an electric resistance element or a capacitance element formed on a part of the insulating film with respect to the semiconductor substrate, and a conductive layer and the wiring layer constituting the passive element Include the same layer, and the active element formation region and the passive element formation region of the semiconductor substrate overlap.
上記の本発明の半導体装置は、能動素子が形成された半導体基板上に絶縁膜が形成され、半導体基板に接続するように絶縁膜中に埋め込まれて配線層が形成され、半導体基板に対して絶縁膜の一部を介して、少なくとも電気抵抗素子あるいは静電容量素子を含む受動素子が形成されている。
ここで、受動素子を構成する導電層と配線層とが同一の層を含み、また、半導体基板における能動素子の形成領域と受動素子の形成領域が重なりを有する。
In the semiconductor device of the present invention, an insulating film is formed on a semiconductor substrate on which an active element is formed, and a wiring layer is formed by being embedded in the insulating film so as to be connected to the semiconductor substrate. Passive elements including at least an electric resistance element or a capacitance element are formed through a part of the insulating film.
Here, the conductive layer and the wiring layer constituting the passive element include the same layer, and the active element forming region and the passive element forming region in the semiconductor substrate overlap.
また、本発明の半導体装置は、基板と、前記基板上に形成された絶縁膜と、前記絶縁膜中に埋め込まれて形成された配線層と、前記基板に対して前記絶縁膜の一部を介して形成された受動素子と、前記配線層に接続するように前記絶縁層中に埋め込まれた、能動素子が形成された半導体チップとを有し、前記受動素子を構成する導電層と前記配線層とが同一の層を含む。 The semiconductor device of the present invention includes a substrate, an insulating film formed on the substrate, a wiring layer embedded in the insulating film, and a part of the insulating film with respect to the substrate. A conductive element comprising the active element and a semiconductor chip embedded in the insulating layer so as to be connected to the wiring layer, the active element being formed, and the wiring constituting the passive element The layer includes the same layer.
上記の本発明の半導体装置は、基板上に絶縁膜が形成され、絶縁膜中に埋め込まれて配線層が形成され、基板に対して絶縁膜の一部を介して受動素子が形成され、また、配線層に接続するように絶縁層中に能動素子が形成された半導体チップが埋め込まれている。
ここで、受動素子を構成する導電層と配線層とが同一の層を含んでいる。
In the semiconductor device of the present invention, an insulating film is formed on a substrate, a wiring layer is formed by being embedded in the insulating film, a passive element is formed on the substrate through a part of the insulating film, and A semiconductor chip in which an active element is formed in an insulating layer is embedded so as to be connected to the wiring layer.
Here, the conductive layer and the wiring layer constituting the passive element include the same layer.
また、本発明の半導体装置の製造方法は、能動素子が形成された半導体基板上に、絶縁膜を形成する工程と、前記絶縁膜上に、前記半導体基板に接続するように配線層を形成する工程と、前記半導体基板における前記能動素子の形成領域と重なりを有する形成領域において、前記絶縁膜上に、導電層として前記配線層と同一の層を含むように、少なくとも電気抵抗素子あるいは静電容量素子を含む受動素子を形成する工程とを有する。 In the method for manufacturing a semiconductor device of the present invention, an insulating film is formed on a semiconductor substrate on which an active element is formed, and a wiring layer is formed on the insulating film so as to be connected to the semiconductor substrate. And at least an electric resistance element or a capacitance so as to include the same layer as the wiring layer as a conductive layer on the insulating film in the formation region overlapping with the formation region of the active element in the semiconductor substrate. Forming a passive element including the element.
上記の本発明の半導体装置の製造方法は、能動素子が形成された半導体基板上に絶縁膜を形成する。次に、絶縁膜上に、半導体基板に接続するように配線層を形成し、また、半導体基板における能動素子の形成領域と重なりを有する形成領域において、導電層として配線層と同一の層を含むように、少なくとも電気抵抗素子あるいは静電容量素子を含む受動素子を形成する。 In the semiconductor device manufacturing method of the present invention, an insulating film is formed on a semiconductor substrate on which an active element is formed. Next, a wiring layer is formed on the insulating film so as to be connected to the semiconductor substrate, and the conductive layer includes the same layer as the wiring layer in the formation region overlapping with the active element formation region in the semiconductor substrate. Thus, a passive element including at least an electric resistance element or a capacitance element is formed.
また、本発明の半導体装置の製造方法は、基板上に絶縁膜を形成する工程と、前記絶縁膜上に能動素子を有する半導体チップをマウントする工程と、前記絶縁膜上に前記半導体チップに接続するように配線層を形成する工程と、前記絶縁膜上に、導電層として前記配線層と同一の層を含むように、少なくとも電気抵抗素子あるいは静電容量素子を含む受動素子を形成する工程とを有する。 The method for manufacturing a semiconductor device of the present invention includes a step of forming an insulating film on a substrate, a step of mounting a semiconductor chip having an active element on the insulating film, and a connection to the semiconductor chip on the insulating film. A step of forming a wiring layer, and a step of forming a passive element including at least an electric resistance element or a capacitance element on the insulating film so as to include the same layer as the wiring layer as a conductive layer. Have
上記の本発明の半導体装置の製造方法は、基板上に絶縁膜を形成し、絶縁膜上に能動素子を有する半導体チップをマウントする。次に、絶縁膜上に、半導体チップに接続するように配線層を形成し、また、導電層として配線層と同一の層を含むように、少なくとも電気抵抗素子あるいは静電容量素子を含む受動素子を形成する。 In the semiconductor device manufacturing method of the present invention, an insulating film is formed on a substrate, and a semiconductor chip having an active element is mounted on the insulating film. Next, a wiring layer is formed on the insulating film so as to be connected to the semiconductor chip, and a passive element including at least an electric resistance element or a capacitance element so as to include the same layer as the wiring layer as a conductive layer. Form.
本発明の半導体装置は、ＳｉＰにおいて、能動素子が形成された半導体基板または半導体チップと組み合わせる受動素子として、受動素子を構成する導電層と配線層とが同一の層を含んで構成されており、各々パッケージ化された電気抵抗素子や静電容量素子などを用いないので装置の小型化が可能で、さらに電気抵抗素子や静電容量素子を別の工程で予め製造する必要がないので工程数を削減し、製造コストの低減が可能である。 In the semiconductor device of the present invention, in the SiP, as a passive element combined with a semiconductor substrate or a semiconductor chip on which an active element is formed, the conductive layer and the wiring layer constituting the passive element are configured to include the same layer, Since each packaged electric resistance element or capacitance element is not used, the apparatus can be miniaturized, and the number of processes can be reduced because it is not necessary to manufacture the electric resistance element and capacitance element in a separate process in advance. It is possible to reduce the manufacturing cost.
本発明の半導体装置の製造方法は、ＳｉＰを製造する際に、能動素子が形成された半導体基板または半導体チップと組み合わせる受動素子として、受動素子を構成する導電層と配線層とを同一の層を含むようにして形成するので、各々パッケージ化された電気抵抗素子や静電容量素子などを用いないので装置の小型化が可能で、さらに電気抵抗素子や静電容量素子を別の工程で予め製造する必要がないので工程数を削減し、製造コストの低減が可能である。 In the method of manufacturing a semiconductor device according to the present invention, when manufacturing a SiP, as a passive element combined with a semiconductor substrate or a semiconductor chip on which an active element is formed, a conductive layer and a wiring layer constituting the passive element are formed in the same layer. Since it is formed so that it does not use a packaged electric resistance element or capacitance element, the apparatus can be miniaturized, and the electric resistance element or capacitance element needs to be manufactured in a separate process in advance. Therefore, the number of processes can be reduced and the manufacturing cost can be reduced.
以下に、本発明に係る半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。 Embodiments of a semiconductor device and a method for manufacturing the same according to the present invention will be described below with reference to the drawings.
第１実施形態
図１（ａ）は本実施形態に係る半導体装置の平面図であり、図１（ｂ）は模式断面図である。
例えば、半導体基板１０の能動素子ＡＥの形成領域において、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタやバイポーラトランジスタなどの能動素子が形成されており、その表面に酸化シリコンなどからなる第１絶縁膜１１が形成され、その上層において、電気抵抗素子Ｒや静電容量素子Ｃの形成領域において第１抵抗膜１２が形成されており、それを被覆して全面に絶縁樹脂などからなる第２絶縁膜１３が形成されている。
First Embodiment FIG. 1A is a plan view of a semiconductor device according to this embodiment, and FIG. 1B is a schematic cross-sectional view.
For example, an active element such as a complementary metal-oxide-semiconductor (CMOS) transistor or a bipolar transistor is formed in the formation region of the active element AE on the
電気抵抗素子Ｒの形成領域において、第２絶縁膜１３には第１抵抗膜１２に達するビアホールＶＨが電気抵抗素子Ｒ毎に２か所ずつ形成されており、この内壁を被覆して第２抵抗膜１４が形成されている。さらに第２抵抗膜１４の上層にビアホールＶＨ内を埋め込んで導電層１５が形成されている。このようにして、第１抵抗膜１２と第２抵抗膜１４が積層しており、これに接続して導電層１５が形成され、電気抵抗素子Ｒが構成されている。
In the region where the electric resistance element R is formed, two via holes VH reaching the
一方、静電容量素子Ｃの形成領域において、第２絶縁膜１３には第１抵抗膜１２に達するビアホールＶＨが電気抵抗素子Ｒ毎に２か所ずつ形成されており、２か所の内の一方のビアホールＶＨ内壁を被覆して容量絶縁膜となる誘電体膜１６が形成されており、さらにこの上層と他方のビアホールＶＨにおける第１抵抗膜１２の上層に第２抵抗膜１４が形成され、第２抵抗膜１４の上層にビアホールＶＨ内を埋め込んで導電層１５が形成されている。このようにして、一方のビアホールＶＨにおいて誘電体膜１６を介して第１抵抗膜１２と第２抵抗膜１４が対向しており、これらのそれぞれに接続して導電層１５が形成され、静電容量素子Ｃが構成されている。
On the other hand, in the formation region of the capacitive element C, two via holes VH reaching the
また、インダクタＬの形成領域において、第２絶縁膜１３上に導電層１５がコイル状にパターン加工されて形成され、インダクタＬが構成されている。
上記の電気抵抗素子Ｒ、静電容量素子ＣおよびインダクタＬなどの受動素子を被覆して、さらに全面に絶縁樹脂などからなる第３絶縁膜１７が形成されている。
このように、各受動素子は絶縁膜中に埋め込まれて形成されており、また、基板に対して絶縁膜の一部を介して形成されている。
さらに、上記の電気抵抗素子Ｒ、静電容量素子ＣおよびインダクタＬなどの受動素子を構成する導電層１５は、電気抵抗素子Ｒ、静電容量素子ＣおよびインダクタＬなどの受動素子の形成領域以外の領域において、半導体基板１０に対する再配線層を構成し、上記受動素子と半導体基板１０とを接続する構成である。
In the region where the inductor L is formed, the
A third
Thus, each passive element is formed by being embedded in the insulating film, and is formed on the substrate via a part of the insulating film.
Further, the
上記のように、半導体基板１０に接続するように、不図示の領域において絶縁膜（１１，１３，１７）中に埋め込まれて配線層が形成され、半導体基板１０に対して絶縁膜の一部（１３）を介して、少なくとも電気抵抗素子Ｒあるいは静電容量素子Ｃを含む受動素子が形成されている。
ここで、配線層と受動素子を構成する導電層とが同一の層を含むように構成されており、半導体基板１０における能動素子ＡＥの形成領域と、電気抵抗素子Ｒ、静電容量素子ＣおよびインダクタＬなどの受動素子の形成領域が重なりを有している。
As described above, a wiring layer is formed by being embedded in the insulating film (11, 13, 17) in a region (not shown) so as to be connected to the
Here, the wiring layer and the conductive layer constituting the passive element are configured to include the same layer, and the active element AE formation region in the
上記の本実施形態の半導体装置は、能動素子を有する半導体基板と受動素子を組み合わせて実装して構成されるＳｉＰ形態の半導体装置であって、能動素子が形成された半導体基板と組み合わせる受動素子として、受動素子を構成する導電層と配線層とが同一の層を含んで構成されており、各々パッケージ化された電気抵抗素子や静電容量素子などを用いないので装置の小型化が可能で、さらに電気抵抗素子や静電容量素子を別の工程で予め製造する必要がないので工程数を削減し、製造コストの低減が可能である。
また、上記のようにインダクタを構成する場合に、インダクタをＣｕなどの抵抗率の低い材料で構成するので、大きなＱ値を確保することができる。
The semiconductor device of the present embodiment described above is a SiP type semiconductor device configured by combining a semiconductor substrate having an active element and a passive element, and as a passive element combined with the semiconductor substrate on which the active element is formed. In addition, the conductive layer and the wiring layer constituting the passive element are configured to include the same layer, and since the packaged electric resistance element or capacitance element is not used, the device can be reduced in size. Furthermore, since it is not necessary to manufacture the electrical resistance element and the capacitive element in advance in a separate process, the number of processes can be reduced and the manufacturing cost can be reduced.
Further, when the inductor is configured as described above, since the inductor is configured of a material having a low resistivity such as Cu, a large Q value can be ensured.
第２実施形態
図２は本実施形態に係る半導体装置の模式断面図である。
例えば、半導体基板１０の表面に酸化シリコンなどからなる第１絶縁膜１１が形成され、その上層において、ダイアタッチフィルム２０を介してＣＭＯＳトランジスタやバイポーラトランジスタなどの能動素子が形成された半導体チップ２１がマウントされており、一方、電気抵抗素子Ｒの形成領域において第１抵抗膜１２が形成されている。
半導体チップ２１および第１抵抗膜１２を被覆して全面に絶縁樹脂などからなる第２絶縁膜１３が形成されている。
Second Embodiment FIG. 2 is a schematic cross-sectional view of a semiconductor device according to this embodiment.
For example, the first
A second insulating
半導体チップ２１のマウントされた領域において、第２絶縁膜１３には半導体チップ２１のパッド電極に達する開口部が開口され、この内壁を被覆して第２抵抗膜１４が形成され、この上層に開口部内を埋め込んで導電層１５が形成されている。
In the region where the
一方、電気抵抗素子Ｒの形成領域において、第１抵抗膜１２に達するビアホールＶＨが第２絶縁膜１３に開口され、この内壁を被覆して第２抵抗膜１４が形成されており、第２抵抗膜１４の上層にビアホールＶＨ内を埋め込んで導電層１５が形成されている。
このようにして、第１抵抗膜１２と第２抵抗膜１４が積層しており、これに接続して導電層１５が形成され、電気抵抗素子Ｒが構成されている。
On the other hand, in the formation region of the electric resistance element R, a via hole VH reaching the
Thus, the
上記の導電層１５を被覆して全面に絶縁樹脂などからなる第３絶縁膜１７が形成されている。
図２においては、受動素子としては電気抵抗素子を示しているが、第１実施形態に係る半導体装置と同様に、少なくとも電気抵抗素子あるいは静電容量素子を含む受動素子が形成されていればよい。さらにインダクタが形成されていてもよい。
このように、電気抵抗素子Ｒなどの各受動素子は絶縁膜中に埋め込まれて形成されており、また、基板に対して絶縁膜の一部を介して形成されている。
ここで、上記の電気抵抗素子、静電容量素子およびインダクタなどの受動素子を構成する導電層１５は、電気抵抗素子、静電容量素子およびインダクタなどの受動素子の形成領域以外の領域において、半導体チップ２１に対する再配線層を構成し、上記受動素子と半導体チップ２１とを接続する構成である。
A third insulating
In FIG. 2, an electric resistance element is shown as the passive element, but it is sufficient that a passive element including at least an electric resistance element or a capacitance element is formed as in the semiconductor device according to the first embodiment. . Furthermore, an inductor may be formed.
As described above, each passive element such as the electric resistance element R is formed so as to be embedded in the insulating film, and is formed on the substrate via a part of the insulating film.
Here, the
上記の本実施形態の半導体装置は、能動素子を有する半導体チップと受動素子を組み合わせて実装して構成されるＳｉＰ形態の半導体装置であって、能動素子が形成された半導体チップと組み合わせる受動素子として、受動素子を構成する導電層と配線層とが同一の層を含んで構成されており、各々パッケージ化された電気抵抗素子や静電容量素子などを用いないので装置の小型化が可能で、さらに電気抵抗素子や静電容量素子を別の工程で予め製造する必要がないので工程数を削減し、製造コストの低減が可能である。 The semiconductor device of the present embodiment described above is a SiP-type semiconductor device configured by combining a semiconductor chip having an active element and a passive element, and as a passive element combined with the semiconductor chip on which the active element is formed. In addition, the conductive layer and the wiring layer constituting the passive element are configured to include the same layer, and since the packaged electric resistance element or capacitance element is not used, the device can be reduced in size. Furthermore, since it is not necessary to manufacture the electrical resistance element and the capacitive element in advance in a separate process, the number of processes can be reduced and the manufacturing cost can be reduced.
第３実施形態
図３は本実施形態に係る半導体装置の模式断面図であり、第１実施形態あるいは第２実施形態において、再配線層を構成する導電層と同じ層を含む電気抵抗素子部分を拡大した図に相当する。
例えば、半導体基板１０の表面に酸化シリコンなどからなる第１絶縁膜１１が形成され、その上層において、例えば膜厚が２．９６ｎｍのＷ（抵抗率：５．３０×１０-8Ω・ｃｍ、抵抗温度係数（ＴＣＲ）：−２００ｐｐｍ）あるいはＭｏなどの融点が高く比抵抗率の高い金属などからなる第１抵抗膜１２が形成され、その上層に絶縁樹脂などからなる第２絶縁膜１３が形成されている。
第２絶縁膜１３には第１抵抗膜１２に達するビアホールＶＨが開口され、この内壁を被覆して、例えば膜厚が４０ｎｍのＮｉＣｒ（抵抗率：１．０７×１０-6Ω・ｃｍ、ＴＣＲ：３００ｐｐｍ）などからなる第２抵抗膜１４が形成されており、第２抵抗膜１４の上層にビアホールＶＨ内を埋め込んでＣｕなどの抵抗率の低い金属などからなる導電層１５が形成されている。
ここで、上記の電気抵抗素子を構成する導電層１５は、電気抵抗素子、静電容量素子およびインダクタなどの受動素子の形成領域以外の領域において、半導体基板あるいは別途埋め込まれている半導体チップに対する再配線層を構成し、受動素子と半導体基板あるいは半導体チップとを接続する構成である。
Third Embodiment FIG. 3 is a schematic cross-sectional view of a semiconductor device according to this embodiment . In the first or second embodiment, an electric resistance element portion including the same layer as the conductive layer constituting the redistribution layer is shown. It corresponds to the enlarged view.
For example, a first insulating
A via hole VH reaching the
Here, the
このようにして、第１抵抗膜１２と第２抵抗膜１４が積層しており、これに接続して導電層１５が形成され、電気抵抗素子Ｒが構成されている。
上記のように正のＴＣＲを有する抵抗膜と負のＴＣＲを有する抵抗膜を積層させることで、第１抵抗膜１２と第２抵抗膜１４のＴＣＲが打ち消しあい、積層体全体でのＴＣＲを実質的にゼロとすることができ、低周波の入出力インピーダンス整合用の抵抗素子に要求される低ＴＣＲ性を実現できる。
Thus, the
By laminating the resistance film having a positive TCR and the resistance film having a negative TCR as described above, the TCRs of the
上記の本実施形態の半導体装置は、能動素子を有する半導体基板または半導体チップと受動素子を組み合わせて実装して構成されるＳｉＰ形態の半導体装置であって、能動素子が形成された半導体基板または半導体チップと組み合わせる受動素子である電気抵抗素子として、電気抵抗素子を構成する導電層と配線層とが同一の層を含んで構成されており、パッケージ化された電気抵抗素子を用いないので装置の小型化が可能で、さらに電気抵抗素子を別の工程で予め製造する必要がないので工程数を削減し、製造コストの低減が可能である。 The semiconductor device of the present embodiment described above is a SiP-type semiconductor device configured by combining a semiconductor substrate or semiconductor chip having an active element and a passive element, and the semiconductor substrate or semiconductor on which the active element is formed. As an electric resistance element that is a passive element combined with a chip, the conductive layer and the wiring layer that constitute the electric resistance element are configured to include the same layer, and a packaged electric resistance element is not used, so that the device is small. In addition, since it is not necessary to manufacture the electric resistance element in a separate process in advance, the number of processes can be reduced and the manufacturing cost can be reduced.
次に、本実施形態の半導体装置における電気抵抗素子の形成方法について説明する。
まず、図４（ａ）に示す半導体基板１０に対して、図４（ｂ）に示すようにＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法あるいは熱酸化法により酸化シリコンからなる第１絶縁膜１１を形成する。
次に、図４（ｃ）に示すように、例えばスパッタリング法によりＷあるいはＭｏなどの負のＴＣＲを有する材料を成膜し、第１抵抗膜１２を形成する。このとき、酸化シリコンの第１絶縁膜との密着性を向上させるため、第１抵抗膜１２と第１絶縁膜の間に不図示のＴｉ膜あるいはＣｕ膜などをバリアメタル膜として形成する。第１抵抗膜１２の抵抗値はＬ（抵抗膜の長さ）／ｗ（抵抗膜の幅）に比例するので、抵抗膜の幅が一定の場合、長くなるほど大きな抵抗値となる。
Next, a method for forming an electrical resistance element in the semiconductor device of this embodiment will be described.
First, as shown in FIG. 4B, the first insulating
Next, as shown in FIG. 4C, a material having a negative TCR such as W or Mo is formed by sputtering, for example, and the
次に、図５（ａ）に示すように、レジスト膜の塗布工程および露光・現像工程などのフォトリソグラフィー工程により、第１抵抗膜１２をパターン加工するためのレジスト膜Ｒ１をパターン形成する。
次に、図５（ｂ）に示すように、レジスト膜Ｒ１をマスクとし、ＣＦ4 ＋Ｏ2 およびＳＦ6 などをエッチングガスとして用いるＲＩＥ（反応性イオンエッチング）プラズマあるいはウェットエッチングなどのエッチングにより、第１抵抗膜１２をパターン加工する。
次に、図５（ｃ）に示すように、例えばスピン塗布による感光性の絶縁樹脂の成膜、ＣＶＤ法あるいはスパッタリング法などの手法により第１抵抗膜１２の上層に第２絶縁膜１３を形成する。
Next, as shown in FIG. 5A, a resist film R1 for patterning the
Next, as shown in FIG. 5 (b), the resist film R1 is used as a mask and etching such as RIE (reactive ion etching) plasma or wet etching using CF 4 + O 2 and SF 6 as an etching gas is performed. 1 The
Next, as shown in FIG. 5C, a second insulating
次に、図６（ａ）に示すように、マスクを使用してパターン露光し、さらに現像処理を行うことで、第２絶縁膜１３をパターン加工し、第１抵抗膜１２に達するビアホールＶＨを開口する。
次に、図６（ｂ）に示すように、例えばスパッタリング法により、ＮｉＣｒなどの正のＴＣＲを有する材料を成膜し、ビアホールＶＨの内壁を被覆して全面に第２抵抗膜１４を形成する。第２抵抗体１４は、後工程であるＣｕのメッキ処理におけるシード層として機能する。
次に、図６（ｃ）に示すように、フォトリソグラフィー工程により、導電層を形成する領域を開口し、導電層を形成しない領域を保護するパターンのレジスト膜Ｒ２を形成する。
Next, as shown in FIG. 6A, pattern exposure is performed using a mask, and further development processing is performed, whereby the second insulating
Next, as shown in FIG. 6B, a material having a positive TCR such as NiCr is formed by sputtering, for example, and the
Next, as shown in FIG. 6C, a resist film R2 having a pattern for opening a region where the conductive layer is formed and protecting the region where the conductive layer is not formed is formed by a photolithography process.
次に、図７（ａ）に示すように、第２抵抗膜１４を一方の電極とするＣｕの電解メッキ処理により、レジスト膜Ｒ２の開口領域に導電層１５をパターン形成する。
次に、図７（ｂ）に示すように、レジスト膜Ｒ２を剥離し、さらに図７（ｃ）に示すように、導電層１５をマスクとして第２抵抗膜１４をエッチングして、導電層１５の形成領域以外に形成されていた第２抵抗膜１４を除去する。
以上で、図３に示す電気抵抗素子を有する半導体装置を形成することができる。
また、上記の工程までをウェハレベルで行い、この後にダイシング処理を行うことで、ウェハレベルでのパッケージ化を行うこともできる。
Next, as shown in FIG. 7A, a
Next, as shown in FIG. 7B, the resist film R2 is peeled off, and as shown in FIG. 7C, the
Through the above steps, a semiconductor device having the electrical resistance element illustrated in FIG. 3 can be formed.
Further, the above-described steps are performed at the wafer level, and then dicing is performed, whereby packaging at the wafer level can be performed.
上記の本実施形態に係る半導体装置の製造方法によれば、ＳｉＰを製造する際に、能動素子が形成された半導体基板または半導体チップと組み合わせる受動素子である電気抵抗素子として、電気抵抗素子を構成する導電層と配線層とを同一の層を含むようにして形成するので、パッケージ化された電気抵抗素子を用いないので装置の小型化が可能で、さらに電気抵抗素子を別の工程で予め製造する必要がないので工程数を削減し、製造コストの低減が可能である。 According to the method for manufacturing a semiconductor device according to the present embodiment, when an SiP is manufactured, the electric resistance element is configured as an electric resistance element that is a passive element combined with a semiconductor substrate or a semiconductor chip on which an active element is formed. Since the conductive layer and the wiring layer to be formed are formed so as to include the same layer, the packaged electric resistance element is not used, so that the apparatus can be reduced in size, and the electric resistance element needs to be manufactured in a separate process in advance. Therefore, the number of processes can be reduced and the manufacturing cost can be reduced.
（実施例）
第１抵抗膜としてＷを形成し、第２抵抗膜としてＮｉＣｒを形成する場合の抵抗温度係数をゼロとする膜厚を算出した。
抵抗Ｒは、一般に次式（１）で表される。
(Example)
When W was formed as the first resistance film and NiCr was formed as the second resistance film, the film thickness was calculated with a resistance temperature coefficient of zero.
The resistance R is generally represented by the following formula (1).
（数１）
Ｒ＝ρＬ／ｄｗ＝Ｒs ・ｎ （１）
但し、Ｒs ＝ρ／ｄ、ｎ＝Ｌ／Ｗとする。
ここで、Ｒs はシート抵抗、ρは比抵抗率、Ｌは抵抗膜の長さ、ｗは抵抗膜の幅、ｄは抵抗膜の厚さである。
(Equation 1)
R = ρL / dw = R s · n (1)
However, R s = ρ / d and n = L / W.
Here, R s is the sheet resistance, ρ is the specific resistivity, L is the length of the resistance film, w is the width of the resistance film, and d is the thickness of the resistance film.
また、抵抗Ｒ1 、抵抗温度係数α1 の第１抵抗膜と、抵抗Ｒ2 、抵抗温度係数α2 の第２抵抗膜を積層させたとき、積層体全体での抵抗Ｒと抵抗温度係数αはそれぞれ次式（２）および（３）で表される。 In addition, when the first resistance film having the resistance R 1 and the resistance temperature coefficient α 1 and the second resistance film having the resistance R 2 and the resistance temperature coefficient α 2 are laminated, the resistance R and the resistance temperature coefficient α of the entire laminated body are laminated. Are represented by the following formulas (2) and (3), respectively.
（数２）
１／Ｒ＝１／Ｒ1 ＋１／Ｒ2 （２）
α＝α1 （Ｒ2 ／（Ｒ1 ＋Ｒ2 ））＋α2 （Ｒ1 ／（Ｒ1 ＋Ｒ2 ）） （３）
(Equation 2)
1 / R = 1 / R 1 + 1 / R 2 (2)
α = α 1 (R 2 / (R 1 + R 2 )) + α 2 (R 1 / (R 1 + R 2 )) (3)
第１抵抗膜として、Ｗ（抵抗率：５．３０×１０-8Ω・ｃｍ、ＴＣＲ：−２００ｐｐｍ）をＸｎｍの膜厚で成膜し、第２抵抗膜として、ＮｉＣｒ（抵抗率：１．０７×１０-6Ω・ｃｍ、ＴＣＲ：３００ｐｐｍ）を４０ｎｍの膜厚で成膜する場合を想定する。
第２抵抗膜（ＮｉＣｒ）のシート抵抗Ｒs2は次式（４）で算出される。
As the first resistance film, W (resistivity: 5.30 × 10 −8 Ω · cm, TCR: −200 ppm) is formed to a thickness of X nm, and as the second resistance film, NiCr (resistivity: 1 .. (07 × 10 −6 Ω · cm, TCR: 300 ppm) is assumed to be formed with a film thickness of 40 nm.
The sheet resistance R s2 of the second resistance film (NiCr) is calculated by the following equation (4).
（数３）
Ｒs2＝ρ2 ／ｄ2
＝１．０７×１０-6（Ω・ｃｍ）／４０（ｎｍ）
＝０．２６８（Ω／□） （４）
(Equation 3)
R s2 = ρ 2 / d 2
= 1.07 × 10 −6 (Ω · cm) / 40 (nm)
= 0.268 (Ω / □) (4)
上記式（３）をシート抵抗の式に変換し、上記式（４）の値を代入して、積層体全体での抵抗温度係数αがゼロとなるとして、次式（５）を得る。 The above equation (3) is converted into a sheet resistance equation, and the value of the above equation (4) is substituted to obtain the following equation (5) assuming that the temperature coefficient of resistance α in the entire laminate is zero.
（数４）
α＝α1 （Ｒs2／（Ｒs1＋Ｒs2））＋α2 （Ｒs1／（Ｒs1＋Ｒs2））
＝−２００（０．２６８／（Ｒs1＋０．２６８））＋３００（Ｒs1／（Ｒs1＋０．２６８））
＝０ （５）
(Equation 4)
α = α 1 (R s2 / (R s1 + R s2 )) + α 2 (R s1 / (R s1 + R s2 ))
= −200 (0.268 / (R s1 +0.268)) + 300 (R s1 / (R s1 +0.268))
= 0 (5)
上記の式（５）から、第１抵抗膜（Ｗ）のシート抵抗Ｒs1と膜厚ｄ1 が次式（６）および（７）に示すように求められ、また、積層体全体でのシート抵抗Ｒs が次式（８）から式（９）に示すように求められる。 From the above formula (5), the sheet resistance R s1 and the film thickness d 1 of the first resistance film (W) are obtained as shown in the following formulas (6) and (7), and the sheet in the entire laminate is obtained. The resistance R s is obtained as shown in the following equations (8) to (9).
（数４）
Ｒs1＝０．１７９Ω／□ （６）
ｄ1 ＝ρ1 ／Ｒs1＝５．３０×１０-8（Ω・ｃｍ）／０．１７９（Ω／□）
＝２．９６（ｎｍ） （７）
１／Ｒs ＝１／Ｒs1＋１／Ｒs2
＝１／０．２６８＋１／０．１７９ （８）
Ｒs ＝０．１０７Ω／□ （９）
(Equation 4)
R s1 = 0.179Ω / □ (6)
d 1 = ρ 1 / R s1 = 5.30 × 10 −8 (Ω · cm) /0.179 (Ω / □)
= 2.96 (nm) (7)
1 / R s = 1 / R s1 + 1 / R s2
= 1 / 0.268 + 1 / 0.179 (8)
R s = 0.107Ω / □ (9)
上記のように、第１抵抗膜としてＷを用いる場合に２．９６ｎｍの膜厚と設定することで、積層体全体の抵抗温度係数をゼロとすることができ、このときのシート抵抗は０．１０７Ω／□となることがわかった。 As described above, when W is used as the first resistance film, by setting the film thickness to 2.96 nm, the temperature coefficient of resistance of the entire stacked body can be made zero, and the sheet resistance at this time is 0. It was found to be 107Ω / □.
第４実施形態
図８は本実施形態に係る半導体装置の模式断面図であり、第１実施形態あるいは第２実施形態において、再配線層を構成する導電層と同じ層を含む電気抵抗素子部分を拡大した図に相当する。
例えば、半導体基板１０の表面に酸化シリコンなどからなる第１絶縁膜１１が形成され、その上層において、例えばＷからなる第１抵抗膜１２ａ1 とＮｉＣｒからなる第２抵抗膜１２ａ2 の積層体からなる抵抗膜１２ａが形成されて、この上層に絶縁樹脂などからなる第２絶縁膜１３が形成されている。
第２絶縁膜１３には第２抵抗膜１２ａ2 に達するビアホールＶＨが開口され、この内壁を被覆して、例えばＴｉＣｕなどからなる導電膜１４ａが形成されており、導電膜１４ａの上層にビアホールＶＨ内を埋め込んでＣｕなどからなる導電層１５が形成されている。
ＴｉＣｕは導電率が高いので、実質的に第１抵抗膜１２ａ1 と第２抵抗膜１２ａ2 の積層体が抵抗に寄与する。
ここで、上記の電気抵抗素子を構成する導電層１５は、電気抵抗素子、静電容量素子およびインダクタなどの受動素子の形成領域以外の領域において、半導体基板あるいは別途埋め込まれている半導体チップに対する再配線層を構成し、受動素子と半導体基板あるいは半導体チップとを接続する構成である。
Fourth Embodiment FIG. 8 is a schematic cross-sectional view of a semiconductor device according to this embodiment . In the first embodiment or the second embodiment, an electric resistance element portion including the same layer as the conductive layer constituting the rewiring layer is shown. It corresponds to the enlarged view.
For example, the first insulating
A via hole VH reaching the
Since TiCu has a high conductivity, the stacked body of the
Here, the
このようにして、第１抵抗膜１２ａ1 と第２抵抗膜１２ａ2 が積層しており、このように正のＴＣＲを有する抵抗膜と負のＴＣＲを有する抵抗膜を積層させることで、第３実施形態と同様に、第１抵抗膜１２ａ1 と第２抵抗膜１２ａ2 のＴＣＲが打ち消しあい、積層体全体でのＴＣＲを実質的にゼロとすることができ、低周波の入出力インピーダンス整合用の抵抗素子に要求される低ＴＣＲ性を実現できる。
In this way, the
上記の本実施形態の半導体装置は、能動素子を有する半導体基板または半導体チップと受動素子を組み合わせて実装して構成されるＳｉＰ形態の半導体装置であって、能動素子が形成された半導体基板または半導体チップと組み合わせる受動素子である電気抵抗素子として、電気抵抗素子を構成する導電層と配線層とが同一の層を含んで構成されており、パッケージ化された電気抵抗素子を用いないので装置の小型化が可能で、さらに電気抵抗素子を別の工程で予め製造する必要がないので工程数を削減し、製造コストの低減が可能である。 The semiconductor device of the present embodiment described above is a SiP-type semiconductor device configured by combining a semiconductor substrate or semiconductor chip having an active element and a passive element, and the semiconductor substrate or semiconductor on which the active element is formed. As an electric resistance element that is a passive element combined with a chip, the conductive layer and the wiring layer that constitute the electric resistance element are configured to include the same layer, and a packaged electric resistance element is not used, so that the device is small. In addition, since it is not necessary to manufacture the electric resistance element in a separate process in advance, the number of processes can be reduced and the manufacturing cost can be reduced.
次に、本実施形態の半導体装置における電気抵抗素子の形成方法について説明する。
まず、図９（ａ）に示す半導体基板１０に対して、図９（ｂ）に示すようにＣＶＤ法あるいは熱酸化法により酸化シリコンからなる第１絶縁膜１１を形成する。
次に、図９（ｃ）に示すように、例えばスパッタリング法によりＷなどの負のＴＣＲを有する材料を成膜し、第１抵抗膜１２ａ1 を形成し、さらに例えばスパッタリング法により、ＮｉＣｒなどの正のＴＣＲを有する材料を成膜し、第２抵抗膜１２ａ2 を形成し、第１抵抗膜１２ａ1 と第２抵抗膜１２ａ2 の積層体からなる抵抗膜１２ａを形成する。
Next, a method for forming an electrical resistance element in the semiconductor device of this embodiment will be described.
First, as shown in FIG. 9B, the first insulating
Next, as shown in FIG. 9 (c), forming a material having a negative TCR, such as W, for example, by sputtering, first forming a
次に、図１０（ａ）に示すように、レジスト膜の塗布工程および露光・現像工程などのフォトリソグラフィー工程により、抵抗膜１２ａをパターン加工するためのレジスト膜Ｒ１をパターン形成する。
次に、図１０（ｂ）に示すように、レジスト膜Ｒ１をマスクとしてＲＩＥあるいはウェットエッチングなどのエッチングにより、抵抗膜１２ａをパターン加工する。
次に、図１０（ｃ）に示すように、例えばスピン塗布による感光性の絶縁樹脂の成膜などにより抵抗膜１２ａの上層に第２絶縁膜１３を形成する。
Next, as shown in FIG. 10A, a resist film R1 for patterning the
Next, as shown in FIG. 10B, the
Next, as shown in FIG. 10C, the second insulating
次に、図１１（ａ）に示すように、パターン露光および現像処理を行うことで、第２絶縁膜１３をパターン加工し、抵抗膜１２ａに達するビアホールＶＨを開口する。
次に、図１１（ｂ）に示すように、例えばスパッタリング法により、ＴｉＣｕなどの導電材料を成膜し、ビアホールＶＨの内壁を被覆して全面に、後工程であるＣｕのメッキ処理におけるシード層として機能する導電層１４ａを形成する。
次に、図１１（ｃ）に示すように、フォトリソグラフィー工程により、Ｃｕのメッキ処理により導電層を形成する領域を開口し、導電層を形成しない領域を保護するパターンのレジスト膜Ｒ２を形成する。
Next, as shown in FIG. 11A, by performing pattern exposure and development processing, the second insulating
Next, as shown in FIG. 11B, a conductive material such as TiCu is formed by, for example, a sputtering method, covers the inner wall of the via hole VH, and covers the entire surface over the seed layer in the Cu plating process, which is a subsequent process. The
Next, as shown in FIG. 11C, by a photolithography process, a region where a conductive layer is to be formed is opened by Cu plating, and a resist film R2 having a pattern that protects a region where the conductive layer is not formed is formed. .
次に、図１２（ａ）に示すように、導電膜１４ａを一方の電極とするＣｕの電解メッキ処理により、レジスト膜Ｒ２の開口領域に導電層１５をパターン形成する。
次に、図１２（ｂ）に示すように、レジスト膜Ｒ２を剥離し、さらに図１２（ｃ）に示すように、導電層１５をマスクとして導電層１４ａをエッチングして、導電層１５の形成領域以外に形成されていた導電層１４ａを除去する。
以上で、図８に示す電気抵抗素子を有する半導体装置を形成することができる。
また、上記の工程までをウェハレベルで行い、この後にダイシング処理を行うことで、ウェハレベルでのパッケージ化を行うこともできる。
Next, as shown in FIG. 12A, a
Next, as shown in FIG. 12B, the resist film R2 is peeled off, and as shown in FIG. 12C, the
Through the above steps, a semiconductor device having the electrical resistance element illustrated in FIG. 8 can be formed.
Further, the above-described steps are performed at the wafer level, and then dicing is performed, whereby packaging at the wafer level can be performed.
上記の本実施形態に係る半導体装置の製造方法によれば、ＳｉＰを製造する際に、能動素子が形成された半導体基板または半導体チップと組み合わせる受動素子である電気抵抗素子として、電気抵抗素子を構成する導電層と配線層とを同一の層を含むようにして形成するので、パッケージ化された電気抵抗素子を用いないので装置の小型化が可能で、さらに電気抵抗素子を別の工程で予め製造する必要がないので工程数を削減し、製造コストの低減が可能である。 According to the method for manufacturing a semiconductor device according to the present embodiment, when an SiP is manufactured, the electric resistance element is configured as an electric resistance element that is a passive element combined with a semiconductor substrate or a semiconductor chip on which an active element is formed. Since the conductive layer and the wiring layer to be formed are formed so as to include the same layer, the packaged electric resistance element is not used, so that the apparatus can be reduced in size, and the electric resistance element needs to be manufactured in a separate process in advance. Therefore, the number of processes can be reduced and the manufacturing cost can be reduced.
上記の本実施形態に係る半導体装置の製造方法においては、電気抵抗素子と静電容量素子が混在しない場合などに適用でき、第１抵抗膜となるＷの成膜後にすぐに第２抵抗膜となるＮｉＣｒを成膜するので、Ｗが酸素などの雰囲気に曝されるのを防止することができる。 The semiconductor device manufacturing method according to the present embodiment can be applied to a case where an electrical resistance element and a capacitance element are not mixed, and the second resistance film is formed immediately after the formation of W as the first resistance film. Since the NiCr film is formed, it is possible to prevent W from being exposed to an atmosphere such as oxygen.
第５実施形態
図１３は本実施形態に係る半導体装置の模式断面図であり、第１実施形態あるいは第２実施形態において、再配線層を構成する導電層と同じ層を含む電気抵抗素子部分を拡大した図に相当する。
実質的に第３実施形態と同様の構成であるが、第１抵抗膜１２ｂとしてＷやＭｏよりも高抵抗のＣｒＳｉなどの材料を用い、第２抵抗膜１４ｂとしてＴｉＷなどの材料を用いている。ＣｒＳｉなどを第１抵抗膜として用いることで、第３実施形態に示す電気抵抗素子よりも高抵抗の電気抵抗素子を構成することができ、例えばよりサイズの大きな電気抵抗素子に適用することができる。
Fifth Embodiment FIG. 13 is a schematic cross-sectional view of a semiconductor device according to this embodiment . In the first embodiment or the second embodiment, an electric resistance element portion including the same layer as the conductive layer constituting the rewiring layer is shown. It corresponds to the enlarged view.
Although the configuration is substantially the same as that of the third embodiment, a material such as CrSi having a higher resistance than W or Mo is used as the
本実施形態に係る半導体装置も、第３実施形態と同様に、装置の小型化が可能で、製造コストの低減が可能である。
また、第１抵抗膜１２ｂと第２抵抗膜１４ｂのＴＣＲが打ち消しあうようにすることで、積層体全体でのＴＣＲを実質的にゼロとすることができ、低周波の入出力インピーダンス整合用の抵抗素子に要求される低ＴＣＲ性を実現できる。
Similarly to the third embodiment, the semiconductor device according to the present embodiment can be downsized and the manufacturing cost can be reduced.
Further, by canceling out the TCRs of the
第６実施形態
図１４は本実施形態に係る半導体装置の模式断面図であり、第１実施形態あるいは第２実施形態において、再配線層を構成する導電層と同じ層を含む電気抵抗素子部分を拡大した図に相当する。
実質的に第３実施形態と同様の構成であるが、抵抗膜１２ｃとしてＷ／Ｔａ／Ｍｏの積層体が用いられており、第３実施形態における第２抵抗膜１４の代わりにＴｉＣｕなどの導電性の高い材料を用いて導電層１４ｃが形成されている。
Sixth Embodiment FIG. 14 is a schematic cross-sectional view of a semiconductor device according to this embodiment . In the first embodiment or the second embodiment, an electric resistance element portion including the same layer as the conductive layer constituting the redistribution layer is shown. It corresponds to the enlarged view.
Although the configuration is substantially the same as that of the third embodiment, a laminated body of W / Ta / Mo is used as the
本実施形態に係る半導体装置も、第３実施形態と同様に、装置の小型化が可能で、製造コストの低減が可能であり、低ＴＣＲ性が必要とされない場合に適用できる。 Similarly to the third embodiment, the semiconductor device according to the present embodiment can be reduced in size, the manufacturing cost can be reduced, and can be applied when low TCR is not required.
第７実施形態
図１５は本実施形態に係る半導体装置の模式断面図であり、第１実施形態あるいは第２実施形態において、再配線層を構成する導電層と同じ層を含む静電容量素子部分を拡大した図に相当する。
例えば、半導体基板１０の表面に酸化シリコンなどからなる第１絶縁膜１１が形成され、その上層において、例えばＷあるいはＭｏなどからなる抵抗膜１２ｄが形成され、その上層に絶縁樹脂などからなる第２絶縁膜１３が形成されている。
第２絶縁膜１３には抵抗膜１２ｄに達する一対のビアホールＶＨが開口され、一方のビアホールＶＨにおいて、この内壁を被覆してＳｉＮ、Ｔａ2 Ｏ5 、ＨｆＯ2 などの誘電率の高い材料からなる誘電体膜１６が形成されている。
この誘電体膜１６の上層および他方のビアホールＶＨ内を被覆して、例えばＴｉＣｕなどからなる導電層１４ｄが形成されており、導電層１４ｄの上層に両ビアホールＶＨ内を埋め込んでＣｕなどからなる導電層１５が形成されている。
Seventh Embodiment FIG. 15 is a schematic cross-sectional view of a semiconductor device according to this embodiment . In the first embodiment or the second embodiment, a capacitive element portion including the same layer as the conductive layer constituting the redistribution layer. Corresponds to an enlarged view.
For example, a first insulating
A pair of via holes VH reaching the
A
このようにして、一方のビアホールＶＨにおいて誘電体膜１６を介して抵抗膜１２ｄと導電層１４ｄが対向しており、これらのそれぞれに接続して導電層１５が形成され、静電容量素子が構成されている。
ここで、上記の静電容量素子を構成する導電層１５は、電気抵抗素子、静電容量素子およびインダクタなどの受動素子の形成領域以外の領域において、半導体基板あるいは別途埋め込まれている半導体チップに対する再配線層を構成し、受動素子と半導体基板あるいは半導体チップとを接続する構成である。
In this way, the
Here, the
上記の本実施形態の半導体装置は、能動素子を有する半導体基板または半導体チップと受動素子を組み合わせて実装して構成されるＳｉＰ形態の半導体装置であって、能動素子が形成された半導体基板または半導体チップと組み合わせる受動素子である静電容量素子として、静電容量素子を構成する導電層と配線層とが同一の層を含んで構成されており、パッケージ化された静電容量素子を用いないので装置の小型化が可能で、さらに静電容量素子を別の工程で予め製造する必要がないので工程数を削減し、製造コストの低減が可能である。 The semiconductor device of the present embodiment described above is a SiP-type semiconductor device configured by combining a semiconductor substrate or semiconductor chip having an active element and a passive element, and the semiconductor substrate or semiconductor on which the active element is formed. As a capacitive element that is a passive element combined with a chip, the conductive layer and the wiring layer constituting the capacitive element are configured to include the same layer, and a packaged capacitive element is not used. The size of the apparatus can be reduced, and further, since it is not necessary to manufacture the capacitance element in a separate process in advance, the number of processes can be reduced and the manufacturing cost can be reduced.
次に、本実施形態の半導体装置における静電容量素子の形成方法について説明する。
まず、図１６（ａ）に示す工程までは、第３実施形態と同様にして行う。
即ち、半導体基板１０に対してＣＶＤ法などにより第１絶縁膜１１を形成し、スパッタリング法などによりＷなどを成膜して抵抗膜１２ｄを形成してこれをパターン加工し、スピン塗布などにより第２絶縁膜１３を形成し、パターン露光および現像処理により抵抗膜１２ｄに達する一対のビアホールＶＨを開口する。
Next, a method for forming a capacitive element in the semiconductor device of this embodiment will be described.
First, the processes up to the process shown in FIG.
That is, the first insulating
次に、図１６（ｂ）に示すように、例えば、ＣＶＤ法、スパッタリング法などの蒸着法により、ＳｉＮ、Ｔａ2 Ｏ5 、ＨｆＯ2 などの誘電率の高い材料によりビアホールＶＨの内壁を被覆して全面に誘電体膜１６を形成する。さらに、必要に応じて、例えば４００℃程度、窒素雰囲気でのアニール処理を施し、誘電体膜１６を結晶化する。
次に、図１６（ｃ）に示すように、フォトリソグラフィー工程により、一方のビアホールＶＨを保護するパターンのレジスト膜Ｒ３を形成する。
Next, as shown in FIG. 16B, the inner wall of the via hole VH is covered with a material having a high dielectric constant such as SiN, Ta 2 O 5 , HfO 2 by vapor deposition such as CVD or sputtering. A
Next, as shown in FIG. 16C, a resist film R3 having a pattern for protecting one via hole VH is formed by a photolithography process.
次に、図１７（ａ）に示すように、レジスト膜Ｒ３をマスクとしてＲＩＥあるいはウェットエッチングなどのエッチングにより、必要な領域である一方のビアホールＶＨ内のみにおける誘電体膜１６を残して、これ以外の領域における誘電体膜１６を除去し、さらに、レジスト膜Ｒ３を剥離する。
次に、図１７（ｂ）に示すように、例えばスパッタリング法により、ＴｉＣｕなどの材料を成膜し、誘電体膜１６の上層および他方のビアホールＶＨ内を被覆して導電層１４ｄを形成する。導電層１４ｄは、後工程であるＣｕのメッキ処理におけるシード層として機能する。
次に、図１７（ｃ）に示すように、フォトリソグラフィー工程により、Ｃｕなどからなる導電層を形成する領域を開口し、導電層を形成しない領域を保護するパターンのレジスト膜Ｒ２を形成する。
Next, as shown in FIG. 17A, the
Next, as shown in FIG. 17B, a material such as TiCu is formed by sputtering, for example, and the
Next, as shown in FIG. 17C, a region where a conductive layer made of Cu or the like is formed is opened by a photolithography process, and a resist film R2 having a pattern for protecting the region where the conductive layer is not formed is formed.
次に、図１８（ａ）に示すように、導電層１４ｄを一方の電極とするＣｕの電解メッキ処理により、レジスト膜Ｒ２の開口領域に導電層１５をパターン形成する。
次に、図１８（ｂ）に示すように、レジスト膜Ｒ２を剥離し、さらに図１８（ｃ）に示すように、導電層１５をマスクとして導電層１４ｄをエッチングして、導電層１５の形成領域以外に形成されていた導電層１４ｄを除去する。
以上で、図１５に示す静電容量素子を有する半導体装置を形成することができる。
また、上記の工程までをウェハレベルで行い、この後にダイシング処理を行うことで、ウェハレベルでのパッケージ化を行うこともできる。
Next, as shown in FIG. 18A, the
Next, as shown in FIG. 18B, the resist film R2 is stripped, and as shown in FIG. 18C, the
Through the above steps, a semiconductor device having the capacitive element shown in FIG. 15 can be formed.
Further, the above-described steps are performed at the wafer level, and then dicing is performed, whereby packaging at the wafer level can be performed.
上記の本実施形態に係る半導体装置の製造方法によれば、ＳｉＰを製造する際に、能動素子が形成された半導体基板または半導体チップと組み合わせる受動素子である静電容量素子として、静電容量素子を構成する導電層と配線層とを同一の層を含むようにして形成するので、パッケージ化された静電容量素子を用いないので装置の小型化が可能で、さらに静電容量素子を別の工程で予め製造する必要がないので工程数を削減し、製造コストの低減が可能である。 According to the method of manufacturing a semiconductor device according to the above-described embodiment, when manufacturing a SiP, as a capacitive element that is a passive element combined with a semiconductor substrate or a semiconductor chip on which an active element is formed, a capacitive element Since the conductive layer and the wiring layer constituting the same are formed so as to include the same layer, the packaged capacitance element is not used, so that the apparatus can be reduced in size, and the capacitance element is separated in a separate process. Since it is not necessary to manufacture in advance, the number of processes can be reduced, and the manufacturing cost can be reduced.
また、Ｔａ2 Ｏ5 あるいはＨｆＯ2 などの誘電体膜１６に対して行うアニール処理において、下層が高融点金属の抵抗層を用いており、汚染や反応などの問題が発生することがない。従って、Ｔａ2 Ｏ5 あるいはＨｆＯ2 誘電率の高い材料を用いて静電容量素子を構成することが可能となり、アニール処理を行うことで結晶化でき、耐性が向上して使用用途を広げることができる。
Further, in the annealing process performed on the
第８実施形態
図１９（ａ）は本実施形態に係る半導体装置の平面図、図１９（ｂ）は模式断面図であり、第１実施形態あるいは第２実施形態において、再配線層を構成する導電層と同じ層を含む静電容量素子部分を拡大した図に相当し、特に誘電率の低い誘電体膜を用いて大きな面積の静電容量素子を構成する場合に適用できる。
例えば、半導体基板１０の表面に酸化シリコンなどからなる第１絶縁膜１１が形成され、その上層において、例えばＷあるいはＭｏなどからなる抵抗膜１２ｄが形成され、その上層に絶縁樹脂などからなる第２絶縁膜１３が形成されている。
第２絶縁膜１３には抵抗膜１２ｄに達する複数のビアホール（ＶＨａ，ＶＨｂ）が開口されており、この内壁を被覆して例えばＴｉＣｕなどからなる導電層１４ｄが形成されており、その上層にＣｕなどの導電材料からなる下部電極１５ａと取り出し電極１５ｂが形成されている。
ここで、取り出し電極１５ｂが形成されるビアホールＶＨｂは１つであるが、下部電極１５ａが形成されるビアホールＶＨｂは複数（例えば４×４＝１６個）に分割されており、これに応じて下部電極１５ａも分割されて形成されている。
上記の複数に分割された下部電極１５ａの全体を被覆して誘電体材料からなる誘電体膜１８が形成されており、さらに誘電体膜１８の上層に例えば上部電極１９が形成されている。
Eighth Embodiment FIG. 19A is a plan view of a semiconductor device according to this embodiment, and FIG. 19B is a schematic cross-sectional view, which constitutes a rewiring layer in the first embodiment or the second embodiment. This corresponds to an enlarged view of a capacitive element portion including the same layer as the conductive layer, and can be applied particularly when a large-area capacitive element is configured using a dielectric film having a low dielectric constant.
For example, a first insulating
A plurality of via holes (VHa, VHb) reaching the
Here, there is one via hole VHb in which the
A
このようにして、上部電極１９と複数に分割された下部電極１５ａとが誘電体膜１８を介して対向しており、静電容量素子が構成されている。
ここで、上記の静電容量素子を構成する下部電極１５ａおよび取り出し電極１５ｂ、あるいは上部電極１９は、電気抵抗素子、静電容量素子およびインダクタなどの受動素子の形成領域以外の領域において、半導体基板あるいは別途埋め込まれている半導体チップに対する再配線層を構成し、受動素子と半導体基板あるいは半導体チップとを接続する構成である。
In this way, the
Here, the
上記の本実施形態の半導体装置は、能動素子を有する半導体基板または半導体チップと受動素子を組み合わせて実装して構成されるＳｉＰ形態の半導体装置であって、能動素子が形成された半導体基板または半導体チップと組み合わせる受動素子である静電容量素子として、静電容量素子を構成する導電層と配線層とが同一の層を含んで構成されており、パッケージ化された静電容量素子を用いないので装置の小型化が可能で、さらに静電容量素子を別の工程で予め製造する必要がないので工程数を削減し、製造コストの低減が可能である。
また、上記のように下部電極を複数に分割した構成とすることで、静電容量素子を複数の小さな静電容量素子の組み合わせの構成とすることができ、誘電体膜における電界集中を防止して耐性の劣化を抑制でき、また、誘電体膜の成膜時に発生するピンホールによるリークを防止できる。
下部電極１５ａと取り出し電極１５ｂが共通のＣｕなどの導電層で構成されており、これらを形成した面と同一の面上に、これらを構成するＣｕなどの導電層を用いて電気抵抗素子やインダクタを構成することができる。
The semiconductor device of the present embodiment described above is a SiP-type semiconductor device configured by combining a semiconductor substrate or semiconductor chip having an active element and a passive element, and the semiconductor substrate or semiconductor on which the active element is formed. As a capacitive element that is a passive element combined with a chip, the conductive layer and the wiring layer constituting the capacitive element are configured to include the same layer, and a packaged capacitive element is not used. The size of the apparatus can be reduced, and further, since it is not necessary to manufacture the capacitance element in a separate process in advance, the number of processes can be reduced and the manufacturing cost can be reduced.
In addition, the structure in which the lower electrode is divided into a plurality of parts as described above allows the electrostatic capacity element to be composed of a combination of a plurality of small electrostatic capacity elements, and prevents electric field concentration in the dielectric film. Therefore, it is possible to suppress deterioration of resistance and to prevent leakage due to pinholes that occur when the dielectric film is formed.
The
次に、本実施形態の半導体装置における静電容量素子の形成方法について説明する。
まず、図２０（ａ）の平面図および図２０（ｂ）の断面図に示すように、半導体基板１０に対してＣＶＤ法などにより第１絶縁膜１１を形成し、スパッタリング法などによりＷなどを成膜して抵抗膜１２ｄを形成してこれをパターン加工する、
Next, a method for forming a capacitive element in the semiconductor device of this embodiment will be described.
First, as shown in the plan view of FIG. 20A and the cross-sectional view of FIG. 20B, the first insulating
次に、図２１（ａ）の平面図および図２１（ｂ）の断面図に示すように、スピン塗布などにより第２絶縁膜１３を形成し、パターン露光および現像処理により抵抗膜１２ｄに達するように、下部電極用の複数に分割されたビアホールＶＨａと１つの取り出し電極用のビアホールＶＨｂを開口する。
次に、例えばスパッタリング法により、ＴｉＣｕなどの材料を成膜し、ビアホール（ＶＨａ，ＶＨｂ）内を被覆して導電層１４ｄを形成する。導電層１４ｄは、後工程であるＣｕのメッキ処理におけるシード層として機能する。
Next, as shown in the plan view of FIG. 21A and the cross-sectional view of FIG. 21B, the second insulating
Next, a material such as TiCu is formed by sputtering, for example, and the inside of the via hole (VHa, VHb) is covered to form the
次に、図２２（ａ）の平面図および図２２（ｂ）の断面図に示すように、フォトリソグラフィー工程により、下部電極を形成する領域と取り出し電極を形成する領域を開口し、それ以外を保護するパターンの不図示のレジストを形成し、導電層１４ｄを一方の電極とするＣｕの電解メッキ処理により、下部電極１５ａおよび取り出し電極１５ｂをパターン形成する。
さらに、上記のレジスト膜を剥離した後、下部電極１５ａおよび取り出し電極１５ｂをマスクとして導電層１４ｄをエッチングして、下部電極１５ａおよび取り出し電極１５ｂの形成領域以外に形成されていた導電層１４ｄを除去する。
Next, as shown in the plan view of FIG. 22A and the cross-sectional view of FIG. 22B, a region for forming the lower electrode and a region for forming the extraction electrode are opened by the photolithography process, and the other regions are formed. A resist (not shown) having a pattern to be protected is formed, and the
Further, after removing the resist film, the
次に、図２３（ａ）の平面図および図２３（ｂ）の断面図に示すように、例えば、ＣＶＤ法、スパッタリング法などの蒸着法により、誘電体材料により、複数に分割された下部電極１５ａの全体を被覆して、誘電体膜１８を形成する。
Next, as shown in the plan view of FIG. 23A and the cross-sectional view of FIG. 23B, the lower electrode divided into a plurality of parts by a dielectric material, for example, by a vapor deposition method such as a CVD method or a sputtering method. A
次に、誘電体膜１８の上層にＣｕなどにより上部電極を形成し、図１９に示す静電容量素子を有する半導体装置を形成することができる。
また、上記の工程までをウェハレベルで行い、この後にダイシング処理を行うことで、ウェハレベルでのパッケージ化を行うこともできる。
Next, an upper electrode is formed of Cu or the like on the upper layer of the
Further, the above-described steps are performed at the wafer level, and then dicing is performed, whereby packaging at the wafer level can be performed.
上記の本実施形態に係る半導体装置の製造方法によれば、ＳｉＰを製造する際に、能動素子が形成された半導体基板または半導体チップと組み合わせる受動素子である静電容量素子として、静電容量素子を構成する導電層と配線層とを同一の層を含むようにして形成するので、パッケージ化された静電容量素子を用いないので装置の小型化が可能で、さらに静電容量素子を別の工程で予め製造する必要がないので工程数を削減し、製造コストの低減が可能である。 According to the method of manufacturing a semiconductor device according to the above-described embodiment, when manufacturing a SiP, as a capacitive element that is a passive element combined with a semiconductor substrate or a semiconductor chip on which an active element is formed, a capacitive element Since the conductive layer and the wiring layer constituting the same are formed so as to include the same layer, the packaged capacitance element is not used, so that the apparatus can be reduced in size, and the capacitance element is separated in a separate process. Since it is not necessary to manufacture in advance, the number of processes can be reduced, and the manufacturing cost can be reduced.
上記の各実施形態においては、工程を複雑にすることなく、電気抵抗素子、静電容量素子およびインダクタを構成する導電層と半導体基板あるいは半導体チップの再配線層とを共通の導電層で構成し、これらを同一の平面上に同時に形成することができ、工程を簡略化することができる。
また、静電容量素子においては、アニール処理に対応したプロセスでＱ値の向上が図れる。
また、電気抵抗素子においては、正のＴＣＲ値を有する抵抗膜と負のＴＣＲ値を有する抵抗膜を積層させることで、低ＴＣＲ性を実現できる。
また、シンプルな工程でフィルタあるいは整合回路を実現でき、半導体チップとの混在によるウェハ上でのシステムインパッケージが容易に実現できる。
In each of the above embodiments, the conductive layer constituting the electric resistance element, the capacitive element and the inductor and the rewiring layer of the semiconductor substrate or semiconductor chip are constituted by a common conductive layer without complicating the process. These can be simultaneously formed on the same plane, and the process can be simplified.
Further, in the capacitance element, the Q value can be improved by a process corresponding to the annealing treatment.
In the electric resistance element, low TCR property can be realized by stacking a resistance film having a positive TCR value and a resistance film having a negative TCR value.
Further, a filter or a matching circuit can be realized by a simple process, and a system-in-package on a wafer by mixing with semiconductor chips can be easily realized.
本発明は上記の説明に限定されない。
例えば、半導体基板上の絶縁膜上に形成される受動素子としては、少なくとも静電容量素子と電気抵抗素子のいずれかが形成されていればよく、必ずしも両者が混在していなくともよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
The present invention is not limited to the above description.
For example, as a passive element formed on an insulating film on a semiconductor substrate, at least one of a capacitance element and an electric resistance element may be formed, and the two need not necessarily be mixed.
In addition, various modifications can be made without departing from the scope of the present invention.
本発明の半導体装置は、システムインパッケージ形態の半導体装置に適用できる。
また、本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置を製造するのに適用することができる。
The semiconductor device of the present invention can be applied to a semiconductor device in a system in package form.
The semiconductor device manufacturing method of the present invention can be applied to manufacture a semiconductor device in a system-in-package form.
１０…半導体基板、１１…第１絶縁膜、１２…第１抵抗膜、１２ａ…抵抗膜、１２ａ1
第１抵抗膜、１２ａ2 …第２抵抗膜、１２ｂ…第１抵抗膜、１２ｃ…抵抗膜、１２ｄ…抵抗膜、１３…第２絶縁膜、１４…第２抵抗膜、１４ａ…導電層、１４ｂ…第２抵抗膜、１４ｃ…導電層、１４ｄ…導電層、１５…導電層、１５ａ…下部電極、１５ｂ…取り出し電極、１６…誘電体膜、１７…第３絶縁膜、１８…誘電体膜、１９…上部電極、２０…ダイアタッチフィルム、２１…半導体チップ、ＶＨ，ＶＨａ，ＶＨｂ…ビアホール、Ｒ…電気抵抗素子、Ｃ…静電容量素子、Ｌ…インダクタ、ＡＥ…能動素子。
10 ... semiconductor substrate, 11 ... first insulating film, 12 ... first resistance film, 12a ... resistance film, 12a 1
First resistance film, 12a 2 ... second resistance film, 12b ... first resistance film, 12c ... resistive film, 12d ... resistance film, 13 ... second insulating film, 14 ... second resistance film, 14a ... conductive layer, 14b 2nd resistance film, 14c ... conductive layer, 14d ... conductive layer, 15 ... conductive layer, 15a ... lower electrode, 15b ... take-out electrode, 16 ... dielectric film, 17 ... third insulating film, 18 ... dielectric film, DESCRIPTION OF
Claims (24)
前記半導体基板上に形成された絶縁膜と、
前記半導体基板に接続するように前記絶縁膜中に埋め込まれて形成された配線層と、
前記半導体基板に対して前記絶縁膜の一部を介して形成され、少なくとも電気抵抗素子あるいは静電容量素子を含む受動素子と
を有し、
前記受動素子を構成する導電層と前記配線層とが同一の層を含み、
前記半導体基板における前記能動素子の形成領域と前記受動素子の形成領域が重なりを有する
半導体装置。 A semiconductor substrate on which active elements are formed;
An insulating film formed on the semiconductor substrate;
A wiring layer embedded in the insulating film so as to be connected to the semiconductor substrate;
A passive element including at least an electric resistance element or a capacitance element formed on a part of the insulating film with respect to the semiconductor substrate;
The conductive layer constituting the passive element and the wiring layer include the same layer,
A semiconductor device, wherein an active element formation region and a passive element formation region in the semiconductor substrate overlap.
請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the passive element includes a resistance layer.
請求項２に記載の半導体装置。 The semiconductor device according to claim 2, wherein the passive element further includes a dielectric film.
請求項２に記載の半導体装置。 The semiconductor device according to claim 2, wherein the resistance layer is configured by laminating a layer having a positive sign of resistance temperature coefficient and a negative layer.
前記静電容量素子の下部電極を構成する導電層が複数に分割して形成されている
請求項３に記載の半導体装置。 The passive element constitutes a capacitive element;
The semiconductor device according to claim 3, wherein the conductive layer constituting the lower electrode of the capacitance element is divided into a plurality of parts.
前記基板上に形成された絶縁膜と、
前記絶縁膜中に埋め込まれて形成された配線層と、
前記基板に対して前記絶縁膜の一部を介して形成された受動素子と、
前記配線層に接続するように前記絶縁層中に埋め込まれた、能動素子が形成された半導体チップと
を有し、
前記受動素子を構成する導電層と前記配線層とが同一の層を含む
半導体装置。 A substrate,
An insulating film formed on the substrate;
A wiring layer embedded in the insulating film;
A passive element formed through a part of the insulating film with respect to the substrate;
A semiconductor chip formed with an active element embedded in the insulating layer so as to be connected to the wiring layer;
A semiconductor device, wherein the conductive layer constituting the passive element and the wiring layer include the same layer.
請求項６に記載の半導体装置。 The semiconductor device according to claim 6, wherein the passive element includes a resistance layer.
請求項７に記載の半導体装置。 The semiconductor device according to claim 7, wherein the passive element further includes a dielectric film.
請求項７に記載の半導体装置。 The semiconductor device according to claim 7, wherein the resistance layer is configured by stacking a layer having a positive sign of a resistance temperature coefficient and a negative layer.
前記静電容量素子の下部電極を構成する導電層が複数に分割して形成されている
請求項８に記載の半導体装置。 The passive element constitutes a capacitive element;
The semiconductor device according to claim 8, wherein the conductive layer constituting the lower electrode of the capacitance element is divided into a plurality of parts.
前記絶縁膜上に、前記半導体基板に接続するように配線層を形成する工程と、
前記半導体基板における前記能動素子の形成領域と重なりを有する形成領域において、前記絶縁膜上に、導電層として前記配線層と同一の層を含むように、少なくとも電気抵抗素子あるいは静電容量素子を含む受動素子を形成する工程と
を有する半導体装置の製造方法。 Forming an insulating film on the semiconductor substrate on which the active element is formed;
Forming a wiring layer on the insulating film so as to connect to the semiconductor substrate;
In the formation region of the semiconductor substrate that overlaps with the formation region of the active element, at least an electric resistance element or a capacitance element is included on the insulating film so as to include the same layer as the wiring layer as a conductive layer. And a step of forming a passive element.
請求項１１に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 11, wherein the step of forming the passive element includes a step of forming a resistance layer.
請求項１２に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 12, wherein the step of forming the passive element further includes a step of forming a dielectric film.
請求項１２に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 12, wherein in the step of forming the resistance layer, a layer having a positive sign of a resistance temperature coefficient and a negative layer are stacked.
請求項１３に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 13, wherein the step of forming the passive element includes a step of dividing and forming a conductive layer serving as a lower electrode of the capacitance element, and forming the capacitance element. .
請求項１３に記載の半導体装置の製造方法。 The manufacturing method of a semiconductor device according to claim 13, wherein the step of forming the dielectric film includes a step of forming the dielectric film over the entire surface and a step of removing the dielectric film in a region other than a necessary region. Method.
請求項１１に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 11, wherein the step of forming the passive element includes a step of forming an inductor as the light receiving element.
前記絶縁膜上に能動素子を有する半導体チップをマウントする工程と、
前記絶縁膜上に前記半導体チップに接続するように配線層を形成する工程と、
前記絶縁膜上に、導電層として前記配線層と同一の層を含むように、少なくとも電気抵抗素子あるいは静電容量素子を含む受動素子を形成する工程と
を有する半導体装置の製造方法。 Forming an insulating film on the substrate;
Mounting a semiconductor chip having an active element on the insulating film;
Forming a wiring layer on the insulating film so as to be connected to the semiconductor chip;
Forming a passive element including at least an electric resistance element or a capacitance element on the insulating film so as to include the same layer as the wiring layer as a conductive layer.
請求項１８に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 18, wherein the step of forming the passive element includes a step of forming a resistance layer.
請求項１９に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 19, wherein the step of forming the passive element further includes a step of forming a dielectric film.
請求項１９に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 19, wherein in the step of forming the resistance layer, a layer having a positive sign of a resistance temperature coefficient and a negative layer are stacked.
請求項２０に記載の半導体装置の製造方法。 21. The method of manufacturing a semiconductor device according to claim 20, wherein the step of forming the passive element includes a step of dividing the conductive layer to be a lower electrode of the capacitive element into a plurality of parts, and forming the capacitive element. .
請求項２０に記載の半導体装置の製造方法。 21. The manufacturing method of a semiconductor device according to claim 20, wherein the step of forming the dielectric film includes a step of forming the dielectric film over the entire surface and a step of removing the dielectric film in a region other than a necessary region. Method.
請求項１８に記載の半導体装置の製造方法。
The method of manufacturing a semiconductor device according to claim 18, wherein the step of forming the passive element includes a step of forming an inductor as the light receiving element.
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