JP2005115924A - インターフェイス回路 - Google Patents

Abstract

【課題】従来の技術による諸問題を解決するため、インターフェイス特性を調整できるインターフェイス制御回路を提供する。
【解決手段】回路システムにおけるデータを伝送するためのインターフェイス回路は、複数の入出力端と、１件以上の入出力端データを記録するための入出力端シーケンス選択表と、１件以上の入出端データによって複数の入出力端のうちの１本以上の入出力端からデータを伝送するための入出力端シーケンス選択モジュールとを含む。
【選択図】図２

Description

この発明はインターフェイス制御回路に関し、特に伝送データのシーケンス、入出力ピンの本数及び位置、入出力のタイミング及び制御信号を調整できるインターフェイス制御回路に関する。

回路システムを相互接続する場合、インターフェイス制御回路を提供するほか、伝送データの形式と、入出力ピンの本数と、データ伝送の所要クロックサイクルなどを予め定めなければならない。図１は従来のインターフェイス制御回路１２のブロック図である。図１によれば、インターフェイス制御回路１２は第一回路システム１０に設けられ、第一回路システム１０はインターフェイス制御回路１２を通して第二回路システム１４と接続する。第一回路システム１０は更にデータを入出力するための複数の第一ピン１８を含み、第二回路システム１４はそれに対応する複数の第二ピン２０と第二内部回路２２を含む。実際、第一回路システム１０に対して、第二回路システム１４はさまざまな規格を有するのみならず、第二回路システム１４の規格によって入出力クロック及びピンカウント（第二ピン２０の本数）は異なる。したがって、さまざまな第二回路システム１４と接続するため、第一回路システム１０におけるインターフェイス制御回路１２はそれに応じて調整しなければならない。なお、第一回路システム１０を同時に規格が異なる複数の第二回路システム１４と接続すると、インターフェイス制御回路１２の動作は複雑になる。例えば、図１による第一回路システム１０がプリンター制御デジタル回路であり、規格が異なる複数のプリントヘッドと接続してその動作を制御する場合、複数のプリントヘッドは規格が異なる駆動チップ（第二回路システム１４）を有するため、第一回路システム１０は単一のインターフェイス制御回路を使用することが不可能である。

従来の技術によれば、図１におけるインターフェイス制御回路１２にマイクロプロセッサーが充てられる。マイクロプロセッサーはファームウェアでデータを処理し、予定のシーケンスでデータを第一ピン１８と第二ピン２０を通して第二回路システム１４に送信する。ファームウェアの修正で第二回路システム１４の規格に応じてインターフェイスの設定を調整できるが、ファームウェアが決まるとともにインターフェイス制御回路１２の定義も変更できなくなるため、前述の問題を解決できない。なお、プログラマブルゲートアレイを利用する従来の技術も存在している。プログラマブルゲートアレイは第二回路システム１４の規格に応じてインターフェイス制御回路１２の関連回路パラメーターを修正できる。しかし、プログラマブルゲートアレイの回路は複雑であるのみならず、大きな回路面積を要求するため、製品のコスト制御に支障をもたらす。

この発明は前述の問題を解決するため、インターフェイス特性を調整できるインターフェイス制御回路を提供することを課題とする。

この発明は回路システムにおけるデータを伝送するためのインターフェイス回路を提供する。当インターフェイス回路は、複数の入出力端と、１件以上の入出力端データを記録するための入出力端シーケンス選択表と、１件以上の入出端データによって複数の入出力端のうちの１本以上の入出力端からデータを伝送するための入出力端シーケンス選択モジュールとを含む。

この発明は更にデータを伝送するためのインターフェイス回路を提供する。当インターフェイス回路は、１本以上の入出力端と、シーケンスを提供するためのデータシーケンス選択表と、シーケンスによって１本以上の入出力端からデータを順次に伝送するためのデータシーケンス選択モジュールとを含む。

この発明は更にタイミング信号を出力するためのインターフェイス回路を提供する。当インターフェイス回路は、タイミング信号に対応する周期データを提供するためのタイミング制御表と、周期データによってタイミング信号を出力するためのタイミング制御ユニットとを含む。

この発明は更にデータを伝送するためのインターフェイス回路を提供する。当インターフェイス回路は、シーケンスを提供するデータシーケンス選択表を含み、シーケンスによってデータを配列するためのデータシーケンス選択モジュールと、データに対応する１本以上のピンを記録するピンシーケンス選択表を含み、１本以上のピンによってデータを伝送するピンシーケンス選択モジュールとを含む。

この発明は三種類の制御表（データシーケンス選択表、ピンシーケンス選択表、入出力タイミング制御表）を利用し、さまざまな規格を有する外部回路に応じて入出力ピンカウントと、入出力データ量と、入出力データシーケンスを自由に調整することができる。

かかる装置及び方法の特徴を詳述するために、具体的な実施例を挙げ、図示を参照にして以下に説明する。

図２を参照する。図２はこの発明の実施例１によるインターフェイス制御回路３２を表す説明図である。インターフェイス制御回路３２は回路システム３０に設けられ、回路システム３０はインターフェイス制御回路３２を通して外部回路システム３４と接続する。外部回路システム３４に応じて、回路システム３０は、複数（ｎとする）のデータを複数（ｍとする）のピン４８を通して予定の周期（Ｔとする）内に外部回路システム３４に送信するように定められる。このような条件において作動するために、インターフェイス制御回路３２は少なくとも制御表３６と汎用インターフェイス制御ユニット３８とを含む。制御表３６は予定のシーケンスと、ピンカウントと周期数などのパラメーターを提供し、汎用インターフェイス制御ユニット３８は制御表３６と接続され、制御表３６によるパラメーターによってｎ件のデータをＴ周期内にｍ本のピン４８を通して外部回路システム３４に送信する。例えば、外部回路システム３４に応じてｎを５０、ｍを１０とすれば、Ｔの値は５（５０／１０＝５）以上でなければならない。したがって、インターフェイス制御回路３２は５０件のデータが５周期内に１０本のピン４８を通して出力されるように制御する。

制御表３６はデータシーケンス選択表４０と、ピンシーケンス選択表４４と、入出力タイミング制御表４２とを含む。データシーケンス選択表４０は前述の予定シーケンスを提供し、ピンシーケンス選択表４４はピンカウントを予定し、入出力タイミング制御表４２は前述の予定周期数を提供する。これらの制御表３６はいずれも更新可能であるため、外部回路システム３４に応じてその予定シーケンス、予定ピンカウント、予定周期数などのパラメーターを決めることが可能である。実際、データシーケンス選択表４０と、ピンシーケンス選択表４４と、入出力タイミング制御表４２はそれぞれＲＡＭまたはＲＯＭなどのメモリー装置に保存される。なお、制御表ごとに関連のファームウェアとハードウェアを付属させることも可能である。

もっとも、制御表を汎用インターフェイス制御ユニットに設けることも可能である。図３を参照する。図３はこの発明による汎用インターフェイス制御回路３２を表す説明図である。汎用インターフェイス制御回路３２はデータシーケンス選択モジュール６０と、ピンシーケンス選択モジュール６２と、入出力タイミング制御モジュール６４とを含む。データシーケンス選択モジュール６０は予定のシーケンスを提供するデータシーケンス選択表７０を含み、予定のシーケンスによって回路システム５０から予定数量のデータを呼び出す。ピンシーケンス選択モジュール６２は予定ピンカウントと入出力データに対応するピン５８の位置を決めるピンシーケンス選択表７２を含み、ピンシーケンス選択表７２の内容によってデータを予定数量のピン５８に伝送する。入出力タイミング制御モジュール６４はデータシーケンス選択モジュール６０とピンシーケンス選択モジュール６２との間に接続され、入出力タイミングと一つ以上の制御信号を提供する入出力タイミング制御表７４を含む。入出力タイミング制御モジュール６４はデータシーケンス選択モジュール６０とピンシーケンス選択モジュール６２との動作を統合し、予定件数のデータを予定の周期内に予定本数のピン５８を通して回路システム５０から出力し、または外部回路システム５４から回路システム５０に入力する。

図４を参照する。図４はデータシーケンス選択モジュール６０とピンシーケンス選択モジュール６２のデータ出力における動作を表す説明図である。データシーケンス選択モジュール６０はデータシーケンス選択表７０と、データセレクター（マルチプレクサーである）６３と、カウンター６１とを含む。カウンター６１がデータシーケンス選択表７０を始動させるとともに、データセレクター６３はデータシーケンス選択表７０による予定シーケンスによって回路システム５０にある複数のデータを保存するデータソース６６から予定件数（ｎ）のデータ（ＳＲＣ０、ＳＲＣ１…ＳＲＣｎ−１）を順次に選び出し、ピンシーケンス選択モジュール６２に送信する。ピンシーケンス選択モジュール６２はピンシーケンス選択表７２と、ピンシーケンス選択表７２と接続されるカウンター７１と、予定本数（ｍ）のピン５８に対応する出力レジスター６５（ＯＵＴ０、ＯＵＴ１…ＯＵＴｍ−１）とを含む。ピンシーケンス選択表７２はピンカウント（ｍ）を予め決める。カウンター７１がピンシーケンス選択表７２を始動させるとともに、ピンシーケンス選択表７２は出力ピン５８を選び出して予定件数（ｎ）のデータを出力レジスター６５（ｍ個の保存空間を有する）に順次に書き込む。なお、データセレクター６３を省いて、データシーケンス選択表７０がデータソース６６を駆動して出力レジスター６５に出力させることも可能である。

図４と図５を参照する。図５は入出力タイミング制御モジュール６４の構造及び動作を表す説明図である。入出力タイミング制御モジュール６４はデータシーケンス選択モジュール６０とピンシーケンス選択モジュール６２と接続され、カウンター８１と、入出力タイミング制御表７４とを含む。入出力タイミング制御モジュール６４において、カウンター８１は入出力タイミング制御表７４にシーケンス信号ＳＴを送信する。入出力タイミング制御表７４にインターフェイス制御の入出力タイミング及び関連制御信号（Ｎ０、Ｎ１…Ｎｓ…Ｎｓ＋２）が保存されているため、入出力タイミング制御表７４の内容によってデータシーケンス選択モジュール６０とピンシーケンス選択モジュール６２との動作を調整できる。なお、これらの信号を入出力タイミング制御モジュール６４で直接出力し、レジスターまたはラッチ６９（図示におけるＮ_０−Ｎ_ｓに対応するレジスターまたはラッチＴ０−Ｔｓ）で同期伝送を実現することも可能である。更に、図２の通りに、制御信号（例えば図５における入力制御信号ＦＩＮと出力制御信号ＦＯＵＴ）は入出力動作の関連情報を含むことも可能である。この場合、データシーケンス選択モジュール６０とピンシーケンス選択モジュール６２は制御信号と合わせてデータの入出力を実行する。

図６を参照する。図６はデータシーケンス選択モジュール６０とピンシーケンス選択モジュール６２のデータ入力における動作を表す説明図である。ピンシーケンス選択モジュール６２はピンシーケンス選択表７２と、カウンター７１と、入力レジスター６７と、データセレクター６７とを含む。入力レジスター６７（ＩＮ０、ＩＮ１…ＩＮｍ−１）は図４における出力レジスター６５と類似していて回路システム５０のｍ本のピン５８に対応する。カウンター７１はピンシーケンス選択表７２と接続され、ピンシーケンス選択表７２が予定のピンカウントとデータを入力レジスター６７から入力するシーケンスを提供するように駆動する。データセレクター７３（マルチプレクサーである）はピンシーケンス選択表７２の内容によって入力データを選び出し、回路システム５０におけるデータを保存するためのデータ目的位置７６（ＤＥＳ０、ＤＥＳ１…ＤＥＳｎ−１）とデータシーケンス選択モジュール６０に送信する。データシーケンス選択モジュール６０は予定のシーケンスを提供するデータシーケンス選択表７０とカウンター６１を含む。カウンター６１がデータシーケンス選択表７０を始動させるとともに、データシーケンス選択表７０はデータセレクター７３によって選出された予定数量のデータを予定のシーケンスによってデータ目的位置７６の相応位置に順次に書き込む。なお、ピンシーケンス選択モジュール６２を省いて、データセレクター６３がピン５８に直接出力することも可能である。

データ出力と入力を区別して、データシーケンス選択モジュール６０を出力データシーケンス選択モジュール８１と入力データシーケンス選択モジュール８３に分け、更にピンシーケンス選択モジュール６２を出力ピンシーケンス選択モジュール８５と入力ピンシーケンス選択モジュール８７に分ければ、この発明の実施例２となる。図７はこの発明の実施例２による汎用インターフェイス制御回路５０を表す説明図である。

以上はこの発明に好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。

この発明は三種類の制御表（データシーケンス選択表、ピンシーケンス選択表、入出力タイミング制御表）を利用し、さまざまな規格を有する外部回路に応じて入出力ピンカウントと、入出力データ量と、入出力データシーケンスを自由に調整することができる。

従来のインターフェイス制御回路のブロック図である。 この発明の実施例１によるインターフェイス制御回路を表す説明図である。 この発明による汎用インターフェイス制御回路を表す説明図である。 データシーケンス選択モジュールとピンシーケンス選択モジュールのデータ出力における動作を表す説明図である。 入出力タイミング制御モジュールの構造及び動作を表す説明図である。 データシーケンス選択モジュールとピンシーケンス選択モジュールのデータ入力における動作を表す説明図である。 この発明の実施例２による汎用インターフェイス制御回路を表す説明図である。

符号の説明

１０ 第一回路システム
１４、３４、５４ 外部回路システム
１６、６６ データソース
２２ 第二内部回路
３０、５０ 回路システム
３２、５２、８２ 汎用インターフェイス制御回路
３６ 制御表
３８ 汎用インターフェイス制御ユニット
４２、７２ ピンシーケンス選択表
４４、７４、９４ 入出力タイミング制御表
４８、５８ ピン
６０ データシーケンス選択モジュール
６１、７１、８１ カウンター
６２ ピンシーケンス選択モジュール
６３、７３ データセレクター
６４、８４ 入出力タイミング制御モジュール
６５ 出力レジスター
６７ 入力レジスター
６９ レジスター
７６ データ目的位置
８１ 出力データシーケンス選択モジュール
８３ 入力データシーケンス選択モジュール
８５ 出力ピンシーケンス選択モジュール
８７ 入力ピンシーケンス選択モジュール
９１ 出力データシーケンス選択表
９３ 入力データシーケンス選択表
９５ 出力ピンシーケンス選択表
９７ 入力ピンシーケンス選択表

Claims (19)

1. 回路システムにおけるデータを伝送するためのインターフェイス回路であって、
   複数の入出力端と、
   １件以上の入出力端データを記録するための入出力端シーケンス選択表と、
   １件以上の入出端データによって複数の入出力端のうちの１本以上の入出力端からデータを伝送するための入出力端シーケンス選択モジュールとを含むことを特徴とするインターフェイス回路。
2. 前記入出力端シーケンス選択表は更新可能であることを特徴とする請求項１記載のインターフェイス回路。
3. 前記回路システムは第二回路システムと接続され、前記入出力端シーケンス選択表の内容は第二回路システムに応じることを特徴とする請求項１記載のインターフェイス回路。
4. 前記インターフェイス回路は更に、
   シーケンスを提供するためのデータシーケンス選択表と、
   シーケンスによって１本以上の入出力端からデータを順次に伝送するためのデータシーケンス選択モジュールとを含むことを特徴とする請求項１記載のインターフェイス回路。
5. 前記インターフェイス回路は更に、
   周期データを提供するためのタイミング制御表と、
   周期データによってデータを伝送するためのタイミング制御ユニットとを含むことを特徴とする請求項１記載のインターフェイス回路。
6. 前記タイミング制御ユニットは周期データによってタイミング信号を出力することを特徴とする請求項５記載のインターフェイス回路。
7. データを伝送するためのインターフェイス回路であって、
   １本以上の入出力端と、
   シーケンスを提供するためのデータシーケンス選択表と、
   シーケンスによって１本以上の入出力端からデータを順次に伝送するためのデータシーケンス選択モジュールとを含むことを特徴とするインターフェイス回路。
8. 前記データシーケンス選択表は更新可能であることを特徴とする請求項７記載のインターフェイス回路。
9. 前記回路システムは第二回路システムと接続され、前記データシーケンス選択表の内容は第二回路システムに応じることを特徴とする請求項７記載のインターフェイス回路。
10. 前記インターフェイス回路は更に、
    周期データを提供するためのタイミング制御表と、
    周期データによってデータを伝送するためのタイミング制御ユニットとを含むことを特徴とする請求項７記載のインターフェイス回路。
11. 前記タイミング制御ユニットは周期データによってタイミング信号を出力することを特徴とする請求項１０記載のインターフェイス回路。
12. タイミング信号を出力するためのインターフェイス回路であって、
    タイミング信号に対応する周期データを提供するためのタイミング制御表と、
    周期データによってタイミング信号を出力するためのタイミング制御ユニットとを含むことを特徴とするインターフェイス回路。
13. 前記タイミング制御表は更に、タイミング信号と関連があるレベルデータを含むことを特徴とする請求項１２記載のインターフェイス回路。
14. 前記インターフェイス回路は回路システムに設けられ、該回路システムはインターフェイス回路を通して少なくとも一つの第二回路システムと接続され、前記タイミング制御表の内容は第二回路システムに応じることを特徴とする請求項１２記載のインターフェイス回路。
15. 前記タイミング制御表は更新可能であることを特徴とする請求項１２記載のインターフェイス回路。
16. データを伝送するためのインターフェイス回路であって、
    シーケンスを提供するデータシーケンス選択表を含み、シーケンスによってデータを配列するためのデータシーケンス選択モジュールと、
    データに対応する１本以上のピンを記録するピンシーケンス選択表を含み、１本以上のピンによってデータを伝送するピンシーケンス選択モジュールとを含むことを特徴とするインターフェイス回路。
17. 前記インターフェイス回路は更に、
    データシーケンス選択モジュールとピンシーケンスモジュールと電気的に接続され、周期データを提供する入出力タイミング制御表を含み、周期データによってデータを伝送するための入出力タイミング制御モジュールを含むことを特徴とする請求項１６記載のインターフェイス回路。
18. 前記回路システムはインターフェイス回路を通して少なくとも一つの第二回路システムと接続され、前記データシーケンス選択表、ピンシーケンス選択表及び入出力シーケンス制御表のいずれ一つ以上は更新可能であり、第二回路システムに応じることを特徴とする請求項１７記載のインターフェイス回路。
19. 前記データシーケンス選択モジュールは出力データシーケンス選択モジュールと入力データシーケンス選択モジュールとを含み、前記ピンシーケンス選択モジュールは出力ピンシーケンス選択モジュールと入力ピンシーケンス選択モジュールとを含むことを特徴とする請求項１６または請求項１７記載のインターフェイス回路。

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