JP2005115924A - インターフェイス回路 - Google Patents
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Abstract
【課題】従来の技術による諸問題を解決するため、インターフェイス特性を調整できるインターフェイス制御回路を提供する。
【解決手段】回路システムにおけるデータを伝送するためのインターフェイス回路は、複数の入出力端と、1件以上の入出力端データを記録するための入出力端シーケンス選択表と、1件以上の入出端データによって複数の入出力端のうちの1本以上の入出力端からデータを伝送するための入出力端シーケンス選択モジュールとを含む。
【選択図】図2
【解決手段】回路システムにおけるデータを伝送するためのインターフェイス回路は、複数の入出力端と、1件以上の入出力端データを記録するための入出力端シーケンス選択表と、1件以上の入出端データによって複数の入出力端のうちの1本以上の入出力端からデータを伝送するための入出力端シーケンス選択モジュールとを含む。
【選択図】図2
Description
この発明はインターフェイス制御回路に関し、特に伝送データのシーケンス、入出力ピンの本数及び位置、入出力のタイミング及び制御信号を調整できるインターフェイス制御回路に関する。
回路システムを相互接続する場合、インターフェイス制御回路を提供するほか、伝送データの形式と、入出力ピンの本数と、データ伝送の所要クロックサイクルなどを予め定めなければならない。図1は従来のインターフェイス制御回路12のブロック図である。図1によれば、インターフェイス制御回路12は第一回路システム10に設けられ、第一回路システム10はインターフェイス制御回路12を通して第二回路システム14と接続する。第一回路システム10は更にデータを入出力するための複数の第一ピン18を含み、第二回路システム14はそれに対応する複数の第二ピン20と第二内部回路22を含む。実際、第一回路システム10に対して、第二回路システム14はさまざまな規格を有するのみならず、第二回路システム14の規格によって入出力クロック及びピンカウント(第二ピン20の本数)は異なる。したがって、さまざまな第二回路システム14と接続するため、第一回路システム10におけるインターフェイス制御回路12はそれに応じて調整しなければならない。なお、第一回路システム10を同時に規格が異なる複数の第二回路システム14と接続すると、インターフェイス制御回路12の動作は複雑になる。例えば、図1による第一回路システム10がプリンター制御デジタル回路であり、規格が異なる複数のプリントヘッドと接続してその動作を制御する場合、複数のプリントヘッドは規格が異なる駆動チップ(第二回路システム14)を有するため、第一回路システム10は単一のインターフェイス制御回路を使用することが不可能である。
従来の技術によれば、図1におけるインターフェイス制御回路12にマイクロプロセッサーが充てられる。マイクロプロセッサーはファームウェアでデータを処理し、予定のシーケンスでデータを第一ピン18と第二ピン20を通して第二回路システム14に送信する。ファームウェアの修正で第二回路システム14の規格に応じてインターフェイスの設定を調整できるが、ファームウェアが決まるとともにインターフェイス制御回路12の定義も変更できなくなるため、前述の問題を解決できない。なお、プログラマブルゲートアレイを利用する従来の技術も存在している。プログラマブルゲートアレイは第二回路システム14の規格に応じてインターフェイス制御回路12の関連回路パラメーターを修正できる。しかし、プログラマブルゲートアレイの回路は複雑であるのみならず、大きな回路面積を要求するため、製品のコスト制御に支障をもたらす。
この発明は前述の問題を解決するため、インターフェイス特性を調整できるインターフェイス制御回路を提供することを課題とする。
この発明は回路システムにおけるデータを伝送するためのインターフェイス回路を提供する。当インターフェイス回路は、複数の入出力端と、1件以上の入出力端データを記録するための入出力端シーケンス選択表と、1件以上の入出端データによって複数の入出力端のうちの1本以上の入出力端からデータを伝送するための入出力端シーケンス選択モジュールとを含む。
この発明は更にデータを伝送するためのインターフェイス回路を提供する。当インターフェイス回路は、1本以上の入出力端と、シーケンスを提供するためのデータシーケンス選択表と、シーケンスによって1本以上の入出力端からデータを順次に伝送するためのデータシーケンス選択モジュールとを含む。
この発明は更にタイミング信号を出力するためのインターフェイス回路を提供する。当インターフェイス回路は、タイミング信号に対応する周期データを提供するためのタイミング制御表と、周期データによってタイミング信号を出力するためのタイミング制御ユニットとを含む。
この発明は更にデータを伝送するためのインターフェイス回路を提供する。当インターフェイス回路は、シーケンスを提供するデータシーケンス選択表を含み、シーケンスによってデータを配列するためのデータシーケンス選択モジュールと、データに対応する1本以上のピンを記録するピンシーケンス選択表を含み、1本以上のピンによってデータを伝送するピンシーケンス選択モジュールとを含む。
この発明は三種類の制御表(データシーケンス選択表、ピンシーケンス選択表、入出力タイミング制御表)を利用し、さまざまな規格を有する外部回路に応じて入出力ピンカウントと、入出力データ量と、入出力データシーケンスを自由に調整することができる。
かかる装置及び方法の特徴を詳述するために、具体的な実施例を挙げ、図示を参照にして以下に説明する。
図2を参照する。図2はこの発明の実施例1によるインターフェイス制御回路32を表す説明図である。インターフェイス制御回路32は回路システム30に設けられ、回路システム30はインターフェイス制御回路32を通して外部回路システム34と接続する。外部回路システム34に応じて、回路システム30は、複数(nとする)のデータを複数(mとする)のピン48を通して予定の周期(Tとする)内に外部回路システム34に送信するように定められる。このような条件において作動するために、インターフェイス制御回路32は少なくとも制御表36と汎用インターフェイス制御ユニット38とを含む。制御表36は予定のシーケンスと、ピンカウントと周期数などのパラメーターを提供し、汎用インターフェイス制御ユニット38は制御表36と接続され、制御表36によるパラメーターによってn件のデータをT周期内にm本のピン48を通して外部回路システム34に送信する。例えば、外部回路システム34に応じてnを50、mを10とすれば、Tの値は5(50/10=5)以上でなければならない。したがって、インターフェイス制御回路32は50件のデータが5周期内に10本のピン48を通して出力されるように制御する。
制御表36はデータシーケンス選択表40と、ピンシーケンス選択表44と、入出力タイミング制御表42とを含む。データシーケンス選択表40は前述の予定シーケンスを提供し、ピンシーケンス選択表44はピンカウントを予定し、入出力タイミング制御表42は前述の予定周期数を提供する。これらの制御表36はいずれも更新可能であるため、外部回路システム34に応じてその予定シーケンス、予定ピンカウント、予定周期数などのパラメーターを決めることが可能である。実際、データシーケンス選択表40と、ピンシーケンス選択表44と、入出力タイミング制御表42はそれぞれRAMまたはROMなどのメモリー装置に保存される。なお、制御表ごとに関連のファームウェアとハードウェアを付属させることも可能である。
もっとも、制御表を汎用インターフェイス制御ユニットに設けることも可能である。図3を参照する。図3はこの発明による汎用インターフェイス制御回路32を表す説明図である。汎用インターフェイス制御回路32はデータシーケンス選択モジュール60と、ピンシーケンス選択モジュール62と、入出力タイミング制御モジュール64とを含む。データシーケンス選択モジュール60は予定のシーケンスを提供するデータシーケンス選択表70を含み、予定のシーケンスによって回路システム50から予定数量のデータを呼び出す。ピンシーケンス選択モジュール62は予定ピンカウントと入出力データに対応するピン58の位置を決めるピンシーケンス選択表72を含み、ピンシーケンス選択表72の内容によってデータを予定数量のピン58に伝送する。入出力タイミング制御モジュール64はデータシーケンス選択モジュール60とピンシーケンス選択モジュール62との間に接続され、入出力タイミングと一つ以上の制御信号を提供する入出力タイミング制御表74を含む。入出力タイミング制御モジュール64はデータシーケンス選択モジュール60とピンシーケンス選択モジュール62との動作を統合し、予定件数のデータを予定の周期内に予定本数のピン58を通して回路システム50から出力し、または外部回路システム54から回路システム50に入力する。
図4を参照する。図4はデータシーケンス選択モジュール60とピンシーケンス選択モジュール62のデータ出力における動作を表す説明図である。データシーケンス選択モジュール60はデータシーケンス選択表70と、データセレクター(マルチプレクサーである)63と、カウンター61とを含む。カウンター61がデータシーケンス選択表70を始動させるとともに、データセレクター63はデータシーケンス選択表70による予定シーケンスによって回路システム50にある複数のデータを保存するデータソース66から予定件数(n)のデータ(SRC0、SRC1…SRCn−1)を順次に選び出し、ピンシーケンス選択モジュール62に送信する。ピンシーケンス選択モジュール62はピンシーケンス選択表72と、ピンシーケンス選択表72と接続されるカウンター71と、予定本数(m)のピン58に対応する出力レジスター65(OUT0、OUT1…OUTm−1)とを含む。ピンシーケンス選択表72はピンカウント(m)を予め決める。カウンター71がピンシーケンス選択表72を始動させるとともに、ピンシーケンス選択表72は出力ピン58を選び出して予定件数(n)のデータを出力レジスター65(m個の保存空間を有する)に順次に書き込む。なお、データセレクター63を省いて、データシーケンス選択表70がデータソース66を駆動して出力レジスター65に出力させることも可能である。
図4と図5を参照する。図5は入出力タイミング制御モジュール64の構造及び動作を表す説明図である。入出力タイミング制御モジュール64はデータシーケンス選択モジュール60とピンシーケンス選択モジュール62と接続され、カウンター81と、入出力タイミング制御表74とを含む。入出力タイミング制御モジュール64において、カウンター81は入出力タイミング制御表74にシーケンス信号STを送信する。入出力タイミング制御表74にインターフェイス制御の入出力タイミング及び関連制御信号(N0、N1…Ns…Ns+2)が保存されているため、入出力タイミング制御表74の内容によってデータシーケンス選択モジュール60とピンシーケンス選択モジュール62との動作を調整できる。なお、これらの信号を入出力タイミング制御モジュール64で直接出力し、レジスターまたはラッチ69(図示におけるN0−Nsに対応するレジスターまたはラッチT0−Ts)で同期伝送を実現することも可能である。更に、図2の通りに、制御信号(例えば図5における入力制御信号FINと出力制御信号FOUT)は入出力動作の関連情報を含むことも可能である。この場合、データシーケンス選択モジュール60とピンシーケンス選択モジュール62は制御信号と合わせてデータの入出力を実行する。
図6を参照する。図6はデータシーケンス選択モジュール60とピンシーケンス選択モジュール62のデータ入力における動作を表す説明図である。ピンシーケンス選択モジュール62はピンシーケンス選択表72と、カウンター71と、入力レジスター67と、データセレクター67とを含む。入力レジスター67(IN0、IN1…INm−1)は図4における出力レジスター65と類似していて回路システム50のm本のピン58に対応する。カウンター71はピンシーケンス選択表72と接続され、ピンシーケンス選択表72が予定のピンカウントとデータを入力レジスター67から入力するシーケンスを提供するように駆動する。データセレクター73(マルチプレクサーである)はピンシーケンス選択表72の内容によって入力データを選び出し、回路システム50におけるデータを保存するためのデータ目的位置76(DES0、DES1…DESn−1)とデータシーケンス選択モジュール60に送信する。データシーケンス選択モジュール60は予定のシーケンスを提供するデータシーケンス選択表70とカウンター61を含む。カウンター61がデータシーケンス選択表70を始動させるとともに、データシーケンス選択表70はデータセレクター73によって選出された予定数量のデータを予定のシーケンスによってデータ目的位置76の相応位置に順次に書き込む。なお、ピンシーケンス選択モジュール62を省いて、データセレクター63がピン58に直接出力することも可能である。
データ出力と入力を区別して、データシーケンス選択モジュール60を出力データシーケンス選択モジュール81と入力データシーケンス選択モジュール83に分け、更にピンシーケンス選択モジュール62を出力ピンシーケンス選択モジュール85と入力ピンシーケンス選択モジュール87に分ければ、この発明の実施例2となる。図7はこの発明の実施例2による汎用インターフェイス制御回路50を表す説明図である。
以上はこの発明に好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。
この発明は三種類の制御表(データシーケンス選択表、ピンシーケンス選択表、入出力タイミング制御表)を利用し、さまざまな規格を有する外部回路に応じて入出力ピンカウントと、入出力データ量と、入出力データシーケンスを自由に調整することができる。
10 第一回路システム
14、34、54 外部回路システム
16、66 データソース
22 第二内部回路
30、50 回路システム
32、52、82 汎用インターフェイス制御回路
36 制御表
38 汎用インターフェイス制御ユニット
42、72 ピンシーケンス選択表
44、74、94 入出力タイミング制御表
48、58 ピン
60 データシーケンス選択モジュール
61、71、81 カウンター
62 ピンシーケンス選択モジュール
63、73 データセレクター
64、84 入出力タイミング制御モジュール
65 出力レジスター
67 入力レジスター
69 レジスター
76 データ目的位置
81 出力データシーケンス選択モジュール
83 入力データシーケンス選択モジュール
85 出力ピンシーケンス選択モジュール
87 入力ピンシーケンス選択モジュール
91 出力データシーケンス選択表
93 入力データシーケンス選択表
95 出力ピンシーケンス選択表
97 入力ピンシーケンス選択表
14、34、54 外部回路システム
16、66 データソース
22 第二内部回路
30、50 回路システム
32、52、82 汎用インターフェイス制御回路
36 制御表
38 汎用インターフェイス制御ユニット
42、72 ピンシーケンス選択表
44、74、94 入出力タイミング制御表
48、58 ピン
60 データシーケンス選択モジュール
61、71、81 カウンター
62 ピンシーケンス選択モジュール
63、73 データセレクター
64、84 入出力タイミング制御モジュール
65 出力レジスター
67 入力レジスター
69 レジスター
76 データ目的位置
81 出力データシーケンス選択モジュール
83 入力データシーケンス選択モジュール
85 出力ピンシーケンス選択モジュール
87 入力ピンシーケンス選択モジュール
91 出力データシーケンス選択表
93 入力データシーケンス選択表
95 出力ピンシーケンス選択表
97 入力ピンシーケンス選択表
Claims (19)
- 回路システムにおけるデータを伝送するためのインターフェイス回路であって、
複数の入出力端と、
1件以上の入出力端データを記録するための入出力端シーケンス選択表と、
1件以上の入出端データによって複数の入出力端のうちの1本以上の入出力端からデータを伝送するための入出力端シーケンス選択モジュールとを含むことを特徴とするインターフェイス回路。 - 前記入出力端シーケンス選択表は更新可能であることを特徴とする請求項1記載のインターフェイス回路。
- 前記回路システムは第二回路システムと接続され、前記入出力端シーケンス選択表の内容は第二回路システムに応じることを特徴とする請求項1記載のインターフェイス回路。
- 前記インターフェイス回路は更に、
シーケンスを提供するためのデータシーケンス選択表と、
シーケンスによって1本以上の入出力端からデータを順次に伝送するためのデータシーケンス選択モジュールとを含むことを特徴とする請求項1記載のインターフェイス回路。 - 前記インターフェイス回路は更に、
周期データを提供するためのタイミング制御表と、
周期データによってデータを伝送するためのタイミング制御ユニットとを含むことを特徴とする請求項1記載のインターフェイス回路。 - 前記タイミング制御ユニットは周期データによってタイミング信号を出力することを特徴とする請求項5記載のインターフェイス回路。
- データを伝送するためのインターフェイス回路であって、
1本以上の入出力端と、
シーケンスを提供するためのデータシーケンス選択表と、
シーケンスによって1本以上の入出力端からデータを順次に伝送するためのデータシーケンス選択モジュールとを含むことを特徴とするインターフェイス回路。 - 前記データシーケンス選択表は更新可能であることを特徴とする請求項7記載のインターフェイス回路。
- 前記回路システムは第二回路システムと接続され、前記データシーケンス選択表の内容は第二回路システムに応じることを特徴とする請求項7記載のインターフェイス回路。
- 前記インターフェイス回路は更に、
周期データを提供するためのタイミング制御表と、
周期データによってデータを伝送するためのタイミング制御ユニットとを含むことを特徴とする請求項7記載のインターフェイス回路。 - 前記タイミング制御ユニットは周期データによってタイミング信号を出力することを特徴とする請求項10記載のインターフェイス回路。
- タイミング信号を出力するためのインターフェイス回路であって、
タイミング信号に対応する周期データを提供するためのタイミング制御表と、
周期データによってタイミング信号を出力するためのタイミング制御ユニットとを含むことを特徴とするインターフェイス回路。 - 前記タイミング制御表は更に、タイミング信号と関連があるレベルデータを含むことを特徴とする請求項12記載のインターフェイス回路。
- 前記インターフェイス回路は回路システムに設けられ、該回路システムはインターフェイス回路を通して少なくとも一つの第二回路システムと接続され、前記タイミング制御表の内容は第二回路システムに応じることを特徴とする請求項12記載のインターフェイス回路。
- 前記タイミング制御表は更新可能であることを特徴とする請求項12記載のインターフェイス回路。
- データを伝送するためのインターフェイス回路であって、
シーケンスを提供するデータシーケンス選択表を含み、シーケンスによってデータを配列するためのデータシーケンス選択モジュールと、
データに対応する1本以上のピンを記録するピンシーケンス選択表を含み、1本以上のピンによってデータを伝送するピンシーケンス選択モジュールとを含むことを特徴とするインターフェイス回路。 - 前記インターフェイス回路は更に、
データシーケンス選択モジュールとピンシーケンスモジュールと電気的に接続され、周期データを提供する入出力タイミング制御表を含み、周期データによってデータを伝送するための入出力タイミング制御モジュールを含むことを特徴とする請求項16記載のインターフェイス回路。 - 前記回路システムはインターフェイス回路を通して少なくとも一つの第二回路システムと接続され、前記データシーケンス選択表、ピンシーケンス選択表及び入出力シーケンス制御表のいずれ一つ以上は更新可能であり、第二回路システムに応じることを特徴とする請求項17記載のインターフェイス回路。
- 前記データシーケンス選択モジュールは出力データシーケンス選択モジュールと入力データシーケンス選択モジュールとを含み、前記ピンシーケンス選択モジュールは出力ピンシーケンス選択モジュールと入力ピンシーケンス選択モジュールとを含むことを特徴とする請求項16または請求項17記載のインターフェイス回路。
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