JP2005101468A - Semiconductor device and its manufacturing method - Google Patents

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Yoshio Shimoaka
善男 下赤
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    • H01ELECTRIC ELEMENTS
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    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor element where bubbles are reduced in a bump, and to provide its manufacturing method. <P>SOLUTION: The method for manufacturing a semiconductor element comprises a first step for preparing a semiconductor substrate 1 having a barrier metal layer 3 and a print mask 6 having an elongated opening 7, and a second step for arranging a print mask 6 on the semiconductor substrate 1 such that the opening 7 is located on the barrier metal layer 3. When the print mask 6 is arranged on the semiconductor substrate 1 in the second step, one end of the opening 7 in the longitudinal direction is located on the barrier metal layer 3 and the other end in the longitudinal direction is located outside the barrier metal layer 3. Furthermore, the distance L<SB>1</SB>between the other end of the opening 7 in the longitudinal direction and the end of the barrier metal layer most separated therefrom, and an effective radius r on the upper surface of the barrier metal layer is set to satisfy a relation 3.5×r≤L<SB>1</SB>. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、回路基板上の回路パターンにバンプを介して電気的に接続される半導体素子及びその製造方法に関するものである。 The present invention relates to a semiconductor element that is electrically connected to a circuit pattern on a circuit board via a bump, and a method for manufacturing the same.

従来より、回路パターンを有した回路基板の上面に、半導体素子をフェースダウンボンディングすること、すなわち、半導体素子の集積回路形成面を回路基板と対面させた状態で半導体素子を回路基板上に実装することが行われている。   Conventionally, a semiconductor element is face-down bonded to the upper surface of a circuit board having a circuit pattern, that is, the semiconductor element is mounted on the circuit board with the integrated circuit formation surface of the semiconductor element facing the circuit board. Things have been done.

かかるフェースダウンボンディングに用いられる半導体素子はフリップチップ型ICと呼ばれ、その端子を回路基板上の回路パターンに対し半田等の導電材を介して接続させるようにしたものが一般的であった。   A semiconductor element used for such face-down bonding is called a flip-chip type IC and generally has a terminal connected to a circuit pattern on a circuit board via a conductive material such as solder.

このような従来のフリップチップ型ICとしては、図4に示す如く、集積回路が設けられている半導体基板11の一主面に被着されたニッケル等から成る複数のバリアメタル層13上に半田バンプ15を選択的に形成した構造のものが知られている。   As such a conventional flip chip type IC, as shown in FIG. 4, solder is applied on a plurality of barrier metal layers 13 made of nickel or the like deposited on one main surface of a semiconductor substrate 11 provided with an integrated circuit. A structure in which bumps 15 are selectively formed is known.

かかるフリップチップ型ICを回路基板上に実装する場合は、フリップチップ型ICの半田バンプが回路基板上の対応する回路パターンと対向するようにしてフリップチップ型ICを回路基板上に載置させ、しかる後、半田バンプを高温で加熱・溶融させることによってフリップチップ型ICのバリアメタル層が回路基板上の回路パターンに半田接合される。   When mounting such a flip chip type IC on a circuit board, the flip chip type IC is placed on the circuit board so that the solder bumps of the flip chip type IC face the corresponding circuit pattern on the circuit board, Thereafter, the solder bump is heated and melted at a high temperature, whereby the barrier metal layer of the flip chip IC is soldered to the circuit pattern on the circuit board.

上述のフリップチップ型ICは、通常、図5に示すような手法により製作されている。すなわち、
(1)上面に、複数のバリアメタル層13及び該バリアメタル層3の非形成領域に被着されるパッシベーション層14を有する半導体基板11と、バリアメタル層13に1対1に対応する複数の開口17を有した印刷マスク16とを準備し(図5(a))、
(2)次に、印刷マスク16の開口17がバリアメタル層13上に位置するように印刷マスク16を半導体基板11上に配置し(図5(b))、
(3)続いて、印刷マスク16上に供給された半田ペースト15’aを、スキージ等を用いて開口17を介してバリアメタル層13上に印刷・塗布し(図5(c))、
(4)最後に、塗布した半田ペースト15’を加熱して球状の半田バンプ15を形成し、半導体基板11を所定形状に加工することによってフリップチップ型ICが完成する(図5(d))。
The above-described flip chip type IC is usually manufactured by a technique as shown in FIG. That is,
(1) A semiconductor substrate 11 having a plurality of barrier metal layers 13 and a passivation layer 14 deposited on a region where the barrier metal layer 3 is not formed on the upper surface, and a plurality of one-to-one correspondences with the barrier metal layer 13 A printing mask 16 having an opening 17 is prepared (FIG. 5A);
(2) Next, the printing mask 16 is arranged on the semiconductor substrate 11 so that the opening 17 of the printing mask 16 is located on the barrier metal layer 13 (FIG. 5B).
(3) Subsequently, the solder paste 15′a supplied onto the printing mask 16 is printed and applied onto the barrier metal layer 13 through the opening 17 using a squeegee or the like (FIG. 5C).
(4) Finally, the applied solder paste 15 'is heated to form spherical solder bumps 15, and the semiconductor substrate 11 is processed into a predetermined shape, thereby completing a flip-chip IC (FIG. 5D). .

尚、上述の印刷マスク16に設けられる開口17はバリアメタル層13よりもひと回り大きな長穴状を有しており、該開口17でバリアメタル層13を取り囲むように印刷マスク16を半導体基板11上に配置させた上、印刷マスク16の下面を半導体基板11上のパッシベーション層表面に接触させていた。
特開平6−267964号公報
Note that the opening 17 provided in the above-described printing mask 16 has an elongated hole shape that is slightly larger than the barrier metal layer 13, and the printing mask 16 is placed on the semiconductor substrate 11 so as to surround the barrier metal layer 13 by the opening 17. In addition, the lower surface of the printing mask 16 is in contact with the surface of the passivation layer on the semiconductor substrate 11.
JP-A-6-267964

しかしながら、このように印刷マスク16を半導体基板11上に配置させると、半導体基板11(パッシベーション層14)と印刷マスク16の間に隙間が存在しないため、半田ペースト15’を開口17内に充填する際に、開口17内の空気に逃げ場がなく、空気が半田ペースト15’内に巻き込まれる。このような半田ペースト15’を加熱してバリアメタル層13上に半田バンプ15を形成すると、半田バンプ15の内部に気泡が多く混入したフリップチップ型ICとなってしまう。このフリップチップ型ICを回路基板上に実装する場合、半田バンプ15中の気泡に起因して、溶融した半田バンプ15と回路基板上の回路パターンとの濡れ性が悪化し、両者間の接合強度を低下させる問題を誘発する。   However, when the print mask 16 is arranged on the semiconductor substrate 11 in this way, there is no gap between the semiconductor substrate 11 (passivation layer 14) and the print mask 16, so the solder paste 15 'is filled in the opening 17. At this time, the air in the opening 17 has no escape, and the air is caught in the solder paste 15 ′. When such solder paste 15 ′ is heated to form solder bumps 15 on the barrier metal layer 13, a flip chip IC in which many bubbles are mixed inside the solder bumps 15 is obtained. When this flip-chip type IC is mounted on a circuit board, the wettability between the melted solder bump 15 and the circuit pattern on the circuit board is deteriorated due to bubbles in the solder bump 15, and the bonding strength between them is reduced. Triggers problems that degrade.

本発明は上記問題点に鑑み案出したものであり、その目的はバンプ内に含まれる気泡が少ない半導体素子及びその製造方法を提供することにある。   The present invention has been devised in view of the above problems, and an object of the present invention is to provide a semiconductor device with few bubbles contained in bumps and a method for manufacturing the same.

本発明の半導体素子の製造方法は、上面に複数のバリアメタル層を有する半導体基板と、前記バリアメタル層に対応する長穴状の開口を有した印刷マスクとを準備する第1の工程と、前記開口がバリアメタル層上に位置するように印刷マスクを半導体基板上に配置させる第2の工程と、印刷マスク上にペーストを供給するとともに、該供給されたペーストを前記開口を介して前記バリアメタル層上に塗布する第3の工程と、該塗布したペーストを加熱してバリアメタル層上にバンプを形成する第4の工程と、を備えた半導体素子の製造方法において、前記第2の工程で印刷マスクを半導体基板上に配置させる際、前記開口の長手方向一端部をバリアメタル層上に位置させ、且つ前記開口の長手方向他端部をバリアメタル層の外側に位置させるとともに、前記開口の長手方向他端部と該他端部に最も離間した前記バリアメタル層端部との距離L、バリアメタル層上面の有効半径rの関係を、式(1)3.5×r≦Lを満足するように設定したことを特徴とする。 The semiconductor element manufacturing method of the present invention includes a first step of preparing a semiconductor substrate having a plurality of barrier metal layers on an upper surface and a printing mask having an elongated hole-like opening corresponding to the barrier metal layer; A second step of disposing a print mask on the semiconductor substrate such that the opening is positioned on the barrier metal layer; and supplying a paste on the print mask, and supplying the supplied paste through the opening to the barrier In the method for manufacturing a semiconductor device, comprising: a third step of applying on the metal layer; and a fourth step of heating the applied paste to form bumps on the barrier metal layer. When the printing mask is arranged on the semiconductor substrate, one end in the longitudinal direction of the opening is positioned on the barrier metal layer, and the other end in the longitudinal direction of the opening is positioned outside the barrier metal layer. Both the distance L 1 between the longitudinal end portion and the barrier metal layer end farthest to the other end portion of the opening, the relationship between the effective radius r of the barrier metal layer upper surface, wherein (1) 3.5 × characterized by being set so as to satisfy r ≦ L 1.

また本発明の半導体素子の製造方法は、上述の製造方法において、前記第2の工程で、前記開口の長手方向一端部と前記バリアメタル層端部との距離L、前記バリアメタル層上面の有効半径rの関係を式(2)0.5×r≦L≦1.4×rを満足するように設定したことを特徴とする。 Further, in the method for manufacturing a semiconductor element of the present invention, in the above-described manufacturing method, in the second step, the distance L 2 between the one end in the longitudinal direction of the opening and the end of the barrier metal layer, the upper surface of the barrier metal layer The relation of the effective radius r is set so as to satisfy the formula (2) 0.5 × r ≦ L 2 ≦ 1.4 × r.

更に本発明の半導体素子の製造方法は、上述の製造方法において、前記開口の長手方向一端部に位置する前記印刷マスクの下面側角部に面取り部を形成したことを特徴とする。   Furthermore, the semiconductor element manufacturing method of the present invention is characterized in that, in the above-described manufacturing method, a chamfered portion is formed at a corner on the lower surface side of the printing mask located at one end in the longitudinal direction of the opening.

一方、本発明の半導体素子は、半導体基板上に複数のバリアメタル層を点在させ、該バリアメタル層上にバンプを形成してなる半導体素子において、前記バンプ内に存在する気泡のうち、バリアメタル層上面の有効半径rの1/5以上の径を有する気泡数が平均1個/バンプ以下であることを特徴とする。   On the other hand, the semiconductor device of the present invention is a semiconductor device in which a plurality of barrier metal layers are scattered on a semiconductor substrate, and bumps are formed on the barrier metal layers. The number of bubbles having a diameter of 1/5 or more of the effective radius r on the upper surface of the metal layer is an average of 1 / bump or less.

本発明によれば、印刷マスクを半導体基板上に配置させる際、印刷マスクの開口の長手方向一端部をバリアメタル層上に位置させ、且つ前記開口の長手方向他端部をバリアメタル層の外側に位置させるとともに、前記開口の長手方向他端部と該他端部に最も離間したバリアメタル層端部との距離L、バリアメタル層上面の有効半径rの関係を、式(1)3.5×r≦Lを満足するように印刷マスクを半導体基板上に配置させた状態で、ペーストを前記開口を介してバリアメタル層上に塗布したことから、塗布されたペーストの一部がバリアメタル層の外側に大きくはみ出すこととなる。従って、バリアメタル層上にバンプを形成するにあたり、塗布したペーストを加熱すると、バリアメタル層の外側にはみ出したペーストがバリアメタル層上に向かって大きく流動し、該流動時にペースト内に含まれる気泡がペースト外に排出されることとなる。その結果、バリアメタル層上に形成されるバンプ内の気泡数を少なくすることができ、半導体素子を回路基板上に実装する際に、溶融したバンプと回路基板上の回路パターンとの濡れ性が良好となり、両者間の接合強度を高くすることができる。 According to the present invention, when the printing mask is disposed on the semiconductor substrate, one longitudinal end of the opening of the printing mask is positioned on the barrier metal layer, and the other longitudinal end of the opening is outside the barrier metal layer. And the relationship between the distance L 1 between the other end in the longitudinal direction of the opening and the end of the barrier metal layer farthest from the other end and the effective radius r of the upper surface of the barrier metal layer is expressed by Equation (1) 3 Since the paste was applied on the barrier metal layer through the opening in a state where the print mask was arranged on the semiconductor substrate so as to satisfy .5 × r ≦ L 1 , a part of the applied paste was It will protrude greatly outside the barrier metal layer. Therefore, when the applied paste is heated in forming the bumps on the barrier metal layer, the paste that protrudes outside the barrier metal layer largely flows toward the barrier metal layer, and bubbles contained in the paste during the flow. Will be discharged out of the paste. As a result, the number of bubbles in the bump formed on the barrier metal layer can be reduced, and when the semiconductor element is mounted on the circuit board, the wettability between the melted bump and the circuit pattern on the circuit board is reduced. It becomes favorable and the joint strength between both can be made high.

しかも本発明によれば、前記開口の長手方向一端部をバリアメタル層上に位置させたことから、開口周囲の印刷マスクと半導体基板との間に隙間が出来るようになり、ペーストを開口内に充填する際、前記隙間が開口内の空気の逃げ場となり、該空気が前記隙間を介して印刷マスクと半導体基板との間から排出されることとなる。従って、ペーストを塗布する際にペースト内に混入する気泡の数を少なくすることができ、これによっても、回路基板と半導体素子との接合強度を高くすることができる。   In addition, according to the present invention, since one end in the longitudinal direction of the opening is positioned on the barrier metal layer, a gap is formed between the print mask around the opening and the semiconductor substrate, and the paste is placed in the opening. When filling, the gap becomes an escape place for air in the opening, and the air is discharged from between the printing mask and the semiconductor substrate through the gap. Therefore, the number of bubbles mixed in the paste when applying the paste can be reduced, and this can also increase the bonding strength between the circuit board and the semiconductor element.

また本発明によれば、前記開口の長手方向一端部と前記バリアメタル層端部との距離L、前記バリアメタル層上面の有効半径rの関係を式(2)0.5×r≦L≦1.4×rを満足するように設定することにより、バリアメタル層からはみ出さずにバリアメタル層上に塗布されたペーストについてもペーストを加熱する際に若干流動させることができ、更に気泡数が少ないバンプを提供することができる。 According to the invention, the relationship between the distance L 2 between the longitudinal end of the opening and the end of the barrier metal layer and the effective radius r of the upper surface of the barrier metal layer is expressed by the equation (2) 0.5 × r ≦ L By setting to satisfy 2 ≦ 1.4 × r, the paste applied on the barrier metal layer without protruding from the barrier metal layer can be slightly fluidized when heating the paste, A bump having a small number of bubbles can be provided.

更に本発明によれば、前記開口の長手方向一端部に位置する前記印刷マスクの下面側角部に面取り部を形成することにより、開口の長手方向一端部の下面がバリアメタル層上に接触することでバリアメタル層の表面が傷つくことを良好に防止でき、これによって、バンプを構成するペーストに対するバリアメタル層の濡れ性を高く維持することができ、バンプとバリアメタル層との被着強度を高めることが可能となる。   Furthermore, according to the present invention, a chamfered portion is formed at a lower surface side corner portion of the printing mask located at one end portion in the longitudinal direction of the opening so that the lower surface of the one end portion in the longitudinal direction of the opening contacts the barrier metal layer. Therefore, it is possible to prevent the surface of the barrier metal layer from being damaged and to maintain high wettability of the barrier metal layer with respect to the paste constituting the bump, thereby increasing the adhesion strength between the bump and the barrier metal layer. It becomes possible to raise.

また更に本発明によれば、バンプ内に存在するバリアメタル層上面の有効半径rの1/5以上の径を有する気泡数が平均1個/バンプ以下とすることにより、半導体素子を回路基板上に実装する際に、バンプと回路基板との接合面付近に気泡が集まり、両者間での接合強度が不足するという不具合を有効に防止できる。   Furthermore, according to the present invention, the number of bubbles having a diameter of 1/5 or more of the effective radius r of the upper surface of the barrier metal layer existing in the bump is set to an average of 1 / bump or less. When mounting on the board, it is possible to effectively prevent the problem that bubbles gather near the joint surface between the bump and the circuit board and the joint strength between the two is insufficient.

以下、本発明を添付図面に基づいて詳細に説明する。   Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

図1は本発明の半導体素子の一例として示したフリップチップ型ICの断面図であり、同図に示すフリップチップ型ICは、大略的に半導体基板1と回路配線2とバリアメタル層3とパッシベーション層4とバンプ5とで構成されている。   FIG. 1 is a cross-sectional view of a flip chip type IC shown as an example of a semiconductor element of the present invention. The flip chip type IC shown in FIG. 1 is roughly a semiconductor substrate 1, a circuit wiring 2, a barrier metal layer 3, and a passivation. It consists of a layer 4 and bumps 5.

半導体基板1は、単結晶シリコン等の半導体材料により形成されており、その上面にトランジスタ等の機能素子(図示せず)や回路配線2、バリアメタル層3、パッシベーション層4等が被着され、これらを支持する支持母材として機能する。   The semiconductor substrate 1 is made of a semiconductor material such as single crystal silicon, and a functional element (not shown) such as a transistor, a circuit wiring 2, a barrier metal layer 3, a passivation layer 4 and the like are deposited on the upper surface thereof, It functions as a support base material that supports these.

このような半導体基板1は、例えば従来周知のチョコラルスキー法(引き上げ法)等によって形成された単結晶シリコンのインゴット(塊)を所定厚みにスライスして板体を得るとともに、その表面を研磨し、しかる後、従来周知の熱酸化法によって板体表面全体に絶縁膜を形成することによって製作される。   Such a semiconductor substrate 1 is obtained by, for example, slicing a single crystal silicon ingot formed by a conventionally known chocolate ski method (pull-up method) or the like to a predetermined thickness, and polishing the surface thereof. Thereafter, an insulating film is formed on the entire surface of the plate body by a conventionally known thermal oxidation method.

また半導体基板1上に形成される回路配線2は、アルミニウムや銅等の金属材料により0.5μm〜1.5μmの厚みに被着されており、図示しない機能素子に外部からの電源電力や電気信号等を供給するための給電配線として機能する。   The circuit wiring 2 formed on the semiconductor substrate 1 is deposited to a thickness of 0.5 μm to 1.5 μm with a metal material such as aluminum or copper. It functions as a power supply wiring for supplying signals and the like.

このような回路配線2の一部上面にはパッド領域2aが設けられており、該パッド領域2a上に複数のバリアメタル層3が形成されている。   A pad region 2 a is provided on a part of the upper surface of the circuit wiring 2, and a plurality of barrier metal layers 3 are formed on the pad region 2 a.

バリアメタル層3は、後述するバンプ5の構成材料と濡れ性の良好な材料により形成されており、例えばバンプ5が半田により形成されている場合、バリアメタル層3はニッケル(Ni)を主成分とした構成、例えば、半導体基板1側から亜鉛(Zn)、Ni及び金(Au)を順次積層させた構成、Zn,Niを順次積層した構成、Ni,Auを順次積層した構成、パラジウム(Pd)、Ni及びAuを順次積層した構成、Pd,Niを順次積層した構成、Ni,Auを順次積層した構成が採用される。   The barrier metal layer 3 is formed of a constituent material of the bump 5 described later and a material having good wettability. For example, when the bump 5 is formed of solder, the barrier metal layer 3 is mainly composed of nickel (Ni). For example, a structure in which zinc (Zn), Ni and gold (Au) are sequentially stacked from the semiconductor substrate 1 side, a structure in which Zn and Ni are sequentially stacked, a structure in which Ni and Au are sequentially stacked, palladium (Pd ), A configuration in which Ni and Au are sequentially stacked, a configuration in which Pd and Ni are sequentially stacked, and a configuration in which Ni and Au are sequentially stacked are employed.

バリアメタル層3は、フリップチップ型ICを回路基板上に実装する際、バリアメタル層3上に設けられるバンプ5の溶融に伴って回路配線2を形成するアルミニウム等が浸蝕されるのを有効に防止する作用を為す。   The barrier metal layer 3 effectively prevents the aluminum or the like forming the circuit wiring 2 from being eroded with the melting of the bump 5 provided on the barrier metal layer 3 when the flip chip type IC is mounted on the circuit board. It works to prevent it.

なお、上述したパッド領域2aを含む回路配線2は、従来周知のスパッタリング、フォトリソグラフィー技術、エッチング技術を採用することにより半導体基板1の上面に所定パターンに形成される。またバリアメタル層3は、例えば、後述するパッシベーション層4より露出したパッド領域2aに、従来周知の無電解メッキ法等を採用することにより、上述のバリアメタル層3の構成材料を半導体基板側より順次積層して厚みが1μm〜4μmの円柱状を成すように形成される。その結果、通常、バリアメタル層3の上面は後述のパッシベーション層4の表面よりも高くなる。   The circuit wiring 2 including the pad region 2a described above is formed in a predetermined pattern on the upper surface of the semiconductor substrate 1 by employing conventionally known sputtering, photolithography technology, and etching technology. Further, the barrier metal layer 3 is formed by, for example, adopting a conventionally known electroless plating method or the like to the pad region 2a exposed from the passivation layer 4 described later, so that the constituent material of the barrier metal layer 3 is changed from the semiconductor substrate side. The layers are sequentially laminated to form a cylindrical shape with a thickness of 1 μm to 4 μm. As a result, the upper surface of the barrier metal layer 3 is usually higher than the surface of the passivation layer 4 described later.

一方、バリアメタル層3の非形成領域には、窒化珪素(Si)や酸化珪素(SiO)、ポリイミド等の電気絶縁材料から成るパッシベーション層4が回路配線2や図示しない機能素子を被覆するように被着されている。 On the other hand, a passivation layer 4 made of an electrically insulating material such as silicon nitride (Si 3 N 4 ), silicon oxide (SiO 2 ), or polyimide is provided in the non-formation region of the barrier metal layer 3 with circuit wiring 2 or a functional element (not shown). It is applied to cover.

このパッシベーション層4は、その一部が回路配線2のパッド領域2aの一部上面まで延在されており、該延在部では他の領域に比べてパッシベーション層4の表面が上方に膨らんだ形となる。   A part of the passivation layer 4 extends to a part of the upper surface of the pad region 2 a of the circuit wiring 2, and the surface of the passivation layer 4 swells upward in the extended part as compared with other regions. It becomes.

このようなパッシベーション層4は、回路配線2やバリアメタル層これらを大気と良好に遮断することで、機能素子、回路配線2が大気中に含まれている水分等の接触により腐食するのを有効に防止する作用を為す。   Such a passivation layer 4 effectively blocks the circuit wiring 2 and the barrier metal layer from being corroded from the atmosphere, thereby effectively corroding the functional element and the circuit wiring 2 due to contact with moisture contained in the atmosphere. It works to prevent it.

尚、パッシベーション層4は、従来周知のスパッタリング、フォトリソグラフィー技術、エッチング技術等を採用することによって半導体基板1の上面に0.5μm〜3.0μmの厚みに形成される。   The passivation layer 4 is formed to a thickness of 0.5 μm to 3.0 μm on the upper surface of the semiconductor substrate 1 by employing a conventionally known sputtering, photolithography technique, etching technique or the like.

そして、先に述べたバリアメタル層3の上面には球状のバンプ5が形成されており、かかるバンプ5は半田等の導電材により形成されている。例えば、バンプ5が半田から成る場合、錫(Sn)と銀(Ag)と銅(Cu)とを所定の比率で溶融・固化させた金属接合用の合金が一般的に用いられる。   A spherical bump 5 is formed on the upper surface of the barrier metal layer 3 described above, and the bump 5 is formed of a conductive material such as solder. For example, when the bump 5 is made of solder, an alloy for metal bonding in which tin (Sn), silver (Ag), and copper (Cu) are melted and solidified at a predetermined ratio is generally used.

かかるバンプ5は、フリップチップ型ICを回路基板上に実装する際、加熱・溶融されることでフリップチップ型ICのバリアメタル層3と回路基板上の回路パターンとを接合させる作用を為す。   The bump 5 acts to bond the barrier metal layer 3 of the flip chip IC and the circuit pattern on the circuit board by being heated and melted when the flip chip IC is mounted on the circuit board.

このバンプ5は、その内部に含まれるバリアメタル層上面の有効半径rの1/5以上の径を有する気泡数が平均1個/バンプ以下と非常に少ないことから、フリップチップ型ICを回路基板上に実装する際に、溶融したバンプ5と回路基板上の回路パターンとの濡れ性が良好となる。それ故、フリップチップ型IC−回路基板間の接合強度を高くすることが可能なフリップチップ型ICの実現に供することができる。   Since the number of bubbles having a diameter of 1/5 or more of the effective radius r of the upper surface of the barrier metal layer contained in the bump 5 is very small as an average of 1 piece / bump or less, the bump chip IC is formed on the circuit board. When mounted on top, the wettability between the melted bump 5 and the circuit pattern on the circuit board becomes good. Therefore, it is possible to provide a flip chip IC capable of increasing the bonding strength between the flip chip IC and the circuit board.

なお、バリアメタル層上面の有効半径rとは、バリアメタル層上面の平面形状が円形である場合、その半径のことをいう。またバリアメタル層上面の平面形状が円形以外の形状である場合、該バリアメタル層上面の面積と等しい面積を有する仮想円の半径のことをいう。   Note that the effective radius r of the upper surface of the barrier metal layer refers to the radius when the planar shape of the upper surface of the barrier metal layer is circular. Further, when the planar shape of the upper surface of the barrier metal layer is a shape other than a circle, it means the radius of a virtual circle having an area equal to the area of the upper surface of the barrier metal layer.

かくして上述したフリップチップ型ICは、複数のバンプ5が回路基板上の対応する回路パターンと対向するようにして回路基板上に載置され、しかる後、バンプ5を高温で加熱・溶融させ、該溶融したバンプ5を回路基板上の回路パターン等に接合させることによって回路基板上に実装される。このとき、バンプ内には大きな気泡がほとんど存在しないため、フリップチップ型IC−回路基板間の接合強度を高くすることができる。   Thus, the flip chip type IC described above is placed on the circuit board such that the plurality of bumps 5 face the corresponding circuit patterns on the circuit board, and then the bumps 5 are heated and melted at a high temperature, The molten bump 5 is mounted on the circuit board by bonding it to a circuit pattern or the like on the circuit board. At this time, since there are almost no large bubbles in the bumps, the bonding strength between the flip chip type IC and the circuit board can be increased.

次に上述したフリップチップ型ICを形成する方法について図2を用いて説明する。同図は図1のフリップチップ型ICの製造方法を説明するための断面図である。   Next, a method for forming the above-described flip chip type IC will be described with reference to FIG. This figure is a cross-sectional view for explaining a method of manufacturing the flip chip type IC of FIG.

工程(1):まず、上面に回路配線2やバリアメタル層3、パッシベーション層4を被着した半導体基板1と、印刷マスク6とを準備する(図2(a))。   Step (1): First, a semiconductor substrate 1 having a circuit wiring 2, a barrier metal layer 3, and a passivation layer 4 deposited on the upper surface, and a printing mask 6 are prepared (FIG. 2A).

印刷マスク6は、アルミニウム合金やNi合金等の金属材料により板状に形成されたマスク本体に、長穴状を成す複数の開口7を穿設した構造を有しており、印刷マスク6上に載置されたペースト5’が開口7を介してバリアメタル層3上に塗布される。尚、印刷マスク6は、マスク本体がNi合金から成る場合、従来周知のアディティブ法を採用することにより形成される。また開口7の形状としては長円形状や長方形状、平行四辺形状等の長穴形状が考えられる。   The printing mask 6 has a structure in which a plurality of openings 7 having a long hole shape are formed in a mask body formed in a plate shape by a metal material such as an aluminum alloy or a Ni alloy. The placed paste 5 ′ is applied on the barrier metal layer 3 through the opening 7. The printing mask 6 is formed by adopting a conventionally known additive method when the mask body is made of Ni alloy. Further, the shape of the opening 7 may be a long hole shape such as an oval shape, a rectangular shape, or a parallelogram shape.

工程(2):次に半導体基板1上に印刷マスク6を配設する(図2(b))。   Step (2): Next, a print mask 6 is disposed on the semiconductor substrate 1 (FIG. 2B).

このとき、印刷マスク6は半導体基板1上のパッシベーション層4に接触するように配置され、かつ、開口7の長手方向一端部がバリアメタル層3上に配置され、且つ開口7の長手方向他端部がバリアメタル層3より大きく離間するように半導体基板1上に配置される。具体的には、開口7の長手方向他端部と該他端部から最も離間したバリアメタル層端部との距離L、バリアメタル層上面の有効半径rとの関係を式(1)3.5×r≦Lを満足するように設定することが重要であり、これによって、後の工程においてペースト5’をバリアメタル層3上に塗布する際にペースト5’の一部をバリアメタル層3の外側に大きくはみ出させることができ、ペースト5’の加熱時にペースト5’の流動を大きくしてバンプ5内に含まれる気泡数を少なくすることが可能となる。なお、バリアメタル層上面の有効半径rは、先に述べた通りである。 At this time, the printing mask 6 is disposed so as to contact the passivation layer 4 on the semiconductor substrate 1, one end in the longitudinal direction of the opening 7 is disposed on the barrier metal layer 3, and the other end in the longitudinal direction of the opening 7. The portion is disposed on the semiconductor substrate 1 so as to be farther away than the barrier metal layer 3. Specifically, the relationship between the distance L 1 between the other end in the longitudinal direction of the opening 7 and the end of the barrier metal layer farthest from the other end and the effective radius r of the upper surface of the barrier metal layer is expressed by Equation (1) 3 .5 × r ≦ L 1 is important, so that when the paste 5 ′ is applied onto the barrier metal layer 3 in a later step, a part of the paste 5 ′ is applied to the barrier metal. It is possible to greatly protrude outside the layer 3, and it is possible to increase the flow of the paste 5 ′ when the paste 5 ′ is heated to reduce the number of bubbles contained in the bumps 5. The effective radius r on the upper surface of the barrier metal layer is as described above.

また開口7の長手方向一端部がバリアメタル層3上に位置しているため、開口7の周辺の印刷マスク6は、上面の高さがパッシベーション層4よりも高いバリアメタル層3によって一部上方に持ち上げられ、開口周囲における印刷マスク6の下面と半導体基板1上のパッシベーション層表面との間に隙間Gが形成されることとなる。それ故、後の工程においてペースト5’を開口7内に充填する際、前記隙間Gが開口7内の空気の逃げ場となり、該空気が前記隙間Gを介して印刷マスク6と半導体基板1(パッシベーション層4)との間から排出されることとなる。従って、ペースト5’を塗布する際にペースト5’内に混入する気泡数を少なくすることができ、これによっても、回路基板とフリップチップ型ICとの接合強度維持に供することができる。   In addition, since one end in the longitudinal direction of the opening 7 is located on the barrier metal layer 3, the print mask 6 around the opening 7 is partially above the upper surface by the barrier metal layer 3 whose height of the upper surface is higher than that of the passivation layer 4. Thus, a gap G is formed between the lower surface of the printing mask 6 around the opening and the surface of the passivation layer on the semiconductor substrate 1. Therefore, when the paste 5 ′ is filled in the opening 7 in a later step, the gap G becomes an escape area for the air in the opening 7, and the air passes through the gap G and the print mask 6 and the semiconductor substrate 1 (passivation). It will be discharged from between the layers 4). Therefore, the number of bubbles mixed in the paste 5 'when applying the paste 5' can be reduced, and this can also be used to maintain the bonding strength between the circuit board and the flip chip type IC.

また前記距離Lと有効半径rとの関係を上述の式(1)を満足させることに加え、本実施形態の如く、開口7の長手方向一端部と上述のバリアメタル層端部との距離L、上述のバリアメタル層上面の有効半径rとの関係を0.5×r≦L≦1.4×rを満足するように設定しておけば、バリアメタル層3からはみ出さずにバリアメタル層3上に塗布されたペースト5’についてもペースト5’の加熱時に若干流動させることができ、これによって更に気泡数が少ないバンプ5を得ることができる。 The distance between the distance L 1 and the relation between the effective radius r addition to satisfying the above formula (1), as in the present embodiment, one end portion in the longitudinal direction with the above-described barrier metal layer end of the opening 7 L 2, by setting the relationship between the effective radius r of the barrier metal layer upper surface of the above so as to satisfy 0.5 × r ≦ L 2 ≦ 1.4 × r, without protruding from the barrier metal layer 3 In addition, the paste 5 ′ applied on the barrier metal layer 3 can also be made to flow slightly when the paste 5 ′ is heated, whereby the bump 5 having a smaller number of bubbles can be obtained.

なお、上記距離Lと有効半径rの関係が3.5×r>Lであると、塗布されたペースト5’の流動距離が短すぎて、ペースト5’中の気泡を除去することが困難となる。従って、距離Lと有効半径rの関係を3.5×r≦Lに設定することが重要である。 If the relationship between the distance L 1 and the effective radius r is 3.5 × r> L 1 , the flow distance of the applied paste 5 ′ is too short, and bubbles in the paste 5 ′ can be removed. It becomes difficult. Therefore, it is important to set the relationship between the distance L 1 and the effective radius r to 3.5 × r ≦ L 1 .

また上記距離Lと有効半径rとの関係がL<0.5×rであると、バリアメタル層3上に塗布されたペースト5’の流動距離が短いため、該ペースト5’の気泡を効果的に除去することが難しくなり、一方、L>1.4×rであると、バリアメタル層3上に塗布されるペースト5’の量が少なすぎて、ペースト5’の加熱によってバリアメタル層3の外側にはみ出したペースト5’をバリアメタル層3上まで流動させることができなくなるおそれがある。従って、上記距離L、有効半径rとの関係を0.5×r≦L≦1.4×rを満足するように設定しておくことが好ましい。 If the relationship between the distance L 2 and the effective radius r is L 2 <0.5 × r, the flow distance of the paste 5 ′ applied on the barrier metal layer 3 is short, so the bubbles of the paste 5 ′ On the other hand, if L 2 > 1.4 × r, the amount of paste 5 ′ applied on the barrier metal layer 3 is too small, and the paste 5 ′ is heated. There is a possibility that the paste 5 ′ protruding outside the barrier metal layer 3 cannot flow to the barrier metal layer 3. Therefore, it is preferable to set the relationship between the distance L 2 and the effective radius r so as to satisfy 0.5 × r ≦ L 2 ≦ 1.4 × r.

工程(3):続いて、印刷マスク上にペースト5’を供給するとともに、スキージの刃先を印刷マスク6に対して押し当てた状態でスキージを移動させ、ペースト5’を印刷マスク6の開口7よりバリアメタル層3上に塗布する(図2(c))。   Step (3): Subsequently, the paste 5 ′ is supplied onto the printing mask, and the squeegee is moved in a state where the blade edge of the squeegee is pressed against the printing mask 6, and the paste 5 ′ is moved to the opening 7 of the printing mask 6. Then, it is applied on the barrier metal layer 3 (FIG. 2C).

このとき、開口7とバリアメタル層3との位置関係を上述の式(1)を満足するように設定したことから、バリアメタル層3上に塗布されたペースト5’の一部はバリアメタル層3の外側に大きくはみ出すこととなる。   At this time, since the positional relationship between the opening 7 and the barrier metal layer 3 is set so as to satisfy the above formula (1), a part of the paste 5 ′ applied on the barrier metal layer 3 is part of the barrier metal layer. 3 will protrude greatly to the outside of 3.

なお、ペースト5’としては導電性を有する材料が用いられる。例えば、多数の半田粒子にフラックス等を添加・混合して所定の粘度に調整した半田ペースト等が好適に用いられる。   Note that a conductive material is used as the paste 5 '. For example, a solder paste or the like that is adjusted to a predetermined viscosity by adding and mixing a flux or the like to a large number of solder particles is preferably used.

工程(4):最後に、バリアメタル層3上に塗布したペースト5’を乾燥させ、しかる後、これを220℃〜260℃の温度で20秒間〜3分間加熱することによってバリアメタル層3上にバンプ5を形成する(図2(d))。   Step (4): Finally, the paste 5 ′ applied on the barrier metal layer 3 is dried, and then heated at a temperature of 220 ° C. to 260 ° C. for 20 seconds to 3 minutes, so that the barrier metal layer 3 is heated. Bumps 5 are formed on the substrate (FIG. 2D).

ペースト5’を加熱すると、バリアメタル層3の外側にはみ出したペースト5’がバリアメタル層3上に向かって大きく流動し、該流動時にペースト5’内に含まれる気泡がペースト5’外に排出されることとなる。その結果、バリアメタル層3上に形成されるバンプ5内の気泡数を少なくすることができ、フリップチップ型ICを回路基板上に実装する際に、溶融したバンプと回路基板上の回路パターンとの濡れ性が良好となり、両者間の接合強度を高くすることができる。   When the paste 5 ′ is heated, the paste 5 ′ that protrudes outside the barrier metal layer 3 flows greatly toward the barrier metal layer 3, and bubbles contained in the paste 5 ′ are discharged outside the paste 5 ′ during the flow. Will be. As a result, the number of bubbles in the bump 5 formed on the barrier metal layer 3 can be reduced, and when the flip chip IC is mounted on the circuit board, the melted bump and the circuit pattern on the circuit board The wettability is improved, and the bonding strength between them can be increased.

尚、本発明は上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良が可能である。   In addition, this invention is not limited to the above-mentioned embodiment, A various change and improvement are possible in the range which does not deviate from the summary of this invention.

例えば上述の実施形態において、開口7の長手方向一端部に位置する印刷マスク6の下面側角部にR面やC面等の面取り部7aを形成しておけば、開口7の長手方向一端部がバリアメタル層3上に接触することによってバリアメタル層3が傷つくことを良好に防止でき、これによって、バンプ5を構成するペースト5’に対するバリアメタル層3の濡れ性を高く維持することができ、バンプ5とバリアメタル層3との接合の信頼性を高くすることができる。   For example, in the above-described embodiment, if a chamfered portion 7 a such as an R surface or a C surface is formed at the lower surface side corner portion of the printing mask 6 positioned at one end portion in the longitudinal direction of the opening 7, one end portion in the longitudinal direction of the opening 7. Can be satisfactorily prevented from being damaged by contact with the barrier metal layer 3, whereby the wettability of the barrier metal layer 3 with respect to the paste 5 ′ constituting the bump 5 can be maintained high. The reliability of bonding between the bump 5 and the barrier metal layer 3 can be increased.

次に本発明の作用効果を実施例に基づき説明する。本実施例では、半導体基板上に設けられる複数のバリアメタル層上に印刷マスクを用いてペーストを塗布し、これを加熱してバリアメタル層上にバンプを形成する際、上述した開口の長手方向他端部とバリアメタル層端部との距離Lとバリアメタル層上面の有効半径rとの関係を少しずつ異ならせ、これら各関係についてバンプを形成した場合、バンプ1個あたりに含まれるバリアメタル層上面の有効半径rの1/5以上の径を有する気泡数を測定した。 Next, the function and effect of the present invention will be described based on examples. In this embodiment, when a paste is applied on a plurality of barrier metal layers provided on a semiconductor substrate using a printing mask and heated to form bumps on the barrier metal layer, the longitudinal direction of the opening described above is applied. with different relation between the effective radius r of the distance L 1 and the barrier metal layer upper surface of the other end portion and the barrier metal layer end little by little, in the case of forming a bump for each of these relationships, a barrier contained per bump The number of bubbles having a diameter of 1/5 or more of the effective radius r on the upper surface of the metal layer was measured.

なお、バンプ内の気泡数は、マイクロフォーカスX線検査装置(X線透過法)により測定した。また開口としては、50μm×74μmの寸法を有した長方形状の穴の短手方向両端部に半径37μmの半円の穴を組み合わせて構成された長円形状の穴であり、かかる開口の長手方向の幅が124μm、短手方向の幅が74μmである。またバリアメタル層は上面形状が半径3.5μm(有効半径3.5μm)の円形を成す円柱状とした。ペーストとしては、Sn:Ag:Cuを96.5:3.0:0.5の重量比で混合させた半田ペーストを使用し、バンプを形成する際のペースト加熱温度は245℃とした。またバリアメタル層の個数、すなわちバンプの個数は30個とした。以上の実施結果を表1に示す。

Figure 2005101468
The number of bubbles in the bump was measured by a microfocus X-ray inspection apparatus (X-ray transmission method). The opening is an oblong hole formed by combining a semicircular hole with a radius of 37 μm at both ends of a rectangular hole having a dimension of 50 μm × 74 μm, and the longitudinal direction of the opening. The width is 124 μm, and the width in the short direction is 74 μm. The barrier metal layer has a cylindrical shape whose upper surface is a circle having a radius of 3.5 μm (effective radius of 3.5 μm). As the paste, a solder paste in which Sn: Ag: Cu was mixed at a weight ratio of 96.5: 3.0: 0.5 was used, and the paste heating temperature when forming the bumps was 245 ° C. The number of barrier metal layers, that is, the number of bumps, was 30. The above results are shown in Table 1.
Figure 2005101468

表1によれば、開口の長手方向他端部とバリアメタル層端部との距離L、バリアメタル層上面の有効半径rの関係が3.5×r≦Lを満足するサンプルNo.4〜No.7においては気泡数が少なくなっている。一方、3.5×r≦Lを満足しないサンプルNo.1〜No.3においてはバンプ内の気泡数が多くなっている。 According to Table 1, sample No. 1 in which the relationship between the distance L 1 between the other end in the longitudinal direction of the opening and the end of the barrier metal layer and the effective radius r of the upper surface of the barrier metal layer satisfies 3.5 × r ≦ L 1 . 4-No. In 7, the number of bubbles is reduced. On the other hand, Sample No. is not satisfied 3.5 × r ≦ L 1 1-No. In No. 3, the number of bubbles in the bump is increased.

以上の実施結果より、本発明の作用効果を得るには、開口の長手方向他端部とバリアメタル層端部との距離L、バリアメタル層の有効半径rの関係が3.5×r≦Lを満足していればよいことが判る。 From the above implementation results, in order to obtain the effect of the present invention, the relationship between the distance L 1 between the other end in the longitudinal direction of the opening and the end of the barrier metal layer and the effective radius r of the barrier metal layer is 3.5 × r. It can be seen that it is sufficient if ≦ L 1 is satisfied.

本発明の半導体素子の一例としてのフリップチップ型ICの断面図である。It is sectional drawing of the flip chip type IC as an example of the semiconductor element of this invention. (a)〜(d)は図1のフリップチップ型ICの製造方法を説明するための断面図である。(A)-(d) is sectional drawing for demonstrating the manufacturing method of the flip chip type IC of FIG. 実施例に使用される印刷マスクの開口の平面図である。It is a top view of the opening of the printing mask used for an Example. 従来の半導体素子の一例としてのフリップチップ型ICの断面図である。It is sectional drawing of the flip chip type IC as an example of the conventional semiconductor element. (a)〜(d)は図4のフリップチップ型ICの製造方法を説明するための断面図である。(A)-(d) is sectional drawing for demonstrating the manufacturing method of the flip chip type IC of FIG.

1・・・半導体基板
2・・・回路配線
2a・・・パッド領域
3・・・バリアメタル層
4・・・パッシベーション層
5・・・バンプ
5’・・・ペースト
6・・・印刷マスク
7・・・開口
DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate 2 ... Circuit wiring 2a ... Pad area | region 3 ... Barrier metal layer 4 ... Passivation layer 5 ... Bump 5 '... Paste 6 ... Printing mask 7 ..Opening

Claims (4)

上面に複数のバリアメタル層を有する半導体基板と、前記バリアメタル層に対応する長穴状の開口を有した印刷マスクとを準備する第1の工程と、前記開口がバリアメタル層上に位置するように印刷マスクを半導体基板上に配置させる第2の工程と、印刷マスク上にペーストを供給するとともに、該供給されたペーストを前記開口を介して前記バリアメタル層上に塗布する第3の工程と、該塗布したペーストを加熱してバリアメタル層上にバンプを形成する第4の工程と、を備えた半導体素子の製造方法において、
前記第2の工程で印刷マスクを半導体基板上に配置させる際、前記開口の長手方向一端部をバリアメタル層上に位置させ、且つ、前記開口の長手方向他端部をバリアメタル層の外側に位置させるとともに、前記開口の長手方向他端部と該他端部に最も離間した前記バリアメタル層端部との距離L、バリアメタル層上面の有効半径rの関係を、式(1)を満足するように設定したことを特徴とする半導体素子の製造方法。
式(1):3.5×r≦L
A first step of preparing a semiconductor substrate having a plurality of barrier metal layers on an upper surface and a printing mask having an elongated hole-like opening corresponding to the barrier metal layer, and the opening is located on the barrier metal layer A second step of arranging the print mask on the semiconductor substrate, and a third step of supplying the paste on the print mask and applying the supplied paste onto the barrier metal layer through the opening. And a fourth step of heating the applied paste to form bumps on the barrier metal layer,
When the printing mask is disposed on the semiconductor substrate in the second step, one end in the longitudinal direction of the opening is positioned on the barrier metal layer, and the other end in the longitudinal direction of the opening is outside the barrier metal layer. The relationship between the distance L 1 between the other end in the longitudinal direction of the opening and the end of the barrier metal layer farthest from the other end and the effective radius r of the upper surface of the barrier metal layer is expressed by the following equation (1). A method of manufacturing a semiconductor device, characterized in that the semiconductor device is set to satisfy.
Equation (1): 3.5 × r ≦ L 1
前記第2の工程で、前記開口の長手方向一端部と前記バリアメタル層端部との距離L、前記バリアメタル層上面の有効半径rの関係を式(2)を満足するように設定したことを特徴とする請求項1に記載の半導体素子の製造方法。
式(2):0.5×r≦L≦1.4×r
In the second step, the relationship between the distance L 2 between one end of the opening in the longitudinal direction and the end of the barrier metal layer and the effective radius r of the upper surface of the barrier metal layer was set so as to satisfy Expression (2). The method of manufacturing a semiconductor device according to claim 1.
Formula (2): 0.5 × r ≦ L 2 ≦ 1.4 × r
前記開口の長手方向一端部に位置する前記印刷マスクの下面側角部に面取り部を形成したことを特徴とする請求項1または請求項2に記載の半導体素子の製造方法。 The method for manufacturing a semiconductor device according to claim 1, wherein a chamfered portion is formed at a corner portion on the lower surface side of the printing mask located at one end portion in the longitudinal direction of the opening. 半導体基板上に複数のバリアメタル層を点在させ、該バリアメタル層上にバンプを形成してなる半導体素子において、
前記バンプ内に存在する気泡のうち、バリアメタル層上面の有効半径rの1/5以上の径を有する気泡数が平均1個/バンプ以下であることを特徴とする半導体素子。
In a semiconductor element formed by interposing a plurality of barrier metal layers on a semiconductor substrate and forming bumps on the barrier metal layer,
The number of bubbles having a diameter of 1/5 or more of the effective radius r of the upper surface of the barrier metal layer among the bubbles present in the bump is 1 on average / bump or less.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005081290A1 (en) * 2004-02-19 2005-09-01 Nikon Corporation Exposure apparatus and method of producing the device
JP2015054998A (en) * 2013-09-13 2015-03-23 コニカミノルタ株式会社 Mask for vapor deposition, method of manufacturing mask for vapor deposition, and method of manufacturing organic electroluminescent element

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11145176A (en) * 1997-11-11 1999-05-28 Fujitsu Ltd Method for forming solder bump and method for forming preliminary solder
JPH11297735A (en) * 1998-04-10 1999-10-29 Fujitsu Ltd Method for producing bump and semiconductor device
JP2002134538A (en) * 2000-10-27 2002-05-10 Nec Corp Method for forming solder bump
JP2002141367A (en) * 1999-12-27 2002-05-17 Fujitsu Ltd Method for forming bump, electronic component and solder paste

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11145176A (en) * 1997-11-11 1999-05-28 Fujitsu Ltd Method for forming solder bump and method for forming preliminary solder
JPH11297735A (en) * 1998-04-10 1999-10-29 Fujitsu Ltd Method for producing bump and semiconductor device
JP2002141367A (en) * 1999-12-27 2002-05-17 Fujitsu Ltd Method for forming bump, electronic component and solder paste
JP2002134538A (en) * 2000-10-27 2002-05-10 Nec Corp Method for forming solder bump

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005081290A1 (en) * 2004-02-19 2005-09-01 Nikon Corporation Exposure apparatus and method of producing the device
JPWO2005081290A1 (en) * 2004-02-19 2007-10-25 株式会社ニコン Exposure apparatus and device manufacturing method
JP2010161406A (en) * 2004-02-19 2010-07-22 Nikon Corp Exposure apparatus, and method of producing device
JP2011097114A (en) * 2004-02-19 2011-05-12 Nikon Corp Exposure apparatus, and device manufacturing method
JP4797984B2 (en) * 2004-02-19 2011-10-19 株式会社ニコン Exposure apparatus and device manufacturing method
JP2015054998A (en) * 2013-09-13 2015-03-23 コニカミノルタ株式会社 Mask for vapor deposition, method of manufacturing mask for vapor deposition, and method of manufacturing organic electroluminescent element

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