JP2005101264A - Cmos transistor and method for manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a miniature CMOS transistor and a method for manufacturing the CMOS transistor. <P>SOLUTION: The CMOS transistor is formed with a conductive layer in a contact hole provided so as to come into contact with one side face of a source and drain region of a semiconductor layer of an n-type thin film transistor, and one side face of the source and drain region of the semiconductor layer of a p-type thin film transistor, respectively. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、ＣＭＯＳトランジスタ及びＣＭＯＳトランジスタの製造方法に関する。   The present invention relates to a CMOS transistor and a method for manufacturing a CMOS transistor.

従来より、例えば図１０に示すような、低温ポリシリコンＴＦＴ−ＬＣＤパネル１００において、そのドライバ回路部分１０１には、図１１に示すようなＣチャンネル型ＭＯＳトランジスタ１０２（ＣＭＯＳ）が用いられている。
ＣＭＯＳトランジスタ１０２は、Ｎチャンネル型ＭＯＳトランジスタ（ＮＭＯＳ）とＰチャンネル型ＭＯＳトランジスタ（ＰＭＯＳ）とを同一基板上に配置して構成されるものであり、近年種々の技術が開示されている（例えば、特許文献１参照。）。ＣＭＯＳはインバータやシフトレジスタ等で多段に配置されて用いられることが多い。 Conventionally, for example, in a low-temperature polysilicon TFT-LCD panel 100 as shown in FIG. 10, a C-channel MOS transistor 102 (CMOS) as shown in FIG.
The CMOS transistor 102 is configured by arranging an N-channel MOS transistor (NMOS) and a P-channel MOS transistor (PMOS) on the same substrate, and various techniques have been disclosed in recent years (for example, (See Patent Document 1). CMOSs are often used in multiple stages such as inverters and shift registers.

図１１（ａ）は一般的なコプラナ型のＣＭＯＳトランジスタ１０２の構造を示す平面図、図１１（ｂ）は図１１のａ−ａ´断面を示した断面図であり、ガラス基板１０３上の下層絶縁膜１０４、ＮＭＯＳ及びＰＭＯＳの半導体層１０５及び１０６、ゲート絶縁膜１０７、ゲート配線１０８、層間絶縁膜１０９、ソース、ドレイン配線１１０、保護絶縁膜１１１等から概略構成されている。
また、図１２は一般的な逆スタガ型のＣＭＯＳトランジスタ１０２の構造を示す断面図であり、ガラス基板１０３上に、ゲート配線１０８、ゲート絶縁膜１０７、ＮＭＯＳ及びＰＭＯＳの半導体層１０５及び１０６、層間絶縁膜１０９、ソース、ドレイン配線１１０、保護絶縁膜１１１等から概略構成されている。
そして、コプラナ型と逆スタガ型のいずれのＣＭＯＳトランジスタも、ＮＭＯＳのソース、ドレインの一方とＰＭＯＳのソース、ドレインの一方とが配線１１４に接続された構成となっている（図１１に点線で囲む範囲）。ここでＮＭＯＳのソース、ドレインの一方はＮＭＯＳの半導体層１０５上に形成され、ＰＭＯＳのソース、ドレインの一方はＮＭＯＳの半導体層１０５とは平面的に異なった位置に配置されたＰＭＯＳの半導体層１０６に形成され、これらが、それぞれの半導体層１０５、１０６とは平面的に異なる位置に配置された配線１１４で互いに接続されていた。
特開平６−６９２３７号公報 FIG. 11A is a plan view showing a structure of a general coplanar type CMOS transistor 102, and FIG. 11B is a cross-sectional view showing a cross section taken along the line aa ′ of FIG. An insulating film 104, NMOS and PMOS semiconductor layers 105 and 106, a gate insulating film 107, a gate wiring 108, an interlayer insulating film 109, a source / drain wiring 110, a protective insulating film 111, and the like are roughly configured.
FIG. 12 is a cross-sectional view showing the structure of a general inverted staggered CMOS transistor 102. On a glass substrate 103, a gate wiring 108, a gate insulating film 107, NMOS and PMOS semiconductor layers 105 and 106, and an interlayer An insulating film 109, a source / drain wiring 110, a protective insulating film 111, and the like are roughly configured.
Each of the coplanar and inverted staggered CMOS transistors has a configuration in which one of the NMOS source and drain and one of the PMOS source and drain are connected to the wiring 114 (enclosed by a dotted line in FIG. 11). range). Here, one of the source and drain of the NMOS is formed on the NMOS semiconductor layer 105, and one of the source and drain of the PMOS is a PMOS semiconductor layer 106 arranged at a position different from the plane of the NMOS semiconductor layer 105. The semiconductor layers 105 and 106 are connected to each other by wirings 114 arranged at positions different from each other in plan view.
JP-A-6-69237

ところが、特許文献１や図示したＣＭＯＳトランジスタを、例えば上述した低温ポリシリコンＴＦＴ−ＬＣＤパネル１００に用いた場合、画面に対する額縁部（画面周辺のドライバ回路を配置する部分）の面積が増大し、パネルモジュールとしての商品価値の低下を招く等の問題があるため、近年、ＣＭＯＳトランジスタの小型化に対する要求が強くなっている。   However, when the patent document 1 or the illustrated CMOS transistor is used in, for example, the low-temperature polysilicon TFT-LCD panel 100 described above, the area of the frame portion (portion where the driver circuit around the screen is arranged) with respect to the screen increases, In recent years, there has been an increasing demand for downsizing of CMOS transistors due to problems such as a drop in the commercial value of modules.

本発明の課題は、上述の問題を考慮したものであり、小型化が可能なＣＭＯＳトランジスタ及びＣＭＯＳトランジスタの製造方法を提供することである。   An object of the present invention is to provide a CMOS transistor that can be reduced in size and a method for manufacturing the CMOS transistor in consideration of the above-described problems.

以上の課題を解決するために、請求項１に記載の発明は、ｎ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方の側面と、ｐ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方の側面と、にそれぞれ接するように設けられたコンタクトホール内に導電層が形成されていることを特徴とする。   In order to solve the above problems, the invention according to claim 1 is directed to one side surface of the source and drain regions of the semiconductor layer of the n-type thin film transistor and one side surface of the source and drain regions of the semiconductor layer of the p-type thin film transistor. And a conductive layer is formed in contact holes provided so as to be in contact with each other.

請求項１に記載の発明によれば、ｎ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方と、ｐ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方と、が側面で互いに導電層を介して接続することができる。このため、従って、従来のＣＭＯＳトランジスタのように、ｎ型薄膜トランジスタのｎ+層とｐ型薄膜トランジスタのｐ+層とを引き回して他の配線と接続するために３つのコンタクトホールをそれぞれ離間するように形成しなくてよいので、ＣＭＯＳトランジスタの小型化を図ることができる。 According to the first aspect of the present invention, one of the source and drain regions of the semiconductor layer of the n-type thin film transistor and one of the source and drain regions of the semiconductor layer of the p-type thin film transistor are connected to each other via the conductive layer. Can be connected. Accordingly, therefore, as in the conventional CMOS transistors, the three contact holes to be routed and the p + layer of n + layer and the p-type thin film transistor of n-type thin film transistor connected to the other wiring so as to separate each Since it does not need to be formed, the CMOS transistor can be miniaturized.

請求項２に記載の発明は、請求項１記載のＣＭＯＳトランジスタにおいて、
前記ｎ型薄膜トランジスタの半導体層と前記ｐ型薄膜トランジスタの半導体層とが同一平面内に形成され、
前記導電層は、前記ｎ型薄膜トランジスタ及び前記ｐ型薄膜トランジスタのゲート配線と同一材料膜で形成された配線層に接続されていることを特徴とする。 The invention according to claim 2 is the CMOS transistor according to claim 1,
A semiconductor layer of the n-type thin film transistor and a semiconductor layer of the p-type thin film transistor are formed in the same plane;
The conductive layer is connected to a wiring layer formed of the same material film as a gate wiring of the n-type thin film transistor and the p-type thin film transistor.

請求項２に記載の発明によれば、例えばＣＭＯＳトランジスタを多段に接続されるためには、各ＣＭＯＳトランジスタを互いに接続する引き回し配線が、各トランジスタのソース、ドレイン電極の少なくとも他方と接続しないようにしなくてはならないが、ゲート配線を引き回し配線として用いることでゲート絶縁膜が各トランジスタのソース、ドレイン電極の少なくとも他方との間で接触を避けることができるので、容易に接続設計をすることができる。   According to the second aspect of the present invention, for example, in order to connect the CMOS transistors in multiple stages, it is necessary that the routing wiring for connecting the CMOS transistors to each other is not connected to at least the other of the source and drain electrodes of the transistors. Although it is necessary, the gate insulating film can be prevented from contacting at least the other of the source and drain electrodes of each transistor by using the gate wiring as the routing wiring, so that the connection design can be easily performed. .

請求項３に記載の発明は、ｎ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方の側面と、ｐ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方の側面と、が互いに接している接面上に導電層が形成されていることを特徴とする。   According to a third aspect of the present invention, there is provided a contact surface in which one side surface of the source and drain regions of the semiconductor layer of the n-type thin film transistor and one side surface of the source and drain regions of the semiconductor layer of the p-type thin film transistor are in contact with each other A conductive layer is formed thereon.

請求項３に記載の発明によれば、ｎ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方と、ｐ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方と、を導通する導電層のためのコンタクトホールを形成することによってｎ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方及びｐ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方がエッチングされることがないので、小型ながら十分な面積のｎ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方及びｐ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方を確保することができ、さらには、導電層がこれら一方の上面で接触しているのでこれら一方の側面で接触しているのに比して接触抵抗を低くできるといった効果を奏する。   According to the third aspect of the present invention, the contact for the conductive layer that conducts one of the source and drain regions of the semiconductor layer of the n-type thin film transistor and one of the source and drain regions of the semiconductor layer of the p-type thin film transistor. By forming the holes, one of the source and drain regions of the semiconductor layer of the n-type thin film transistor and one of the source and drain regions of the semiconductor layer of the p-type thin film transistor are not etched. One of the source and drain regions of the semiconductor layer of the thin film transistor and one of the source and drain regions of the semiconductor layer of the p-type thin film transistor can be secured, and moreover, since the conductive layer is in contact with one of these upper surfaces, There is an effect that the contact resistance can be lowered compared to the case where the contact is made on the side surface of

請求項４に記載の発明は、ＣＭＯＳトランジスタの製造方法であって、
ｎ型薄膜トランジスタの一部となる半導体層のソース、ドレイン領域の一方とｐ型薄膜トランジスタの一部となる半導体層のソース、ドレイン領域の一方とが同一面内に配置されるようにｎ型薄膜トランジスタの一部となる半導体層とｐ型薄膜トランジスタの一部となる半導体層とを形成する工程と、
前記ｎ型薄膜トランジスタの一部となる半導体層の側面と前記ｐ型薄膜トランジスタの一部となる半導体層の側面が開口するようなコンタクトホールを形成する工程と、
前記コンタクトホール内に導電層を形成する工程と、
を備えることを特徴とする。 The invention according to claim 4 is a method of manufacturing a CMOS transistor,
The n-type thin film transistor is arranged so that one of the source and drain regions of the semiconductor layer that becomes a part of the n-type thin film transistor and one of the source and drain regions of the semiconductor layer that becomes a part of the p-type thin film transistor are arranged in the same plane. Forming a semiconductor layer to be a part and a semiconductor layer to be a part of a p-type thin film transistor;
Forming a contact hole in which a side surface of the semiconductor layer that becomes a part of the n-type thin film transistor and a side surface of the semiconductor layer that becomes a part of the p-type thin film transistor are opened;
Forming a conductive layer in the contact hole;
It is characterized by providing.

請求項４に記載の発明によれば、ｎ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方と、ｐ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方と、が側面で互いに導電層を介して接続することができる。このため、従って、従来のＣＭＯＳトランジスタのように、ｎ型薄膜トランジスタのｎ+層とｐ型薄膜トランジスタのｐ+層とを引き回して他の配線と接続するために３つのコンタクトホールをそれぞれ離間するように形成しなくてよいので、ＣＭＯＳトランジスタの小型化を図ることができる。 According to the fourth aspect of the present invention, one of the source and drain regions of the semiconductor layer of the n-type thin film transistor and one of the source and drain regions of the semiconductor layer of the p-type thin film transistor are mutually connected via the conductive layer. Can be connected. Accordingly, therefore, as in the conventional CMOS transistors, the three contact holes to be routed and the p + layer of n + layer and the p-type thin film transistor of n-type thin film transistor connected to the other wiring so as to separate each Since it does not need to be formed, the CMOS transistor can be miniaturized.

請求項５に記載の発明は、請求項４記載のＣＭＯＳトランジスタの製造方法において、
前記導電層を形成する工程は、前記導電層と同一材料膜をパターニングして前記ｎ型薄膜トランジスタの一部となるソース、ドレイン電極及び前記ｐ型薄膜トランジスタの一部となるソース、ドレイン電極を形成する工程を含むことを特徴とする。 The invention according to claim 5 is a method for manufacturing a CMOS transistor according to claim 4,
In the step of forming the conductive layer, the same material film as the conductive layer is patterned to form a source / drain electrode that becomes a part of the n-type thin film transistor and a source / drain electrode that becomes a part of the p-type thin film transistor. Including a process.

請求項５に記載の発明によれば、同一工程で導電層及び各トランジスタのソース、ドレイン電極を形成することができ高い生産性を得ることができる。   According to the fifth aspect of the present invention, the conductive layer and the source and drain electrodes of each transistor can be formed in the same step, and high productivity can be obtained.

請求項６に記載の発明は、ＣＭＯＳトランジスタの製造方法であって、
ｎ型薄膜トランジスタの一部となる半導体層のソース、ドレイン領域の一方と、ｐ型薄膜トランジスタの一部となる半導体層のソース、ドレイン領域の一方と、が同一面内に配置されるようにｎ型薄膜トランジスタの一部となる半導体層とｐ型薄膜トランジスタの一部となる半導体層とを形成する工程と、
前記ｎ型薄膜トランジスタの一部となる半導体層及び前記ｐ型薄膜トランジスタの一部となる半導体層上に絶縁膜を形成する工程と、
ｎ型薄膜トランジスタの一部となる半導体層のソース、ドレイン領域の一方の上面及び前記ｐ型薄膜トランジスタの一部となる半導体層のソース、ドレイン領域の一方の上面に位置する前記絶縁膜に一つの連続したコンタクトホールを形成する工程と、
前記コンタクトホール内に導電層を形成する工程と、
を備えることを特徴とする。 The invention according to claim 6 is a method of manufacturing a CMOS transistor,
One of the source and drain regions of the semiconductor layer that becomes part of the n-type thin film transistor and one of the source and drain regions of the semiconductor layer that becomes part of the p-type thin film transistor are arranged in the same plane. Forming a semiconductor layer to be a part of the thin film transistor and a semiconductor layer to be a part of the p-type thin film transistor;
Forming an insulating film on a semiconductor layer that becomes a part of the n-type thin film transistor and a semiconductor layer that becomes a part of the p-type thin film transistor;
One continuous layer of the insulating film located on one upper surface of the source and drain regions of the semiconductor layer that becomes part of the n-type thin film transistor and one upper surface of the source and drain regions of the semiconductor layer that becomes part of the p-type thin film transistor. Forming a contact hole,
Forming a conductive layer in the contact hole;
It is characterized by providing.

請求項６に記載の発明によれば、ｎ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方と、ｐ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方と、を導通する導電層のためのコンタクトホールを形成することによってｎ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方及びｐ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方がエッチングされることがないので、小型ながら十分な面積のｎ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方及びｐ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方を確保することができ、さらには、導電層がこれら一方の上面で接触しているのでこれら一方の側面で接触しているのに比して接触抵抗を低くできるといった効果を奏する。   According to the sixth aspect of the present invention, the contact for the conductive layer that conducts one of the source and drain regions of the semiconductor layer of the n-type thin film transistor and one of the source and drain regions of the semiconductor layer of the p-type thin film transistor. By forming the holes, one of the source and drain regions of the semiconductor layer of the n-type thin film transistor and one of the source and drain regions of the semiconductor layer of the p-type thin film transistor are not etched. One of the source and drain regions of the semiconductor layer of the thin film transistor and one of the source and drain regions of the semiconductor layer of the p-type thin film transistor can be secured, and moreover, since the conductive layer is in contact with one of these upper surfaces, There is an effect that the contact resistance can be lowered compared to the case where the contact is made on the side surface of

本発明によれば、ＣＭＯＳトランジスタの小型化が可能となり、また、小型化が可能なＣＭＯＳトランジスタの製造方法を得られる。   According to the present invention, a CMOS transistor can be miniaturized and a CMOS transistor manufacturing method capable of miniaturization can be obtained.

「第１の実施の形態」
本発明のＣＭＯＳトランジスタ及びその製造方法の第１の実施形態について図に基づいて説明する。
図１は本実施の形態のＣＭＯＳトランジスタ１０の平面図であり、図２は、図１のｂ−ｂ´断面を示した断面図である。
ＣＭＯＳトランジスタ１０は、ガラス等の透明基板１上のゲート配線１１（ゲート電極）、ゲート絶縁膜１２、ｎ型薄膜トランジスタ及びｐ型薄膜トランジスタの半導体層１３及び１４、層間絶縁膜１５、コンタクトホール（第１コンタクトホール１６及び第２コンタクトホール１７）、ソース、ドレイン配線１８、保護絶縁膜１９と、引き回し配線として機能する配線２４と、配線２４の上方で且つｎ型薄膜トランジスタ及びｐ型薄膜トランジスタのそれぞれのソース、ドレインの一方の側面を露出するように設けられた第１コンタクトホール１６内に形成された導電層２５等から概略構成されるボトムゲート構造を備えている。 “First Embodiment”
A CMOS transistor according to a first embodiment of the present invention and a method for manufacturing the same will be described with reference to the drawings.
FIG. 1 is a plan view of a CMOS transistor 10 of the present embodiment, and FIG. 2 is a cross-sectional view showing a cross section taken along line bb ′ of FIG.
The CMOS transistor 10 includes a gate wiring 11 (gate electrode) on a transparent substrate 1 such as glass, a gate insulating film 12, semiconductor layers 13 and 14 of an n-type thin film transistor and a p-type thin film transistor, an interlayer insulating film 15, a contact hole (first hole). The contact hole 16 and the second contact hole 17), the source / drain wiring 18, the protective insulating film 19, the wiring 24 functioning as a routing wiring, and the source of each of the n-type thin film transistor and the p-type thin film transistor above the wiring 24, It has a bottom gate structure roughly constituted by a conductive layer 25 and the like formed in the first contact hole 16 provided so as to expose one side surface of the drain.

透明基板１は光に対して透過性（以下、単に透光性という。）を有するとともに絶縁性を有し、石英ガラス等のガラス基板又はポリカーボネート等のプラスチック基板からなる。
ゲート配線１１及び配線２４は同一材料膜を同一工程でパターニングしてなり、導電性及び遮光性を有し、例えばクロム、クロム合金、アルミ若しくはアルミ合金又はこれらの合金からなる。
ゲート絶縁膜１２は絶縁性及び透光性を有し、例えば窒化シリコン又は酸化シリコンからなる。 The transparent substrate 1 has transparency (hereinafter simply referred to as translucency) with respect to light and insulation, and is made of a glass substrate such as quartz glass or a plastic substrate such as polycarbonate.
The gate wiring 11 and the wiring 24 are formed by patterning the same material film in the same process, have conductivity and light shielding properties, and are made of, for example, chromium, chromium alloy, aluminum, aluminum alloy, or alloys thereof.
The gate insulating film 12 has insulating properties and translucency, and is made of, for example, silicon nitride or silicon oxide.

半導体層１３及び１４はアモルファスシリコン又はポリシリコンで形成される平面視略矩形状の層である。半導体層１３及び１４の一部には、ｎ型及びｐ型の不純物イオンを含む不純物半導体としてのアモルファスシリコン又はポリシリコン（ｎ+シリコン、ｐ+シリコン）が形成されており、これら不純物半導体にドレイン配線１８が接続している。
ドレイン配線１８は導電性及び遮光性を有し、例えばクロム、クロム合金、アルミ若しくはアルミ合金又はこれらの合金からなる。
層間絶縁膜１５及び保護絶縁膜１９は絶縁性及び透光性を有し、例えば窒化シリコン又は酸化シリコンからなる。 The semiconductor layers 13 and 14 are substantially rectangular layers in plan view formed of amorphous silicon or polysilicon. A part of the semiconductor layers 13 and 14 is formed with amorphous silicon or polysilicon (n + silicon, p + silicon) as an impurity semiconductor containing n-type and p-type impurity ions. The wiring 18 is connected.
The drain wiring 18 has conductivity and light shielding properties, and is made of, for example, chromium, a chromium alloy, aluminum, an aluminum alloy, or an alloy thereof.
The interlayer insulating film 15 and the protective insulating film 19 have insulating properties and translucency, and are made of, for example, silicon nitride or silicon oxide.

次に、ＣＭＯＳトランジスタ１０の製造方法について説明する。
図３（ａ）では、スパッタや蒸着等のＰＶＤ法又はＣＶＤ法により導電体層を透明基板１上に成膜する成膜工程の後、フォトリソグラフィー法等によりマスク工程を行い、エッチング法等により導電体層を形状加工する形状加工工程を行うことによって、透明基板１上にゲート配線１１及びｐ型薄膜トランジスタのソース、ドレインの一方と、ｎ型薄膜トランジスタのソース、ドレインの一方を接続するためにゲート配線１１と同一材料膜をパターニングすることによってなる配線２４を形成し、次いで、透明基板１のほぼ全面にわたって窒化シリコン又は酸化シリコンからなるゲート絶縁膜１２を成膜し、更にゲート絶縁膜１２上の全面にわたってｎ型薄膜トランジスタの半導体層１３及びｐ型薄膜トランジスタの半導体層１４となる半導体層を成膜する。ここでｎ型薄膜トランジスタの半導体層１３及びｐ型薄膜トランジスタの半導体層１４が連続した島状となるようにパターニング後、半導体層１４のチャネル領域１４ａの両端に位置する領域１４ｂ、１４ｂ上が開口されたフォトレジストマスクを覆ってからｐ+型不純物イオンをドープして高濃度不純物領域１４ｂ、１４ｂを形成する。引き続き、半導体層１４と半導体層１３のチャネル領域１３をマスクしてチャネル領域１３の両端に位置する領域１３ｂ、１３ｂ及びその外側に位置する領域１３ｃ、１３ｃに低濃度のｎ-型不純物イオンを注入して、まず領域１３ｂ、１３ｂ及び領域１３ｃ、１３ｃをｎ-型不純物領域とする。この後、領域１３ｃ、１３ｃ上が開口するようなフォトレジストマスクを用いて高濃度ｎ+型不純物イオンを注入して、ｎ+型不純物領域１３ｃ、１３ｃを形成する。そして、これら半導体層１３及び１４上の全面にわたって層間絶縁膜１５を成膜している。
ｎ型薄膜トランジスタの半導体層１３とｐ型薄膜トランジスタの半導体層１４はゲート絶縁膜１２上の同一平面内に連続的に形成されている。具体的には、ｎ型薄膜トランジスタのソース、ドレインの一方とｐ型薄膜トランジスタのソース、ドレインの一方とをゲート絶縁膜１２上で当接させた状態となっている。そして、両半導体層１３及び１４の連続部分２０の下方にはゲート配線１１が形成されている。 Next, a method for manufacturing the CMOS transistor 10 will be described.
In FIG. 3A, after a film forming process for forming a conductor layer on the transparent substrate 1 by a PVD method such as sputtering or vapor deposition or a CVD method, a mask process is performed by a photolithography method or the like, and an etching method or the like is performed. A gate is formed on the transparent substrate 1 to connect the gate wiring 11 and one of the source and drain of the p-type thin film transistor and one of the source and drain of the n-type thin film transistor by performing a shape processing step for processing the shape of the conductor layer. A wiring 24 formed by patterning the same material film as the wiring 11 is formed, and then a gate insulating film 12 made of silicon nitride or silicon oxide is formed on almost the entire surface of the transparent substrate 1, and further on the gate insulating film 12. A semiconductor that becomes the semiconductor layer 13 of the n-type thin film transistor and the semiconductor layer 14 of the p-type thin film transistor over the entire surface. Forming a layer. Here, after patterning so that the semiconductor layer 13 of the n-type thin film transistor and the semiconductor layer 14 of the p-type thin film transistor form a continuous island shape, the regions 14b and 14b located at both ends of the channel region 14a of the semiconductor layer 14 were opened. After covering the photoresist mask, high concentration impurity regions 14b and 14b are formed by doping p + type impurity ions. Subsequently, the semiconductor layer 14 and the channel region 13 of the semiconductor layer 13 are masked, and low concentration n − -type impurity ions are implanted into the regions 13b and 13b located at both ends of the channel region 13 and the regions 13c and 13c located outside thereof. First, the regions 13b and 13b and the regions 13c and 13c are set as n − type impurity regions. Thereafter, n + -type impurity regions 13c and 13c are formed by implanting high-concentration n + -type impurity ions using a photoresist mask having openings over the regions 13c and 13c. An interlayer insulating film 15 is formed over the entire surface of the semiconductor layers 13 and 14.
The semiconductor layer 13 of the n-type thin film transistor and the semiconductor layer 14 of the p-type thin film transistor are continuously formed on the same plane on the gate insulating film 12. Specifically, one of the source and drain of the n-type thin film transistor and one of the source and drain of the p-type thin film transistor are in contact with each other on the gate insulating film 12. A gate wiring 11 is formed below the continuous portion 20 of both semiconductor layers 13 and 14.

そして、図３（ｂ）に示すように、層間絶縁膜１５上にフォトレジスト膜を塗布し、パターニングにより上記連続部分２０の上方にコンタクトホール１６用の第１開口部２１）を有する第１レジストＲ１を形成する。
次に、図３（ｃ）に示すように、第１開口部２１を介したエッチング処理により層間絶縁膜１５、半導体層１３及び１４、ゲート絶縁膜１２を除去する。
次に、第１レジストＲ１を除去し、図３（ｄ）に示すように、層間絶縁膜１５上に再びフォトレジスト膜を塗布し、パターニングによりゲート配線１１の上方に上記開口部２１よりも大径の開口（第２開口部２２）を有する第２レジストＲ２を形成する。また、この際に、ｎ型薄膜トランジスタのソース、ドレインの他方及びｐ型薄膜トランジスタのソース、ドレインの他方の上方にもコンタクトホール用の第３開口部２３を形成する。 Then, as shown in FIG. 3B, a photoresist film is applied on the interlayer insulating film 15, and a first resist having a first opening 21 for the contact hole 16) above the continuous portion 20 by patterning. R1 is formed.
Next, as illustrated in FIG. 3C, the interlayer insulating film 15, the semiconductor layers 13 and 14, and the gate insulating film 12 are removed by an etching process through the first opening 21.
Next, the first resist R1 is removed, and as shown in FIG. 3D, a photoresist film is applied again on the interlayer insulating film 15, and is patterned above the gate wiring 11 and larger than the opening 21 by patterning. A second resist R2 having a diameter opening (second opening 22) is formed. At this time, a third opening 23 for a contact hole is also formed above the other of the source and drain of the n-type thin film transistor and the other of the source and drain of the p-type thin film transistor.

そして、図３（ｅ）に示すように、エッチング処理により第２開口部２２及び第３開口部２３を介して層間絶縁膜１５を除去することにより第１コンタクトホール１６及び第２コンタクトホール１７を形成する。
この状態では、ｎ型薄膜トランジスタのソース、ドレインの他方の上面の一部とｐ型薄膜トランジスタのソース、ドレインの他方の上面の一部が露出している。
そして、第２レジストＲ２を除去した後、図２に示すように、第１コンタクトホール１６及び第２コンタクトホール１７内にソース、ドレイン配線１８を形成するとともにソース、ドレイン配線１８と同一材料膜を同一工程でパターニングしてなる導電層２５を形成し、その上に保護絶縁膜１９を形成することで、ｎ型薄膜トランジスタとｐ型薄膜トランジスタを備えるＣＭＯＳトランジスタ１０が得られる。 Then, as shown in FIG. 3E, the first contact hole 16 and the second contact hole 17 are formed by removing the interlayer insulating film 15 through the second opening 22 and the third opening 23 by an etching process. Form.
In this state, a part of the upper surface of the other source and drain of the n-type thin film transistor and a part of the upper surface of the other source and drain of the p-type thin film transistor are exposed.
Then, after removing the second resist R2, as shown in FIG. 2, the source and drain wirings 18 are formed in the first contact hole 16 and the second contact hole 17, and the same material film as the source and drain wirings 18 is formed. A CMOS transistor 10 including an n-type thin film transistor and a p-type thin film transistor is obtained by forming a conductive layer 25 patterned in the same process and forming a protective insulating film 19 thereon.

本実施の形態に示したＣＭＯＳトランジスタ１０及びその製造方法によれば、第１コンタクトホール１６を、ゲート配線１１の上面からｎ型薄膜トランジスタの半導体層１３及び１４とｐ型薄膜トランジスタの半導体層１３及び１４の連続部分２０を貫通して形成することにより、配線２４とｎ型薄膜トランジスタのソース、ドレインの一方とｐ型薄膜トランジスタのソース、ドレインの一方とが一つのコンタクトホール（第１コンタクトホール１６）を介して連結されることになる。従って、従来のＣＭＯＳトランジスタのように、ｎ型薄膜トランジスタのソース、ドレインの一方とｐ型薄膜トランジスタのソース、ドレインの一方とゲート配線の３点が直線状に配置され、これら各点を直線状のドレイン配線で連結する場合と比較して、ＣＭＯＳトランジスタの小型化を図ることができる。
また、上述のように、第２開口部２２を第１開口部２１よりも大径とすることで、ソース、ドレインの一方の上面の一部とソース、ドレインの一方の上面の一部が露出することになる。従って、ドレイン配線１８とソース、ドレインの一方及びソース、ドレインの一方との接触面積を大きくすることができる。 According to the CMOS transistor 10 and the manufacturing method thereof shown in the present embodiment, the first contact hole 16 is formed from the upper surface of the gate wiring 11 with the semiconductor layers 13 and 14 of the n-type thin film transistor and the semiconductor layers 13 and 14 of the p-type thin film transistor. In this way, the wiring 24 and one of the source and drain of the n-type thin film transistor and one of the source and drain of the p-type thin film transistor are connected via one contact hole (first contact hole 16). Will be connected. Therefore, like a conventional CMOS transistor, one of the source and drain of an n-type thin film transistor and one of the source and drain of a p-type thin film transistor and the gate wiring are arranged in a straight line, and these points are arranged in a straight line. The CMOS transistor can be reduced in size as compared with the case where they are connected by wiring.
Further, as described above, by making the second opening 22 larger in diameter than the first opening 21, a part of one upper surface of the source and drain and a part of one upper surface of the source and drain are exposed. Will do. Therefore, the contact area between the drain wiring 18 and one of the source and drain and one of the source and drain can be increased.

なお、本実施の形態においては、第３開口部２３を第２開口部２２と同時に形成するものとしたが、これに限らず、第３開口部２３を第１開口部２１と同時に形成するものとしてもよい。
また、第１開口部２１よりも大径の第２開口部２２を形成するものとしたが、第２開口部２２を設けない構成であってもよい。この場合、第２開口部２２を形成するための第２レジストＲ２塗布及び図３（ｅ）に示したエッチング処理が不要となるので、ＣＭＯＳトランジスタ１０の製造工程を簡略化できる。 In the present embodiment, the third opening 23 is formed simultaneously with the second opening 22. However, the present invention is not limited to this, and the third opening 23 is formed simultaneously with the first opening 21. It is good.
Moreover, although the 2nd opening part 22 larger diameter than the 1st opening part 21 shall be formed, the structure which does not provide the 2nd opening part 22 may be sufficient. In this case, since the second resist R2 coating for forming the second opening 22 and the etching process shown in FIG. 3E are not required, the manufacturing process of the CMOS transistor 10 can be simplified.

また、本実施の形態においては、配線２４とｎ型薄膜トランジスタのソース、ドレインの一方とｐ型薄膜トランジスタのソース、ドレインの一方とを一つのコンタクトホールを介して連結するものとしたが、これに限らず、配線２４と、ｎ型薄膜トランジスタのソース、ドレインの一方とｐ型薄膜トランジスタのソース、ドレインの一方のうちのいずれか一方のみを一つのコンタクトホールを介して連結する構成であってもよい。   In the present embodiment, the wiring 24 is connected to one of the source and drain of the n-type thin film transistor and one of the source and drain of the p-type thin film transistor through one contact hole. Alternatively, the wiring 24 may be configured such that only one of the source and drain of the n-type thin film transistor and one of the source and drain of the p-type thin film transistor are connected through one contact hole.

「第２の実施の形態」
本発明のＣＭＯＳトランジスタ３０及びその製造方法の第２の実施形態について図に基づいて説明する。なお、上記第１の実施の形態と同様の構成要素には同一の符号を付し、その説明を省略する。
図４は本実施の形態のＣＭＯＳトランジスタ３０の平面図であり、図５は、図４のｃ−ｃ´断面を示した断面図である。
ＣＭＯＳトランジスタ３０はトップゲート構造を備えている。
まず、図６（ａ）に示すように、透明基板１上に下層絶縁膜３１を形成し、その上にｎ型薄膜トランジスタとｐ型薄膜トランジスタの半導体層１３及び１４を第１の実施の形態同様に形成してから、ゲート絶縁膜１２、ゲート配線１１、配線２４、層間絶縁膜１５を形成する。
ｎ型薄膜トランジスタの半導体層１３及び１４とｐ型薄膜トランジスタの半導体層１３及び１４は下層絶縁膜３１上の同一平面内に連続的に形成されている。具体的には、ｎ型薄膜トランジスタのソース、ドレインの一方の側面とｐ型薄膜トランジスタのソース、ドレインの一方の側面とをゲート絶縁膜１２上で当接した状態とし、両半導体層１３及び１４の連続部分２０の上方にゲート配線１１を形成している。 “Second Embodiment”
A second embodiment of the CMOS transistor 30 and the manufacturing method thereof according to the present invention will be described with reference to the drawings. In addition, the same code | symbol is attached | subjected to the component similar to the said 1st Embodiment, and the description is abbreviate | omitted.
FIG. 4 is a plan view of the CMOS transistor 30 of the present embodiment, and FIG. 5 is a cross-sectional view showing a cc ′ cross section of FIG.
The CMOS transistor 30 has a top gate structure.
First, as shown in FIG. 6A, a lower insulating film 31 is formed on a transparent substrate 1, and semiconductor layers 13 and 14 of an n-type thin film transistor and a p-type thin film transistor are formed thereon as in the first embodiment. After the formation, the gate insulating film 12, the gate wiring 11, the wiring 24, and the interlayer insulating film 15 are formed.
The semiconductor layers 13 and 14 of the n-type thin film transistor and the semiconductor layers 13 and 14 of the p-type thin film transistor are continuously formed on the same plane on the lower insulating film 31. Specifically, one side surface of the source and drain of the n-type thin film transistor and one side surface of the source and drain of the p-type thin film transistor are in contact with each other on the gate insulating film 12, and the two semiconductor layers 13 and 14 are continuously formed. A gate wiring 11 is formed above the portion 20.

次に、図６（ｂ）に示すように、層間絶縁膜１５上にフォトレジスト膜を塗布し、パターニングにより上記連続部分２０の上方にコンタクトホール（第１コンタクトホール１６）用の第１開口部２１を有する第１レジストＲ１を形成する。
次に、図６（ｃ）に示すように、エッチング処理により第１開口部２１を介して層間絶縁膜１５及び配線２４の周辺部を残して中央部のみを除去する。
次に、第１レジストＲ１を除去し、図６（ｄ）に示すように、層間絶縁膜１５上に再びフォトレジスト膜を塗布し、パターニングによりゲート配線１１の上方に上記開口１よりも大径の第２開口部２２を有する第２レジストＲ２を形成する。また、この際にｎ型薄膜トランジスタのソース、ドレインの他方及びｐ型薄膜トランジスタのソース、ドレインの他方の上方にもコンタクトホール用の第３開口部２３を形成する。 Next, as shown in FIG. 6B, a photoresist film is applied on the interlayer insulating film 15, and a first opening for a contact hole (first contact hole 16) is formed above the continuous portion 20 by patterning. A first resist R1 having 21 is formed.
Next, as shown in FIG. 6C, only the central portion is removed by the etching process, leaving the peripheral portion of the interlayer insulating film 15 and the wiring 24 through the first opening 21.
Next, the first resist R1 is removed, and as shown in FIG. 6D, a photoresist film is applied again on the interlayer insulating film 15, and the diameter is larger than the opening 1 above the gate wiring 11 by patterning. The second resist R2 having the second opening 22 is formed. At this time, a third opening 23 for a contact hole is also formed above the other of the source and drain of the n-type thin film transistor and the other of the source and drain of the p-type thin film transistor.

そして、図６（ｅ）に示すように、エッチング処理により第２開口部２２を介して層間絶縁膜１５を除去し、第３開口部２３を介して層間絶縁膜１５及びゲート絶縁膜１２を除去することにより第１コンタクトホール１６及び第２コンタクトホール１７を形成する。
この状態では、ゲート配線１１の上面の一部が露出している。
そして、第２レジストＲ２を除去した後、図５に示すように、第１コンタクトホール１６内に配線２４と接続されるように導電層２５及び第２コンタクトホール１７内にソース、ドレイン配線１８を同一材料膜を同一工程でパターニングすることによって形成し、この上に保護絶縁膜１９を形成することで、ｎ型薄膜トランジスタとｐ型薄膜トランジスタを備えるＣＭＯＳトランジスタ３０が得られる。 Then, as shown in FIG. 6E, the interlayer insulating film 15 is removed through the second opening 22 by the etching process, and the interlayer insulating film 15 and the gate insulating film 12 are removed through the third opening 23. Thus, the first contact hole 16 and the second contact hole 17 are formed.
In this state, a part of the upper surface of the gate wiring 11 is exposed.
Then, after removing the second resist R2, as shown in FIG. 5, source and drain wirings 18 are formed in the conductive layer 25 and the second contact hole 17 so as to be connected to the wiring 24 in the first contact hole 16. A CMOS transistor 30 including an n-type thin film transistor and a p-type thin film transistor is obtained by forming the same material film by patterning in the same process and forming a protective insulating film 19 thereon.

本実施の形態に示したＣＭＯＳトランジスタ３０及びその製造方法によれば、第１コンタクトホール１６を、ｎ型薄膜トランジスタの半導体層１３及び１４とｐ型薄膜トランジスタの半導体層１３及び１４の連続部分２０の上面から配線２４を貫通して形成することにより、配線２４とｎ型薄膜トランジスタのソース、ドレインの一方とｐ型薄膜トランジスタのソース、ドレインの一方とが一つのコンタクトホール（第１コンタクトホール１６）を介して連結されることになる。従って、従来のＣＭＯＳトランジスタのように、ｎ型薄膜トランジスタのソース、ドレインの一方とｐ型薄膜トランジスタのソース、ドレインの一方と配線の３点が直線状に配置され、これら各点を直線状のドレイン配線１８で連結する場合と比較して、ＣＭＯＳトランジスタの小型化を図ることができる。
また、上述のように、第２開口部２２を第１開口部２１よりも大径とすることで、配線２４の上面の一部が露出することになる。従って、ソース、ドレイン配線１８と配線２４との接触面積を大きくすることができる。 According to the CMOS transistor 30 and the manufacturing method thereof shown in the present embodiment, the first contact hole 16 is formed on the upper surface of the continuous portion 20 of the semiconductor layers 13 and 14 of the n-type thin film transistor and the semiconductor layers 13 and 14 of the p-type thin film transistor. In this way, the wiring 24 and one of the source and drain of the n-type thin film transistor and one of the source and drain of the p-type thin film transistor are connected through one contact hole (first contact hole 16). Will be linked. Therefore, like a conventional CMOS transistor, one of the source and drain of an n-type thin film transistor and one of the source and drain of a p-type thin film transistor and a wiring are arranged in a straight line, and these points are arranged in a straight line. Compared with the case of connecting the transistors 18, the size of the CMOS transistor can be reduced.
Further, as described above, by making the second opening 22 larger in diameter than the first opening 21, a part of the upper surface of the wiring 24 is exposed. Therefore, the contact area between the source / drain wiring 18 and the wiring 24 can be increased.

なお、本実施の形態においては、第３開口部２３を第２開口部２２と同時に形成するものとしたが、これに限らず、第３開口部２３を第１開口部２１と同時に形成するものとしてもよい。
また、第１開口部２１よりも大径の第２開口部２２を形成するものとしたが、第２開口部２２を設けない構成であってもよい。この場合、第２開口部２２を形成するための第２レジストＲ２塗布及び図６（ｅ）に示したエッチング処理が不要となるので、ＣＭＯＳトランジスタ３０の製造工程を簡略化できる。 In the present embodiment, the third opening 23 is formed simultaneously with the second opening 22. However, the present invention is not limited to this, and the third opening 23 is formed simultaneously with the first opening 21. It is good.
Moreover, although the 2nd opening part 22 larger diameter than the 1st opening part 21 shall be formed, the structure which does not provide the 2nd opening part 22 may be sufficient. In this case, since the second resist R2 coating for forming the second opening 22 and the etching process shown in FIG. 6E are not required, the manufacturing process of the CMOS transistor 30 can be simplified.

また、本実施の形態においては、ゲート配線１１とｎ型薄膜トランジスタのソース、ドレインの一方とｐ型薄膜トランジスタのソース、ドレインの一方とを一つのコンタクトホールを介して連結するものとしたが、これに限らず、ゲート配線１１と、ｎ型薄膜トランジスタのソース、ドレインの一方とｐ型薄膜トランジスタのソース、ドレインの一方のうちのいずれか一方のみを一つのコンタクトホールを介して連結する構成であってもよい。   In this embodiment, the gate wiring 11 and one of the source and drain of the n-type thin film transistor are connected to one of the source and drain of the p-type thin film transistor through one contact hole. Not limited to this, the gate wiring 11 may be configured to connect only one of the source and drain of the n-type thin film transistor and one of the source and drain of the p-type thin film transistor through one contact hole. .

「第３の実施の形態」
本発明のＣＭＯＳトランジスタ４０及びその製造方法の第３の実施形態について図に基づいて説明する。なお、上記第１の実施の形態と同様の構成要素には同一の符号を付し、その説明を省略する。
図７は本実施の形態のＣＭＯＳトランジスタ４０の平面図であり、図８は、図７のｄ−ｄ´断面を示した断面図である。
ＣＭＯＳトランジスタ４０はトップゲート構造を備えている。
まず、図９（ａ）に示すように、第２の実施の形態と同様に、透明基板１上に下層絶縁膜３１を形成し、その上にｎ型薄膜トランジスタとｐ型薄膜トランジスタの半導体層１３及び１４、ゲート絶縁膜１２、ゲート配線１１、層間絶縁膜１５、配線２４、導電層２５を形成する。
ｎ型薄膜トランジスタの半導体層１３及び１４とｐ型薄膜トランジスタの半導体層１３及び１４は下層絶縁膜３１上の同一平面内に連続的に形成されている。具体的には、ｎ型薄膜トランジスタのソース、ドレインの一方とｐ型薄膜トランジスタのソース、ドレインの一方とをゲート絶縁膜１２上で当接した状態とし、両半導体層１３及び１４の連続部分２０の上方に配線２４を形成している。 “Third Embodiment”
A third embodiment of the CMOS transistor 40 and the manufacturing method thereof according to the present invention will be described with reference to the drawings. In addition, the same code | symbol is attached | subjected to the component similar to the said 1st Embodiment, and the description is abbreviate | omitted.
FIG. 7 is a plan view of the CMOS transistor 40 of the present embodiment, and FIG. 8 is a cross-sectional view showing a dd ′ cross section of FIG.
The CMOS transistor 40 has a top gate structure.
First, as shown in FIG. 9A, as in the second embodiment, a lower insulating film 31 is formed on a transparent substrate 1, and a semiconductor layer 13 of n-type thin film transistors and p-type thin film transistors is formed thereon. 14, the gate insulating film 12, the gate wiring 11, the interlayer insulating film 15, the wiring 24, and the conductive layer 25 are formed.
The semiconductor layers 13 and 14 of the n-type thin film transistor and the semiconductor layers 13 and 14 of the p-type thin film transistor are continuously formed on the same plane on the lower insulating film 31. Specifically, one of the source and drain of the n-type thin film transistor and one of the source and drain of the p-type thin film transistor are in contact with each other on the gate insulating film 12, and above the continuous portion 20 of both semiconductor layers 13 and 14. A wiring 24 is formed on the substrate.

次に、図９（ｂ）に示すように、層間絶縁膜１５上にレジストＲをパターニング形成して上記連続部分２０の上方にコンタクトホール（第１コンタクトホール１６）用の第１開口部２１を形成する。第１開口部２１は平面視した場合に左右方向が長径となる楕円形状であり、長径の長さは配線２４の左右方向の長さ（幅）よりも長くなっている。
また、この際に、ｎ型薄膜トランジスタのソース、ドレインの他方及びｐ型薄膜トランジスタのソース、ドレインの他方の上方にもコンタクトホール（第２コンタクトホール１７）用の第２開口部２２を形成する。 Next, as shown in FIG. 9B, a resist R is formed by patterning on the interlayer insulating film 15, and a first opening 21 for a contact hole (first contact hole 16) is formed above the continuous portion 20. Form. The first opening 21 has an elliptical shape having a long diameter in the left-right direction when viewed in plan, and the length of the long diameter is longer than the length (width) of the wiring 24 in the left-right direction.
At this time, the second opening 22 for the contact hole (second contact hole 17) is also formed above the other of the source and drain of the n-type thin film transistor and the other of the source and drain of the p-type thin film transistor.

次に、図９（ｃ）に示すように、第１開口部２１及び第２開口部２２を介したエッチング処理により層間絶縁膜１５及びゲート絶縁膜１２を除去し、第１コンタクトホール１６及び第２コンタクトホール１７を形成する。
そして、レジストＲを除去した後、図８に示すように、第１コンタクトホール１６内に導電層２５及び第２コンタクトホール１７内にソース、ドレイン配線１８を形成し、保護絶縁膜１９を形成することで、ｎ型薄膜トランジスタとｐ型薄膜トランジスタを備えるＣＭＯＳトランジスタ４０が得られる。 Next, as shown in FIG. 9C, the interlayer insulating film 15 and the gate insulating film 12 are removed by an etching process through the first opening 21 and the second opening 22, and the first contact hole 16 and the first Two contact holes 17 are formed.
Then, after removing the resist R, as shown in FIG. 8, the source and drain wirings 18 are formed in the conductive layer 25 and the second contact hole 17 in the first contact hole 16, and the protective insulating film 19 is formed. Thus, a CMOS transistor 40 including an n-type thin film transistor and a p-type thin film transistor is obtained.

本実施の形態に示したＣＭＯＳトランジスタ４０及びその製造方法によれば、第１コンタクトホール１６を、ｎ型薄膜トランジスタの半導体層１３及び１４とｐ型薄膜トランジスタの半導体層１３及び１４の連続部分２０の上面から配線２４の上面及び側面を覆うように形成することにより、配線２４とｎ型薄膜トランジスタのソース、ドレインの一方とｐ型薄膜トランジスタのソース、ドレインの一方とが一つのコンタクトホール（第１コンタクトホール１６）を介して連結されることになる。従って、従来のＣＭＯＳトランジスタのように、ｎ型薄膜トランジスタのソース、ドレインの一方とｐ型薄膜トランジスタのソース、ドレインの一方とゲート配線の３点が直線状に配置され、これら各点を直線状のドレイン配線で連結する場合と比較して、ＣＭＯＳトランジスタの小型化を図ることができる。
また、レジスト塗布工程が１度のみなので、ＣＭＯＳトランジスタ４０の製造工程を簡略化できる。 According to the CMOS transistor 40 and the manufacturing method thereof shown in the present embodiment, the first contact hole 16 is formed on the upper surface of the continuous portion 20 of the semiconductor layers 13 and 14 of the n-type thin film transistor and the semiconductor layers 13 and 14 of the p-type thin film transistor. Is formed so as to cover the upper surface and the side surface of the wiring 24, so that the wiring 24, one of the source and drain of the n-type thin film transistor, and one of the source and drain of the p-type thin film transistor form one contact hole (the first contact hole 16). ). Therefore, like a conventional CMOS transistor, one of the source and drain of an n-type thin film transistor and one of the source and drain of a p-type thin film transistor and the gate wiring are arranged in a straight line, and these points are arranged in a straight line. The CMOS transistor can be reduced in size as compared with the case where they are connected by wiring.
Moreover, since the resist coating process is performed only once, the manufacturing process of the CMOS transistor 40 can be simplified.

ＣＭＯＳトランジスタの平面図である。It is a top view of a CMOS transistor. ＣＭＯＳトランジスタの断面図である。It is sectional drawing of a CMOS transistor. ＣＭＯＳトランジスタの製造方法を説明するための断面図（ａ）〜（ｅ）である。It is sectional drawing (a)-(e) for demonstrating the manufacturing method of a CMOS transistor. ＣＭＯＳトランジスタの平面図である。It is a top view of a CMOS transistor. ＣＭＯＳトランジスタの断面図である。It is sectional drawing of a CMOS transistor. ＣＭＯＳトランジスタの製造方法を説明するための断面図（ａ）〜（ｃ）である。It is sectional drawing (a)-(c) for demonstrating the manufacturing method of a CMOS transistor. ＣＭＯＳトランジスタの製造方法を説明するための断面図（ｄ）及び（ｅ）である。It is sectional drawing (d) and (e) for demonstrating the manufacturing method of a CMOS transistor. ＣＭＯＳトランジスタの平面図である。It is a top view of a CMOS transistor. ＣＭＯＳトランジスタの断面図である。It is sectional drawing of a CMOS transistor. ＣＭＯＳトランジスタの製造方法を説明するための断面図（ａ）〜（ｃ）である。It is sectional drawing (a)-(c) for demonstrating the manufacturing method of a CMOS transistor. 低温ポリシリコンＴＦＴ−ＬＣＤパネルを示す平面図である。It is a top view which shows a low temperature polysilicon TFT-LCD panel. 従来のＣＭＯＳトランジスタの平面図（ａ）及び（ｂ）である。It is the top view (a) and (b) of the conventional CMOS transistor. 従来のＣＭＯＳトランジスタの断面図である。It is sectional drawing of the conventional CMOS transistor.

符号の説明Explanation of symbols

１ 基板
１０ ＣＭＯＳトランジスタ
１１ ゲート配線
１３ 半導体層
１４ 半導体層
１６ コンタクトホール
２５ 導電層
３０ ＣＭＯＳトランジスタ
４０ ＣＭＯＳトランジスタ DESCRIPTION OF SYMBOLS 1 Substrate 10 CMOS transistor 11 Gate wiring 13 Semiconductor layer 14 Semiconductor layer 16 Contact hole 25 Conductive layer 30 CMOS transistor 40 CMOS transistor

Claims (6)

ｎ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方の側面と、ｐ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方の側面と、にそれぞれ接するように設けられたコンタクトホール内に導電層が形成されていることを特徴とするＣＭＯＳトランジスタ。   A conductive layer is formed in a contact hole provided in contact with one side surface of the source and drain regions of the semiconductor layer of the n-type thin film transistor and one side surface of the source and drain regions of the semiconductor layer of the p-type thin film transistor. A CMOS transistor characterized by being formed. 請求項１記載のＣＭＯＳトランジスタにおいて、
前記ｎ型薄膜トランジスタの半導体層と前記ｐ型薄膜トランジスタの半導体層とが同一平面内に形成され、
前記導電層は、前記ｎ型薄膜トランジスタ及び前記ｐ型薄膜トランジスタのゲート配線と同一材料膜で形成された配線層に接続されていることを特徴とするＣＭＯＳトランジスタ。 The CMOS transistor of claim 1, wherein
A semiconductor layer of the n-type thin film transistor and a semiconductor layer of the p-type thin film transistor are formed in the same plane;
The CMOS transistor, wherein the conductive layer is connected to a wiring layer formed of the same material film as a gate wiring of the n-type thin film transistor and the p-type thin film transistor. ｎ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方の側面と、ｐ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方の側面と、が互いに接している接面上に導電層が形成されていることを特徴とするＣＭＯＳトランジスタ。   A conductive layer is formed on a contact surface between one side surface of the source and drain regions of the semiconductor layer of the n-type thin film transistor and one side surface of the source and drain regions of the semiconductor layer of the p-type thin film transistor. A CMOS transistor characterized by that. ｎ型薄膜トランジスタの一部となる半導体層のソース、ドレイン領域の一方とｐ型薄膜トランジスタの一部となる半導体層のソース、ドレイン領域の一方とが同一面内に配置されるようにｎ型薄膜トランジスタの一部となる半導体層とｐ型薄膜トランジスタの一部となる半導体層とを形成する工程と、
前記ｎ型薄膜トランジスタの一部となる半導体層の側面と前記ｐ型薄膜トランジスタの一部となる半導体層の側面が開口するようなコンタクトホールを形成する工程と、
前記コンタクトホール内に導電層を形成する工程と、
を備えることを特徴とするＣＭＯＳトランジスタの製造方法。 The n-type thin film transistor is arranged so that one of the source and drain regions of the semiconductor layer that becomes a part of the n-type thin film transistor and one of the source and drain regions of the semiconductor layer that becomes a part of the p-type thin film transistor are arranged in the same plane. Forming a semiconductor layer to be a part and a semiconductor layer to be a part of a p-type thin film transistor;
Forming a contact hole in which a side surface of the semiconductor layer that becomes a part of the n-type thin film transistor and a side surface of the semiconductor layer that becomes a part of the p-type thin film transistor are opened;
Forming a conductive layer in the contact hole;
A method for manufacturing a CMOS transistor, comprising: 請求項４記載のＣＭＯＳトランジスタの製造方法において、
前記導電層を形成する工程は、前記導電層と同一材料膜をパターニングして前記ｎ型薄膜トランジスタの一部となるソース、ドレイン電極及び前記ｐ型薄膜トランジスタの一部となるソース、ドレイン電極を形成する工程を含むことを特徴とするＣＭＯＳトランジスタの製造方法。 The method of manufacturing a CMOS transistor according to claim 4.
In the step of forming the conductive layer, the same material film as the conductive layer is patterned to form a source / drain electrode that becomes a part of the n-type thin film transistor and a source / drain electrode that becomes a part of the p-type thin film transistor. A method for manufacturing a CMOS transistor, comprising a step. ｎ型薄膜トランジスタの一部となる半導体層のソース、ドレイン領域の一方と、ｐ型薄膜トランジスタの一部となる半導体層のソース、ドレイン領域の一方と、が同一面内に配置されるようにｎ型薄膜トランジスタの一部となる半導体層とｐ型薄膜トランジスタの一部となる半導体層とを形成する工程と、
前記ｎ型薄膜トランジスタの一部となる半導体層及び前記ｐ型薄膜トランジスタの一部となる半導体層上に絶縁膜を形成する工程と、
ｎ型薄膜トランジスタの一部となる半導体層のソース、ドレイン領域の一方の上面及び前記ｐ型薄膜トランジスタの一部となる半導体層のソース、ドレイン領域の一方の上面に位置する前記絶縁膜に一つの連続したコンタクトホールを形成する工程と、
前記コンタクトホール内に導電層を形成する工程と、
を備えることを特徴とするＣＭＯＳトランジスタの製造方法。 One of the source and drain regions of the semiconductor layer that becomes part of the n-type thin film transistor and one of the source and drain regions of the semiconductor layer that becomes part of the p-type thin film transistor are arranged in the same plane. Forming a semiconductor layer to be a part of the thin film transistor and a semiconductor layer to be a part of the p-type thin film transistor;
Forming an insulating film on a semiconductor layer that becomes a part of the n-type thin film transistor and a semiconductor layer that becomes a part of the p-type thin film transistor;
One continuous layer on the insulating film located on one upper surface of the source and drain regions of the semiconductor layer to be part of the n-type thin film transistor and one upper surface of the source and drain regions of the semiconductor layer to be part of the p-type thin film transistor. Forming a contact hole,
Forming a conductive layer in the contact hole;
A method for manufacturing a CMOS transistor, comprising:
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