JP2005101162A - Semiconductor device and method of manufacturing thereof - Google Patents
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Abstract
Description
本発明は、Si(シリコン)とSiGe(シリコン・ゲルマニウム)のヘテロ構造を利用したMOSトランジスタにおける接合リーク電流、寄生容量の低減、さらにSOI(Silicon−On−Insulator)構造と歪チャネル構造を融合させたMOSトランジスタにおけるセルフヒーティング効果、フローティングボディ効果を回避した半導体装置およびその製造方法に関わる。 The present invention reduces junction leakage current and parasitic capacitance in a MOS transistor using a heterostructure of Si (silicon) and SiGe (silicon-germanium), and further fuses an SOI (silicon-on-insulator) structure and a strained channel structure. The present invention relates to a semiconductor device that avoids a self-heating effect and a floating body effect in a MOS transistor and a manufacturing method thereof.
近年、MOSトランジスタの微細化において、チャネル部分に歪Si層を用いることにより、電子移動度を向上し、特性を改善する試みがある。歪Si層とは、応力が印加され格子定数が変化しているSi層をいう。このような歪Siチャネルの形成には種々の方法があるが、最も均質で高い歪を得られるものは、格子緩和したSiGe層上にSi層をエピタキシャル成長するものである。このSiGe層上で格子整合した歪Si層は、界面に平行方向に引っ張り応力を、垂直方向に圧縮応力を受ける。この応力によりSiのバンド構造が変化し、価電子帯で有効質量が変化し、界面平行方向(チャネル方向)の移動度が増大する。歪Siチャネルの利点は、移動度などの電子物性的な性質が変化する一方、材料物性的な性質は基本的にSiのままであるため、Si MOSトランジスタの利点をそのまま享受できる点にある。このように歪SiチャネルMOSトランジスタは、通常のSi MOSトランジスタの製造工程を使いつつ、格子緩和したSiGe基板を用いることで、比較的容易に性能向上を実現でき、また、n型MOSトランジスタ、p型MOSトランジスタ双方の特性を改善できる可能性があるため有望視されている。 In recent years, in miniaturization of MOS transistors, there is an attempt to improve electron mobility and improve characteristics by using a strained Si layer in a channel portion. The strained Si layer refers to a Si layer in which a lattice constant is changed by applying a stress. There are various methods for forming such a strained Si channel. The most homogeneous and high strain can be obtained by epitaxially growing a Si layer on a lattice-relaxed SiGe layer. The strained Si layer lattice-matched on the SiGe layer receives tensile stress in the direction parallel to the interface and compressive stress in the vertical direction. This stress changes the Si band structure, changes the effective mass in the valence band, and increases the mobility in the interface parallel direction (channel direction). The advantage of the strained Si channel is that while the physical properties of the electronic material such as the mobility change, the physical properties of the material basically remain Si, so that the advantages of the Si MOS transistor can be enjoyed as they are. As described above, the strained Si channel MOS transistor can achieve a performance improvement relatively easily by using a lattice-relaxed SiGe substrate while using a normal Si MOS transistor manufacturing process. This is considered promising because there is a possibility that the characteristics of both MOS transistors can be improved.
しかし、歪SiチャネルMOSトランジスタは基本的にCMOSと同じ素子構造であるため、100nm以下のゲート長をもつMOSトランジスタに対して、短チャネル効果、寄生容量、接合リーク電流などのCMOSが直面している問題と同等の困難さも抱えている。 However, the strained Si channel MOS transistor basically has the same element structure as that of CMOS. Therefore, CMOS having short channel effect, parasitic capacitance, junction leakage current, etc. is confronted with MOS transistor having a gate length of 100 nm or less. It has the same difficulty as the problem.
これらの問題を克服可能なデバイス構造としてSOI構造をもったMOSトランジスタが提案された。この構造は、表面に薄いSi層(SOI層)を有するSOI基板を利用して、SiGe層/SOI層/SiO2(酸化シリコン)層の積層構造とすることで、接合容量を大幅に低減でき、このSOI MOSトランジスタの利点と歪Siの高駆動力性を併せもっている。
ところが、この構造に本質的な問題として、SOI層の電位が浮遊状態にあるため、素子動作によって発生したキャリヤが蓄積し、MOSトランジスタの基板電位を変動させ、その結果、素子のしきい電圧が変動するという、いわゆるフローティングボディ効果が指摘されている。特に、n型MOSトランジスタでは、チャネル層であるSOI層が絶縁層上に存在するため、前記フローティングボディ効果が顕著となる。
チャネル部において発生した熱は、SOIデバイスにおいては一般にチャネル直下を熱伝導率の低いSiO2層が占めるため、基板下方への放熱性が悪く、チャネル自らを加熱するためにのみ使われ電子移動度が低下する、いわゆるセルフヒーティング効果が問題となる。特にn型MOSトランジスタでは特開平9−219524号公報にあるような構造では顕著となる。一般的なSOIデバイスが高周波MOSトランジスタなどの高出力素子に向いていないのは、上記のセルフヒーティング効果によるものである。
However, as an essential problem in this structure, since the potential of the SOI layer is in a floating state, carriers generated by element operation accumulate, causing the substrate potential of the MOS transistor to fluctuate. As a result, the threshold voltage of the element is reduced. The so-called floating body effect that fluctuates is pointed out. In particular, in the n-type MOS transistor, the floating body effect becomes remarkable because the SOI layer as the channel layer exists on the insulating layer.
In the SOI device, the heat generated in the channel portion is generally directly under the channel by the SiO 2 layer having low thermal conductivity, so the heat radiation to the lower side of the substrate is poor, and it is used only for heating the channel itself. The so-called self-heating effect is a problem. Particularly in the case of an n-type MOS transistor, the structure as disclosed in JP-A-9-219524 becomes prominent. A general SOI device is not suitable for a high-power element such as a high-frequency MOS transistor because of the self-heating effect.
上述したようにSOI構造をした歪SiチャネルMOSトランジスタでは、絶縁層としてSiO2層が介在するため、フローティングボディ効果やセルフヒーティング効果といった問題があった。 As described above, the strained Si channel MOS transistor having the SOI structure has a problem such as a floating body effect and a self-heating effect because the SiO 2 layer is interposed as an insulating layer.
本発明は、部分的にSOI構造を有し、かつチャネル部直下には絶縁層を配置しない歪SiチャネルMOSトランジスタを提供することを目的とする。 An object of the present invention is to provide a strained Si channel MOS transistor having a partially SOI structure and having no insulating layer disposed immediately below the channel portion.
上記課題を解決するために、本発明では、次に述べる各手段を講じたことを特徴とするものである。 In order to solve the above-described problems, the present invention is characterized by the following measures.
第1の手段としては、
シリコン基板上に中間層を介してソース・ドレイン領域とゲート電極とが形成されたMOSトランジスタを有する半導体装置であって、前記中間層はシリコン基板に接するSiGe(シリコン・ゲルマニウム)層と絶縁膜からなり、SiGe層と絶縁膜とが表面において実質連続するように構成され、かつ前記ゲート電極はSiGe層表面から絶縁膜表面へと延在形成される歪Si(シリコン)層上に設けられ、前記ソース・ドレイン領域は歪Si層のうち絶縁膜上に重なる領域に少なくとも一部が形成される半導体装置である。
As a first means,
A semiconductor device having a MOS transistor in which a source / drain region and a gate electrode are formed on a silicon substrate via an intermediate layer, the intermediate layer comprising a SiGe (silicon germanium) layer in contact with the silicon substrate and an insulating film The SiGe layer and the insulating film are configured to be substantially continuous on the surface, and the gate electrode is provided on a strained Si (silicon) layer formed to extend from the SiGe layer surface to the insulating film surface, The source / drain region is a semiconductor device in which at least a part is formed in a region of the strained Si layer that overlaps with the insulating film.
第1の手段によれば、
チャネルとなる歪Si層がSiGe層表面から絶縁膜表面へと延在していることにより、MOSトランジスタの問題点である不純物拡散層からの接合リーク電流が格段に低減される。また、寄生容量となるソース・ドレイン領域間の接合容量の削減が可能となる。
さらに、SiGe層がチャネルに接し、かつシリコン基板にも接しており、チャネルとシリコン基板の間には絶縁層を介していない構造となっている。従って、本発明では熱伝導率の低いSiO2などの絶縁膜を介していない構造によりチャネルで発生した熱は効率よく基板に放熱される構成となり、温度上昇による電子移動度の低下を防ぎ、高周波MOSトランジスタなどの高速駆動に適した半導体装置となる。
第2の手段としては、
前記歪Si層がトランジスタ幅方向であって、SiGe層表面上にのみに存在し、絶縁膜上に重なる領域がない第1の手段の半導体装置である。
According to the first means,
Since the strained Si layer serving as the channel extends from the surface of the SiGe layer to the surface of the insulating film, the junction leakage current from the impurity diffusion layer, which is a problem of the MOS transistor, is remarkably reduced. In addition, it is possible to reduce the junction capacitance between the source and drain regions, which is a parasitic capacitance.
Further, the SiGe layer is in contact with the channel and is also in contact with the silicon substrate, and the structure is such that no insulating layer is interposed between the channel and the silicon substrate. Accordingly, in the present invention, the heat generated in the channel is efficiently radiated to the substrate by the structure not passing through the insulating film such as SiO 2 having low thermal conductivity, thereby preventing the decrease in electron mobility due to temperature rise, The semiconductor device is suitable for high-speed driving such as a MOS transistor.
As a second means,
The strained Si layer is a semiconductor device as a first means in which the strained Si layer exists in the transistor width direction only on the surface of the SiGe layer and does not have a region overlapping with the insulating film.
第2の手段によれば、第1の手段における歪Si層に接するSiGe層が、少なくともチャネル部分においてトランジスタ幅方向全域に配置されていることを特徴とした半導体装置である。本発明によると、トランジスタ幅方向の全域において十分な活性領域を得ることができる。 According to the second means, there is provided a semiconductor device characterized in that the SiGe layer in contact with the strained Si layer in the first means is disposed at least in the entire channel width direction in the channel portion. According to the present invention, a sufficient active region can be obtained over the entire region in the transistor width direction.
第3の手段としては、
少なくともトランジスタゲート長方向のソース・ドレイン領域となる部分がオーバーハングするようにSiGe層を所定の深さエッチングする第1のエッチング工程と、前記第1のエッチング工程で得られた溝部分に絶縁膜を埋め込む工程と、を含む半導体装置の製造方法である。
As a third means,
A first etching step in which the SiGe layer is etched to a predetermined depth so that at least a portion to be a source / drain region in the transistor gate length direction is overhanged; and an insulating film is formed in the groove portion obtained in the first etching step And a step of embedding the semiconductor device.
第3の手段によれば、
少なくともトランジスタゲート長方向のソース・ドレイン領域となる部分がオーバーハングするようにSiGe層をエッチングする第1のエッチング工程である。これにより、第1の手段による半導体装置を製造することができる。
第4の手段としては、
トランジスタゲート長方向のソース・ドレイン領域となる部分がオーバーハングするようにSiGe層をエッチングする第1のエッチング工程と、
トランジスタ幅方向のSiGe層をエッチングする第2のエッチング工程と、
前記第1、第2のエッチングで得られた溝部分に絶縁膜を埋め込む工程と、
を含む半導体装置の製造方法である。
第4の手段によれば、先ず、第1の手段同様、トランジスタゲート長方向のソース・ドレイン領域となる部分のみオーバーハングするようにSiGe層をエッチングする第1のエッチングを行う。次に、トランジスタ幅方向を確定するため、SiGe層をエッチングする第2のエッチングを行う。この第2のエッチングは、前記第1のエッチングにより形成したオーバーハング部分はエッチングしないように保護し、トランジスタ幅方向のみ溝を形成するため異方性エッチングとなる条件でエッチングを行い、トランジスタ幅方向全域が活性領域となるように第2のエッチングを行う。前記第1、第2のエッチング工程で得られた溝に絶縁膜を埋め込み、半導体装置の特徴とする構造が形成される。これにより第2の手段による半導体装置を製造することができる。
According to the third means,
This is a first etching process in which the SiGe layer is etched so that at least the portions to be the source / drain regions in the transistor gate length direction overhang. Thereby, the semiconductor device by the first means can be manufactured.
As a fourth means,
A first etching step of etching the SiGe layer so that a portion to be a source / drain region in the transistor gate length direction is overhanged;
A second etching step for etching the SiGe layer in the transistor width direction;
A step of embedding an insulating film in the groove portion obtained by the first and second etchings;
The manufacturing method of the semiconductor device containing this.
According to the fourth means, first, as in the first means, the first etching for etching the SiGe layer so as to overhang only the portions that become the source / drain regions in the transistor gate length direction is performed. Next, in order to determine the transistor width direction, second etching for etching the SiGe layer is performed. In this second etching, the overhang portion formed by the first etching is protected so as not to be etched, and a trench is formed only in the transistor width direction, and etching is performed under the condition of anisotropic etching. The second etching is performed so that the entire region becomes the active region. An insulating film is embedded in the trenches obtained in the first and second etching steps to form a characteristic structure of the semiconductor device. Thereby, the semiconductor device according to the second means can be manufactured.
以上説明したように本発明は、トランジスタ幅方向のソース・ドレイン領域底面の全部あるいは一部に接するように絶縁膜を配置し、かつ、チャネル直下には絶縁層を配置せず、SiGe層はSi基板に接している構造をもつことで、ソース・ドレイン領域のみSOI構造をもつ半導体装置である。 As described above, according to the present invention, the insulating film is disposed so as to be in contact with all or part of the bottom surface of the source / drain region in the transistor width direction, and the insulating layer is not disposed immediately below the channel. By having a structure in contact with the substrate, only the source / drain region has a SOI structure.
本発明によれば、ソース・ドレイン部にある不純物拡散領域が、本発明に則した実施例から歪Si層のみとなり、従来に比べて非常に薄く、その直下には絶縁層が接していることから、寄生容量は歪Siの底面部分において除去することができる。また同時にリーク電流もほぼなくすことができる。これにより、より高周波動作が可能なMOSFETを得ることができる。
さらに、従来のSOI構造でSiGe層の下には絶縁膜が存在することでチャネルで発生した熱の放熱性が損なわれていたものが、本発明のようにSiGe層が直接Si基板に接する構造とすることで、発生した熱の基板への放熱性が増すことになり、セルフヒーティング効果、フローティングボディ効果により飽和していた電子移動度をさらに向上することができ、飽和電流が10%程度向上させることが可能となる。この効果は、特に特開平9−219524号公報にあるようなn型MOSFETにおいて適用した場合、より顕著な改善効果を示す。
また、本発明のMOSトランジスタは、n型,p型双方に適用することが可能なため、製造工程が簡略化され、製造コスト削減に効果がある。
According to the present invention, the impurity diffusion region in the source / drain portion is only a strained Si layer from the embodiment according to the present invention, which is very thin as compared with the prior art, and the insulating layer is in contact thereunder. Thus, the parasitic capacitance can be removed at the bottom portion of the strained Si. At the same time, the leakage current can be almost eliminated. Thereby, a MOSFET capable of higher frequency operation can be obtained.
Furthermore, in the conventional SOI structure, the heat dissipation of the heat generated in the channel is impaired due to the presence of the insulating film under the SiGe layer. The structure in which the SiGe layer is in direct contact with the Si substrate as in the present invention. As a result, the heat dissipation of the generated heat to the substrate is increased, and the electron mobility that has been saturated due to the self-heating effect and the floating body effect can be further improved, and the saturation current is about 10%. It becomes possible to improve. This effect shows a more remarkable improvement effect particularly when applied to an n-type MOSFET as disclosed in JP-A-9-219524.
Further, since the MOS transistor of the present invention can be applied to both n-type and p-type, the manufacturing process is simplified and the manufacturing cost can be reduced.
以下において部分的にSOI構造を有し、かつチャネル部直下には絶縁層を配置しない歪SiチャネルMOSトランジスタを提供し、セルフヒーティング効果、フローティングボディ効果を改善することを本発明の実施例に則して説明する。 In the embodiments of the present invention, a strained Si channel MOS transistor having a partial SOI structure and having no insulating layer disposed immediately below the channel portion is provided to improve the self-heating effect and the floating body effect. I will explain it as a rule.
本発明によるMOSトランジスタの作製方法をn型MOSトランジスタを例として図面を参照して詳細に説明するが、本発明はp型MOSトランジスタについても適用することができるので、p型MOSトランジスタの場合についても説明を加える。 A method of manufacturing a MOS transistor according to the present invention will be described in detail with reference to the drawings by taking an n-type MOS transistor as an example, but the present invention can also be applied to a p-type MOS transistor. Also add explanation.
図1参照。 See FIG.
図1は、SiGe層と歪Si層成膜後の本発明の第1の実施例に則した半導体装置の断面図である。図1において、1はシリコン基板、2はSiGe層、3は歪Si層である。
先ず、図1に示すように、シリコン基板(n型MOSトランジスタの場合はp型基板、p型MOSトランジスタの場合はn型基板を使用)1上にLPCVD(減圧化学気相成長)法あるいはMBE(分子線エピタキシャル成長)法といった気相成長法によってSiGe層2をエピタキシャル成長させる。CVD法の場合、反応ガスとしてSiH4及びGeH4を用い、例えば電子移動度の高いSi0.7Ge0.3を、厚さ2μmで成膜する。Ge(ゲルマニウム)はSi(シリコン)よりも格子定数が大きいため、Ge含有量の増加に伴い格子定数が増大する。続いて、反応ガスとしてSiH4を用いて、厚さ20nmのSiを成長させる。この結果、格子緩和したSiGe層2上には、界面と平行方向に引っ張り応力、垂直方向に圧縮応力を受けた歪状態の歪Si層3が形成される。この応力によりSiのバンド構造が変化し、伝導帯・荷電子帯ともにバンドの縮退が解けるとともに、荷電子帯では有効質量も変化して、チャネル方向の移動度を増大することができる。
従来のSOI構造では、シリコン基板上にSiO2膜を成膜後、SiGe層、Si層の順に積層するが、本発明では、シリコン基板上に直接SiGe層を積層している構造を採用するため、チャネル部で発生した熱は熱伝導率の低いSiO2膜を介する場合に比べ効率よく基板に放熱され、セルフヒーティング効果を低減させる。
FIG. 1 is a cross-sectional view of a semiconductor device according to the first embodiment of the present invention after forming a SiGe layer and a strained Si layer. In FIG. 1, 1 is a silicon substrate, 2 is a SiGe layer, and 3 is a strained Si layer.
First, as shown in FIG. 1, LPCVD (low pressure chemical vapor deposition) or MBE is performed on a silicon substrate (a p-type substrate for an n-type MOS transistor and an n-type substrate for a p-type MOS transistor) 1. The
In the conventional SOI structure, after a SiO 2 film is formed on a silicon substrate, the SiGe layer and the Si layer are stacked in this order, but in the present invention, a structure in which the SiGe layer is directly stacked on the silicon substrate is employed. The heat generated in the channel portion is efficiently radiated to the substrate as compared with the case of passing through the SiO 2 film having low thermal conductivity, and the self-heating effect is reduced.
図2〜4参照。 See FIGS.
次に図2〜4においてトランジスタゲート長方向の第1のエッチング工程を説明する。
図2(a)は本発明の第1の実施例に則したMOSトランジスタ上面図、図2(b)はトランジスタゲート長方向(図2(a)におけるA−A'方向)の断面図である。図2において、1はシリコン基板、2はSiGe層、3は歪Si層、4は窒化膜、5はフォトレジスト、6はトランジスタ活性領域、A−A'はトランジスタゲート長方向である。
第1のエッチング工程は、異方性エッチングと等方性エッチングにより行う。先ず歪Si層3上にLPCVD法により、反応ガスとしてSiH2Cl2とNH3を用い、厚さ0.3μmの窒化膜4(例えば、シリコン窒化膜)を堆積する。
次にフォトレジスト5をスピンコートにより塗布し、MOSトランジスタの活性領域6となる部分を覆い、トランジスタゲート長方向のソース・ドレイン端側の素子分離領域のみ開口するようにフォトレジスト5を露光、現像する。このとき図に示すようにトランジスタ幅方向(図2(a)におけるB−B'方向)は、フォトレジスト5で覆われている。即ち、後述するようにトランジスタ幅方向も同時にエッチングすることも可能である(後述)が、ここではさらにトランジスタ活性領域6を十分確保するために、別工程にてエッチングを行う場合について説明する。ここにトランジスタ幅方向は、トランジスタゲート長方向に直行する方向をいう。
Next, the first etching process in the transistor gate length direction will be described with reference to FIGS.
2A is a top view of a MOS transistor according to the first embodiment of the present invention, and FIG. 2B is a cross-sectional view in the transistor gate length direction (AA ′ direction in FIG. 2A). . In FIG. 2, 1 is a silicon substrate, 2 is a SiGe layer, 3 is a strained Si layer, 4 is a nitride film, 5 is a photoresist, 6 is a transistor active region, and AA ′ is a transistor gate length direction.
The first etching step is performed by anisotropic etching and isotropic etching. First, a nitride film 4 (for example, a silicon nitride film) having a thickness of 0.3 μm is deposited on the
Next, a
図3は、トランジスタゲート長方向(図2(a)におけるA−A'方向)における異方性エッチング後の本発明の第1の実施例に則した半導体装置の断面図である。図3において、1はシリコン基板、2はSiGe層、3は歪Si層、4は窒化膜、5はフォトレジストである。 FIG. 3 is a cross-sectional view of the semiconductor device according to the first embodiment of the present invention after anisotropic etching in the transistor gate length direction (AA ′ direction in FIG. 2A). In FIG. 3, 1 is a silicon substrate, 2 is a SiGe layer, 3 is a strained Si layer, 4 is a nitride film, and 5 is a photoresist.
図3に示すようにフォトレジスト5をマスクとして、窒化膜4を反応ガスとしてSF6(六弗化硫黄)とCl2(塩素)の混合ガスを用い、異方性エッチングにより除去し、引き続いて、歪Si層3、SiGe層2を連続して、例えば深さ0.2μmとなるように異方性エッチングする。
As shown in FIG. 3, the
図4は、トランジスタゲート長方向(図2(a)におけるA−A'方向)における等方性エッチング後の本発明の第1の実施例に則した半導体装置の断面図である。図4において、1はシリコン基板、2はSiGe層、3は歪Si層、4は窒化膜、5はフォトレジスト、7はオーバーハングである。
図4では引き続いて歪Si層3とSiGe層2で選択比がとれるエッチング液(例えば、HF(50%):H2O2:CH3COOH=1:16:24の割合で調合されたエッチング液で、選択比160程度)でSiGe層2を、例えば0.1〜0.2μm程度オーバーハング7するようにウェットエッチングをする。この時SiGe層2のみ選択的にエッチングされ歪Si層3はエッチングされずにソース・ドレイン領域として残り、歪Si層3の底面にオーバーハング7が形成される。ここでは、オーバーハング7を形成するためにウェットエッチング法を用いたが、塩素系ガス(例えば、Cl2ガス)を用いたRIE(Reactive Ion Etching)法でもよい。その際、オーバーハング7が形成できるように等方性エッチングとなる条件でエッチングを行う。最後にフォトレジスト5を除去して、トランジスタゲート長方向のエッチング工程が完了する。
4 is a cross-sectional view of the semiconductor device according to the first embodiment of the present invention after isotropic etching in the transistor gate length direction (AA ′ direction in FIG. 2A). In FIG. 4, 1 is a silicon substrate, 2 is a SiGe layer, 3 is a strained Si layer, 4 is a nitride film, 5 is a photoresist, and 7 is an overhang.
In FIG. 4, an etching solution in which the selective ratio between the
図5参照。 See FIG.
図5(a)は本発明の第1の実施例に則したMOSトランジスタの上面図、図5(b)トランジスタゲート長方向断面図(図5(a)におけるA−A'方向)、図5(c)はトランジスタ幅方向(図5(a)におけるB―B'方向)断面図である。図5において、1はシリコン基板、2はSiGe層、3は歪Si層、4は窒化膜、6はトランジスタ活性領域、7はオーバーハング、8はフォトレジスト、A−A'はトランジスタゲート長方向、B―B'はトランジスタ幅方向である。 5A is a top view of the MOS transistor according to the first embodiment of the present invention, FIG. 5B is a cross-sectional view in the transistor gate length direction (direction AA ′ in FIG. 5A), FIG. FIG. 5C is a cross-sectional view in the transistor width direction (BB ′ direction in FIG. 5A). In FIG. 5, 1 is a silicon substrate, 2 is a SiGe layer, 3 is a strained Si layer, 4 is a nitride film, 6 is a transistor active region, 7 is an overhang, 8 is a photoresist, and AA ′ is a transistor gate length direction. BB ′ is the transistor width direction.
次に図5を用いてトランジスタの幅方向の第2のエッチング工程について説明する。先ずスピンコートによりフォトレジスト8を塗布し、露光、現像によりトランジスタ幅方向の素子分離領域のみ開口させる。このときオーバーハング7はフォトレジストで保護し、次工程のエッチング時にプラズマに曝されないようにする。
Next, a second etching step in the width direction of the transistor will be described with reference to FIG. First, a
フォトレジストパターン8をマスクとし、先ず窒化膜4を異方性エッチングにより除去し、その後歪Si層3、SiGe層2を連続して、例えば0.4μm深さとなるようエッチングする。反応ガスとしては、例えば、SF6(六弗化硫黄)とCl2の混合ガスを用いる。この時、先の工程において形成された溝は、図5(b)に示すようにフォトレジスト8がマスクとなり、さらに深くエッチングされることはない。この工程におけるトランジスタ幅方向のエッチングでは、トランジスタゲート方向のエッチングとは異なる異方性エッチングであり、オーバーハングとなる等方性エッチングは行っていないため、歪Si層3に接するSiGe層2は少なくともトランジスタ幅方向全域に配置されることになり、活性化領域6を十分確保できるような構造を得ることができる。最後にフォトレジスト8を除去し、トランジスタ幅方向の第2のエッチング工程が完了する。
Using the
本工程では、トランジスタ幅方向にはオーバーハング7を形成しないように異方性エッチングを行ったが、活性化領域を十分確保せず半導体装置の所定の仕様を満足できる場合には図5で説明した工程を削除し、前工程であるトランジスタゲート長方向のエッチング時に同時にトランジスタ幅方向のエッチングを行ってもよい。これにより、製造工程数の削減を図り、コスト低減も可能である。
In this step, anisotropic etching is performed so as not to form the
図6参照。 See FIG.
図6(a)はトランジスタゲート長方向(図5(a)におけるA−A'方向)断面図、図6(b)はトランジスタ幅方向(図5(a)におけるB―B'方向)断面図を示す。図6において、1はシリコン基板、2はSiGe層、3は歪Si層、4は窒化膜、9はSiO2膜である。
前工程において形成された溝(トレンチ)に絶縁膜をオーバーハング部に埋める工程について説明する。絶縁膜としては、シリコン酸化膜、シリコン窒化膜が用いられるが、ここではSiO2膜9を用いた場合について説明する。SiO2膜9は、LPCVD法により、反応ガスとしてSiH4とN2Oの混合ガスを用い、SiO2膜9を全面に成膜する。この時、オーバーハングは完全にSiO2膜9で埋められる。その後、CMP(化学的機械研磨)法により平坦化する。この時、窒化膜4(例えば、シリコン窒化膜)が研磨ストップ層の役割を果たし、平坦性のよい研磨が可能である。これにより、従来ソース・ドレイン領域直下にあった不純物拡散領域のかわりにSiO2膜9を配置する構造となる。すなわち、従来問題であったドレイン・ソース下の拡散領域からの接合リーク電流は、本発明によるソース・ドレイン領域にのみ形成したSOI構造により格段に減少させることが可能である。
6A is a cross-sectional view in the transistor gate length direction (AA ′ direction in FIG. 5A), and FIG. 6B is a cross-sectional view in the transistor width direction (BB ′ direction in FIG. 5A). Indicates. In FIG. 6, 1 is a silicon substrate, 2 is a SiGe layer, 3 is a strained Si layer, 4 is a nitride film, and 9 is a SiO 2 film.
A process of filling an overhang portion with an insulating film in a trench formed in the previous process will be described. As the insulating film, a silicon oxide film or a silicon nitride film is used. Here, the case where the SiO 2 film 9 is used will be described. SiO 2 film 9 by the LPCVD method, using a mixed gas of SiH 4 and N 2 O as reaction gases for forming the SiO 2 film 9 on the entire surface. At this time, the overhang is completely filled with the SiO 2 film 9. Thereafter, planarization is performed by a CMP (Chemical Mechanical Polishing) method. At this time, the nitride film 4 (for example, a silicon nitride film) serves as a polishing stop layer, and polishing with good flatness is possible. As a result, a structure in which the SiO 2 film 9 is disposed instead of the impurity diffusion region which has been directly under the source / drain region in the past is obtained. That is, the junction leakage current from the diffusion region under the drain / source, which has been a problem in the prior art, can be remarkably reduced by the SOI structure formed only in the source / drain region according to the present invention.
図7参照。 See FIG.
図7は本発明の第1の実施例に則したトランジスタゲート長方向の断面図である。図7において、1はシリコン基板、2はSiGe層、3は歪Si層、9はSiO2膜、10はゲート酸化膜、11はゲート電極である。
本図を用いてゲート電極の形成方法を以下で説明する。上記窒化膜4を除去した後、歪Si層3表面を、酸素雰囲気中で、例えば800℃の温度で熱酸化することで、例えば厚さ3nmのSiO2膜を形成してゲート酸化膜10を得る。その上にLPCVD法により、反応ガスとしてSiH4を用いて、厚さ100nmの多結晶Si層を堆積し、リソグラフィー工程によりゲート電極となるフォトレジストパターンを形成後、それをマスクとして異方性エッチングにより、多結晶Si層及び酸化膜をエッチングし、例えば幅80nmのゲート酸化膜およびゲート電極11を形成する。
FIG. 7 is a sectional view in the transistor gate length direction according to the first embodiment of the present invention. In FIG. 7, 1 is a silicon substrate, 2 is a SiGe layer, 3 is a strained Si layer, 9 is a SiO 2 film, 10 is a gate oxide film, and 11 is a gate electrode.
A method for forming a gate electrode will be described below with reference to FIG. After removal of the
図8参照
図8は本発明の第1の実施例に則したトランジスタゲート長方向の断面図である。図8において、1はシリコン基板、2はSiGe層、3は歪Si層、9はSiO2膜、10はゲート酸化膜、11はゲート電極、12はAsイオン、13はn型エクステンション領域である。
本図を用いて低濃度不純物領域の形成方法を説明する。上記で形成されたゲート電極11をマスクとして、n型MOSトランジスタ形成領域に、例えば砒素(As)イオン或はリン(P)イオン12を選択的にイオン注入して、ソース・ドレインにn型エクステンション領域13を形成する。p型MOSトランジスタの場合は、イオン種としてボロン(B)或はフッ化ボロン(BF2)を選択的にイオン注入して、ソース・ドレインにp型エクステンション領域を形成する。次いで、窒素雰囲気中で、1000℃,10秒の条件で急速活性化熱処理(RTA:Rapid Thermal Anealing)を行い、エクステンション領域13を活性化する。この領域は、LDD(Lightly-doped drain)構造における低濃度不純物領域となる。
FIG. 8 is a cross-sectional view in the transistor gate length direction according to the first embodiment of the present invention. In FIG. 8, 1 is a silicon substrate, 2 is a SiGe layer, 3 is a strained Si layer, 9 is a SiO 2 film, 10 is a gate oxide film, 11 is a gate electrode, 12 is an As ion, and 13 is an n-type extension region. .
A method for forming a low concentration impurity region will be described with reference to FIG. Using the
図9参照。 See FIG.
図9は本発明の第1の実施例に則したトランジスタゲート長方向の断面図である。図9において、1はシリコン基板、2はSiGe層、9はSiO2膜、11はゲート電極、14はサイドウォール、15はAsイオン、16はn+型ソース・ドレイン領域である。
本図を用いて高濃度不純物領域となるn+型ソース・ドレイン領域16の製造方法を説明する。先ず、全面にLPCVD法により、反応ガスとしてSiH4とN2Oの混合ガスを用い、SiO2を堆積する。次に、フッ素系ガスを含む反応ガス、例えば、CHF3あるいはC2F6用いた異方性エッチングにより、SiO2膜の全面をエッチングする。これによりゲート電極11の側壁にサイドウォール14を形成する。このサイドウォール14をマスクにして、例えば砒素(As)イオン或はリン(P)イオン15を選択的にイオン注入し、例えば、窒素雰囲気中で1000℃、10秒のRTA処理を行うことで、高濃度不純物領域であるn+型ソース・ドレイン領域16を形成する。なお、p+型ソース・ドレイン領域を得る場合には、例えば、B(ボロン)イオンを注入し、所定の温度で同様に熱処理を行うことによりp+型ソース・ドレイン領域を形成すればよい。
FIG. 9 is a sectional view in the transistor gate length direction according to the first embodiment of the present invention. In FIG. 9, 1 is a silicon substrate, 2 is a SiGe layer, 9 is a SiO 2 film, 11 is a gate electrode, 14 is a sidewall, 15 is an As ion, and 16 is an n + type source / drain region.
A method for manufacturing the n + -type source /
図10参照。 See FIG.
図10は本発明の第1の実施例に則したトランジスタゲート長方向の断面図である。図10において、1はシリコン基板、2はSiGe層、9はSiO2膜、11はゲート電極、14はサイドウォール、17はCoSi2層である。
本図を用いてサリサイド技術について説明する。本発明では、歪Si層3直下にSiO2膜9を配しているので、ソース・ドレイン領域の歪Si層3は薄膜であり、シート抵抗が大きくなるので、特にプラグ18(図11参照)との接合抵抗を低減させるため、歪Si層3のサリサイド化による低抵抗化が必要である。先ず、全面にスパッタリング法によりコバルト(Co)層を、例えば10nmの厚さで堆積させる。その後、窒素雰囲気中で、例えば、550℃の温度で、30秒間のRTA処理を施すことによって、Co層とn+型ソース・ドレイン領域の歪Si層3及びゲート電極11の上面部分の多結晶Si層とを反応させてCoSi2層17が形成される。このとき絶縁膜であるSiO2膜9上及びサイドウォール14上はシリサイド化しないため、過酸化アンモニア水と硫酸過酸化水素水との混合液で20分間エッチングを行い、未反応Co層部分を選択的にエッチング除去する。
FIG. 10 is a sectional view in the transistor gate length direction according to the first embodiment of the present invention. In FIG. 10, 1 is a silicon substrate, 2 is a SiGe layer, 9 is a SiO 2 film, 11 is a gate electrode, 14 is a sidewall, and 17 is a CoSi 2 layer.
The salicide technology will be described with reference to this figure. In the present invention, since the SiO 2 film 9 is disposed immediately below the
図11参照。 See FIG.
図11は本発明の第1の実施例に則したトランジスタゲート長方向の断面図である。図11において、1はシリコン基板、2はSiGe層、9はSiO2膜、17はCoSi2層、18はプラグ、19は層間絶縁膜である。
先ず、全面にSiO2膜などの層間絶縁膜19をLPCVD法により、反応ガスとしてSiH4とN2Oの混合ガスを用い成膜した後に、この層間絶縁層19に各MOSトランジスタのソース・ドレイン領域に対するコンタクトホールを、フッ素系ガス、例えばCHF3あるいはC2F6を用いて、異方性エッチングにより開口する。このコンタクトホールは、微細化の進展に伴い、高いアスペクト比が必要となってきており、開口部でのメタル配線のカバレッジが厳しくなるため、W(タングステン)などをカバレッジ性のよいLPCVD(減圧化学気相成長)法により、反応ガスとして、例えばWF6とSiH4を用い成膜する。その後CMPにより開口部に埋め込まれ、平坦化されたプラグ18が形成でき、本発明の第1の実施例に則したMOSトランジスタが完成する。
FIG. 11 is a sectional view in the transistor gate length direction according to the first embodiment of the present invention. In FIG. 11, 1 is a silicon substrate, 2 is a SiGe layer, 9 is a SiO 2 film, 17 is a CoSi 2 layer, 18 is a plug, and 19 is an interlayer insulating film.
First, an
また、プラグの形成方法としては、Cuを用いたダマシンプロセスにより形成する方法がある。これは、前記コンタクトホール形成後、バリアメタル及びシード層を成膜し、鍍金法によりCuを埋め込み、さらにCMPにより平坦化する方法であり、リソグラフィ−工程での塗布レジスト膜の膜厚均一性や露光時の焦点深度の点で有利である。
(付記1)シリコン基板上に中間層を介してソース・ドレイン領域とゲート電極とが形成されたn型MOSトランジスタを有する半導体装置であって、
前記中間層は、該シリコン基板に接するSiGe層と絶縁膜とからなり、該SiGe層と該絶縁膜とが表面において実質連続するように構成され、かつ
前記ゲート電極は、該SiGe層表面から該絶縁膜表面へと延在形成される歪Si層上に設けられ、
前記ソース・ドレイン領域は、該歪Si層のうち該絶縁膜上に重なる領域に少なくとも一部が形成されるn型MOSトランジスタ。
(付記2)前記歪Si層がトランジスタ幅方向であって、該SiGe層表面上にのみに存在し、該絶縁膜上に重なる領域がない付記1記載のn型MOSFET。
(付記3)少なくともトランジスタゲート長方向のソース・ドレイン領域となる部分がオーバーハングするように該SiGe層を所定の深さエッチングする第1のエッチング工程と、
前記第1のエッチング工程で得られた溝部分に絶縁膜を埋め込む工程と、
を含むn型MOSFETの製造方法。
(付記4)トランジスタゲート長方向のソース・ドレイン領域となる該歪Si層がオーバーハングするように該SiGe層を所定の深さエッチングする第1のエッチング工程と、
トランジスタ幅方向の該SiGe層を所定の深さ異方性エッチングする第2のエッチング工程と、
前記第1、第2のエッチング工程で得られた溝部分に絶縁膜を埋め込む工程と、
を含むn型MOSFETの製造方法。
As a method for forming the plug, there is a method of forming by a damascene process using Cu. This is a method of forming a barrier metal and a seed layer after forming the contact hole, embedding Cu by a plating method, and further flattening by CMP. This is advantageous in terms of the depth of focus during exposure.
(Appendix 1) A semiconductor device having an n-type MOS transistor in which a source / drain region and a gate electrode are formed on a silicon substrate via an intermediate layer,
The intermediate layer includes a SiGe layer in contact with the silicon substrate and an insulating film, and is configured such that the SiGe layer and the insulating film are substantially continuous on the surface, and the gate electrode is formed from the surface of the SiGe layer. Provided on the strained Si layer that extends to the surface of the insulating film,
The source / drain region is an n-type MOS transistor in which at least a part is formed in a region of the strained Si layer overlapping the insulating film.
(Supplementary note 2) The n-type MOSFET according to
(Supplementary Note 3) a first etching step of etching the SiGe layer to a predetermined depth so that at least a portion to be a source / drain region in the transistor gate length direction is overhanged;
A step of embedding an insulating film in the groove portion obtained in the first etching step;
A method for manufacturing an n-type MOSFET.
(Supplementary note 4) a first etching step of etching the SiGe layer to a predetermined depth so that the strained Si layer to be a source / drain region in the transistor gate length direction overhangs;
A second etching step of anisotropically etching the SiGe layer in the transistor width direction by a predetermined depth;
A step of embedding an insulating film in the groove portion obtained in the first and second etching steps;
A method for manufacturing an n-type MOSFET.
1 シリコン基板
2 SiGe層
3 歪Si層
4 窒化膜
5 フォトレジスト
6 トランジスタ活性領域
7 オーバーハング
8 フォトレジスト
9 SiO2膜
10 ゲート酸化膜
11 ゲート電極
12 Asイオン
13 n型エクテンション領域
14 サイドウォール
15 Asイオン
16 n+型ソース・ドレイン領域
17 CoSi2
18 プラグ
19 層間絶縁膜
A−A' トランジスタゲート長方向
B−B' トランジスタ幅方向
DESCRIPTION OF
18
Claims (4)
前記中間層は、該シリコン基板に接するSiGe(シリコン・ゲルマニウム)層と絶縁膜とからなり、該SiGe層と該絶縁膜とが表面において実質連続するように構成され、かつ
前記ゲート電極は、該SiGe層表面から該絶縁膜表面へと延在形成される歪Si(シリコン)層上に設けられ、
前記ソース・ドレイン領域は、該歪Si層のうち該絶縁膜上に重なる領域に少なくとも一部が形成される半導体装置。 A semiconductor device having a MOS transistor in which a source / drain region and a gate electrode are formed on a silicon substrate via an intermediate layer,
The intermediate layer includes a SiGe (silicon germanium) layer in contact with the silicon substrate and an insulating film, the SiGe layer and the insulating film are configured to be substantially continuous on the surface, and the gate electrode includes the gate electrode, Provided on a strained Si (silicon) layer formed to extend from the SiGe layer surface to the insulating film surface,
The source / drain region is a semiconductor device in which at least a part is formed in a region of the strained Si layer overlapping the insulating film.
前記第1のエッチング工程で得られた溝部分に絶縁膜を埋め込む工程と、
を含む半導体装置の製造方法。 A first etching step of etching the SiGe layer to a predetermined depth so that at least a portion to be a source / drain region in the transistor gate length direction overhangs;
A step of embedding an insulating film in the groove portion obtained in the first etching step;
A method of manufacturing a semiconductor device including:
トランジスタ幅方向の該SiGe層を所定の深さ異方性エッチングする第2のエッチング工程と、
前記第1、第2のエッチング工程で得られた溝部分に絶縁膜を埋め込む工程と、
を含む半導体装置の製造方法。
A first etching step of etching the SiGe layer to a predetermined depth so that the strained Si layer serving as a source / drain region in the transistor gate length direction overhangs;
A second etching step of anisotropically etching the SiGe layer in the transistor width direction by a predetermined depth;
A step of embedding an insulating film in the groove portion obtained in the first and second etching steps;
A method of manufacturing a semiconductor device including:
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