JP2005094335A - Shift register circuit and electronic equipment - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To suppress the deterioration of an output signal of each stage in a shift register circuit. <P>SOLUTION: In a signal holding stage RS(k) of each stage of the shift register circuit, when an output signal out(k-1) of a high level from the preceding stage is inputted to the gate electrode and drain electrode of a transistor 27, the transistor 37 is turned on to store charges in a node A, thereby turning on a transistor 24. When the transistor 24 is turned on, a clock signal inputted to the transistor 24 is outputted as an output signal out(k) of the stage RS(k). When an output signal out(k+2) of a high level from the stage after the next is inputted to a transistor 28, the transistor 28 is turned on to discharge the charge stored in the node A, thereby making the potential of the node A to be at a low level. When the potential of the node A is at a low level, a transistor 25 is turned on to output a set signal SET as an output signal out(k) of the stage RS(k). <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、シフトレジスタ回路及びシフトレジスタ回路を備えた電子装置に関する。   The present invention relates to a shift register circuit and an electronic device including the shift register circuit.

近年、ＰＣ、携帯情報端末等の情報機器、デジタルカメラ、スキャナ等の画像処理機器が普及している。このような情報機器、画像処理機器では、表示手段としてＬＣＤ（Liquid Crystal Display）を使用し、画像読取手段又は撮像手段としてフォトセンサアレイを備えた画像読取装置を使用しているものが多い。   In recent years, information devices such as PCs and portable information terminals, and image processing devices such as digital cameras and scanners have become widespread. In many of such information devices and image processing devices, an LCD (Liquid Crystal Display) is used as display means, and an image reading apparatus including a photosensor array is used as image reading means or imaging means.

画像読取装置やアクティブマトリクス方式のＬＣＤでは、フォトセンサのデータを転送又は選択したり、表示素子を選択するドライバとして、シフトレジスタ回路が用いられている（例えば、特許文献１参照。）。シフトレジスタ回路は、複数段の信号保持段（フリップフロップ回路）が直列に配置され、前段から後段に出力信号を次々シフトすることによって、各段からフォトセンサ、表示素子に対して線順次で信号を出力するものである。   In an image reading device or an active matrix LCD, a shift register circuit is used as a driver for transferring or selecting photosensor data or selecting a display element (see, for example, Patent Document 1). In the shift register circuit, a plurality of signal holding stages (flip-flop circuits) are arranged in series, and the output signal is shifted from the preceding stage to the succeeding stage, so that signals from each stage are line-sequential to the photosensor and display element. Is output.

図９に、従来のシフトレジスタ回路における各段（ｋ段目）の信号保持段ＲＳ'（ｋ）の回路構成例を示す。信号保持段ＲＳ'（ｋ）は、図９に示すように、６つの薄膜トランジスタ（Thin Film Transistor）ＴＦＴ２１〜２６を備えており、ＴＦＴ２１〜２６は、何れもｎチャネルＭＯＳ型の電界効果トランジスタである。   FIG. 9 shows a circuit configuration example of the signal holding stage RS ′ (k) at each stage (k stage) in the conventional shift register circuit. As shown in FIG. 9, the signal holding stage RS ′ (k) includes six thin film transistor TFTs 21 to 26, and the TFTs 21 to 26 are all n-channel MOS type field effect transistors. .

図９において、第１制御信号端子Φ１及び第２制御信号端子Φ２は、コントローラ（図示略）により出力される制御信号φが入力される端子である。図９が、ｋ段目の信号保持段回路であるとすると、出力信号端子ＯＵＴは、ｋ段目の出力信号ｏｕｔ（ｋ）が出力される端子であり、第１入力信号端子ＩＮ１は、前段の出力信号ｏｕｔ（ｋ−１）が入力される端子であり、第２入力信号端子ＩＮ２は、次段の出力信号ｏｕｔ（ｋ＋１）が入力される端子である。定電圧印加端子ＤＤは、定電圧Ｖｄｄが印加される端子であり、基準電圧印加端子ＳＳは、基準電圧Ｖｓｓが印加される端子である。クロック端子ＣＬＫは、クロック信号ＣＫが入力される端子である。セット信号入力端子ＳＴは、セット信号ＳＥＴが入力される端子である。   In FIG. 9, a first control signal terminal Φ1 and a second control signal terminal Φ2 are terminals to which a control signal φ output by a controller (not shown) is input. If FIG. 9 is a k-th signal holding stage circuit, the output signal terminal OUT is a terminal from which the k-th output signal out (k) is output, and the first input signal terminal IN1 is the previous stage. The second input signal terminal IN2 is a terminal to which the next stage output signal out (k + 1) is input. The constant voltage application terminal DD is a terminal to which the constant voltage Vdd is applied, and the reference voltage application terminal SS is a terminal to which the reference voltage Vss is applied. The clock terminal CLK is a terminal to which a clock signal CK is input. The set signal input terminal ST is a terminal to which a set signal SET is input.

ＴＦＴ２１のソース電極、ＴＦＴ２２のソース電極、ＴＦＴ２３のゲート電極、ＴＦＴ２４のゲート電極に接続される配線には、任意の位置にノードＡを配し、ノードＡの配線を一方の極とする寄生容量が形成される。また、ＴＦＴ２３のドレイン電極、ＴＦＴ２５のゲート電極及びＴＦＴ２６のソース電極に接続される配線には、任意の位置にノードＢを配し、ノードＢの配線を一方の極とする寄生容量が形成される。   The wiring connected to the source electrode of the TFT 21, the source electrode of the TFT 22, the gate electrode of the TFT 23, and the gate electrode of the TFT 24 has a parasitic capacitance with a node A arranged at an arbitrary position and the wiring of the node A as one pole. It is formed. In addition, the wiring connected to the drain electrode of the TFT 23, the gate electrode of the TFT 25, and the source electrode of the TFT 26 forms a parasitic capacitance with the node B arranged at an arbitrary position and the wiring of the node B as one pole. .

ここで例えば段ＲＳ'（２）のＴＦＴ２１のゲート電極にハイレベルの制御信号φが入力されると、そのＴＦＴ２１がＯＮ状態となる。段ＲＳ'（２）のＴＦＴ２１がＯＮ状態である場合に、ＴＦＴ２１のドレイン電極に、段ＲＳ'（１）からハイレベルの出力信号ｏｕｔ（１）が入力されると、段ＲＳ'（２）のＴＦＴ２３及びＴＦＴ２４がＯＮ状態となる。段ＲＳ'（２）のＴＦＴ２４がＯＮ状態である場合に、ハイレベルのクロック信号ＣＫがＴＦＴ２４のドレイン電極に入力されると、ハイレベルの出力信号ｏｕｔ（２）が段ＲＳ'（３）に出力される。このようにして、ハイレベルの出力信号がシフトレジスタ回路の各段から順次出力される。   Here, for example, when a high-level control signal φ is input to the gate electrode of the TFT 21 in the stage RS ′ (2), the TFT 21 is turned on. If the high level output signal out (1) is input from the stage RS ′ (1) to the drain electrode of the TFT 21 when the TFT 21 of the stage RS ′ (2) is in the ON state, the stage RS ′ (2) The TFT 23 and TFT 24 are turned on. When the high level clock signal CK is input to the drain electrode of the TFT 24 when the TFT 24 of the stage RS ′ (2) is in the ON state, the high level output signal out (2) is input to the stage RS ′ (3). Is output. In this way, a high level output signal is sequentially output from each stage of the shift register circuit.

各信号保持段ＲＳ'（１）〜段ＲＳ'（ｎ）から順次出力された信号ｏｕｔ（１）〜ｏｕｔ（ｎ）に基づく走査信号が、ＬＣＤや画像読取装置の走査ラインに順次印加される。最終段の段ＲＳ'（ｎ）からハイレベルの出力信号ｏｕｔ（ｎ）が出力された後に、セット信号ＳＥＴが所定期間ハイレベルになる。これにより、全ての信号保持段ＲＳ'（１）〜段ＲＳ'（ｎ）から所定期間ハイレベルの出力信号が出力される。このように、セット信号ＳＥＴを利用することにより、各信号保持段からの出力信号の時間積分値（積算電圧）が正負何れか一方の極性に偏るのを緩和することができる。
特開平５−３０２７８号公報 Scan signals based on the signals out (1) to out (n) sequentially output from the signal holding stages RS ′ (1) to RS ′ (n) are sequentially applied to the scan lines of the LCD and the image reading apparatus. . After the high level output signal out (n) is output from the final stage RS ′ (n), the set signal SET becomes high level for a predetermined period. Accordingly, high level output signals are output from all the signal holding stages RS ′ (1) to RS ′ (n) for a predetermined period. In this way, by using the set signal SET, it is possible to mitigate that the time integration value (integrated voltage) of the output signal from each signal holding stage is biased to either positive or negative polarity.
JP-A-5-30278

しかしながら、上述の従来のシフトレジスタ回路にあっては、次に示すような問題があった。
電界効果トランジスタにおいては、ゲート電極、ソース電極、ドレイン電極間の相対的な電位の関係に応じて、ゲート電極に制御信号を継続的に印加することにより、電界効果トランジスタのしきい値特性が変動することが確認されている。 However, the conventional shift register circuit described above has the following problems.
In a field effect transistor, the threshold characteristics of the field effect transistor fluctuate by continuously applying a control signal to the gate electrode according to the relative potential relationship between the gate electrode, source electrode, and drain electrode. It has been confirmed that

例えば、ｎチャネル型電界効果トランジスタでは、ゲート電圧Ｖｇがソース電圧Ｖｓより大きくなるように設定して（Ｖｇ＞Ｖｓ）、ゲート電極に制御信号を継続的に印加した場合、図１０に示すように、ゲート電圧Ｖｇに対するドレイン−ソース電流Ｉｄｓの経時変化を示すＶｇ−Ｉｄｓ特性曲線ＳＰ1が、初期の特性曲線ＳＰ0に比較して、ゲート電圧Ｖｇの正方向にシフトする現象が観測される。このようなＶｇ−Ｉｄｓ特性曲線の変化が生じると、高いゲート電圧Ｖｇ1を印加した場合であっても所望のドレイン−ソース電流Ｉｄｓ1が流下せず、電流量（ドレイン−ソース電流Ｉｄｓ2）が低くなる現象が生じる。このような現象は、電界効果トランジスタのしきい値特性が変動することを意味している。 For example, in an n-channel field effect transistor, when the gate voltage Vg is set to be higher than the source voltage Vs (Vg> Vs) and a control signal is continuously applied to the gate electrode, as shown in FIG. A phenomenon is observed in which the Vg-Ids characteristic curve SP 1 showing the change with time of the drain-source current Ids with respect to the gate voltage Vg is shifted in the positive direction of the gate voltage Vg as compared with the initial characteristic curve SP 0 . When such a change in the Vg-Ids characteristic curve occurs, the desired drain-source current Ids 1 does not flow down even when a high gate voltage Vg 1 is applied, and the amount of current (drain-source current Ids 2 ). Occurs. Such a phenomenon means that the threshold characteristic of the field effect transistor varies.

従って、図９の各信号保持段ＲＳ'（ｋ）において、ＴＦＴ２１及びＴＦＴ２２のゲート電極に、継続的に制御信号φを印加することにより、ＴＦＴ２１及びＴＦＴ２２のしきい値特性が変動し、ＴＦＴ２１及びＴＦＴ２２のドレイン−ソース電流Ｉｄｓが少なくなるため、Ａ点へのチャージ機能が低下する。これにより、各信号保持段のＡ点におけるブートストラップ効果が減少し、ＴＦＴ２４のゲート電圧が十分高電圧にならずに、各信号保持段ＲＳ'（１）〜段ＲＳ'（ｎ）からの出力信号の波形になまりが生じるとともに、出力電圧が徐々に低下するため、ＬＣＤや画像読取装置の誤動作を招くという問題があった。また、各信号保持段からの出力信号の劣化が著しくなると、シフトレジスタ回路におけるシフト動作自体が停止してしまうという問題があった。   Therefore, in each signal holding stage RS ′ (k) in FIG. 9, by continuously applying the control signal φ to the gate electrodes of the TFTs 21 and 22, the threshold characteristics of the TFTs 21 and 22 change, and the TFTs 21 and 22 Since the drain-source current Ids of the TFT 22 is reduced, the charge function to the point A is lowered. As a result, the bootstrap effect at the point A of each signal holding stage is reduced, and the gate voltage of the TFT 24 is not sufficiently high, and the output from each signal holding stage RS ′ (1) to RS ′ (n). There is a problem that the waveform of the signal is distorted and the output voltage is gradually lowered, which causes malfunction of the LCD and the image reading apparatus. In addition, when the output signal from each signal holding stage is significantly deteriorated, the shift operation itself in the shift register circuit is stopped.

図１１（ａ）、（ｃ）（ｅ）に、従来のシフトレジスタ回路の出力信号ｏｕｔ（ｋ）（ｋ＝１〜８）の波形を示し、図１１（ｂ）、（ｄ）、（ｆ）に、８段分の信号保持段ＲＳ'（ｋ）のＡ点における電位を示す。図１１に示すように、各信号保持段からの出力信号レベルが低下していく。この結果、例えば、画像読取装置において、フォトセンサに印加するリセット信号のレベルが低下することによって、スキャン動作に入る前のリセット機能が低下し、読取感度の劣化を招くこととなる。   FIGS. 11A, 11C, and 11E show waveforms of output signals out (k) (k = 1 to 8) of the conventional shift register circuit, and FIGS. 11B, 11D, and 11F. ) Shows the potential at point A of the signal holding stages RS ′ (k) for eight stages. As shown in FIG. 11, the output signal level from each signal holding stage decreases. As a result, for example, in the image reading apparatus, when the level of the reset signal applied to the photosensor is lowered, the reset function before entering the scanning operation is lowered, and the reading sensitivity is deteriorated.

本発明の課題は、シフトレジスタ回路における各段の出力信号の劣化を抑制することである。   An object of the present invention is to suppress deterioration of output signals at each stage in a shift register circuit.

上記課題を解決するため、請求項１に記載の発明は、直列に接続された複数の信号保持手段を有するシフトレジスタ回路（例えば、シフトレジスタ回路１００）において、前記複数の信号保持手段の各々（例えば、段ＲＳ（ｋ））は、前段の信号保持手段の出力信号を、制御端子及び電流路の一端に入力して、電流路の他端に出力する第１トランジスタ（例えば、トランジスタ２７）と、制御端子と前記第１トランジスタの電流路の他端との間の配線に蓄積された電荷によってオン状態になり、シフトレジスタ回路のシフト走査期間にオン状態である場合、所定の極性のクロック信号を当該信号保持手段の出力信号として出力する第２トランジスタ（例えば、トランジスタ２４）と、前記第２トランジスタとの間で排他的に動作し、前記シフト走査期間にオン状態である場合、当該信号保持手段の出力信号として前記所定の極性と逆極性の第１出力信号を出力し、シフトレジスタ回路の電圧緩和期間に、当該信号保持手段の出力信号として前記所定の極性と同極性の第２出力信号を出力する第３トランジスタ（例えば、トランジスタ２５）と、を備えることを特徴としている。   In order to solve the above-described problem, the invention according to claim 1 is directed to a shift register circuit (for example, shift register circuit 100) having a plurality of signal holding means connected in series, each of the plurality of signal holding means ( For example, the stage RS (k)) includes a first transistor (for example, the transistor 27) that inputs the output signal of the signal holding means of the previous stage to the control terminal and one end of the current path and outputs the output signal to the other end of the current path A clock signal having a predetermined polarity when turned on by the charge accumulated in the wiring between the control terminal and the other end of the current path of the first transistor and turned on during the shift scanning period of the shift register circuit. Is operated exclusively between the second transistor (for example, transistor 24) that outputs the signal as an output signal of the signal holding means and the second transistor, When it is in the ON state during the scanning period, the first output signal having the opposite polarity to the predetermined polarity is output as the output signal of the signal holding unit, and the output signal of the signal holding unit is output during the voltage relaxation period of the shift register circuit. And a third transistor (for example, transistor 25) that outputs a second output signal having the same polarity as the predetermined polarity.

請求項２に記載の発明は、請求項１に記載のシフトレジスタ回路において、後段の信号保持手段の出力信号を、制御端子及び電流路の一端に入力して、電流路の他端に出力する第４トランジスタ（例えば、トランジスタ２９）を備え、前記第２トランジスタは、制御端子と前記第４トランジスタの電流路の他端との間の配線に蓄積された電荷によってオン状態になることにより、クロック信号を当該信号保持手段の出力信号として出力することを特徴としている。   According to a second aspect of the present invention, in the shift register circuit according to the first aspect, the output signal of the subsequent signal holding means is input to the control terminal and one end of the current path and is output to the other end of the current path. A fourth transistor (e.g., transistor 29), and the second transistor is turned on by the charge accumulated in the wiring between the control terminal and the other end of the current path of the fourth transistor, whereby the clock A signal is output as an output signal of the signal holding means.

請求項３に記載の発明は、請求項１又は２に記載のシフトレジスタ回路において、電流路の一端が前記配線に接続され、当該段より２つ後段の信号保持手段の出力信号に応じて当該段の前記配線に蓄積された電荷を放出する第５トランジスタ（例えば、トランジスタ２８）を備えることを特徴としている。   According to a third aspect of the present invention, in the shift register circuit according to the first or second aspect, one end of a current path is connected to the wiring, and the signal is output in accordance with an output signal of a signal holding means two stages after the stage. A fifth transistor (for example, the transistor 28) that discharges the electric charge accumulated in the wiring in the stage is provided.

請求項４に記載の発明は、請求項１〜３の何れか一項に記載のシフトレジスタ回路において、電流路の一端が前記配線に接続され、当該段より２つ前段の信号保持手段の出力信号に応じて当該段の前記配線に蓄積された電荷を放出する第６トランジスタ（例えば、トランジスタ３０）を備えることを特徴としている。   According to a fourth aspect of the present invention, in the shift register circuit according to any one of the first to third aspects, one end of a current path is connected to the wiring, and the output of the signal holding means two stages before the corresponding stage A sixth transistor (for example, a transistor 30) that discharges charges accumulated in the wiring in the corresponding stage in response to a signal is provided.

請求項５に記載の発明は、直列に接続された複数の信号保持手段を有するシフトレジスタ回路を備えた電子装置（例えば、画像読取装置１）において、前記シフトレジスタ回路によって動作する電子回路（例えば、ダブルゲートトランジスタ７）を有し、そして、前記複数の信号保持手段の各々（例えば、段ＲＳ（ｋ））は、前段の信号保持手段の出力信号を、制御端子及び電流路の一端に入力して、電流路の他端に出力する第１トランジスタ（例えば、トランジスタ２７）と、制御端子と前記第１トランジスタの電流路の他端との間の配線に蓄積された電荷によってオン状態になり、シフトレジスタ回路のシフト走査期間にオン状態である場合、所定の極性のクロック信号を当該信号保持手段の出力信号として前記電子回路に出力する第２トランジスタ（例えば、トランジスタ２４）と、前記第２トランジスタとの間で排他的に動作し、前記シフト走査期間にオン状態である場合、当該信号保持手段の出力信号として前記所定の極性と逆極性の第１出力信号を出力し、シフトレジスタ回路の電圧緩和期間に、当該信号保持手段の出力信号として前記所定の極性と同極性の第２出力信号を前記電子回路に出力する第３トランジスタ（例えば、トランジスタ２５）と、を備えることを特徴としている。   According to a fifth aspect of the present invention, in an electronic apparatus (for example, the image reading apparatus 1) including a shift register circuit having a plurality of signal holding units connected in series, the electronic circuit (for example, the electronic circuit operated by the shift register circuit) Each of the plurality of signal holding means (for example, stage RS (k)) inputs the output signal of the previous stage signal holding means to the control terminal and one end of the current path. Then, the first transistor (eg, transistor 27) that outputs to the other end of the current path and the charge accumulated in the wiring between the control terminal and the other end of the current path of the first transistor are turned on. When the shift register circuit is in the ON state during the shift scanning period, a clock signal having a predetermined polarity is output to the electronic circuit as an output signal of the signal holding means. When the transistor operates exclusively between the transistor (for example, the transistor 24) and the second transistor, and is in the ON state during the shift scanning period, the output signal of the signal holding means has an opposite polarity to the predetermined polarity. A third transistor that outputs a first output signal and outputs a second output signal having the same polarity as the predetermined polarity as an output signal of the signal holding means to the electronic circuit during the voltage relaxation period of the shift register circuit (for example, And a transistor 25).

請求項６に記載の発明は、請求項５に記載の電子装置において、前記複数の信号保持手段の各々は、後段の信号保持手段の出力信号を、制御端子及び電流路の一端に入力して、電流路の他端に出力する第４トランジスタ（例えば、トランジスタ２９）を備え、前記第２トランジスタは、制御端子と前記第４トランジスタの電流路の他端との間の配線に蓄積された電荷によってオン状態になることにより、クロック信号を当該信号保持手段の出力信号として出力することを特徴としている。   According to a sixth aspect of the present invention, in the electronic device according to the fifth aspect, each of the plurality of signal holding means inputs the output signal of the subsequent signal holding means to the control terminal and one end of the current path. A fourth transistor (for example, transistor 29) that outputs to the other end of the current path, and the second transistor has a charge accumulated in the wiring between the control terminal and the other end of the current path of the fourth transistor. The clock signal is output as an output signal of the signal holding means by being turned on by.

請求項７に記載の発明は、請求項５又は６に記載の電子装置において、前記シフト走査期間に、前記第２トランジスタにクロック信号を出力し、前記シフト走査期間に、前記第３トランジスタに前記第１出力信号を出力し、前記電圧緩和期間に、前記第３トランジスタに前記第２出力信号を出力する信号出力手段（例えば、コントローラ３）を備えることを特徴としている。   According to a seventh aspect of the present invention, in the electronic device according to the fifth or sixth aspect, a clock signal is output to the second transistor during the shift scanning period, and the third transistor is output to the third transistor during the shift scanning period. Signal output means (for example, controller 3) which outputs a 1st output signal and outputs the 2nd output signal to the 3rd transistor in the voltage relaxation period is provided.

請求項８に記載の発明は、請求項５〜７の何れか一項に記載の電子装置において、電流路の一端が前記配線に接続され、当該段より２つ後段の信号保持手段の出力信号に応じて当該段の前記配線に蓄積された電荷を放出する第５トランジスタ（例えば、トランジスタ２８）を備えることを特徴としている。   According to an eighth aspect of the present invention, in the electronic device according to any one of the fifth to seventh aspects, one end of the current path is connected to the wiring, and the output signal of the signal holding means two stages after the corresponding stage Accordingly, a fifth transistor (for example, transistor 28) that discharges the charge accumulated in the wiring in the stage is provided.

請求項９に記載の発明は、請求項５〜８の何れか一項に記載の電子装置において、電流路の一端が前記配線に接続され、当該段より２つ前段の信号保持手段の出力信号に応じて当該段の前記配線に蓄積された電荷を放出する第６トランジスタ（例えば、トランジスタ３０）を備えることを特徴としている。   According to a ninth aspect of the present invention, in the electronic device according to any one of the fifth to eighth aspects, one end of the current path is connected to the wiring, and the output signal of the signal holding means two stages before the corresponding stage Accordingly, a sixth transistor (for example, transistor 30) that discharges charges accumulated in the wiring in the corresponding stage is provided.

請求項１に記載の発明によれば、シフトレジスタ回路の各信号保持手段において、制御端子及び電流路の一端に前段の信号出力手段の出力信号が入力するダイオード接合の第１トランジスタを用いることにより、第１トランジスタのしきい値特性が変動することがなくなる。従って、第１トランジスタと第２トランジスタの間の配線への電荷のチャージ機能の低下を抑制することができ、各信号保持手段からの出力信号の劣化を抑制することができる。また、電圧緩和期間に、クロック信号と同極性の第２出力信号を出力することにより、出力信号を供給された側の電気的極性の偏りを緩和することができる。   According to the first aspect of the present invention, in each signal holding means of the shift register circuit, by using the first transistor of the diode junction in which the output signal of the previous signal output means is input to one end of the control terminal and the current path. The threshold characteristic of the first transistor is not changed. Therefore, it is possible to suppress a decrease in charge function of the charge to the wiring between the first transistor and the second transistor, and it is possible to suppress deterioration of the output signal from each signal holding means. Further, by outputting the second output signal having the same polarity as that of the clock signal during the voltage relaxation period, it is possible to reduce the bias of the electrical polarity on the side supplied with the output signal.

請求項２に記載の発明によれば、請求項１に記載の発明の効果に加えて、制御端子及び電流路の一端に後段の信号出力手段の出力信号が入力するダイオード接合の第４トランジスタを用いることにより、第４トランジスタのしきい値特性が変動することがなくなる。従って、第４トランジスタと第２トランジスタの間の配線への電荷のチャージ機能の低下を抑制することができ、各信号保持手段からの出力信号の劣化を抑制することができる。また、逆シフト走査が可能になることで、シフトレジスタ回路における利便性を向上させることができる。   According to the second aspect of the present invention, in addition to the effect of the first aspect of the invention, the fourth transistor of the diode junction in which the output signal of the subsequent signal output means is input to one end of the control terminal and the current path. By using it, the threshold characteristic of the fourth transistor does not fluctuate. Accordingly, it is possible to suppress a decrease in charge charging function to the wiring between the fourth transistor and the second transistor, and it is possible to suppress deterioration of the output signal from each signal holding unit. Further, since reverse shift scanning is possible, convenience in the shift register circuit can be improved.

請求項３に記載の発明によれば、請求項１又は２に記載の発明の効果に加えて、シフトレジスタ回路が順シフト転送する際に、一度出力信号を出力した段の配線に蓄積された電荷がそのまま保持されると他の段から出力信号を出力するためのクロック信号によって再び出力信号を出力してしまうのので、これを防止するために、配線に蓄積された電荷を放出する第５トランジスタを設けることにより、正常に順シフト転送することができる。   According to the invention described in claim 3, in addition to the effect of the invention described in claim 1 or 2, when the shift register circuit performs forward shift transfer, the output signal is once stored in the wiring of the stage where the output signal is output. If the charge is held as it is, the output signal is output again by the clock signal for outputting the output signal from another stage. Therefore, in order to prevent this, the charge accumulated in the wiring is released. By providing a transistor, normal shift transfer can be performed normally.

請求項４に記載の発明によれば、請求項１〜３の何れか一項に記載の発明の効果に加えて、シフトレジスタ回路が逆シフト転送する際に、一度出力信号を出力した段の配線に蓄積された電荷がそのまま保持されると他の段から出力信号を出力するためのクロック信号によって再び出力信号を出力してしまうので、これを防止するために、配線に蓄積された電荷を放出する第６トランジスタを設けることにより、正常に逆シフト転送することができる。   According to the invention described in claim 4, in addition to the effect of the invention described in any one of claims 1 to 3, when the shift register circuit performs reverse shift transfer, the output signal is output once. If the electric charge accumulated in the wiring is held as it is, the output signal is output again by the clock signal for outputting the output signal from another stage. Therefore, in order to prevent this, the electric charge accumulated in the wiring is By providing the sixth transistor that emits, reverse shift transfer can be performed normally.

請求項５に記載の発明によれば、電子装置が備えるシフトレジスタ回路の各信号保持手段において、制御端子及び電流路の一端に前段の信号出力手段の出力信号が入力するダイオード接合の第１トランジスタを用いることにより、第１トランジスタのしきい値特性が変動することがなくなる。従って、第１トランジスタと第２トランジスタの間の配線への電荷のチャージ機能の低下を抑制することができ、各信号保持手段からの出力信号の劣化を抑制することができる。また、電圧緩和期間に、クロック信号と同極性の第２出力信号を出力することにより、出力信号を供給された側の電気的極性の偏りを緩和することができる。これにより、電子回路に誤動作を引き起こすことが少なくなり、電子装置の信頼性を高めることができる。   According to the fifth aspect of the present invention, in each signal holding means of the shift register circuit included in the electronic device, the diode junction first transistor in which the output signal of the preceding signal output means is input to one end of the control terminal and the current path. By using, the threshold characteristics of the first transistor do not fluctuate. Therefore, it is possible to suppress a decrease in charge function of the charge to the wiring between the first transistor and the second transistor, and it is possible to suppress deterioration of the output signal from each signal holding means. Further, by outputting the second output signal having the same polarity as that of the clock signal during the voltage relaxation period, it is possible to reduce the bias of the electrical polarity on the side supplied with the output signal. As a result, malfunctions in the electronic circuit are reduced, and the reliability of the electronic device can be improved.

請求項６に記載の発明によれば、請求項５に記載の発明の効果に加えて、制御端子及び電流路の一端に後段の信号出力手段の出力信号が入力するダイオード接合の第４トランジスタを用いることにより、第４トランジスタのしきい値特性が変動することがなくなる。従って、第４トランジスタと第２トランジスタの間の配線への電荷のチャージ機能の低下を抑制することができ、各信号保持手段からの出力信号の劣化を抑制することができる。また、逆シフト走査が可能になることで、シフトレジスタ回路における利便性を向上させることができる。   According to the invention described in claim 6, in addition to the effect of the invention described in claim 5, the fourth transistor of the diode junction in which the output signal of the subsequent signal output means is input to one end of the control terminal and the current path. By using it, the threshold characteristic of the fourth transistor does not fluctuate. Accordingly, it is possible to suppress a decrease in charge charging function to the wiring between the fourth transistor and the second transistor, and it is possible to suppress deterioration of the output signal from each signal holding unit. Further, since reverse shift scanning is possible, convenience in the shift register circuit can be improved.

請求項７に記載の発明によれば、請求項５又は６に記載の発明の効果に加えて、信号出力手段によって、クロック信号、第１出力信号及び第２出力信号をそれぞれ対応するトランジスタに出力することにより、シフトレジスタ回路におけるシフト動作の効率化を図ることができる。   According to the invention described in claim 7, in addition to the effect of the invention described in claim 5 or 6, the signal output means outputs the clock signal, the first output signal, and the second output signal to the corresponding transistors. By doing so, the shift operation in the shift register circuit can be made more efficient.

請求項８に記載の発明によれば、請求項５〜７の何れか一項に記載の発明の効果に加えて、シフトレジスタ回路が順シフト転送する際に、一度出力信号を出力した段の配線に蓄積された電荷がそのまま保持されると他の段から出力信号を出力するためのクロック信号によって再び出力信号を出力してしまうので、これを防止するために、配線に蓄積された電荷を放出する第５トランジスタを設けることによって、正常に順シフト転送することができる。   According to the invention described in claim 8, in addition to the effect of the invention described in any one of claims 5-7, when the shift register circuit performs forward shift transfer, the stage that once output the output signal. If the electric charge accumulated in the wiring is held as it is, the output signal is output again by the clock signal for outputting the output signal from another stage. Therefore, in order to prevent this, the electric charge accumulated in the wiring is By providing the fifth transistor that emits, forward shift transfer can be performed normally.

請求項９に記載の発明によれば、請求項５〜８の何れか一項に記載の発明の効果に加えて、シフトレジスタ回路が逆シフト転送する際に、一度出力信号を出力した段の配線に蓄積された電荷がそのまま保持されると他の段から出力信号を出力するためのクロック信号によって再び出力信号を出力してしまうので、これを防止するために、配線に蓄積された電荷を放出する第６トランジスタを設けることによって、正常に逆シフト転送することができる。   According to the invention described in claim 9, in addition to the effect of the invention described in any one of claims 5-8, when the shift register circuit performs reverse shift transfer, the stage that once output the output signal. If the electric charge accumulated in the wiring is held as it is, the output signal is output again by the clock signal for outputting the output signal from another stage. Therefore, in order to prevent this, the electric charge accumulated in the wiring is By providing the sixth transistor that emits, reverse shift transfer can be performed normally.

以下、図面を参照して、本発明に係るシフトレジスタ回路及び電子装置について説明する。但し、本実施形態の記述内容は、発明の範囲を図示例に限定するものではない。   Hereinafter, a shift register circuit and an electronic device according to the present invention will be described with reference to the drawings. However, the description content of the present embodiment does not limit the scope of the invention to the illustrated example.

図１に、本発明のシフトレジスタ回路を備えた電子装置が適用された画像読取装置１の主要部構成を示す。画像読取装置１は、図１に示すように、基本構成として、光学的にセンシングすることによって画像を取得するための撮像素子２と、画像読取装置１全体を制御するための信号を出力するコントローラ３と、コントローラ３が出力する制御信号群に従って撮像素子２を駆動するためのトップゲートドライバ４、ボトムゲートドライバ５及びドレインドライバ６とを備える。トップゲートドライバ４、ボトムゲートドライバ５及びドレインドライバ６は、それぞれ、コントローラ３とデータ入出力可能に接続されている。   FIG. 1 shows a main part configuration of an image reading apparatus 1 to which an electronic apparatus including a shift register circuit of the present invention is applied. As shown in FIG. 1, the image reading apparatus 1 has, as a basic configuration, an image sensor 2 for acquiring an image by optical sensing and a controller that outputs a signal for controlling the entire image reading apparatus 1. 3, and a top gate driver 4, a bottom gate driver 5, and a drain driver 6 for driving the imaging device 2 in accordance with a control signal group output from the controller 3. The top gate driver 4, the bottom gate driver 5 and the drain driver 6 are connected to the controller 3 so as to be able to input and output data.

撮像素子２は、透明基板上にマトリックス状に配置された複数のダブルゲートトランジスタ７、７、…を基本構成としている。図２及び図３に示すように、各ダブルゲートトランジスタ７は、ボトムゲート電極８と、ボトムゲート絶縁膜９と、半導体層１０と、ブロック絶縁膜１１ａ、１１ｂと、不純物層１２ａ、１２ｂ、１３と、ソース電極１４ａ、１４ｂと、ドレイン電極１５と、トップゲート絶縁膜１６と、トップゲート電極１７と、保護絶縁膜１８とを備える。   The imaging element 2 has a basic configuration of a plurality of double gate transistors 7, 7,... Arranged in a matrix on a transparent substrate. 2 and 3, each double gate transistor 7 includes a bottom gate electrode 8, a bottom gate insulating film 9, a semiconductor layer 10, block insulating films 11a and 11b, and impurity layers 12a, 12b, and 13 Source electrodes 14 a and 14 b, drain electrode 15, top gate insulating film 16, top gate electrode 17, and protective insulating film 18.

ボトムゲート電極８は、透明基板１９上に形成されている。透明基板１９は、可視光に対して透過性を有するとともに絶縁性を有する。ボトムゲート電極８及び透明基板１９を被覆するようにして、ボトムゲート絶縁膜９がボトムゲート電極８及び透明基板１９上に設けられている。ボトムゲート電極８に対向するようにして、半導体層１０がボトムゲート絶縁膜９上に設けられている。この半導体層１０はアモルファスシリコン等からなり、この半導体層１０に対して可視光が入射されると、半導体層１０には電子−正孔が発生するようになっている。   The bottom gate electrode 8 is formed on the transparent substrate 19. The transparent substrate 19 is transparent to visible light and has an insulating property. A bottom gate insulating film 9 is provided on the bottom gate electrode 8 and the transparent substrate 19 so as to cover the bottom gate electrode 8 and the transparent substrate 19. A semiconductor layer 10 is provided on the bottom gate insulating film 9 so as to face the bottom gate electrode 8. The semiconductor layer 10 is made of amorphous silicon or the like. When visible light is incident on the semiconductor layer 10, electrons and holes are generated in the semiconductor layer 10.

半導体層１０には、ブロック絶縁膜１１ａ、１１ｂが、互いに離れて並列に配設されている。不純物層１２ａは半導体層１０のチャネル長方向の一端部に設けられており、他端部に不純物層１２ｂが設けられている。ブロック絶縁膜１１ａとブロック絶縁膜１１ｂとの間において、不純物層１３が半導体層１０の中央上に設けられており、この不純物層１３は不純物層１２ａ、１２ｂから離れている。そして、不純物層１２ａ、１２ｂ、１３及びブロック絶縁膜１１ａ、１１ｂによって、半導体層１０は覆われるようになっている。平面視して、不純物層１２ａの一部はブロック絶縁膜１１ａ上の一部に重なっており、不純物層１２ｂはブロック絶縁膜１１ｂ上の一部に重なっている。また、不純物層１２ａ、１２ｂ、１３は、ｎ型の不純物イオンがドープされたアモルファスシリコンからなる。   In the semiconductor layer 10, block insulating films 11 a and 11 b are arranged in parallel apart from each other. The impurity layer 12a is provided at one end of the semiconductor layer 10 in the channel length direction, and the impurity layer 12b is provided at the other end. An impurity layer 13 is provided on the center of the semiconductor layer 10 between the block insulating film 11a and the block insulating film 11b, and the impurity layer 13 is separated from the impurity layers 12a and 12b. The semiconductor layer 10 is covered with the impurity layers 12a, 12b, and 13 and the block insulating films 11a and 11b. In plan view, part of the impurity layer 12a overlaps part of the block insulating film 11a, and the impurity layer 12b overlaps part of the block insulating film 11b. The impurity layers 12a, 12b, and 13 are made of amorphous silicon doped with n-type impurity ions.

不純物層１２ａ上にソース電極１４ａが設けられており、不純物層１２ｂ上にソース電極１４ｂが設けられており、不純物層１３上にドレイン電極１５が設けられている。平面視して、ソース電極１４ａはブロック絶縁膜１１ａ上の一部に重なっており、ソース電極１４ｂはブロック絶縁膜１１ｂ上の一部に重なっており、ドレイン電極１５はブロック絶縁膜１１ａ、１１ｂ上の一部に重なっている。また、ソース電極１４ａ、１４ｂ、ドレイン電極１５は互いに離れている。トップゲート絶縁膜１６は、ボトムゲート絶縁膜９、ブロック絶縁膜１１ａ、１１ｂ、ソース電極１４ａ、１４ｂ及びドレイン電極１５を覆うように形成されている。トップゲート絶縁膜１６上には、半導体層１０に対向配置されたトップゲート電極１７が設けられている。トップゲート絶縁膜１６及びトップゲート電極１７上には、保護絶縁膜１８が設けられている。   A source electrode 14 a is provided on the impurity layer 12 a, a source electrode 14 b is provided on the impurity layer 12 b, and a drain electrode 15 is provided on the impurity layer 13. In plan view, the source electrode 14a overlaps with part of the block insulating film 11a, the source electrode 14b overlaps with part of the block insulating film 11b, and the drain electrode 15 overlies the block insulating films 11a and 11b. It overlaps with a part of. The source electrodes 14a and 14b and the drain electrode 15 are separated from each other. The top gate insulating film 16 is formed so as to cover the bottom gate insulating film 9, the block insulating films 11a and 11b, the source electrodes 14a and 14b, and the drain electrode 15. A top gate electrode 17 is provided on the top gate insulating film 16 so as to face the semiconductor layer 10. A protective insulating film 18 is provided on the top gate insulating film 16 and the top gate electrode 17.

トップゲート電極１７は、図１及び図２に示すように、トップゲートライン（以下、ＴＧＬという。）に接続され、ボトムゲート電極８はボトムゲートライン（以下、ＢＧＬという。）に接続され、ドレイン電極１５はドレインライン（以下、ＤＬという。）に接続され、ソース電極１４ａ、１４ｂは接地されたグラウンドライン（以下、ＧＬという。）に接続されている。   As shown in FIGS. 1 and 2, the top gate electrode 17 is connected to a top gate line (hereinafter referred to as TGL), the bottom gate electrode 8 is connected to a bottom gate line (hereinafter referred to as BGL), and a drain. The electrode 15 is connected to a drain line (hereinafter referred to as DL), and the source electrodes 14a and 14b are connected to a ground line (hereinafter referred to as GL) that is grounded.

また、ブロック絶縁膜１１ａ、１１ｂ、トップゲート絶縁膜１６及び保護絶縁膜１８は、窒化シリコン等の透光性及び絶縁性を有するものである。また、トップゲート電極１７及びＴＧＬは、ＩＴＯ（Indium-Tin-Oxide）等の透光性及び導電性を有するものである。一方、ソース電極１４ａ、１４ｂ、ドレイン電極１５、ボトムゲート電極８及びＢＧＬは、クロム、クロム合金、アルミ、アルミ合金等から選択されたものであり、可視光の透過を遮断するとともに導電性を有するものである。   Further, the block insulating films 11a and 11b, the top gate insulating film 16 and the protective insulating film 18 have translucency and insulating properties such as silicon nitride. Further, the top gate electrode 17 and the TGL have translucency and conductivity such as ITO (Indium-Tin-Oxide). On the other hand, the source electrodes 14a and 14b, the drain electrode 15, the bottom gate electrode 8, and BGL are selected from chromium, chromium alloy, aluminum, aluminum alloy, etc., and have conductivity while blocking transmission of visible light. Is.

トップゲートドライバ４は、図１に示すように、撮像素子２の各ＴＧＬに接続されており、駆動信号（出力信号）を各ＴＧＬに順次選択的に出力し、コントローラ３から出力される制御信号群Ｔｃｎｔに従って、適宜各ＴＧＬにリセット電圧又はキャリア蓄積電圧を駆動信号として印加するものである。   As shown in FIG. 1, the top gate driver 4 is connected to each TGL of the image sensor 2, and sequentially outputs a drive signal (output signal) to each TGL, and a control signal output from the controller 3. According to the group Tcnt, a reset voltage or a carrier storage voltage is appropriately applied to each TGL as a drive signal.

ボトムゲートドライバ５は、図１に示すように、撮像素子２の各ＢＧＬに接続されており、駆動信号（出力信号）を各ＢＧＬに順次選択的に出力し、コントローラ３から出力される制御信号群Ｂｃｎｔに従って、適宜各ＢＧＬに適宜チャネル形成用電圧又はチャネル非形成用電圧を駆動信号として印加するものである。   As shown in FIG. 1, the bottom gate driver 5 is connected to each BGL of the image sensor 2, and sequentially outputs a drive signal (output signal) to each BGL, and a control signal output from the controller 3. According to the group Bcnt, a channel forming voltage or a channel non-forming voltage is appropriately applied to each BGL as a drive signal.

ドレインドライバ６は、図１に示すように、撮像素子２の各ＤＬに接続されており、所定期間において、コントローラ３から出力される制御信号群Ｄｃｎｔに従って、全てのＤＬに基準電圧を印加することで、電荷をプリチャージさせる。また、ドレインドライバ６は、プリチャージ後の所定期間において、各ダブルゲートトランジスタ７に対して入射された光量に応じて変化する各ＤＬの電位又は各ダブルゲートトランジスタ７のソース−ドレイン間を流れるドレイン電流を検知し、データ信号（画像データ）ＤＡＴＡとしてコントローラ３に出力する。   As shown in FIG. 1, the drain driver 6 is connected to each DL of the image sensor 2 and applies a reference voltage to all DLs according to a control signal group Dcnt output from the controller 3 in a predetermined period. Then, the charge is precharged. Also, the drain driver 6 is a drain that flows between the potential of each DL that changes in accordance with the amount of light incident on each double gate transistor 7 or between the source and drain of each double gate transistor 7 in a predetermined period after precharge. The current is detected and output to the controller 3 as a data signal (image data) DATA.

次に、トップゲートドライバ４及びボトムゲートドライバ５の詳細について説明する。図４に、トップゲートドライバ４及びボトムゲートドライバ５に設けられるシフトレジスタ回路１００の回路構成を示す。撮像素子２に配設されたダブルゲートトランジスタ７の行数（ＴＧＬの数）をｎ（ｎは偶数）とすると、トップゲートドライバ４及びボトムゲートドライバ５は、ｎ個の信号保持段ＲＳ（１）〜段ＲＳ（ｎ）から構成される。図４では、本実施形態における説明を簡略化するために、シフトレジスタ回路１００を構成するｎ段の信号保持段（信号保持手段）のうち、ｋ−１段目からｋ＋２段目（１≦ｋ−１〜ｋ＋２≦ｎ）の４段のみを示している。   Next, details of the top gate driver 4 and the bottom gate driver 5 will be described. FIG. 4 shows a circuit configuration of the shift register circuit 100 provided in the top gate driver 4 and the bottom gate driver 5. Assuming that the number of rows (the number of TGLs) of the double gate transistors 7 disposed in the image sensor 2 is n (n is an even number), the top gate driver 4 and the bottom gate driver 5 have n signal holding stages RS (1 ) To stage RS (n). In FIG. 4, in order to simplify the description of the present embodiment, among the n signal holding stages (signal holding means) constituting the shift register circuit 100, the k−1 stage to the k + 2 stage (1 ≦ k). Only four stages of −1 to k + 2 ≦ n) are shown.

各信号保持段は、図４に示すように、入力信号端子ＩＮ１〜ＩＮ４、出力信号端子ＯＵＴ、定電圧印加端子ＤＤ、クロック信号入力端子ＣＬＫ、基準電圧印加端子ＳＳ、セット信号入力端子ＳＴを有している。   As shown in FIG. 4, each signal holding stage has input signal terminals IN1 to IN4, output signal terminal OUT, constant voltage application terminal DD, clock signal input terminal CLK, reference voltage application terminal SS, and set signal input terminal ST. doing.

信号保持段ＲＳ（ｋ）の出力信号端子ＯＵＴは、段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）が出力される端子である。図４に示されるシフトレジスタ回路１００がトップゲートドライバ４に設けられている場合、段ＲＳ（ｋ）の出力信号端子ＯＵＴは、対応したＴＧＬ（ｋ行目のＴＧＬ）に接続され、出力信号ｏｕｔ（ｋ）が、対応するＴＧＬに出力される。一方、図４に示されるシフトレジスタ回路１００がボトムゲートドライバ５に設けられている場合、段ＲＳ（ｋ）の出力信号端子ＯＵＴは、対応したＢＧＬ（ｋ行目のＢＧＬ）に接続され、出力信号ｏｕｔ（ｋ）が、対応するＢＧＬに出力される。   The output signal terminal OUT of the signal holding stage RS (k) is a terminal from which the output signal out (k) of the stage RS (k) is output. When the shift register circuit 100 shown in FIG. 4 is provided in the top gate driver 4, the output signal terminal OUT of the stage RS (k) is connected to the corresponding TGL (KGL TGL) and the output signal out (K) is output to the corresponding TGL. On the other hand, when the shift register circuit 100 shown in FIG. 4 is provided in the bottom gate driver 5, the output signal terminal OUT of the stage RS (k) is connected to the corresponding BGL (kGL BGL) for output. The signal out (k) is output to the corresponding BGL.

シフトレジスタ回路１００が後述する順シフトをしていく際に、段ＲＳ（ｋ）が段ＲＳ（２）〜最終段ＲＳ（ｎ）のいずれか場合、段ＲＳ（ｋ）の入力信号端子ＩＮ１は、前段ＲＳ（ｋ−１）の出力信号ｏｕｔ（ｋ−１）が入力される端子となる。また１段目の段ＲＳ（１）の入力信号端子ＩＮ１には、コントローラ３により出力されるスタート信号ＤＩＮ１が入力される。   When the shift register circuit 100 performs a forward shift described later, if the stage RS (k) is one of the stages RS (2) to RS (n), the input signal terminal IN1 of the stage RS (k) is This is a terminal to which the output signal out (k−1) of the previous stage RS (k−1) is input. The start signal DIN1 output from the controller 3 is input to the input signal terminal IN1 of the first stage RS (1).

シフトレジスタ回路１００が後述する順シフトをしていく際に、段ＲＳ（ｋ）が段ＲＳ（２）〜最終段ＲＳ（ｎ）のいずれか場合、段ＲＳ（ｋ）の入力信号端子ＩＮ２は、次々段ＲＳ（Ｋ＋２）の出力信号ｏｕｔ（ｋ＋２）が入力信号として入力される端子となる。またシフトレジスタ回路１００にはｎ＋１段目の段ＲＳ（ｎ＋１）の段及びｎ＋２段目の段ＲＳ（ｎ＋２）の段がないため、ｎ−１段目の段ＲＳ（ｎ−１）の入力信号端子ＩＮ２には、出力信号ｏｕｔ（ｎ＋１）の代わりにコントローラ３により出力される入力信号ＥＮＤ（ｎ−１）が入力され、最終段ＲＳ（ｎ）の入力信号端子ＩＮ２には、出力信号ｏｕｔ（ｎ＋２）の代わりにコントローラ３により出力される入力信号ＥＮＤ（ｎ）が入力される。   When the shift register circuit 100 performs forward shift described later, if the stage RS (k) is any one of the stages RS (2) to RS (n), the input signal terminal IN2 of the stage RS (k) is The output signal out (k + 2) of the next stage RS (K + 2) becomes a terminal to be input as an input signal. Further, since the shift register circuit 100 does not include the (n + 1) th stage RS (n + 1) and the (n + 2) th stage RS (n + 2), the input signal of the (n−1) th stage RS (n−1). The input signal END (n−1) output from the controller 3 is input to the terminal IN2 instead of the output signal out (n + 1), and the output signal out ( Instead of n + 2), an input signal END (n) output by the controller 3 is input.

シフトレジスタ回路１００が後述する逆シフトをしていく際に、段ＲＳ（ｋ）が段ＲＳ（１）〜段ＲＳ（ｎ−１）のいずれか場合、段ＲＳ（ｋ）の入力信号端子ＩＮ３は、後段ＲＳ（ｋ＋１）の出力信号ｏｕｔ（ｋ＋１）が入力される端子である。また最終段ＲＳ（ｎ）の入力信号端子ＩＮ３には、コントローラ３により出力されるスタート信号ＤＩＮ２が入力される。   When the shift register circuit 100 performs reverse shift, which will be described later, if the stage RS (k) is any one of the stages RS (1) to RS (n−1), the input signal terminal IN3 of the stage RS (k) Is a terminal to which the output signal out (k + 1) of the subsequent stage RS (k + 1) is input. The start signal DIN2 output from the controller 3 is input to the input signal terminal IN3 of the final stage RS (n).

シフトレジスタ回路１００が後述する逆シフトをしていく際に、段ＲＳ（ｋ）が段ＲＳ（３）〜段ＲＳ（ｎ）のいずれか場合、段ＲＳ（ｋ）の入力信号端子ＩＮ４は、前々段ＲＳ（ｋ−２）の出力信号ｏｕｔ（ｋ−２）が入力される端子となる。シフトレジスタ回路１００が逆シフトをしていく場合、−２段目の段ＲＳ（−２）の段及び−１段目の段ＲＳ（−１）の段がないため、１段目の段ＲＳ（１）の入力信号端子ＩＮ４には、出力信号ｏｕｔ（−２）の代わりにコントローラ３により出力される入力信号ＥＮＤ１が入力され、２段目の段ＲＳ（２）の入力信号端子ＩＮ４には、出力信号ｏｕｔ（−１）の代わりにコントローラ３により出力される入力信号ＥＮＤ２が入力される。   When the shift register circuit 100 performs reverse shift described later, if the stage RS (k) is any one of the stages RS (3) to RS (n), the input signal terminal IN4 of the stage RS (k) This is a terminal to which the output signal out (k-2) of the preceding stage RS (k-2) is input. When the shift register circuit 100 performs reverse shift, there is no -2 stage RS (-2) stage and -1 stage RS (-1) stage, so that the 1st stage RS. The input signal END1 output from the controller 3 is input to the input signal terminal IN4 of (1) instead of the output signal out (−2), and the input signal terminal IN4 of the second stage RS (2) is input to the input signal terminal IN4 of the second stage. The input signal END2 output by the controller 3 is input instead of the output signal out (−1).

定電圧印加端子ＤＤは、高電位側の動作電圧として、後述する基準電圧Ｖｓｓに対して正側の定電圧Ｖｄｄが入力される端子である。基準電圧印加端子ＳＳは、低電位側の動作電圧として、基準電圧Ｖｓｓが入力される端子である。基準電圧Ｖｓｓは、負又は０（Ｖ）が望ましい。例えば、図４のトップゲートドライバ４に設けられているシフトレジスタ回路１００は、定電圧Ｖｄｄは＋１５（Ｖ）、Ｖｓｓは−２０（Ｖ）程度が好ましく、ボトムゲートドライバ５に設けられているシフトレジスタ回路１００は定電圧Ｖｄｄは＋１０（Ｖ）、基準電圧Ｖｓｓは−１５（Ｖ）程度が好ましい。   The constant voltage application terminal DD is a terminal to which a positive constant voltage Vdd is input with respect to a reference voltage Vss, which will be described later, as an operating voltage on the high potential side. The reference voltage application terminal SS is a terminal to which a reference voltage Vss is input as an operating voltage on the low potential side. The reference voltage Vss is desirably negative or 0 (V). For example, in the shift register circuit 100 provided in the top gate driver 4 of FIG. 4, the constant voltage Vdd is preferably about +15 (V) and Vss is about −20 (V). The register circuit 100 preferably has a constant voltage Vdd of about +10 (V) and a reference voltage Vss of about −15 (V).

クロック信号入力端子ＣＬＫは、クロック信号が入力される端子である。３ｍ−２段目（ｍは、１≦ｍ、３ｍ−２≦ｎを満たす整数）の段ＲＳ（３ｍ−２）のＣＬＫには、第１クロック信号ＣＫ１が入力され、３ｍ−１段目（ｍは、１≦ｍ、３ｍ−１≦ｎを満たす整数）の段ＲＳ（３ｍ−１）のＣＬＫには、第２クロック信号ＣＫ２が入力され、３ｍ段目（ｍは、１≦ｍ、３ｍ≦ｎを満たす整数）の段ＲＳ（３ｍ）のＣＬＫには、第３クロック信号ＣＫ３が入力される。   The clock signal input terminal CLK is a terminal to which a clock signal is input. The first clock signal CK1 is input to the CLK of the stage RS (3m-2) of the 3m-2 stage (m is an integer satisfying 1 ≦ m, 3m-2 ≦ n), and the 3m-1 stage ( The second clock signal CK2 is input to the CLK of the stage RS (3m−1) of the stage RS (3m−1) where m is an integer satisfying 1 ≦ m and 3m−1 ≦ n, and the third stage (m is 1 ≦ m, 3m). The third clock signal CK3 is input to the CLK of the stage RS (3m) of an integer satisfying ≦ n.

各クロック信号ＣＫ１、ＣＫ２、ＣＫ３は、各信号保持段からの出力信号のシフト動作が行われる期間、コントローラ３によって、順番にハイレベルになるように制御される。例えば、ハイレベルの出力信号が段ＲＳ（１）から段ＲＳ（ｎ）へと順次シフトしていく場合（以下、「順シフト」と称す。）、図６のタイミングチャートに示すように、ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ１、ＣＫ２、ＣＫ３…の順番でクロック信号がハイレベルになる。一方、ハイレベルの出力信号が段ＲＳ（ｎ）から段ＲＳ（１）へと順次シフトしていく場合（以下、「逆シフト」と称す。）、図７のタイミングチャートに示すように、ＣＫ３、ＣＫ２、ＣＫ１、ＣＫ３、ＣＫ２、ＣＫ１…の順番でクロック信号がハイレベルになる。   The clock signals CK1, CK2, and CK3 are controlled by the controller 3 so as to sequentially become a high level during the shift operation of the output signal from each signal holding stage. For example, when the high-level output signal is sequentially shifted from the stage RS (1) to the stage RS (n) (hereinafter referred to as “forward shift”), as shown in the timing chart of FIG. , CK2, CK3, CK1, CK2, CK3,... On the other hand, when the high-level output signal sequentially shifts from the stage RS (n) to the stage RS (1) (hereinafter referred to as “reverse shift”), as shown in the timing chart of FIG. , CK2, CK1, CK3, CK2, CK1,...

セット信号入力端子ＳＴは、コントローラ３により出力されるセット信号ＳＥＴが入力される端子である。定電圧Ｖｄｄ、基準電圧Ｖｓｓ及びセット信号ＳＥＴは、各信号保持段ＲＳ（ｋ）に共通に供給される。クロック信号ＣＫ１、ＣＫ２、ＣＫ３及びセット信号ＳＥＴのハイレベルは、定電圧Ｖｄｄの電圧レベルと同一であり、これらの信号のローレベルは、基準電圧Ｖｓｓの電圧レベルと同一に設定されている。   The set signal input terminal ST is a terminal to which the set signal SET output from the controller 3 is input. The constant voltage Vdd, the reference voltage Vss, and the set signal SET are commonly supplied to the signal holding stages RS (k). The high levels of the clock signals CK1, CK2, CK3 and the set signal SET are the same as the voltage level of the constant voltage Vdd, and the low levels of these signals are set to be the same as the voltage level of the reference voltage Vss.

次に、シフトレジスタ回路１００の各段の回路構成について説明する。図５に、シフトレジスタ回路１００の各段の信号保持段ＲＳ（ｋ）（１≦ｋ≦ｎ）の回路構成を示す。図５に示した信号保持段ＲＳ（ｋ）では、図９に示した従来の信号保持段ＲＳ'（ｋ）と同一の構成部分には、同一の符号を付している。   Next, the circuit configuration of each stage of the shift register circuit 100 will be described. FIG. 5 shows a circuit configuration of the signal holding stage RS (k) (1 ≦ k ≦ n) of each stage of the shift register circuit 100. In the signal holding stage RS (k) shown in FIG. 5, the same components as those of the conventional signal holding stage RS ′ (k) shown in FIG.

図５に示すように、信号保持段ＲＳ（ｋ）は、８つの薄膜トランジスタからなるトランジスタ２３〜３０を備えている。トランジスタ２３〜３０は、いずれもｎチャネルＭＯＳ型の電界効果トランジスタであり、ゲート絶縁膜に窒化シリコンが用いられ、半導体層にアモルファスシリコンが用いられている。具体的には、図３のダブルゲートトランジスタ７の断面構造に示すように、トランジスタ２３〜３０は、トップゲート電極１７及び保護絶縁膜１８が積層されていない（トップゲート絶縁膜１６が最上層に配置された）トランジスタである。   As shown in FIG. 5, the signal holding stage RS (k) includes transistors 23 to 30 including eight thin film transistors. The transistors 23 to 30 are all n-channel MOS type field effect transistors, in which silicon nitride is used for the gate insulating film and amorphous silicon is used for the semiconductor layer. Specifically, as shown in the cross-sectional structure of the double gate transistor 7 of FIG. 3, the transistors 23 to 30 are not stacked with the top gate electrode 17 and the protective insulating film 18 (the top gate insulating film 16 is the uppermost layer). Transistor).

段ＲＳ（ｋ）のトランジスタ２７のゲート電極及びドレイン電極は、入力信号端子ＩＮ１に接続されている。これにより、トランジスタ２７は、ダイオード接合となっている。トランジスタ２７のソース電極は、トランジスタ２３のゲート電極、トランジスタ２４のゲート電極、トランジスタ２８のドレイン電極、トランジスタ２９のソース電極、トランジスタ３０のドレイン電極に接続されている。トランジスタ２７のソース電極、トランジスタ２３のゲート電極、トランジスタ２４のゲート電極、トランジスタ２８のドレイン電極、トランジスタ２９のソース電極、トランジスタ３０のドレイン電極に接続されている配線には、任意の位置にノードＡを配し、ノードＡの配線を一方の極とする寄生容量が形成される。   The gate electrode and the drain electrode of the transistor 27 in the stage RS (k) are connected to the input signal terminal IN1. Thereby, the transistor 27 is a diode junction. The source electrode of the transistor 27 is connected to the gate electrode of the transistor 23, the gate electrode of the transistor 24, the drain electrode of the transistor 28, the source electrode of the transistor 29, and the drain electrode of the transistor 30. The wiring connected to the source electrode of the transistor 27, the gate electrode of the transistor 23, the gate electrode of the transistor 24, the drain electrode of the transistor 28, the source electrode of the transistor 29, and the drain electrode of the transistor 30 And parasitic capacitance is formed with the wiring of the node A as one pole.

トランジスタ２４のドレイン電極は、クロック信号入力端子ＣＬＫに接続されており、トランジスタ２４のソース電極は、出力信号端子ＯＵＴ及びトランジスタ２５のドレイン電極に接続されている。トランジスタ２３のドレイン電極は、トランジスタ２６のソース電極及びトランジスタ２５のゲート電極に接続されており、トランジスタ２３のソース電極は、基準電圧印加端子ＳＳに接続されている。トランジスタ２３のドレイン電極、トランジスタ２５のゲート電極及びトランジスタ２６のソース電極に接続される配線には、任意の位置にノードＢを配し、ノードＢの配線を一方の極とする寄生容量が形成される。   The drain electrode of the transistor 24 is connected to the clock signal input terminal CLK, and the source electrode of the transistor 24 is connected to the output signal terminal OUT and the drain electrode of the transistor 25. The drain electrode of the transistor 23 is connected to the source electrode of the transistor 26 and the gate electrode of the transistor 25, and the source electrode of the transistor 23 is connected to the reference voltage application terminal SS. In the wiring connected to the drain electrode of the transistor 23, the gate electrode of the transistor 25, and the source electrode of the transistor 26, a parasitic capacitance is formed in which the node B is arranged at an arbitrary position and the wiring of the node B is one pole. The

トランジスタ２５のドレイン電極は、出力信号端子ＯＵＴに接続されており、トランジスタ２５のソース電極はセット信号入力端子ＳＴに接続されている。トランジスタ２６のドレイン電極及びゲート電極は、定電圧印加端子ＤＤに接続されている。これにより、トランジスタ２６は、ダイオード接合となっている。トランジスタ２８のゲート電極は、入力信号端子ＩＮ２に接続され、トランジスタ２８のソース電極は、基準電圧印加端子ＳＳに接続されている。   The drain electrode of the transistor 25 is connected to the output signal terminal OUT, and the source electrode of the transistor 25 is connected to the set signal input terminal ST. The drain electrode and gate electrode of the transistor 26 are connected to the constant voltage application terminal DD. Thereby, the transistor 26 is a diode junction. The gate electrode of the transistor 28 is connected to the input signal terminal IN2, and the source electrode of the transistor 28 is connected to the reference voltage application terminal SS.

トランジスタ２９のゲート電極及びドレイン電極は、入力信号端子ＩＮ３に接続されている。これにより、トランジスタ２９は、ダイオード接合となっている。トランジスタ２９のソース電極は、トランジスタ２３のゲート電極、トランジスタ２４のゲート電極、トランジスタ２７のソース電極、トランジスタ２８のドレイン電極、トランジスタ３０のドレイン電極に接続されている。トランジスタ３０のゲート電極は入力信号端子ＩＮ４に接続され、トランジスタ３０のソース電極は、基準電圧印加端子ＳＳに接続されている。   The gate electrode and the drain electrode of the transistor 29 are connected to the input signal terminal IN3. Thereby, the transistor 29 is a diode junction. The source electrode of the transistor 29 is connected to the gate electrode of the transistor 23, the gate electrode of the transistor 24, the source electrode of the transistor 27, the drain electrode of the transistor 28, and the drain electrode of the transistor 30. The gate electrode of the transistor 30 is connected to the input signal terminal IN4, and the source electrode of the transistor 30 is connected to the reference voltage application terminal SS.

次に、各信号保持段ＲＳ（ｋ）を構成するトランジスタ２３〜３０の作用について説明する。段ＲＳ（ｋ）が段ＲＳ（２）〜最終段ＲＳ（ｎ）の何れかの場合、段ＲＳ（ｋ）のトランジスタ２７は、前段からハイレベルの出力信号ｏｕｔ（ｋ−１）がトランジスタ２７のゲート電極及びドレイン電極に入力されると、オン状態となる。初段ＲＳ（１）のトランジスタ２７の場合は、コントローラ３によりハイレベルのスタート信号ＤＩＮ１がトランジスタ２７のゲート電極及びドレイン電極に入力された場合にオン状態となる。トランジスタ２７がオン状態になると、電流がドレイン電極からソース電極に流れ、ハイレベルの出力信号がトランジスタ２７のソース電極に出力される。トランジスタ２７からハイレベルの信号が出力されると、ノードＡに電荷が蓄積され、トランジスタ２３及びトランジスタ２４がオン状態となる。   Next, the operation of the transistors 23 to 30 constituting each signal holding stage RS (k) will be described. When the stage RS (k) is any of the stage RS (2) to the final stage RS (n), the transistor 27 of the stage RS (k) receives the high-level output signal out (k−1) from the previous stage. When it is input to the gate electrode and the drain electrode, it is turned on. In the case of the transistor 27 in the first stage RS (1), the high level start signal DIN1 is input to the gate electrode and the drain electrode of the transistor 27 by the controller 3, and the transistor 27 is turned on. When the transistor 27 is turned on, current flows from the drain electrode to the source electrode, and a high-level output signal is output to the source electrode of the transistor 27. When a high-level signal is output from the transistor 27, charge is accumulated in the node A, and the transistor 23 and the transistor 24 are turned on.

段ＲＳ（ｋ）が段ＲＳ（１）〜段ＲＳ（ｎ−２）の何れかの場合、トランジスタ２８は、次々段からハイレベルの出力信号ｏｕｔ（ｋ＋２）がトランジスタ２８のゲート電極に入力された場合にオン状態となる。最終段ＲＳ（ｎ）のトランジスタ２８は、ハイレベルの入力信号ＥＮＤ（ｎ）がトランジスタ２８のゲート電極に入力された場合にオン状態となる。ｎ−１段目の段ＲＳ（ｎ−１）のトランジスタ２８は、ハイレベルの入力信号ＥＮＤ（ｎ−１）がトランジスタ２８のゲート電極に入力された場合にオン状態となる。トランジスタ２８がオン状態になると、ノードＡが基準電圧印加端子ＳＳに導通してノードＡに蓄積された電荷が基準電圧Ｖｓｓの配線から放出され、ノードＡの電位がローレベルになる。   When the stage RS (k) is any one of the stages RS (1) to RS (n−2), the transistor 28 receives the high-level output signal out (k + 2) from the next stage to the gate electrode of the transistor 28. When turned on, it is turned on. The transistor 28 in the final stage RS (n) is turned on when the high-level input signal END (n) is input to the gate electrode of the transistor 28. The transistor 28 in the (n−1) th stage RS (n−1) is turned on when a high level input signal END (n−1) is input to the gate electrode of the transistor 28. When the transistor 28 is turned on, the node A becomes conductive to the reference voltage application terminal SS, the charge accumulated in the node A is released from the wiring of the reference voltage Vss, and the potential of the node A becomes low level.

段ＲＳ（ｋ）が段ＲＳ（１）〜段ＲＳ（ｎ−１）の何れかの場合、トランジスタ２９は、後段からハイレベルの出力信号ｏｕｔ（ｋ＋１）がトランジスタ２９のゲート電極及びドレイン電極に入力されてオン状態となる。最終段ＲＳ（ｎ）のトランジスタ２９では、コントローラ３によりハイレベルのスタート信号ＤＩＮ２がトランジスタ２９のゲート電極及びドレイン電極に入力された場合にオン状態となる。トランジスタ２９がオン状態になると、電流がドレイン電極からソース電極に流れ、ハイレベルの出力信号がトランジスタ２９のソース電極に出力される。トランジスタ２９からハイレベルの信号が出力されると、ノードＡに電荷が蓄積され、トランジスタ２３及びトランジスタ２４がオン状態となる。   When the stage RS (k) is any of the stages RS (1) to RS (n−1), the transistor 29 outputs a high-level output signal out (k + 1) to the gate electrode and the drain electrode of the transistor 29 from the subsequent stage. It is input and turned on. The transistor 29 in the final stage RS (n) is turned on when the controller 3 inputs a high-level start signal DIN2 to the gate electrode and the drain electrode of the transistor 29. When the transistor 29 is turned on, current flows from the drain electrode to the source electrode, and a high-level output signal is output to the source electrode of the transistor 29. When a high-level signal is output from the transistor 29, charge is accumulated in the node A, and the transistor 23 and the transistor 24 are turned on.

段ＲＳ（ｋ）が段ＲＳ（３）〜段ＲＳ（ｎ）の何れかの場合、トランジスタ３０は、前々段からハイレベルの出力信号ｏｕｔ（ｋ−２）がトランジスタ３０のゲート電極に入力されてオン状態となる。初段ＲＳ（１）のトランジスタ３０は、コントローラ３によりハイレベルの入力信号ＥＮＤ１がトランジスタ３０のゲート電極に入力された場合にオン状態となる。２段目の段ＲＳ（２）のトランジスタ３０は、コントローラ３によりハイレベルの入力信号ＥＮＤ２がトランジスタ３０のゲート電極に入力された場合にオン状態となる。トランジスタ３０がオン状態になると、ノードＡに蓄積された電荷が基準電圧Ｖｓｓによって放出され、ノードＡの電位がローレベルになる。   When the stage RS (k) is any one of the stages RS (3) to RS (n), the transistor 30 receives the high-level output signal out (k−2) from the previous stage to the gate electrode of the transistor 30. Is turned on. The transistor 30 in the first stage RS (1) is turned on when the high-level input signal END1 is input to the gate electrode of the transistor 30 by the controller 3. The transistor 30 in the second stage RS (2) is turned on when the controller 3 inputs a high-level input signal END2 to the gate electrode of the transistor 30. When the transistor 30 is turned on, the charge accumulated in the node A is released by the reference voltage Vss, and the potential of the node A becomes low level.

段ＲＳ（１）〜段ＲＳ（ｎ）のトランジスタ２６のゲート電極とドレイン電極には、定電圧Ｖｄｄが印加されている。トランジスタ２６のソース電極の電位がローレベルである場合、トランジスタ２６はオン状態となり、ドレイン電極からソース電極に電流が流れ、ソース電極からほぼ定電圧Ｖｄｄのレベルの信号がソース電極から出力される。トランジスタ２６は、定電圧Ｖｄｄを分圧する負荷としての機能を有する。   A constant voltage Vdd is applied to the gate electrode and the drain electrode of the transistor 26 in the stages RS (1) to RS (n). When the potential of the source electrode of the transistor 26 is at a low level, the transistor 26 is turned on, a current flows from the drain electrode to the source electrode, and a signal having a substantially constant voltage Vdd level is output from the source electrode. The transistor 26 functions as a load that divides the constant voltage Vdd.

段ＲＳ（１）〜段ＲＳ（ｎ）のトランジスタ２３は、ノードＡの電位がハイレベルのときにオン状態となり、ノードＡの電位がローレベルのときにオフ状態となる。トランジスタ２３がオン状態になると、トランジスタ２３のドレイン電極からソース電極に電流が流れ、ノードＢの電位がローレベルになる。トランジスタ２３がオフ状態になると、トランジスタ２６のソース電極から出力された定電圧Ｖｄｄによって、ノードＢの電位がハイレベルになる。   The transistors 23 of the stages RS (1) to RS (n) are turned on when the potential of the node A is high, and are turned off when the potential of the node A is low. When the transistor 23 is turned on, current flows from the drain electrode to the source electrode of the transistor 23, and the potential of the node B becomes low level. When the transistor 23 is turned off, the potential of the node B becomes high level by the constant voltage Vdd output from the source electrode of the transistor 26.

段ＲＳ（１）〜段ＲＳ（ｎ）のトランジスタ２４は、ノードＡの電位がハイレベルのときにオン状態となり、ノードＡの電位がローレベルのときにオフ状態となる。トランジスタ２５は、ノードＢの電位がハイレベルのときにオン状態となり、ノードＢの電位がローレベルのときにオフ状態となる。従って、トランジスタ２５がオン状態のとき、トランジスタ２４はオフ状態となり、トランジスタ２５がオフ状態のとき、トランジスタ２４はオン状態となる。以上のように、ノードＡの電位によって、トランジスタ２４をオン状態にするか、トランジスタ２５をオン状態にするかを選択的に切り換えることができる。つまり、トランジスタ２４及びトランジスタ２５は排他的に選択されることになる。   The transistors 24 in the stages RS (1) to RS (n) are turned on when the potential of the node A is high, and are turned off when the potential of the node A is low. The transistor 25 is turned on when the potential of the node B is high, and turned off when the potential of the node B is low. Therefore, when the transistor 25 is on, the transistor 24 is off. When the transistor 25 is off, the transistor 24 is on. As described above, whether the transistor 24 is turned on or the transistor 25 is turned on can be selectively switched depending on the potential of the node A. That is, the transistors 24 and 25 are exclusively selected.

トランジスタ２４がオフ状態である場合、トランジスタ２４は、クロック端子ＣＬＫからドレイン電極に入力されたクロック信号の出力を遮蔽する。トランジスタ２４がオフ状態である場合、トランジスタ２５がオン状態であることから、トランジスタ２５のソース電極から出力されたセット信号ＳＥＴが、段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）として出力される。   When the transistor 24 is in the off state, the transistor 24 shields the output of the clock signal input from the clock terminal CLK to the drain electrode. When the transistor 24 is in the off state, the transistor 25 is in the on state, so that the set signal SET output from the source electrode of the transistor 25 is output as the output signal out (k) of the stage RS (k).

トランジスタ２４がオン状態で、ローレベルのクロック信号の電位がトランジスタ２４のソース電極の電位より高い場合、ローレベルのクロック信号がトランジスタ２４のドレイン電極に入力されると、トランジスタ２４は、ローレベルのクロック信号をソース電極に出力する。また、ローレベルのクロック信号の電位がトランジスタ２４のソース電極の電位とほぼ等しい場合は、ソース電極の電位はほとんど変わらない。このためトランジスタ２４がオン状態である場合、ローレベルのクロック信号の電位がトランジスタ２４のソース電極の電位以上であると、このローレベルのクロック信号が段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）として出力される。   When the transistor 24 is on and the potential of the low-level clock signal is higher than the potential of the source electrode of the transistor 24, when the low-level clock signal is input to the drain electrode of the transistor 24, the transistor 24 A clock signal is output to the source electrode. In addition, when the potential of the low-level clock signal is substantially equal to the potential of the source electrode of the transistor 24, the potential of the source electrode hardly changes. Therefore, when the transistor 24 is in the on state, if the potential of the low level clock signal is equal to or higher than the potential of the source electrode of the transistor 24, the low level clock signal is output from the output signal out (k) of the stage RS (k). Is output as

一方、トランジスタ２４がオン状態である場合に、トランジスタ２４のソース電極の電位より十分高いハイレベルのクロック信号がトランジスタ２４のドレイン電極に入力されると、トランジスタ２４のソース−ドレイン間に電流が流れ始め、これに伴ってソース電位が高くなると、ゲート電極とソース電極の間の寄生容量への電荷の蓄積（チャージアップ）が生じてゲート−ソース間電圧が上昇し、ノードＡの電位が相対的に更に上昇するブートストラップ現象が生じる。ブートストラップ現象によって、ノードＡの電位がトランジスタ２４のゲート飽和電圧にまで達すると、トランジスタ２４のソース−ドレイン電流が飽和し、出力接点Ｃの電位が、トランジスタ２４に入力されたハイレベルのクロック信号とほぼ同電位となる。トランジスタ２４がオン状態である場合、トランジスタ２５がオフ状態であることから、このハイレベルのクロック信号が段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）として出力される。   On the other hand, when a high-level clock signal sufficiently higher than the potential of the source electrode of the transistor 24 is input to the drain electrode of the transistor 24 when the transistor 24 is on, a current flows between the source and drain of the transistor 24. First, when the source potential is increased accordingly, charge accumulation (charge-up) is caused in the parasitic capacitance between the gate electrode and the source electrode, the gate-source voltage is increased, and the potential of the node A is relatively increased. A further bootstrap phenomenon occurs. When the potential of the node A reaches the gate saturation voltage of the transistor 24 due to the bootstrap phenomenon, the source-drain current of the transistor 24 is saturated, and the potential of the output contact C becomes the high level clock signal input to the transistor 24. And almost the same potential. When the transistor 24 is in the on state, since the transistor 25 is in the off state, this high level clock signal is output as the output signal out (k) of the stage RS (k).

段ＲＳ（１）〜段ＲＳ（ｎ）のトランジスタ２５のソース電極には、順シフト、逆シフトいずれにおいても、セット信号ＳＥＴが入力されている。オン状態のトランジスタ２５は、セット信号ＳＥＴをドレイン電極から出力信号端子ＯＵＴへ出力し、セット信号ＳＥＴを段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）として出力する。即ち、オン状態のトランジスタ２５は、ソース電極にハイレベルのセット信号ＳＥＴが入力された場合、ハイレベルのセット信号ＳＥＴを段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）として出力する。一方、オン状態のトランジスタ２５のソース電極に、ローレベルのセット信号ＳＥＴが入力された場合、ローレベルのセット信号ＳＥＴを段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）として出力する。オフ状態のトランジスタ２５は、ソース電極に入力されたセット信号ＳＥＴの出力を遮断する。このとき、トランジスタ２４のソース電極から出力された信号が段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）として出力される。   The set signal SET is input to the source electrodes of the transistors 25 of the stages RS (1) to RS (n) in both the forward shift and the reverse shift. The on-state transistor 25 outputs the set signal SET from the drain electrode to the output signal terminal OUT, and outputs the set signal SET as the output signal out (k) of the stage RS (k). In other words, when the high level set signal SET is input to the source electrode, the transistor 25 in the on state outputs the high level set signal SET as the output signal out (k) of the stage RS (k). On the other hand, when the low level set signal SET is input to the source electrode of the transistor 25 in the on state, the low level set signal SET is output as the output signal out (k) of the stage RS (k). The transistor 25 in the off state cuts off the output of the set signal SET input to the source electrode. At this time, the signal output from the source electrode of the transistor 24 is output as the output signal out (k) of the stage RS (k).

以上のように、トランジスタ２３、トランジスタ２４及びトランジスタ２５から構成されるトランジスタ群（以下、「出力信号切換手段」と称す。）は、ノードＡの電位に基づいて、段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）としてクロック信号を出力するかセット信号ＳＥＴを出力するかを選択的に切り換えるようになっている。言い換えれば、出力信号切換手段は、ノードＡの電位がハイレベルの場合にクロック信号を段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）として出力し、ノードＡの電位がローレベルの場合にセット信号ＳＥＴを段ＲＳ（ｋ）の出力信号として出力する。   As described above, the transistor group including the transistor 23, the transistor 24, and the transistor 25 (hereinafter, referred to as “output signal switching unit”) is based on the potential of the node A and the output signal of the stage RS (k). As the out (k), a clock signal or a set signal SET is selectively switched. In other words, the output signal switching means outputs the clock signal as the output signal out (k) of the stage RS (k) when the potential of the node A is high level, and the set signal when the potential of the node A is low level. SET is output as the output signal of stage RS (k).

次に、トップゲートドライバ４及びボトムゲートドライバ５のシフトレジスタ回路１００の動作について説明する。なお、トップゲートドライバ４とボトムゲートドライバ５とは、それぞれ入出力される信号のレベルとタイミングとが異なるのみであるため、以下の動作説明では、トップゲートドライバ４のシフトレジスタ回路１００の動作について詳細に説明し、ボトムゲートドライバ５の動作については、トップゲートドライバ４と異なる部分のみを説明する。   Next, the operation of the shift register circuit 100 of the top gate driver 4 and the bottom gate driver 5 will be described. Note that the top gate driver 4 and the bottom gate driver 5 differ only in the level and timing of the input / output signals, and therefore, in the following operation description, the operation of the shift register circuit 100 of the top gate driver 4 is described. The operation of the bottom gate driver 5 will be described in detail, and only the parts different from the top gate driver 4 will be described.

まず、図６のタイミングチャートを参照して、シフトレジスタ回路１００から出力されるハイレベルの出力信号が段ＲＳ（１）から段ＲＳ（ｎ）へと順次シフトしていく順シフトの動作について説明する。   First, with reference to the timing chart of FIG. 6, a forward shift operation in which a high-level output signal output from the shift register circuit 100 is sequentially shifted from the stage RS (1) to the stage RS (n) will be described. To do.

シフトレジスタ回路１００のシフト動作の開始に先立って、セット信号ＳＥＴがローレベルに設定される。タイミングＴ０で、コントローラ３により、スタート信号ＤＩＮ１及びクロック信号ＣＫ３がハイレベルになる。タイミングＴ０でハイレベルのスタート信号ＤＩＮ１が段ＲＳ（１）のトランジスタ２７のゲート電極及びドレイン電極に入力されると、トランジスタ２７はオン状態になり、ハイレベルのスタート信号ＤＩＮ１がドレイン電極からソース電極に出力され、ノードＡの電位が上昇する。   Prior to the start of the shift operation of the shift register circuit 100, the set signal SET is set to a low level. At timing T0, the start signal DIN1 and the clock signal CK3 become high level by the controller 3. When the high level start signal DIN1 is input to the gate electrode and the drain electrode of the transistor 27 in the stage RS (1) at the timing T0, the transistor 27 is turned on, and the high level start signal DIN1 is supplied from the drain electrode to the source electrode. And the potential of the node A rises.

段ＲＳ（１）のノードＡの電位がハイレベルになると、段ＲＳ（１）のトランジスタ２３及びトランジスタ２４がオン状態になる。段ＲＳ（１）のトランジスタ２３がオン状態になることによって、段ＲＳ（１）のトランジスタ２６のソース電極から出力される定電圧Ｖｄｄのレベルの信号がトランジスタ２３を介し排出されて、段ＲＳ（１）のトランジスタ２５がオフ状態となる。トランジスタ２４がオン状態であり、トランジスタ２５がオフ状態であるため、トランジスタ２４のソース電極から、クロック信号ＣＫ１が段ＲＳ（１）の出力信号ｏｕｔ（１）として出力される。このとき、クロック信号ＣＫ１のレベルはローレベルであるため、出力信号ｏｕｔ（１）はローレベルである。   When the potential of the node A in the stage RS (1) becomes a high level, the transistor 23 and the transistor 24 in the stage RS (1) are turned on. When the transistor 23 of the stage RS (1) is turned on, a signal of the constant voltage Vdd level output from the source electrode of the transistor 26 of the stage RS (1) is discharged through the transistor 23, and the stage RS (1 The transistor 25 of 1) is turned off. Since the transistor 24 is on and the transistor 25 is off, the clock signal CK1 is output from the source electrode of the transistor 24 as the output signal out (1) of the stage RS (1). At this time, since the level of the clock signal CK1 is low, the output signal out (1) is low.

その後、コントローラ３によって、スタート信号ＤＩＮ１及びクロック信号ＣＫ３がローレベルになる。スタート信号ＤＩＮ１がローレベルになることによって、段ＲＳ（１）のトランジスタ２７がオフ状態となり、トランジスタ２７のドレイン電極に入力されるスタート信号ＤＩＮ１が遮断される。このとき、段ＲＳ（１）のノードＡの配線電位は配線の寄生容量によってハイレベルに維持され、トランジスタ２３及びトランジスタ２４はオン状態に維持され、トランジスタ２５はオフ状態に維持され、出力信号ｏｕｔ（１）はローレベルに維持されている。   Thereafter, the start signal DIN1 and the clock signal CK3 are set to a low level by the controller 3. When the start signal DIN1 becomes a low level, the transistor 27 in the stage RS (1) is turned off, and the start signal DIN1 input to the drain electrode of the transistor 27 is blocked. At this time, the wiring potential of the node A in the stage RS (1) is maintained at a high level by the parasitic capacitance of the wiring, the transistor 23 and the transistor 24 are maintained in the on state, the transistor 25 is maintained in the off state, and the output signal out (1) is maintained at a low level.

次いで、タイミングＴ１において、コントローラ３により、クロック信号ＣＫ１がハイレベルになる。タイミングＴ１において、段ＲＳ（１）のトランジスタ２４のドレイン電極にハイレベルのクロック信号ＣＫ１が入力されると、トランジスタ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされて、ブートストラップ効果によって段ＲＳ（１）のノードＡの電位が更に上昇する。そして、ノードＡの電位がゲート飽和電圧に達すると、トランジスタ２４のドレイン電極とソース電極との間に流れる電流が飽和され、段ＲＳ（１）の出力信号端子ＯＵＴから、ハイレベルのクロック信号ＣＫ１とほぼ同電位の出力信号ｏｕｔ（１）が出力される。   Next, at timing T1, the controller 3 causes the clock signal CK1 to go high. When the high-level clock signal CK1 is input to the drain electrode of the transistor 24 in the stage RS (1) at the timing T1, the parasitic capacitance including the gate electrode and the source electrode of the transistor 24 and the gate insulating film therebetween is charged. The potential of the node A of the stage RS (1) further rises due to the bootstrap effect. When the potential of the node A reaches the gate saturation voltage, the current flowing between the drain electrode and the source electrode of the transistor 24 is saturated, and the high-level clock signal CK1 is output from the output signal terminal OUT of the stage RS (1). Output signal out (1) having substantially the same potential.

段ＲＳ（１）の出力信号ｏｕｔ（１）は、段ＲＳ（２）のトランジスタ２７及び段ＲＳ（３）のトランジスタ３０に入力される。タイミングＴ１において、段ＲＳ（１）から出力されたハイレベルの出力信号ｏｕｔ（１）が段ＲＳ（３）のトランジスタ３０のゲート電極に入力されると、段ＲＳ（３）のトランジスタ３０がオン状態となり、段ＲＳ（３）のノードＡの電位は基準電圧Ｖｓｓによってローレベルになる。   The output signal out (1) of the stage RS (1) is input to the transistor 27 of the stage RS (2) and the transistor 30 of the stage RS (3). When the high-level output signal out (1) output from the stage RS (1) is input to the gate electrode of the transistor 30 in the stage RS (3) at the timing T1, the transistor 30 in the stage RS (3) is turned on. In this state, the potential of the node A of the stage RS (3) becomes low level by the reference voltage Vss.

タイミングＴ１において、段ＲＳ（１）から出力されたハイレベルの出力信号ｏｕｔ（１）が、段ＲＳ（２）のトランジスタ２７のゲート電極及びドレイン電極に入力されると、トランジスタ２７がオン状態となり、ハイレベルの信号ｏｕｔ（１）がドレイン電極からソース電極に出力され、段ＲＳ（２）のノードＡの電位が上昇する。   When the high-level output signal out (1) output from the stage RS (1) is input to the gate electrode and the drain electrode of the transistor 27 of the stage RS (2) at the timing T1, the transistor 27 is turned on. The high level signal out (1) is output from the drain electrode to the source electrode, and the potential of the node A in the stage RS (2) rises.

段ＲＳ（２）のノードＡの電位がハイレベルになると、段ＲＳ（２）のトランジスタ２３及びトランジスタ２４がオン状態になる。段ＲＳ（２）のトランジスタ２３がオン状態になることによって、段ＲＳ（２）のトランジスタ２６のソース電極から出力される定電圧Ｖｄｄのレベルの信号がトランジスタ２３を介し排出されて、段ＲＳ（２）のトランジスタ２５がオフ状態となる。トランジスタ２４がオン状態であり、トランジスタ２５がオフ状態であるため、トランジスタ２４のソース電極から、クロック信号ＣＫ２が段ＲＳ（２）の出力信号ｏｕｔ（２）として出力される。このとき、クロック信号ＣＫ２のレベルはローレベルであるため、出力信号ｏｕｔ（２）はローレベルである。   When the potential of the node A in the stage RS (2) becomes a high level, the transistor 23 and the transistor 24 in the stage RS (2) are turned on. When the transistor 23 of the stage RS (2) is turned on, a signal of the constant voltage Vdd level output from the source electrode of the transistor 26 of the stage RS (2) is discharged through the transistor 23, and the stage RS (2 The transistor 25 of 2) is turned off. Since the transistor 24 is on and the transistor 25 is off, the clock signal CK2 is output from the source electrode of the transistor 24 as the output signal out (2) of the stage RS (2). At this time, since the level of the clock signal CK2 is low, the output signal out (2) is low.

その後、コントローラ３により、クロック信号ＣＫ１がローレベルになると、段ＲＳ（１）の出力信号ｏｕｔ（１）がローレベルになる。ｏｕｔ（１）がローレベルになることによって、段ＲＳ（２）のトランジスタ２７がオフ状態となり、トランジスタ２７のドレイン電極に入力されるｏｕｔ（１）が遮断される。このとき、段ＲＳ（２）のノードＡの配線電位はハイレベルに維持され、トランジスタ２３及びトランジスタ２４はオン状態に維持され、トランジスタ２５はオフ状態に維持され、出力信号ｏｕｔ（２）はローレベルに維持されている。   Thereafter, when the clock signal CK1 becomes low level by the controller 3, the output signal out (1) of the stage RS (1) becomes low level. When out (1) becomes low level, the transistor 27 in the stage RS (2) is turned off, and out (1) input to the drain electrode of the transistor 27 is blocked. At this time, the wiring potential of the node A in the stage RS (2) is maintained at a high level, the transistors 23 and 24 are maintained in an on state, the transistor 25 is maintained in an off state, and the output signal out (2) is low. Maintained at level.

次いで、タイミングＴ２において、コントローラ３により、クロック信号ＣＫ２がハイレベルになる。タイミングＴ２において、段ＲＳ（２）のトランジスタ２４のドレイン電極にハイレベルのクロック信号ＣＫ２が入力されると、トランジスタ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされて、ブートストラップ効果によって段ＲＳ（２）のノードＡの電位が更に上昇する。そして、ノードＡの電位がゲート飽和電圧に達すると、トランジスタ２４のドレイン電極とソース電極との間に流れる電流が飽和され、段ＲＳ（２）の出力信号端子ＯＵＴから、ハイレベルのクロック信号ＣＫ２とほぼ同電位の出力信号ｏｕｔ（２）が出力される。   Next, at timing T2, the controller 3 causes the clock signal CK2 to go to a high level. When the high-level clock signal CK2 is input to the drain electrode of the transistor 24 in the stage RS (2) at the timing T2, the parasitic capacitance including the gate electrode and the source electrode of the transistor 24 and the gate insulating film therebetween is charged. The potential of the node A of the stage RS (2) further rises due to the bootstrap effect. When the potential of the node A reaches the gate saturation voltage, the current flowing between the drain electrode and the source electrode of the transistor 24 is saturated, and the high-level clock signal CK2 is output from the output signal terminal OUT of the stage RS (2). And an output signal out (2) having substantially the same potential.

段ＲＳ（２）の出力信号ｏｕｔ（２）は、段ＲＳ（１）のトランジスタ２９、段ＲＳ（３）のトランジスタ２７及び段ＲＳ（４）のトランジスタ３０に入力される。タイミングＴ２において、段ＲＳ（２）から出力されたハイレベルの出力信号ｏｕｔ（２）が、段ＲＳ（１）のトランジスタ２９のゲート電極及びドレイン電極に入力されると、段ＲＳ（１）のトランジスタ２９がオン状態になるが、段ＲＳ（１）のノードＡもハイレベルであることから、段ＲＳ（１）のトランジスタ２９のドレイン電極とソース電極は同じ電位に維持される。従って、段ＲＳ（１）のノードＡの電位はハイレベルに維持される。   The output signal out (2) of the stage RS (2) is input to the transistor 29 of the stage RS (1), the transistor 27 of the stage RS (3), and the transistor 30 of the stage RS (4). When the high-level output signal out (2) output from the stage RS (2) is input to the gate electrode and the drain electrode of the transistor 29 in the stage RS (1) at the timing T2, the stage RS (1) Although the transistor 29 is turned on, since the node A of the stage RS (1) is also at a high level, the drain electrode and the source electrode of the transistor 29 of the stage RS (1) are maintained at the same potential. Accordingly, the potential of the node A of the stage RS (1) is maintained at a high level.

タイミングＴ２において、段ＲＳ（２）から出力されたハイレベルの出力信号ｏｕｔ（２）が、段ＲＳ（４）のトランジスタ３０のゲート電極に入力されると、段ＲＳ（４）のトランジスタ３０がオン状態になるが、基準電圧印加端子ＳＳからの基準電圧Ｖｓｓによって段ＲＳ（４）のノードＡの電位がローレベルに維持される。   When the high-level output signal out (2) output from the stage RS (2) is input to the gate electrode of the transistor 30 of the stage RS (4) at the timing T2, the transistor 30 of the stage RS (4) is Although turned on, the potential of the node A of the stage RS (4) is maintained at a low level by the reference voltage Vss from the reference voltage application terminal SS.

タイミングＴ２において、段ＲＳ（２）から出力されたハイレベルの出力信号ｏｕｔ（２）が、段ＲＳ（３）のトランジスタ２７のゲート電極及びドレイン電極に入力されると、トランジスタ２７がオン状態となり、ハイレベルの信号ｏｕｔ（２）がドレイン電極からソース電極に出力され、段ＲＳ（３）のノードＡの電位が上昇する。   When the high-level output signal out (2) output from the stage RS (2) is input to the gate electrode and the drain electrode of the transistor 27 of the stage RS (3) at the timing T2, the transistor 27 is turned on. The high level signal out (2) is output from the drain electrode to the source electrode, and the potential of the node A of the stage RS (3) rises.

段ＲＳ（３）のノードＡの電位がハイレベルになると、段ＲＳ（３）のトランジスタ２３及びトランジスタ２４がオン状態になる。段ＲＳ（３）のトランジスタ２３がオン状態になることによって、段ＲＳ（３）のトランジスタ２６のソース電極から出力される定電圧Ｖｄｄのレベルの信号がトランジスタ２３を介し排出されて、段ＲＳ（３）のトランジスタ２５がオフ状態となる。トランジスタ２４がオン状態であり、トランジスタ２５がオフ状態であるため、トランジスタ２４のソース電極から、クロック信号ＣＫ３が段ＲＳ（３）の出力信号ｏｕｔ（３）として出力される。このとき、クロック信号ＣＫ３のレベルはローレベルであるため、出力信号ｏｕｔ（３）はローレベルである。   When the potential of the node A in the stage RS (3) becomes a high level, the transistor 23 and the transistor 24 in the stage RS (3) are turned on. When the transistor 23 of the stage RS (3) is turned on, a signal of the constant voltage Vdd level output from the source electrode of the transistor 26 of the stage RS (3) is discharged through the transistor 23, and the stage RS (3 The transistor 25 of 3) is turned off. Since the transistor 24 is on and the transistor 25 is off, the clock signal CK3 is output from the source electrode of the transistor 24 as the output signal out (3) of the stage RS (3). At this time, since the level of the clock signal CK3 is low level, the output signal out (3) is low level.

その後、コントローラ３により、クロック信号ＣＫ２がローレベルになると、段ＲＳ（２）の出力信号ｏｕｔ（２）がローレベルになる。ｏｕｔ（２）がローレベルになることによって、段ＲＳ（３）のトランジスタ２７がオフ状態となり、トランジスタ２７のドレイン電極に入力されるｏｕｔ（２）が遮断される。このとき、段ＲＳ（３）のノードＡの配線電位はハイレベルに維持され、トランジスタ２３及びトランジスタ２４はオン状態に維持され、トランジスタ２５はオフ状態に維持され、出力信号ｏｕｔ（３）はローレベルに維持されている。   Thereafter, when the clock signal CK2 becomes low level by the controller 3, the output signal out (2) of the stage RS (2) becomes low level. When out (2) becomes low level, the transistor 27 of the stage RS (3) is turned off, and out (2) input to the drain electrode of the transistor 27 is blocked. At this time, the wiring potential of the node A of the stage RS (3) is maintained at a high level, the transistors 23 and 24 are maintained in an on state, the transistor 25 is maintained in an off state, and the output signal out (3) is low. Maintained at level.

次いで、タイミングＴ３において、コントローラ３により、クロック信号ＣＫ３がハイレベルになる。タイミングＴ３において、段ＲＳ（３）のトランジスタ２４のドレイン電極にハイレベルのクロック信号ＣＫ３が入力されると、トランジスタ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされて、ブートストラップ効果によって段ＲＳ（３）のノードＡの電位が更に上昇する。そして、ノードＡの電位がゲート飽和電圧に達すると、トランジスタ２４のドレイン電極とソース電極との間に流れる電流が飽和され、段ＲＳ（３）の出力信号端子ＯＵＴから、ハイレベルのクロック信号ＣＫ３とほぼ同電位の出力信号ｏｕｔ（３）が出力される。   Next, at timing T3, the controller 3 causes the clock signal CK3 to go high. When the high-level clock signal CK3 is input to the drain electrode of the transistor 24 in the stage RS (3) at the timing T3, the parasitic capacitance including the gate electrode and the source electrode of the transistor 24 and the gate insulating film therebetween is charged. The potential of the node A of the stage RS (3) further rises due to the bootstrap effect. When the potential of the node A reaches the gate saturation voltage, the current flowing between the drain electrode and the source electrode of the transistor 24 is saturated, and the high-level clock signal CK3 is output from the output signal terminal OUT of the stage RS (3). Output signal out (3) having substantially the same potential.

段ＲＳ（３）の出力信号ｏｕｔ（３）は、段ＲＳ（１）のトランジスタ２８、段ＲＳ（２）のトランジスタ２９、段ＲＳ（４）のトランジスタ２７及び段ＲＳ（５）のトランジスタ３０に入力される。タイミングＴ３において、段ＲＳ（３）から出力されたハイレベルの出力信号ｏｕｔ（３）が、段ＲＳ（２）のトランジスタ２９のゲート電極及びドレイン電極に入力されると、段ＲＳ（２）のトランジスタ２９がオン状態になるが、段ＲＳ（２）のノードＡもハイレベルであることから、段ＲＳ（２）のトランジスタ２９のドレイン電極とソース電極は同じ電位に維持される。従って、段ＲＳ（２）のノードＡの電位はハイレベルに維持される。   The output signal out (3) of stage RS (3) is sent to transistor 28 of stage RS (1), transistor 29 of stage RS (2), transistor 27 of stage RS (4) and transistor 30 of stage RS (5). Entered. When the high-level output signal out (3) output from the stage RS (3) is input to the gate electrode and the drain electrode of the transistor 29 in the stage RS (2) at the timing T3, the stage RS (2) Although the transistor 29 is turned on, since the node A of the stage RS (2) is also at a high level, the drain electrode and the source electrode of the transistor 29 of the stage RS (2) are maintained at the same potential. Accordingly, the potential at the node A of the stage RS (2) is maintained at a high level.

タイミングＴ３において、段ＲＳ（３）から出力されたハイレベルの出力信号ｏｕｔ（３）が、段ＲＳ（５）のトランジスタ３０のゲート電極に入力されると、段ＲＳ（５）のトランジスタ３０がオン状態になり、基準電圧印加端子ＳＳからの基準電圧Ｖｓｓによって、段ＲＳ（５）のノードＡの電位はローレベルに維持される。   At timing T3, when the high-level output signal out (3) output from the stage RS (3) is input to the gate electrode of the transistor 30 of the stage RS (5), the transistor 30 of the stage RS (5) The node is turned on, and the potential of the node A of the stage RS (5) is maintained at a low level by the reference voltage Vss from the reference voltage application terminal SS.

タイミングＴ３において、段ＲＳ（３）から出力されたハイレベルの出力信号ｏｕｔ（３）が、段ＲＳ（１）のトランジスタ２８のゲート電極に入力されると、段ＲＳ（１）のトランジスタ２８のゲート電極がオン状態となる。段ＲＳ（１）のトランジスタ２８がオン状態になると、段ＲＳ（１）のノードＡに蓄積された電荷が基準電圧Ｖｓｓの配線から放出され、ノードＡの電位がローレベルになる。   When the high-level output signal out (3) output from the stage RS (3) is input to the gate electrode of the transistor 28 of the stage RS (1) at the timing T3, the transistor 28 of the stage RS (1) The gate electrode is turned on. When the transistor 28 of the stage RS (1) is turned on, the charge accumulated in the node A of the stage RS (1) is released from the wiring of the reference voltage Vss, and the potential of the node A becomes low level.

段ＲＳ（１）のノードＡの電位がローレベルになると、段ＲＳ（１）のトランジスタ２３及びトランジスタ２４がオフ状態となる。段ＲＳ（１）のトランジスタ２３がオフ状態になると、段ＲＳ（１）のトランジスタ２６のソース電極から出力された定電圧Ｖｄｄによって、段ＲＳ（１）のノードＢの電位がハイレベルになる。段ＲＳ（１）のトランジスタ２４がオフ状態になることによって、トランジスタ２４のドレイン電極に入力されるクロック信号ＣＫ１の出力が遮断される。   When the potential of the node A in the stage RS (1) becomes low level, the transistor 23 and the transistor 24 in the stage RS (1) are turned off. When the transistor 23 of the stage RS (1) is turned off, the potential of the node B of the stage RS (1) becomes high level by the constant voltage Vdd output from the source electrode of the transistor 26 of the stage RS (1). When the transistor 24 of the stage RS (1) is turned off, the output of the clock signal CK1 input to the drain electrode of the transistor 24 is cut off.

段ＲＳ（１）のノードＢの電位がハイレベルになると、段ＲＳ（１）のトランジスタ２５がオン状態になる。段ＲＳ（１）のトランジスタ２５がオン状態になることによって、段ＲＳ（１）の出力信号ｏｕｔ（１）は、段ＲＳ（１）のトランジスタ２５に入力されたセット信号ＳＥＴとなる。このため出力信号ｏｕｔ（１）の電圧レベルは、セット信号ＳＥＴの電圧レベルとほぼ同一のローレベルである。その後も、セット信号ＳＥＴが段ＲＳ（１）の出力信号ｏｕｔ（１）として出力され、出力信号ｏｕｔ（１）はローレベルに維持される。   When the potential of the node B of the stage RS (1) becomes high level, the transistor 25 of the stage RS (1) is turned on. When the transistor 25 of the stage RS (1) is turned on, the output signal out (1) of the stage RS (1) becomes the set signal SET input to the transistor 25 of the stage RS (1). Therefore, the voltage level of the output signal out (1) is a low level that is substantially the same as the voltage level of the set signal SET. Thereafter, the set signal SET is output as the output signal out (1) of the stage RS (1), and the output signal out (1) is maintained at the low level.

タイミングＴ３において、段ＲＳ（３）から出力されたハイレベルの出力信号ｏｕｔ（３）が、段ＲＳ（４）のトランジスタ２７のゲート電極及びドレイン電極に入力されると、トランジスタ２７がオン状態となり、ハイレベルの信号ｏｕｔ（３）がドレイン電極からソース電極に出力され、段ＲＳ（４）のノードＡの電位が上昇する。   When the high-level output signal out (3) output from the stage RS (3) is input to the gate electrode and the drain electrode of the transistor 27 of the stage RS (4) at the timing T3, the transistor 27 is turned on. The high level signal out (3) is output from the drain electrode to the source electrode, and the potential of the node A of the stage RS (4) rises.

その後、コントローラ３により、クロック信号ＣＫ３がローレベルになると、段ＲＳ（３）の出力信号ｏｕｔ（３）がローレベルになる。ｏｕｔ（３）がローレベルになることによって、段ＲＳ（４）のトランジスタ２７がオフ状態となり、段ＲＳ（４）のトランジスタ２７のドレイン電極に入力されるｏｕｔ（３）が遮断される。このとき、段ＲＳ（４）のノードＡの配線電位はハイレベルに維持され、トランジスタ２３及びトランジスタ２４はオン状態に維持され、トランジスタ２５はオフ状態に維持され、出力信号ｏｕｔ（４）はローレベルに維持されている。   Thereafter, when the clock signal CK3 becomes low level by the controller 3, the output signal out (3) of the stage RS (3) becomes low level. When out (3) becomes low level, the transistor 27 in the stage RS (4) is turned off, and out (3) input to the drain electrode of the transistor 27 in the stage RS (4) is blocked. At this time, the wiring potential of the node A in the stage RS (4) is maintained at a high level, the transistors 23 and 24 are maintained in an on state, the transistor 25 is maintained in an off state, and the output signal out (4) is low. Maintained at level.

次いで、タイミングＴ４において、コントローラ３により、クロック信号ＣＫ１がハイレベルになる。タイミングＴ４において、段ＲＳ（４）のトランジスタ２４のドレイン電極にハイレベルのクロック信号ＣＫ１が入力されると、トランジスタ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされて、ブートストラップ効果によって段ＲＳ（４）のノードＡの電位が更に上昇する。そして、ノードＡの電位がゲート飽和電圧に達すると、トランジスタ２４のドレイン電極とソース電極との間に流れる電流が飽和され、段ＲＳ（４）の出力信号端子ＯＵＴから、ハイレベルのクロック信号ＣＫ１とほぼ同電位の出力信号ｏｕｔ（４）が出力される。   Next, at timing T4, the controller 3 causes the clock signal CK1 to go high. When the high-level clock signal CK1 is input to the drain electrode of the transistor 24 in the stage RS (4) at the timing T4, the parasitic capacitance including the gate electrode and the source electrode of the transistor 24 and the gate insulating film therebetween is charged. The potential of the node A of the stage RS (4) further rises due to the bootstrap effect. When the potential of the node A reaches the gate saturation voltage, the current flowing between the drain electrode and the source electrode of the transistor 24 is saturated, and the high level clock signal CK1 is output from the output signal terminal OUT of the stage RS (4). And an output signal out (4) having substantially the same potential.

以下同様に、クロック信号ＣＫ１、ＣＫ２、ＣＫ３に同期して、各信号保持段からハイレベルの出力信号が、撮像素子２の各ＴＧＬに順次出力される。   Similarly, a high-level output signal is sequentially output from each signal holding stage to each TGL of the image sensor 2 in synchronization with the clock signals CK1, CK2, and CK3.

ここで、撮像素子２の各ＴＧＬに接続されたダブルゲートトランジスタ７のトップゲート電極１７は、順シフト走査期間中、ほとんどが基準電圧Ｖｓｓと等電位になっているため、印加電圧の正負のバランスが悪くなり特性劣化を引き起こしやすい。このため、順シフト走査期間の後に、電圧緩和期間Ｔｗを設けて正負のバランスを緩和する方向の電圧を印加させる。   Here, most of the top gate electrode 17 of the double gate transistor 7 connected to each TGL of the image sensor 2 is equipotential with the reference voltage Vss during the forward shift scanning period. Tends to deteriorate and deteriorate characteristics. Therefore, a voltage relaxation period Tw is provided after the forward shift scanning period to apply a voltage in a direction that relaxes the positive / negative balance.

まず、順シフト走査期間が終了すると、段ＲＳ（ｎ−１）では、タイミングＴｎ＋１において、トランジスタ２８のゲート電極にハイレベルの入力信号ＥＮＤ（ｎ−１）が入力されると、トランジスタ２８がオン状態となる。段ＲＳ（ｎ−１）のトランジスタ２８がオン状態になると、段ＲＳ（ｎ−１）のノードＡに蓄積された電荷が基準電圧Ｖｓｓの配線から放出され、ノードＡの電位がローレベルになる。段ＲＳ（ｎ−１）のノードＡの電位がローレベルになると、段ＲＳ（ｎ−１）のトランジスタ２３がオフ状態となり、段ＲＳ（ｎ−１）のトランジスタ２６のソース電極から出力された定電圧Ｖｄｄによって、段ＲＳ（ｎ−１）のノードＢの電位がハイレベルになる。段ＲＳ（ｎ−１）のノードＢの電位がハイレベルになると、段ＲＳ（ｎ−１）のトランジスタ２５がオン状態になり、段ＲＳ（ｎ−１）の出力信号ｏｕｔ（ｎ−１）は、段ＲＳ（ｎ−１）のトランジスタ２５に入力されるセット信号ＳＥＴとなる。出力信号ｏｕｔ（ｎ−１）のレベルは、セット信号ＳＥＴのレベルとほぼ同一のローレベルである。   First, when the forward shift scanning period ends, in stage RS (n−1), when a high-level input signal END (n−1) is input to the gate electrode of the transistor 28 at timing Tn + 1, the transistor 28 is turned on. It becomes a state. When the transistor 28 of the stage RS (n−1) is turned on, the charge accumulated in the node A of the stage RS (n−1) is released from the wiring of the reference voltage Vss, and the potential of the node A becomes low level. . When the potential of the node A in the stage RS (n−1) becomes low level, the transistor 23 in the stage RS (n−1) is turned off, and is output from the source electrode of the transistor 26 in the stage RS (n−1). Due to the constant voltage Vdd, the potential of the node B of the stage RS (n−1) becomes high level. When the potential of the node B of the stage RS (n−1) becomes high level, the transistor 25 of the stage RS (n−1) is turned on, and the output signal out (n−1) of the stage RS (n−1). Becomes the set signal SET input to the transistor 25 of the stage RS (n−1). The level of the output signal out (n−1) is a low level substantially the same as the level of the set signal SET.

引き続き段ＲＳ（ｎ）では、タイミングＴｎ＋２において、トランジスタ２８のゲート電極にハイレベルの入力信号ＥＮＤ（ｎ）が入力されると、トランジスタ２８がオン状態となる。段ＲＳ（ｎ）のトランジスタ２８がオン状態になると、段ＲＳ（ｎ）のノードＡに蓄積された電荷が基準電圧Ｖｓｓの配線から放出され、ノードＡの電位がローレベルになる。段ＲＳ（ｎ）のノードＡの電位がローレベルになると、段ＲＳ（ｎ）のトランジスタ２３がオフ状態となり、段ＲＳ（ｎ）のトランジスタ２６のソース電極から出力された定電圧Ｖｄｄによって、段ＲＳ（ｎ）のノードＢの電位がハイレベルになる。段ＲＳ（ｎ）のノードＢの電位がハイレベルになると、段ＲＳ（ｎ）のトランジスタ２５がオン状態になり、段ＲＳ（ｎ）の出力信号ｏｕｔ（ｎ）は、段ＲＳ（ｎ）のトランジスタ２５に入力されるセット信号ＳＥＴとなる。出力信号ｏｕｔ（ｎ）のレベルは、セット信号ＳＥＴのレベルとほぼ同一のローレベルである。   Subsequently, in the stage RS (n), when the high-level input signal END (n) is input to the gate electrode of the transistor 28 at the timing Tn + 2, the transistor 28 is turned on. When the transistor 28 of the stage RS (n) is turned on, the charge accumulated in the node A of the stage RS (n) is released from the wiring of the reference voltage Vss, and the potential of the node A becomes a low level. When the potential of the node A in the stage RS (n) becomes low level, the transistor 23 in the stage RS (n) is turned off, and the constant voltage Vdd output from the source electrode of the transistor 26 in the stage RS (n) The potential of the node B of RS (n) becomes high level. When the potential of the node B of the stage RS (n) becomes high level, the transistor 25 of the stage RS (n) is turned on, and the output signal out (n) of the stage RS (n) is output from the stage RS (n). The set signal SET is input to the transistor 25. The level of the output signal out (n) is a low level substantially the same as the level of the set signal SET.

図６に示すように、シフトレジスタ回路１００では、タイミングＴ０〜Ｔｎ＋１の間（順シフト走査期間）に、各信号保持段ＲＳ（ｋ）からハイレベルの出力信号が順次出力され、タイミングＴｎ＋３までの間に、全ての信号保持段のトランジスタ２５がオン状態となる。順シフト走査期間及び調整期間（Ｔ０〜Ｔｎ＋３）では、セット信号ＳＥＴはローレベルに維持されている。   As shown in FIG. 6, in the shift register circuit 100, a high level output signal is sequentially output from each signal holding stage RS (k) between timings T0 and Tn + 1 (forward shift scanning period), and until timing Tn + 3. In the meantime, all the signal holding stage transistors 25 are turned on. In the forward shift scanning period and the adjustment period (T0 to Tn + 3), the set signal SET is maintained at a low level.

タイミングＴｎ＋３から所定期間、コントローラ３により、セット信号ＳＥＴがハイレベルに設定され、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、スタート信号ＤＩＮ１、入力信号ＥＮＤ（ｎ−１）及びＥＮＤ（ｎ）がローレベルに設定される。   The set signal SET is set to a high level by the controller 3 for a predetermined period from the timing Tn + 3, and the clock signals CK1, CK2, CK3, the start signal DIN1, and the input signals END (n-1) and END (n) are set to a low level. Is done.

全ての信号保持段において、オン状態のトランジスタ２５のソース電極にハイレベルのセット信号ＳＥＴが入力されると、トランジスタ２５のゲート電極及びドレイン電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされて、ブートストラップ効果によってノードＢの電位が更に上昇する。そして、ノードＢの電位がゲート飽和電圧に達すると、トランジスタ２５のソース電極とドレイン電極との間に流れる電流が飽和する。これにより、全ての信号保持段ＲＳ（１）〜段ＲＳ（ｎ）の出力信号端子ＯＵＴから出力される出力信号ｏｕｔ（１）〜ｏｕｔ（ｎ）は、セット信号ＳＥＴのレベルとほぼ同電位のハイレベルとなる。   In all the signal holding stages, when a high level set signal SET is input to the source electrode of the transistor 25 in the on state, the parasitic capacitance composed of the gate electrode and the drain electrode of the transistor 25 and the gate insulating film therebetween is charged. The potential of the node B further rises due to the bootstrap effect. When the potential of the node B reaches the gate saturation voltage, the current flowing between the source electrode and the drain electrode of the transistor 25 is saturated. As a result, the output signals out (1) to out (n) output from the output signal terminals OUT of all the signal holding stages RS (1) to RS (n) have substantially the same potential as the level of the set signal SET. Become high level.

タイミングＴｎ＋３から所定時間が経過すると、コントローラ３によって、セット信号ＳＥＴがローレベルに設定され、再び、スタート信号ＤＩＮ１がハイレベルとなり、初段ＲＳ（１）のトランジスタ２７に入力され、上述のように、ハイレベルの出力信号が再び段ＲＳ（１）から段ＲＳ（ｎ）へ順次シフトするシフト動作が行われる。以下では、タイミングＴｎ＋３から次の順シフト走査期間が始まるまでの期間を、電圧緩和期間Ｔｗと称す。   When a predetermined time elapses from the timing Tn + 3, the controller 3 sets the set signal SET to the low level, the start signal DIN1 becomes the high level again, and is input to the transistor 27 of the first stage RS (1). A shift operation is performed in which the high-level output signal is sequentially shifted again from the stage RS (1) to the stage RS (n). Hereinafter, a period from the timing Tn + 3 to the start of the next forward shift scanning period is referred to as a voltage relaxation period Tw.

電圧緩和期間Ｔｗにおいて、ハイレベルのセット信号ＳＥＴを利用して、全ての信号保持段の出力信号をハイレベルにすることにより、各信号保持段において、出力信号の時間積分値（積算電圧）が正負何れか一方の極性に偏るのを緩和することができる。即ち、ハイレベルの出力信号の信号レベルをＶｈ、ローレベルの出力信号の信号レベルをＶｌ、ハイレベルの出力信号が出力されている時間Ｔｈ、順シフト走査期間＋調整期間をＴtotal、ハイレベルのセット信号ＳＥＴの信号レベルをＶsetとすると、Ｖset及びＴｗの組合せが、下記の式（１）を満たすことが好ましい。
Ｖｈ×Ｔｈ＋Ｖｌ×（Ｔtotal−Ｔｈ）＋Ｖset×Ｔｗ＝０ （１）
なお上記式（１）を満たさなくても極性の偏りを緩和する電圧を電圧緩和期間Ｔｗに印加すれば、効果が期待できることはいうまでもない。 In the voltage relaxation period Tw, by using the high level set signal SET, the output signals of all the signal holding stages are set to the high level, so that the time integration value (integrated voltage) of the output signal is obtained in each signal holding stage. It is possible to mitigate the bias to either positive or negative polarity. That is, the signal level of the high level output signal is Vh, the signal level of the low level output signal is Vl, the time Th during which the high level output signal is output, the forward shift scanning period + the adjustment period is Ttotal, Assuming that the signal level of the set signal SET is Vset, it is preferable that the combination of Vset and Tw satisfy the following expression (1).
Vh × Th + Vl × (Ttotal−Th) + Vset × Tw = 0 (1)
Needless to say, the effect can be expected by applying a voltage that reduces the bias in polarity to the voltage relaxation period Tw even if the above formula (1) is not satisfied.

次に、図７のタイミングチャートを参照して、シフトレジスタ回路１００から出力されるハイレベルの出力信号が段ＲＳ（ｎ）から段ＲＳ（１）へと順次シフトしていく逆シフトの動作について説明する。   Next, referring to the timing chart of FIG. 7, the reverse shift operation in which the high-level output signal output from the shift register circuit 100 is sequentially shifted from the stage RS (n) to the stage RS (1). explain.

シフトレジスタ回路１００のシフト動作の開始に先立って、セット信号ＳＥＴがローレベルに設定される。タイミングＴ０で、コントローラ３により、スタート信号ＤＩＮ２及びクロック信号ＣＫ１がハイレベルになる。タイミングＴ０でハイレベルのスタート信号ＤＩＮ２が段ＲＳ（ｎ）のトランジスタ２９のゲート電極及びドレイン電極に入力されると、トランジスタ２９はオン状態になり、ハイレベルのスタート信号ＤＩＮ２がドレイン電極からソース電極に出力され、ノードＡの電位が上昇する。   Prior to the start of the shift operation of the shift register circuit 100, the set signal SET is set to a low level. At timing T0, the controller 3 sets the start signal DIN2 and the clock signal CK1 to high level. When the high level start signal DIN2 is input to the gate electrode and the drain electrode of the transistor 29 in the stage RS (n) at the timing T0, the transistor 29 is turned on, and the high level start signal DIN2 is supplied from the drain electrode to the source electrode. And the potential of the node A rises.

段ＲＳ（ｎ）のノードＡの電位がハイレベルになると、段ＲＳ（ｎ）のトランジスタ２３及びトランジスタ２４がオン状態になる。段ＲＳ（ｎ）のトランジスタ２３がオン状態になることによって、段ＲＳ（ｎ）のトランジスタ２６のソース電極から出力される定電圧Ｖｄｄのレベルの信号がトランジスタ２３を介し排出されて、段ＲＳ（ｎ）のトランジスタ２５がオフ状態となる。トランジスタ２４がオン状態であり、トランジスタ２５がオフ状態であるため、トランジスタ２４のソース電極から、クロック信号ＣＫ３が段ＲＳ（ｎ）の出力信号ｏｕｔ（ｎ）として出力される。このとき、クロック信号ＣＫ３のレベルはローレベルであるため、出力信号ｏｕｔ（ｎ）はローレベルである。   When the potential of the node A in the stage RS (n) becomes high level, the transistor 23 and the transistor 24 in the stage RS (n) are turned on. When the transistor 23 of the stage RS (n) is turned on, a signal of the constant voltage Vdd level output from the source electrode of the transistor 26 of the stage RS (n) is discharged through the transistor 23, and the stage RS (n The transistor 25 of n) is turned off. Since the transistor 24 is in the on state and the transistor 25 is in the off state, the clock signal CK3 is output from the source electrode of the transistor 24 as the output signal out (n) of the stage RS (n). At this time, since the level of the clock signal CK3 is low level, the output signal out (n) is low level.

その後、コントローラ３によって、スタート信号ＤＩＮ２及びクロック信号ＣＫ１がローレベルになる。スタート信号ＤＩＮ２がローレベルになることによって、段ＲＳ（ｎ）のトランジスタ２９がオフ状態となり、トランジスタ２９のドレイン電極に入力されるスタート信号ＤＩＮ２が遮断される。このとき、段ＲＳ（ｎ）のノードＡの配線電位はハイレベルに維持され、トランジスタ２３及びトランジスタ２４はオン状態に維持され、トランジスタ２５はオフ状態に維持され、出力信号ｏｕｔ（ｎ）はローレベルに維持されている。   Thereafter, the start signal DIN2 and the clock signal CK1 are set to a low level by the controller 3. When the start signal DIN2 becomes low level, the transistor 29 in the stage RS (n) is turned off, and the start signal DIN2 input to the drain electrode of the transistor 29 is cut off. At this time, the wiring potential of the node A in the stage RS (n) is maintained at a high level, the transistors 23 and 24 are maintained in an on state, the transistor 25 is maintained in an off state, and the output signal out (n) is low. Maintained at level.

次いで、タイミングＴ１において、コントローラ３により、クロック信号ＣＫ３がハイレベルになる。タイミングＴ１において、段ＲＳ（ｎ）のトランジスタ２４のドレイン電極にハイレベルのクロック信号ＣＫ３が入力されると、トランジスタ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされて、ブートストラップ効果によって段ＲＳ（ｎ）のノードＡの電位が更に上昇する。そして、ノードＡの電位がゲート飽和電圧に達すると、トランジスタ２４のドレイン電極とソース電極との間に流れる電流が飽和され、段ＲＳ（ｎ）の出力信号端子ＯＵＴから、ハイレベルのクロック信号ＣＫ３とほぼ同電位の出力信号ｏｕｔ（ｎ）が出力される。   Next, at timing T1, the controller 3 causes the clock signal CK3 to go high. When the high level clock signal CK3 is input to the drain electrode of the transistor 24 in the stage RS (n) at the timing T1, the parasitic capacitance including the gate electrode and the source electrode of the transistor 24 and the gate insulating film therebetween is charged. And the potential of the node A of the stage RS (n) further rises due to the bootstrap effect. When the potential of the node A reaches the gate saturation voltage, the current flowing between the drain electrode and the source electrode of the transistor 24 is saturated, and the high level clock signal CK3 is output from the output signal terminal OUT of the stage RS (n). And an output signal out (n) having substantially the same potential.

段ＲＳ（ｎ）の出力信号ｏｕｔ（ｎ）は、段ＲＳ（ｎ−１）のトランジスタ２９及び段ＲＳ（ｎ−２）のトランジスタ２８に入力される。タイミングＴ１において、ハイレベルの出力信号ｏｕｔ（ｎ）が、段ＲＳ（ｎ−２）のトランジスタ２８のゲート電極に入力されると、段ＲＳ（ｎ−２）のトランジスタ２８がオン状態となるが、段ＲＳ（ｎ−２）のノードＡの電位がローレベルであることから、段ＲＳ（ｎ−２）のトランジスタ２８のドレイン電極とソース電極は同じ電位に維持される。従って、段ＲＳ（ｎ−２）のノードＡの電位はローレベルに維持される。   The output signal out (n) of the stage RS (n) is input to the transistor 29 of the stage RS (n−1) and the transistor 28 of the stage RS (n−2). When the high-level output signal out (n) is input to the gate electrode of the transistor 28 in the stage RS (n−2) at the timing T1, the transistor 28 in the stage RS (n−2) is turned on. Since the potential of the node A in the stage RS (n-2) is at a low level, the drain electrode and the source electrode of the transistor 28 in the stage RS (n-2) are maintained at the same potential. Accordingly, the potential at the node A of the stage RS (n−2) is maintained at a low level.

タイミングＴ１において、段ＲＳ（ｎ）から出力されたハイレベルの出力信号ｏｕｔ（ｎ）が、段ＲＳ（ｎ−１）のトランジスタ２９のゲート電極及びドレイン電極に入力されると、トランジスタ２９がオン状態となり、ハイレベルの信号ｏｕｔ（ｎ）がドレイン電極からソース電極に出力され、段ＲＳ（ｎ−１）のノードＡの電位が上昇する。   When the high-level output signal out (n) output from the stage RS (n) is input to the gate electrode and the drain electrode of the transistor 29 in the stage RS (n−1) at the timing T1, the transistor 29 is turned on. As a result, a high-level signal out (n) is output from the drain electrode to the source electrode, and the potential of the node A of the stage RS (n−1) rises.

段ＲＳ（ｎ−１）のノードＡの電位がハイレベルになると、段ＲＳ（ｎ−１）のトランジスタ２３及びトランジスタ２４がオン状態になる。段ＲＳ（ｎ−１）のトランジスタ２３がオン状態になることによって、段ＲＳ（ｎ−１）のトランジスタ２６のソース電極から出力される定電圧Ｖｄｄのレベルの信号がトランジスタ２３を介し排出されて、段ＲＳ（ｎ−１）のトランジスタ２５がオフ状態となる。トランジスタ２４がオン状態であり、トランジスタ２５がオフ状態であるため、トランジスタ２４のソース電極から、クロック信号ＣＫ２が段ＲＳ（ｎ−１）の出力信号ｏｕｔ（ｎ−１）として出力される。このとき、クロック信号ＣＫ２のレベルはローレベルであるため、出力信号ｏｕｔ（ｎ−１）はローレベルである。   When the potential of the node A in the stage RS (n−1) becomes a high level, the transistor 23 and the transistor 24 in the stage RS (n−1) are turned on. When the transistor 23 of the stage RS (n−1) is turned on, a signal of the constant voltage Vdd level output from the source electrode of the transistor 26 of the stage RS (n−1) is discharged through the transistor 23. , The transistor 25 of the stage RS (n−1) is turned off. Since the transistor 24 is on and the transistor 25 is off, the clock signal CK2 is output from the source electrode of the transistor 24 as the output signal out (n−1) of the stage RS (n−1). At this time, since the level of the clock signal CK2 is low level, the output signal out (n-1) is low level.

その後、コントローラ３により、クロック信号ＣＫ３がローレベルになると、段ＲＳ（ｎ）の出力信号ｏｕｔ（ｎ）がローレベルになる。ｏｕｔ（ｎ）がローレベルになることによって、段ＲＳ（ｎ−１）のトランジスタ２９がオフ状態となり、トランジスタ２９のドレイン電極に入力されるｏｕｔ（ｎ）が遮断される。このとき、段ＲＳ（ｎ−１）のノードＡの配線電位はハイレベルに維持され、トランジスタ２３及びトランジスタ２４はオン状態に維持され、トランジスタ２５はオフ状態に維持され、出力信号ｏｕｔ（ｎ−１）はローレベルに維持されている。   Thereafter, when the clock signal CK3 becomes low level by the controller 3, the output signal out (n) of the stage RS (n) becomes low level. When out (n) becomes low level, the transistor 29 in the stage RS (n−1) is turned off, and out (n) input to the drain electrode of the transistor 29 is blocked. At this time, the wiring potential of the node A in the stage RS (n−1) is maintained at a high level, the transistors 23 and 24 are maintained in the on state, the transistor 25 is maintained in the off state, and the output signal out (n− 1) is maintained at a low level.

次いで、タイミングＴ２において、コントローラ３により、クロック信号ＣＫ２がハイレベルになる。タイミングＴ２において、段ＲＳ（ｎ−１）のトランジスタ２４のドレイン電極にハイレベルのクロック信号ＣＫ２が入力されると、トランジスタ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされて、ブートストラップ効果によって段ＲＳ（ｎ−１）のノードＡの電位が更に上昇する。そして、ノードＡの電位がゲート飽和電圧に達すると、トランジスタ２４のドレイン電極とソース電極との間に流れる電流が飽和され、段ＲＳ（ｎ−１）の出力信号端子ＯＵＴから、ハイレベルのクロック信号ＣＫ２とほぼ同電位の出力信号ｏｕｔ（ｎ−１）が出力される。   Next, at timing T2, the controller 3 causes the clock signal CK2 to go to a high level. When the high-level clock signal CK2 is input to the drain electrode of the transistor 24 in the stage RS (n−1) at the timing T2, the parasitic capacitance including the gate electrode and the source electrode of the transistor 24 and the gate insulating film therebetween. Is charged up, and the potential of the node A of the stage RS (n−1) further rises due to the bootstrap effect. When the potential of the node A reaches the gate saturation voltage, the current flowing between the drain electrode and the source electrode of the transistor 24 is saturated, and the high level clock is output from the output signal terminal OUT of the stage RS (n−1). An output signal out (n−1) having substantially the same potential as the signal CK2 is output.

段ＲＳ（ｎ−１）の出力信号ｏｕｔ（ｎ−１）は、段ＲＳ（ｎ）のトランジスタ２７、段ＲＳ（ｎ−２）のトランジスタ２９及び段ＲＳ（ｎ−３）のトランジスタ２８に入力される。タイミングＴ２において、ハイレベルの出力信号ｏｕｔ（ｎ−１）が、段ＲＳ（ｎ）のトランジスタ２７のゲート電極ドレイン電極に入力されると、段ＲＳ（ｎ）のトランジスタ２７がオン状態となるが、段ＲＳ（ｎ）のノードＡもハイレベルであることから、段ＲＳ（ｎ）のトランジスタ２７のドレイン電極とソース電極は同じ電位に維持される。従って、段ＲＳ（ｎ）のノードＡの電位はハイレベルに維持される。   The output signal out (n-1) of the stage RS (n-1) is input to the transistor 27 of the stage RS (n), the transistor 29 of the stage RS (n-2), and the transistor 28 of the stage RS (n-3). Is done. When the high-level output signal out (n−1) is input to the gate electrode drain electrode of the transistor 27 in the stage RS (n) at the timing T2, the transistor 27 in the stage RS (n) is turned on. Since the node A of the stage RS (n) is also at a high level, the drain electrode and the source electrode of the transistor 27 of the stage RS (n) are maintained at the same potential. Accordingly, the potential of the node A of the stage RS (n) is maintained at a high level.

また、タイミングＴ２において、段ＲＳ（ｎ−１）から出力されたハイレベルの出力信号ｏｕｔ（ｎ−１）が、段ＲＳ（ｎ−３）のトランジスタ２８のゲート電極に入力されると、トランジスタ２８がオン状態となるが、段ＲＳ（ｎ−３）のノードＡの電位がローレベルであることから、段ＲＳ（ｎ−３）のトランジスタ２８のドレイン電極とソース電極は同じ電位に維持される。従って、段ＲＳ（ｎ−３）のノードＡの電位はローレベルに維持される。   Further, when the high-level output signal out (n−1) output from the stage RS (n−1) is input to the gate electrode of the transistor 28 in the stage RS (n−3) at the timing T2, the transistor 28 is turned on, but the drain electrode and the source electrode of the transistor 28 of the stage RS (n-3) are maintained at the same potential because the potential of the node A of the stage RS (n-3) is at a low level. The Accordingly, the potential of the node A of the stage RS (n-3) is maintained at a low level.

タイミングＴ２において、段ＲＳ（ｎ−１）から出力されたハイレベルの出力信号ｏｕｔ（ｎ−１）が、段ＲＳ（ｎ−２）のトランジスタ２９のゲート電極及びドレイン電極に入力されると、トランジスタ２９がオン状態となり、ハイレベルの信号ｏｕｔ（ｎ−１）がドレイン電極からソース電極に出力され、段ＲＳ（ｎ−２）のノードＡの電位が上昇する。   When the high-level output signal out (n−1) output from the stage RS (n−1) is input to the gate electrode and the drain electrode of the transistor 29 in the stage RS (n−2) at the timing T2. The transistor 29 is turned on, a high-level signal out (n−1) is output from the drain electrode to the source electrode, and the potential of the node A in the stage RS (n−2) is increased.

段ＲＳ（ｎ−２）のノードＡの電位がハイレベルになると、段ＲＳ（ｎ−２）のトランジスタ２３及びトランジスタ２４がオン状態になる。段ＲＳ（ｎ−２）のトランジスタ２３がオン状態になることによって、段ＲＳ（ｎ−２）のトランジスタ２６のソース電極から出力される定電圧Ｖｄｄのレベルの信号がトランジスタ２３を介し排出されて、段ＲＳ（ｎ−２）のトランジスタ２５がオフ状態となる。トランジスタ２４がオン状態であり、トランジスタ２５がオフ状態であるため、トランジスタ２４のソース電極から、クロック信号ＣＫ１が段ＲＳ（ｎ−２）の出力信号ｏｕｔ（ｎ−２）として出力される。このとき、クロック信号ＣＫ１のレベルはローレベルであるため、出力信号ｏｕｔ（ｎ−２）はローレベルである。   When the potential of the node A in the stage RS (n−2) becomes a high level, the transistor 23 and the transistor 24 in the stage RS (n−2) are turned on. When the transistor 23 of the stage RS (n−2) is turned on, a signal of the constant voltage Vdd level output from the source electrode of the transistor 26 of the stage RS (n−2) is discharged through the transistor 23. , The transistor 25 of the stage RS (n−2) is turned off. Since the transistor 24 is on and the transistor 25 is off, the clock signal CK1 is output from the source electrode of the transistor 24 as the output signal out (n-2) of the stage RS (n-2). At this time, since the level of the clock signal CK1 is low, the output signal out (n−2) is low.

その後、コントローラ３により、クロック信号ＣＫ２がローレベルになると、段ＲＳ（ｎ−１）の出力信号ｏｕｔ（ｎ−１）がローレベルになる。ｏｕｔ（ｎ−１）がローレベルになることによって、段ＲＳ（ｎ−２）のトランジスタ２９がオフ状態となり、トランジスタ２９のドレイン電極に入力されるｏｕｔ（ｎ−１）が遮断される。このとき、段ＲＳ（ｎ−２）のノードＡの配線電位はハイレベルに維持され、トランジスタ２３及びトランジスタ２４はオン状態に維持され、トランジスタ２５はオフ状態に維持され、出力信号ｏｕｔ（ｎ−２）はローレベルに維持されている。   After that, when the clock signal CK2 becomes low level by the controller 3, the output signal out (n-1) of the stage RS (n-1) becomes low level. When out (n−1) becomes low level, the transistor 29 in the stage RS (n−2) is turned off, and out (n−1) input to the drain electrode of the transistor 29 is blocked. At this time, the wiring potential of the node A of the stage RS (n−2) is maintained at a high level, the transistors 23 and 24 are maintained in the on state, the transistor 25 is maintained in the off state, and the output signal out (n− 2) is maintained at a low level.

次いで、タイミングＴ３において、コントローラ３により、クロック信号ＣＫ１がハイレベルになる。タイミングＴ３において、段ＲＳ（ｎ−２）のトランジスタ２４のドレイン電極にハイレベルのクロック信号ＣＫ１が入力されると、トランジスタ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされて、ブートストラップ効果によって段ＲＳ（ｎ−２）のノードＡの電位が更に上昇する。そして、ノードＡの電位がゲート飽和電圧に達すると、トランジスタ２４のドレイン電極とソース電極との間に流れる電流が飽和され、段ＲＳ（ｎ−２）の出力信号端子ＯＵＴから、ハイレベルのクロック信号ＣＫ１とほぼ同電位の出力信号ｏｕｔ（ｎ−２）が出力される。   Next, at the timing T3, the controller 3 causes the clock signal CK1 to become high level. When the high-level clock signal CK1 is input to the drain electrode of the transistor 24 in the stage RS (n−2) at the timing T3, the parasitic capacitance including the gate electrode and the source electrode of the transistor 24 and the gate insulating film therebetween. Is charged up, and the potential of the node A of the stage RS (n−2) further rises due to the bootstrap effect. When the potential of the node A reaches the gate saturation voltage, the current flowing between the drain electrode and the source electrode of the transistor 24 is saturated, and a high level clock is output from the output signal terminal OUT of the stage RS (n−2). An output signal out (n−2) having substantially the same potential as the signal CK1 is output.

段ＲＳ（ｎ−２）の出力信号ｏｕｔ（ｎ−２）は、段ＲＳ（ｎ−１）のトランジスタ２７、段ＲＳ（ｎ）のトランジスタ３０、段ＲＳ（ｎ−３）のトランジスタ２９及び段ＲＳ（ｎ−４）のトランジスタ２８に入力される。タイミングＴ３において、段ＲＳ（ｎ−２）から出力されたハイレベルの出力信号ｏｕｔ（ｎ−２）が、段ＲＳ（ｎ−１）のトランジスタ２７のゲート電極及びドレイン電極に入力されると、段ＲＳ（ｎ−１）のトランジスタ２９がオン状態となるが、段ＲＳ（ｎ−１）のノードＡもハイレベルであることから、段ＲＳ（ｎ−１）のトランジスタ２７のドレイン電極とソース電極は同じ電位に維持される。従って、段ＲＳ（ｎ−１）のノードＡの電位はハイレベルに維持される。   The output signal out (n-2) of the stage RS (n-2) includes the transistor 27 of the stage RS (n-1), the transistor 30 of the stage RS (n), the transistor 29 of the stage RS (n-3), and the stage. It is input to the transistor 28 of RS (n-4). When the high-level output signal out (n−2) output from the stage RS (n−2) is input to the gate electrode and the drain electrode of the transistor 27 in the stage RS (n−1) at the timing T3, Although the transistor 29 of the stage RS (n−1) is turned on, the node A of the stage RS (n−1) is also at a high level, so that the drain electrode and the source of the transistor 27 of the stage RS (n−1) The electrodes are maintained at the same potential. Accordingly, the potential at the node A of the stage RS (n−1) is maintained at a high level.

また、タイミングＴ３において、段ＲＳ（ｎ−２）から出力されたハイレベルの出力信号ｏｕｔ（ｎ−２）が、段ＲＳ（ｎ−４）のトランジスタ２８のゲート電極に入力されると、段ＲＳ（ｎ−４）のトランジスタ２８はオン状態となるが、段ＲＳ（ｎ−４）のノードＡの電位がローレベルであることから、段ＲＳ（ｎ−４）のトランジスタ２８のドレイン電極とソース電極は同じ電位に維持される。従って、段ＲＳ（ｎ−４）のノードＡの電位はローレベルに維持される。   Further, when the high-level output signal out (n−2) output from the stage RS (n−2) is input to the gate electrode of the transistor 28 in the stage RS (n−4) at the timing T3, the stage Although the transistor 28 of RS (n-4) is turned on, since the potential of the node A of the stage RS (n-4) is at a low level, the drain electrode of the transistor 28 of the stage RS (n-4) The source electrode is maintained at the same potential. Accordingly, the potential at the node A of the stage RS (n-4) is maintained at a low level.

タイミングＴ３において、段ＲＳ（ｎ−２）から出力されたハイレベルの出力信号ｏｕｔ（ｎ−２）が、段ＲＳ（ｎ）のトランジスタ３０のゲート電極に入力されると、段ＲＳ（ｎ）のトランジスタ３０のゲート電極がオン状態となる。段ＲＳ（ｎ）のトランジスタ３０がオン状態になると、段ＲＳ（ｎ）のノードＡに蓄積された電荷が基準電圧Ｖｓｓの配線から放出され、ノードＡの電位がローレベルになる。   When the high-level output signal out (n-2) output from the stage RS (n-2) is input to the gate electrode of the transistor 30 in the stage RS (n) at the timing T3, the stage RS (n) The gate electrode of the transistor 30 is turned on. When the transistor 30 of the stage RS (n) is turned on, the charge accumulated in the node A of the stage RS (n) is released from the wiring of the reference voltage Vss, and the potential of the node A becomes a low level.

段ＲＳ（ｎ）のノードＡの電位がローレベルになると、段ＲＳ（ｎ）のトランジスタ２３及びトランジスタ２４がオフ状態となる。段ＲＳ（ｎ）のトランジスタ２３がオフ状態になると、段ＲＳ（ｎ）のトランジスタ２６のソース電極から出力された定電圧Ｖｄｄによって、段ＲＳ（ｎ）のノードＢの電位がハイレベルになる。段ＲＳ（ｎ）のトランジスタ２４がオフ状態になることによって、トランジスタ２４のドレイン電極に入力されるクロック信号ＣＫ３の出力が遮断される。   When the potential of the node A in the stage RS (n) becomes low level, the transistor 23 and the transistor 24 in the stage RS (n) are turned off. When the transistor 23 of the stage RS (n) is turned off, the potential of the node B of the stage RS (n) becomes high level by the constant voltage Vdd output from the source electrode of the transistor 26 of the stage RS (n). When the transistor 24 of the stage RS (n) is turned off, the output of the clock signal CK3 input to the drain electrode of the transistor 24 is cut off.

段ＲＳ（ｎ）のノードＢの電位がハイレベルになると、段ＲＳ（ｎ）のトランジスタ２５がオン状態になる。段ＲＳ（ｎ）のトランジスタ２５がオン状態になることによって、段ＲＳ（ｎ）の出力信号ｏｕｔ（ｎ）は、段ＲＳ（ｎ）のトランジスタ２５に入力されたセット信号ＳＥＴとなる。出力信号ｏｕｔ（ｎ）のレベルは、セット信号ＳＥＴのレベルとほぼ同一のローレベルである。その後も、セット信号ＳＥＴが段ＲＳ（ｎ）の出力信号ｏｕｔ（ｎ）として出力され、出力信号ｏｕｔ（ｎ）はローレベルに維持される。   When the potential of the node B of the stage RS (n) becomes high level, the transistor 25 of the stage RS (n) is turned on. When the transistor 25 of the stage RS (n) is turned on, the output signal out (n) of the stage RS (n) becomes the set signal SET input to the transistor 25 of the stage RS (n). The level of the output signal out (n) is a low level substantially the same as the level of the set signal SET. Thereafter, the set signal SET is output as the output signal out (n) of the stage RS (n), and the output signal out (n) is maintained at the low level.

タイミングＴ３において、段ＲＳ（ｎ−２）から出力されたハイレベルの出力信号ｏｕｔ（ｎ−２）が、段ＲＳ（ｎ−３）のトランジスタ２９のゲート電極及びドレイン電極に入力されると、トランジスタ２９がオン状態となり、ハイレベルの信号ｏｕｔ（ｎ−２）がドレイン電極からソース電極に出力され、段ＲＳ（ｎ−３）のノードＡの電位が上昇する。   When the high-level output signal out (n−2) output from the stage RS (n−2) is input to the gate electrode and the drain electrode of the transistor 29 in the stage RS (n−3) at the timing T3, The transistor 29 is turned on, a high level signal out (n−2) is output from the drain electrode to the source electrode, and the potential of the node A in the stage RS (n−3) is increased.

その後、コントローラ３により、クロック信号ＣＫ１がローレベルになると、段ＲＳ（ｎ−２）の出力信号ｏｕｔ（ｎ−２）がローレベルになる。ｏｕｔ（ｎ−２）がローレベルになることによって、段ＲＳ（ｎ−３）のトランジスタ２９がオフ状態となり、段ＲＳ（ｎ−３）のトランジスタ２９のドレイン電極に入力されるｏｕｔ（ｎ−２）が遮断される。このとき、段ＲＳ（ｎ−３）のノードＡの配線電位はハイレベルに維持され、トランジスタ２３及びトランジスタ２４はオン状態に維持され、トランジスタ２５はオフ状態に維持され、出力信号ｏｕｔ（ｎ−３）はローレベルに維持されている。   After that, when the clock signal CK1 becomes low level by the controller 3, the output signal out (n-2) of the stage RS (n-2) becomes low level. When out (n−2) becomes low level, the transistor 29 in the stage RS (n−3) is turned off, and the out (n−) input to the drain electrode of the transistor 29 in the stage RS (n−3). 2) is blocked. At this time, the wiring potential of the node A in the stage RS (n-3) is maintained at a high level, the transistors 23 and 24 are maintained in the on state, the transistor 25 is maintained in the off state, and the output signal out (n− 3) is maintained at a low level.

次いで、タイミングＴ４において、コントローラ３により、クロック信号ＣＫ３がハイレベルになる。タイミングＴ４において、段ＲＳ（ｎ−３）のトランジスタ２４のドレイン電極にハイレベルのクロック信号ＣＫ３が入力されると、トランジスタ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされて、ブートストラップ効果によって段ＲＳ（ｎ−３）のノードＡの電位が更に上昇する。そして、ノードＡの電位がゲート飽和電圧に達すると、トランジスタ２４のドレイン電極とソース電極との間に流れる電流が飽和され、段ＲＳ（ｎ−３）の出力信号端子ＯＵＴから、ハイレベルのクロック信号ＣＫ３とほぼ同電位の出力信号ｏｕｔ（ｎ−３）が出力される。   Next, at timing T4, the controller 3 causes the clock signal CK3 to go high. When the high-level clock signal CK3 is input to the drain electrode of the transistor 24 in the stage RS (n-3) at the timing T4, the parasitic capacitance including the gate electrode and the source electrode of the transistor 24 and the gate insulating film therebetween. Is charged up, and the potential of the node A of the stage RS (n-3) further rises due to the bootstrap effect. When the potential of the node A reaches the gate saturation voltage, the current flowing between the drain electrode and the source electrode of the transistor 24 is saturated, and the high level clock is output from the output signal terminal OUT of the stage RS (n-3). An output signal out (n-3) having substantially the same potential as the signal CK3 is output.

以下同様に、クロック信号ＣＫ３、ＣＫ２、ＣＫ１に同期して、各信号保持段からハイレベルの出力信号が、撮像素子２の各ＴＧＬに順次出力される。   Similarly, a high level output signal is sequentially output from each signal holding stage to each TGL of the image sensor 2 in synchronization with the clock signals CK3, CK2, and CK1.

段ＲＳ（２）では、タイミングＴｎ＋１において、トランジスタ３０のゲート電極にハイレベルの入力信号ＥＮＤ２が入力されると、トランジスタ３０がオン状態となる。段ＲＳ（２）のトランジスタ３０がオン状態になると、段ＲＳ（２）のノードＡに蓄積された電荷が基準電圧Ｖｓｓの配線から放出され、ノードＡの電位がローレベルになる。段ＲＳ（２）のノードＡの電位がローレベルになると、段ＲＳ（２）のトランジスタ２３がオフ状態となり、段ＲＳ（２）のトランジスタ２６のソース電極から出力された定電圧Ｖｄｄによって、段ＲＳ（２）のノードＢの電位がハイレベルになる。段ＲＳ（２）のノードＢの電位がハイレベルになると、段ＲＳ（２）のトランジスタ２５がオン状態になり、段ＲＳ（２）の出力信号ｏｕｔ（２）は、段ＲＳ（２）のトランジスタ２５に入力されるセット信号ＳＥＴとなる。出力信号ｏｕｔ（２）のレベルは、セット信号ＳＥＴのレベルとほぼ同一のローレベルである。   In the stage RS (2), when the high-level input signal END2 is input to the gate electrode of the transistor 30 at the timing Tn + 1, the transistor 30 is turned on. When the transistor 30 of the stage RS (2) is turned on, the charge accumulated in the node A of the stage RS (2) is released from the wiring of the reference voltage Vss, and the potential of the node A becomes a low level. When the potential of the node A of the stage RS (2) becomes low level, the transistor 23 of the stage RS (2) is turned off, and the constant voltage Vdd output from the source electrode of the transistor 26 of the stage RS (2) The potential of the node B of RS (2) becomes high level. When the potential of the node B of the stage RS (2) becomes high level, the transistor 25 of the stage RS (2) is turned on, and the output signal out (2) of the stage RS (2) is output from the stage RS (2). The set signal SET is input to the transistor 25. The level of the output signal out (2) is a low level substantially the same as the level of the set signal SET.

段ＲＳ（１）では、タイミングＴｎ＋２において、トランジスタ３０のゲート電極にハイレベルの入力信号ＥＮＤ１が入力されると、トランジスタ３０がオン状態となる。段ＲＳ（１）のトランジスタ３０がオン状態になると、段ＲＳ（１）のノードＡに蓄積された電荷が基準電圧Ｖｓｓの配線から放出され、ノードＡの電位がローレベルになる。段ＲＳ（１）のノードＡの電位がローレベルになると、段ＲＳ（１）のトランジスタ２３がオフ状態となり、段ＲＳ（１）のトランジスタ２６のソース電極から出力された定電圧Ｖｄｄによって、段ＲＳ（１）のノードＢの電位がハイレベルになる。段ＲＳ（１）のノードＢの電位がハイレベルになると、段ＲＳ（１）のトランジスタ２５がオン状態になり、段ＲＳ（１）の出力信号ｏｕｔ（１）は、段ＲＳ（１）のトランジスタ２５に入力されるセット信号ＳＥＴとなる。出力信号ｏｕｔ（１）のレベルは、セット信号ＳＥＴのレベルとほぼ同一のローレベルである。   In the stage RS (1), when the high-level input signal END1 is input to the gate electrode of the transistor 30 at the timing Tn + 2, the transistor 30 is turned on. When the transistor 30 of the stage RS (1) is turned on, the charge accumulated in the node A of the stage RS (1) is released from the wiring of the reference voltage Vss, and the potential of the node A becomes a low level. When the potential of the node A in the stage RS (1) becomes low level, the transistor 23 in the stage RS (1) is turned off, and the constant voltage Vdd output from the source electrode of the transistor 26 in the stage RS (1) The potential of the node B of RS (1) becomes high level. When the potential of the node B of the stage RS (1) becomes high level, the transistor 25 of the stage RS (1) is turned on, and the output signal out (1) of the stage RS (1) is output from the stage RS (1). The set signal SET is input to the transistor 25. The level of the output signal out (1) is a low level substantially the same as the level of the set signal SET.

図７に示すように、シフトレジスタ回路１００では、タイミングＴ０〜Ｔｎ＋１の間（逆シフト走査期間）に、各信号保持段ＲＳ（ｋ）からハイレベルの出力信号が順次出力され、タイミングＴｎ＋３までの間に、全ての信号保持段のトランジスタ２５がオン状態となる。逆シフト走査期間及び調整期間（Ｔ０〜Ｔｎ＋３）では、セット信号ＳＥＴはローレベルに維持されている。   As shown in FIG. 7, in the shift register circuit 100, a high-level output signal is sequentially output from each signal holding stage RS (k) between timings T0 and Tn + 1 (reverse shift scanning period), and until the timing Tn + 3. In the meantime, all the signal holding stage transistors 25 are turned on. In the reverse shift scanning period and the adjustment period (T0 to Tn + 3), the set signal SET is maintained at a low level.

タイミングＴｎ＋３から所定期間、コントローラ３により、セット信号ＳＥＴがハイレベルに設定され、クロック信号ＣＫ３、ＣＫ２、ＣＫ１、スタート信号ＤＩＮ２、入力信号ＥＮＤ２及びＥＮＤ１がローレベルに設定される。   For a predetermined period from timing Tn + 3, the controller 3 sets the set signal SET to high level, and the clock signals CK3, CK2, CK1, start signal DIN2, and input signals END2 and END1 are set to low level.

全ての信号保持段において、オン状態のトランジスタ２５のソース電極にハイレベルのセット信号ＳＥＴが入力されると、トランジスタ２５のゲート電極及びドレイン電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされて、ブートストラップ効果によってノードＢの電位が更に上昇する。そして、ノードＢの電位がゲート飽和電圧に達すると、トランジスタ２５のソース電極とドレイン電極との間に流れる電流が飽和する。これにより、全ての信号保持段ＲＳ（ｎ）〜段ＲＳ（１）の出力信号端子ＯＵＴから出力される出力信号ｏｕｔ（ｎ）〜ｏｕｔ（１）は、セット信号ＳＥＴのレベルとほぼ同電位のハイレベルとなる。   In all the signal holding stages, when a high level set signal SET is input to the source electrode of the transistor 25 in the on state, the parasitic capacitance composed of the gate electrode and the drain electrode of the transistor 25 and the gate insulating film therebetween is charged. The potential of the node B further rises due to the bootstrap effect. When the potential of the node B reaches the gate saturation voltage, the current flowing between the source electrode and the drain electrode of the transistor 25 is saturated. As a result, the output signals out (n) to out (1) output from the output signal terminals OUT of all the signal holding stages RS (n) to RS (1) have substantially the same potential as the level of the set signal SET. Become high level.

タイミングＴｎ＋３から所定時間（電圧緩和期間Ｔｗ）が経過すると、コントローラ３によって、セット信号ＳＥＴがローレベルに設定され、再び、スタート信号ＤＩＮ２がハイレベルとなり、段ＲＳ（ｎ）のトランジスタ２９に入力され、上述のように、ハイレベルの出力信号が再び段ＲＳ（ｎ）から段ＲＳ（１）へ順次シフトするシフト動作が行われる。   When a predetermined time (voltage relaxation period Tw) elapses from the timing Tn + 3, the controller 3 sets the set signal SET to the low level, and the start signal DIN2 again becomes the high level and is input to the transistor 29 of the stage RS (n). As described above, a shift operation is performed in which the high-level output signal is sequentially shifted again from the stage RS (n) to the stage RS (1).

電圧緩和期間Ｔｗにおいて、ハイレベルのセット信号ＳＥＴを利用して、全ての信号保持段の出力信号をハイレベルにすることにより、各信号保持段において、出力信号の時間積分値（積算電圧）が正負何れか一方の極性に偏るのを緩和することができる。   In the voltage relaxation period Tw, by using the high level set signal SET, the output signals of all the signal holding stages are set to the high level, so that the time integration value (integrated voltage) of the output signal is obtained in each signal holding stage. It is possible to mitigate the bias to either positive or negative polarity.

なお、ボトムゲートドライバ５におけるシフトレジスタ回路の動作は、トップゲートドライバ４におけるシフトレジスタ回路の動作とほぼ同じであるが、コントローラ３から入力されるクロック信号のハイレベルが＋１０（Ｖ）程度となり、トップゲートドライバ４におけるクロック信号のハイレベルよりも低くなる。従って、ボトムゲートドライバ５における各信号保持段ＲＳ（ｋ）（ｋ＝１〜ｎ）の出力信号ｏｕｔ（ｋ）のハイレベルは、トップゲートドライバ４における出力信号のハイレベルよりも低くなる、また、ボトムゲートドライバ５のクロック信号Ｃがハイレベルとなっている期間は、トップゲートドライバ４のクロック信号がハイレベルとなっている期間より短い。また、ボトムゲートドライバ５のシフトレジスタ回路１００での出力信号のローレベルが０（Ｖ）又はそれに近い場合、電圧緩和期間Ｔｗにおける全画素へのハイレベルのセット信号ＳＥＴの出力は必ずしも必要ない。   The operation of the shift register circuit in the bottom gate driver 5 is substantially the same as the operation of the shift register circuit in the top gate driver 4, but the high level of the clock signal input from the controller 3 is about +10 (V), It becomes lower than the high level of the clock signal in the top gate driver 4. Accordingly, the high level of the output signal out (k) of each signal holding stage RS (k) (k = 1 to n) in the bottom gate driver 5 is lower than the high level of the output signal in the top gate driver 4. The period when the clock signal C of the bottom gate driver 5 is at a high level is shorter than the period when the clock signal of the top gate driver 4 is at a high level. When the low level of the output signal in the shift register circuit 100 of the bottom gate driver 5 is 0 (V) or close to it, it is not always necessary to output the high level set signal SET to all the pixels in the voltage relaxation period Tw.

次に、図８を参照して、本実施形態のシフトレジスタ回路１００の各信号保持段ＲＳ（ｋ）におけるトランジスタ２７及びトランジスタ２９のｄｕｔｙと、図９に示す従来のシフトレジスタ回路の各信号保持段ＲＳ'（ｋ）におけるトランジスタ２１及びトランジスタ２２のｄｕｔｙについて説明する。   Next, referring to FIG. 8, the duty of the transistor 27 and the transistor 29 in each signal holding stage RS (k) of the shift register circuit 100 of the present embodiment, and each signal holding of the conventional shift register circuit shown in FIG. The duty of the transistor 21 and the transistor 22 in the stage RS ′ (k) will be described.

本実施形態のシフトレジスタ回路１００及び従来のシフトレジスタ回路が適用された画像読取装置において、１ゲートラインあたりのスキャン時間が６００μｓ、１フレームあたりのゲートライン数が２４０本であるとする。この場合、１フレームあたりのスキャン時間は、６００×２４０＝１４４０００μｓ＝１４４ｍｓとなる。また、２ゲートラインのスキャン時間のうち、図９のトランジスタ２１に印加される制御信号がハイレベルになる時間を１５０μｓであるとする。また、図６及び図７に示すように、シフトレジスタ回路１００に入力される各クロック信号が、１ゲートラインあたりにハイレベルになる時間を２１０μｓとする。   In the image reading apparatus to which the shift register circuit 100 of this embodiment and the conventional shift register circuit are applied, the scan time per gate line is 600 μs, and the number of gate lines per frame is 240. In this case, the scan time per frame is 600 × 240 = 144000 μs = 144 ms. Further, it is assumed that the time during which the control signal applied to the transistor 21 in FIG. Further, as shown in FIGS. 6 and 7, the time for each clock signal input to the shift register circuit 100 to be high level per gate line is 210 μs.

この場合、本実施形態の信号保持段ＲＳ（ｋ）のトランジスタ２７がオン状態になるのは、１フレームあたり２１０μｓ（図８（ａ）参照）であることから、トランジスタ２７のｄｕｔｙは、２１０（μｓ）／１４４０００（μｓ）＝０．００１４６となる。トランジスタ２９のｄｕｔｙも同様である。一方、図９の従来の信号保持段ＲＳ'（ｋ）のトランジスタ２１が１フレームでオン状態になるのは、トランジスタ２１のゲート電極に印加される制御信号が１フレームあたりにハイレベルになる時間に等しくなる（図８（ｂ）参照）。１フレームあたりに制御信号がハイレベルになる回数は、２４０／２＝１２０回であることから、トランジスタ２１のｄｕｔｙは、１５０（μｓ）×１２０／１４４０００（μｓ）＝０．１２５となる。トランジスタ２２のｄｕｔｙも同様である。   In this case, since the transistor 27 of the signal holding stage RS (k) of the present embodiment is turned on is 210 μs per frame (see FIG. 8A), the duty of the transistor 27 is 210 ( μs) / 144000 (μs) = 0.00146. The same applies to the duty of the transistor 29. On the other hand, the transistor 21 of the conventional signal holding stage RS ′ (k) in FIG. 9 is turned on in one frame because the control signal applied to the gate electrode of the transistor 21 is at a high level per frame. (See FIG. 8B). Since the number of times that the control signal becomes high level per frame is 240/2 = 120, the duty of the transistor 21 is 150 (μs) × 120/144000 (μs) = 0.125. The same applies to the duty of the transistor 22.

このように、本実施形態の信号保持段ＲＳ（ｋ）のトランジスタ２７及びトランジスタ２９のｄｕｔｙは、図９に示した従来の信号保持段ＲＳ'（ｋ）のトランジスタ２１及びＴＦ２２のｄｕｔｙの１／１００程度であるため、従来に比べて、ノードＡへのチャージ機能の低下を十分に抑制することができる。   Thus, the duty of the transistor 27 and the transistor 29 of the signal holding stage RS (k) of this embodiment is 1 / of the duty of the transistor 21 and the TF 22 of the conventional signal holding stage RS ′ (k) shown in FIG. Since it is about 100, the deterioration of the charging function to the node A can be sufficiently suppressed as compared with the conventional case.

以上のように、本実施形態のシフトレジスタ回路１００によれば、各信号保持段ＲＳ（ｋ）において、ノードＡへのチャージ機能を有するトランジスタ２７及びトランジスタ２９として、ダイオード接合のトランジスタを用いることにより、図１０に示したように、トランジスタのしきい値特性が変動することがなくなる。従って、図９に示すトランジスタ２１及びトランジスタ２２のように、継続的に制御信号を印加することによってノードＡをチャージする回路に比べて、ノードＡへのチャージ機能の低下を抑制することができ、各信号保持段からの出力信号の劣化を抑制することができる。よって、例えば、本実施形態のシフトレジスタ回路１００を適用した画像読取装置１では、画像読取装置１の誤動作や読取感度の劣化を抑制し、画像読取装置の信頼性を高めることができる。   As described above, according to the shift register circuit 100 of the present embodiment, in each signal holding stage RS (k), the transistor 27 and the transistor 29 having a function of charging the node A are used by using diode junction transistors. As shown in FIG. 10, the threshold characteristic of the transistor does not fluctuate. Therefore, as in the case of the transistor 21 and the transistor 22 illustrated in FIG. 9, a decrease in the charging function to the node A can be suppressed as compared with a circuit that charges the node A by continuously applying the control signal. Deterioration of the output signal from each signal holding stage can be suppressed. Therefore, for example, in the image reading apparatus 1 to which the shift register circuit 100 of the present embodiment is applied, malfunction of the image reading apparatus 1 and deterioration of reading sensitivity can be suppressed, and the reliability of the image reading apparatus can be improved.

なお、本発明は、上述の形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、種々の改良又は設計の変更を行ってもよい。   In addition, this invention is not limited to the above-mentioned form, You may perform various improvement or a design change in the range which does not deviate from the meaning of this invention.

例えば、本実施形態では、シフトレジスタ回路１００の各段のトランジスタ２３〜３０が、何れもｎチャネル型のトランジスタである場合を示したが、これらのトランジスタを全てＰチャネル型のトランジスタに変更し、電源線及び信号線の電位関係を全て反対にすることにより、図５に示した回路と同一の機能を有する回路を作成することが可能である。   For example, in the present embodiment, the case where each of the transistors 23 to 30 in each stage of the shift register circuit 100 is an n-channel transistor has been shown. However, all of these transistors are changed to P-channel transistors, By reversing the potential relation between the power supply line and the signal line, it is possible to create a circuit having the same function as the circuit shown in FIG.

また、本実施形態のシフトレジスタ回路１００のトランジスタ２６は、常時定電圧Ｖｄｄが印加される状態の負荷として機能し、トランジスタ２６のソース側は定電圧Ｖｄｄを越える電圧になるようには設定されていないので、トランジスタ２６の代わりに、抵抗配線のようなトランジスタ以外の負荷で構成してもよい。   The transistor 26 of the shift register circuit 100 of this embodiment functions as a load in a state where the constant voltage Vdd is constantly applied, and the source side of the transistor 26 is set to have a voltage exceeding the constant voltage Vdd. Therefore, instead of the transistor 26, a load other than a transistor such as a resistance wiring may be used.

また、本実施形態では、本発明の電子装置として、撮像素子２を備えた画像読取装置１が適用される場合を示したが、撮像素子の代わりに、画像トランジスタを備えた液晶表示素子を設け、液晶表示素子（即ち、各画素トランジスタ）を駆動するゲートドライバとして、図１のトップゲートドライバ４及びボトムゲートドライバ５を適用することが可能である。   In the present embodiment, the case where the image reading apparatus 1 including the image sensor 2 is applied as the electronic apparatus of the present invention has been described. However, a liquid crystal display element including an image transistor is provided instead of the image sensor. As the gate driver for driving the liquid crystal display element (that is, each pixel transistor), the top gate driver 4 and the bottom gate driver 5 of FIG. 1 can be applied.

本発明のシフトレジスタ回路を備えた画像読取装置１の構成を示すブロック図。1 is a block diagram illustrating a configuration of an image reading apparatus 1 including a shift register circuit according to the present invention. 画像読取装置１の撮像素子２を構成するダブルゲートトランジスタ７の平面図。FIG. 3 is a plan view of a double gate transistor 7 that constitutes the image sensor 2 of the image reading apparatus 1. 図２のα−α線に沿った切断によるダブルゲートトランジスタ７の断面図。FIG. 3 is a cross-sectional view of a double gate transistor 7 taken along line α-α in FIG. 2. トップゲートドライバ４又はボトムゲートドライバ５に設けられたシフトレジスタ回路１００を示す図。FIG. 6 is a diagram showing a shift register circuit 100 provided in the top gate driver 4 or the bottom gate driver 5. シフトレジスタ回路１００の各段の信号保持段ＲＳ（ｋ）の回路構成を示す図。3 is a diagram showing a circuit configuration of a signal holding stage RS (k) of each stage of the shift register circuit 100. FIG. シフトレジスタ回路１００における順シフトの動作を示すタイミングチャート。3 is a timing chart showing a forward shift operation in the shift register circuit 100. シフトレジスタ回路１００における逆シフトの動作を示すタイミングチャート。4 is a timing chart showing an operation of reverse shift in the shift register circuit 100. 本実施形態のシフトレジスタ回路１００の信号保持段ＲＳ（ｋ）のトランジスタ２７のゲート電圧の波形と、従来のシフトレジスタ回路の信号保持段ＲＳ'（ｋ）のトランジスタ２１のゲート電圧の波形を示す図。The waveform of the gate voltage of the transistor 27 of the signal holding stage RS (k) of the shift register circuit 100 of the present embodiment and the waveform of the gate voltage of the transistor 21 of the signal holding stage RS ′ (k) of the conventional shift register circuit are shown. Figure. 従来のシフトレジスタ回路の各段の信号保持段ＲＳ'（ｋ）の回路構成例を示す図。The figure which shows the circuit structural example of signal holding | maintenance stage RS '(k) of each stage of the conventional shift register circuit. 電界効果トランジスタにおけるゲート電圧−ドレイン電流特性（しきい値特性）の変動傾向を示す図。The figure which shows the fluctuation tendency of the gate voltage-drain current characteristic (threshold value characteristic) in a field effect transistor. 従来のシフトレジスタ回路の出力波形（同図（ａ）、（ｃ）、（ｅ））と、各信号保持段ＲＳ'（ｋ）のＡ点の電位（同図（ｂ）、（ｄ）、（ｆ））を示す図。The output waveform of the conventional shift register circuit (FIGS. (A), (c), (e)) and the potential at the point A of each signal holding stage RS ′ (k) (FIGS. (B), (d), The figure which shows (f)).

符号の説明Explanation of symbols

１ 画像読取装置（電子装置）
２ 撮像素子
３ コントローラ（信号出力手段）
４ トップゲートドライバ
５ ボトムゲートドライバ
７ ダブルゲートトランジスタ
２１〜２３、２６ トランジスタ
２４ トランジスタ（第２トランジスタ）
２５ トランジスタ（第３トランジスタ）
２７ トランジスタ（第１トランジスタ）
２８ トランジスタ（第５トランジスタ）
２９ トランジスタ（第４トランジスタ）
３０ トランジスタ（第６トランジスタ）
１００ シフトレジスタ回路
ＣＫ１、ＣＫ２、ＣＫ３ クロック信号
ＳＥＴ セット信号（第１出力信号、第２出力信号）
段ＲＳ（ｋ） 信号保持段（信号保持手段） 1 Image reading device (electronic device)
2 Image sensor 3 Controller (Signal output means)
4 Top gate driver 5 Bottom gate driver 7 Double gate transistors 21 to 23, 26 Transistor 24 Transistor (second transistor)
25 transistor (third transistor)
27 transistor (first transistor)
28 transistors (5th transistor)
29 transistor (4th transistor)
30 transistors (sixth transistor)
100 shift register circuit CK1, CK2, CK3 clock signal SET set signal (first output signal, second output signal)
Stage RS (k) Signal holding stage (signal holding means)

Claims (9)

直列に接続された複数の信号保持手段を有するシフトレジスタ回路において、
前記複数の信号保持手段の各々は、
前段の信号保持手段の出力信号を、制御端子及び電流路の一端に入力して、電流路の他端に出力する第１トランジスタと、
制御端子と前記第１トランジスタの電流路の他端との間の配線に蓄積された電荷によってオン状態になり、シフトレジスタ回路のシフト走査期間にオン状態である場合、所定の極性のクロック信号を当該信号保持手段の出力信号として出力する第２トランジスタと、
前記第２トランジスタとの間で排他的に動作し、前記シフト走査期間にオン状態である場合、当該信号保持手段の出力信号として前記所定の極性と逆極性の第１出力信号を出力し、シフトレジスタ回路の電圧緩和期間に、当該信号保持手段の出力信号として前記所定の極性と同極性の第２出力信号を出力する第３トランジスタと、
を備えることを特徴とするシフトレジスタ回路。 In a shift register circuit having a plurality of signal holding means connected in series,
Each of the plurality of signal holding means includes
A first transistor that inputs an output signal of the signal holding means in the previous stage to the control terminal and one end of the current path and outputs to the other end of the current path;
When it is turned on by the charge accumulated in the wiring between the control terminal and the other end of the current path of the first transistor and is on during the shift scanning period of the shift register circuit, a clock signal having a predetermined polarity is A second transistor that outputs as an output signal of the signal holding means;
When operating exclusively with the second transistor and in the ON state during the shift scanning period, the first output signal having the opposite polarity to the predetermined polarity is output as the output signal of the signal holding means, and the shift is performed. A third transistor that outputs a second output signal having the same polarity as the predetermined polarity as an output signal of the signal holding means during a voltage relaxation period of the register circuit;
A shift register circuit comprising: 後段の信号保持手段の出力信号を、制御端子及び電流路の一端に入力して、電流路の他端に出力する第４トランジスタを備え、
前記第２トランジスタは、制御端子と前記第４トランジスタの電流路の他端との間の配線に蓄積された電荷によってオン状態になることにより、クロック信号を当該信号保持手段の出力信号として出力することを特徴とする請求項１に記載のシフトレジスタ回路。 A fourth transistor for inputting the output signal of the signal holding means in the subsequent stage to the control terminal and one end of the current path and outputting to the other end of the current path;
The second transistor is turned on by the electric charge accumulated in the wiring between the control terminal and the other end of the current path of the fourth transistor, thereby outputting a clock signal as an output signal of the signal holding means. The shift register circuit according to claim 1. 電流路の一端が前記配線に接続され、当該段より２つ後段の信号保持手段の出力信号に応じて当該段の前記配線に蓄積された電荷を放出する第５トランジスタを備えることを特徴とする請求項１又は２に記載のシフトレジスタ回路。   One end of a current path is connected to the wiring, and includes a fifth transistor that discharges electric charge accumulated in the wiring in the stage in response to an output signal of the signal holding means two stages after the stage. The shift register circuit according to claim 1 or 2. 電流路の一端が前記配線に接続され、当該段より２つ前段の信号保持手段の出力信号に応じて当該段の前記配線に蓄積された電荷を放出する第６トランジスタを備えることを特徴とする請求項１〜３の何れか一項に記載のシフトレジスタ回路。   One end of a current path is connected to the wiring, and includes a sixth transistor that discharges charges accumulated in the wiring of the stage in response to an output signal of the signal holding means two stages before the stage. The shift register circuit according to claim 1. 直列に接続された複数の信号保持手段を有するシフトレジスタ回路を備えた電子装置において、
前記シフトレジスタ回路によって動作する電子回路を有し、
前記複数の信号保持手段の各々は、
前段の信号保持手段の出力信号を、制御端子及び電流路の一端に入力して、電流路の他端に出力する第１トランジスタと、
制御端子と前記第１トランジスタの電流路の他端との間の配線に蓄積された電荷によってオン状態になり、シフトレジスタ回路のシフト走査期間にオン状態である場合、所定の極性のクロック信号を当該信号保持手段の出力信号として前記電子回路に出力する第２トランジスタと、
前記第２トランジスタとの間で排他的に動作し、前記シフト走査期間にオン状態である場合、当該信号保持手段の出力信号として前記所定の極性と逆極性の第１出力信号を出力し、シフトレジスタ回路の電圧緩和期間に、当該信号保持手段の出力信号として前記所定の極性と同極性の第２出力信号を前記電子回路に出力する第３トランジスタと、
を備えることを特徴とする電子装置。 In an electronic device comprising a shift register circuit having a plurality of signal holding means connected in series,
An electronic circuit operated by the shift register circuit;
Each of the plurality of signal holding means includes
A first transistor that inputs an output signal of the signal holding means in the previous stage to the control terminal and one end of the current path and outputs to the other end of the current path;
When it is turned on by the charge accumulated in the wiring between the control terminal and the other end of the current path of the first transistor and is on during the shift scanning period of the shift register circuit, a clock signal having a predetermined polarity is A second transistor that outputs to the electronic circuit as an output signal of the signal holding means;
When operating exclusively with the second transistor and in the ON state during the shift scanning period, the first output signal having the opposite polarity to the predetermined polarity is output as the output signal of the signal holding means, and the shift is performed. A third transistor that outputs to the electronic circuit a second output signal having the same polarity as the predetermined polarity as an output signal of the signal holding means during a voltage relaxation period of the register circuit;
An electronic device comprising: 前記複数の信号保持手段の各々は、
後段の信号保持手段の出力信号を、制御端子及び電流路の一端に入力して、電流路の他端に出力する第４トランジスタを備え、
前記第２トランジスタは、制御端子と前記第４トランジスタの電流路の他端との間の配線に蓄積された電荷によってオン状態になることにより、クロック信号を当該信号保持手段の出力信号として出力することを特徴とする請求項５に記載の電子装置。 Each of the plurality of signal holding means includes
A fourth transistor for inputting the output signal of the signal holding means in the subsequent stage to the control terminal and one end of the current path and outputting to the other end of the current path;
The second transistor is turned on by the electric charge accumulated in the wiring between the control terminal and the other end of the current path of the fourth transistor, thereby outputting a clock signal as an output signal of the signal holding means. The electronic device according to claim 5. 前記シフト走査期間に、前記第２トランジスタにクロック信号を出力し、前記シフト走査期間に、前記第３トランジスタに前記第１出力信号を出力し、前記電圧緩和期間に、前記第３トランジスタに前記第２出力信号を出力する信号出力手段を備えることを特徴とする請求項５又は６に記載の電子装置。   A clock signal is output to the second transistor during the shift scanning period, the first output signal is output to the third transistor during the shift scanning period, and the first transistor is output to the third transistor during the voltage relaxation period. 7. The electronic apparatus according to claim 5, further comprising a signal output unit that outputs two output signals. 電流路の一端が前記配線に接続され、当該段より２つ後段の信号保持手段の出力信号に応じて当該段の前記配線に蓄積された電荷を放出する第５トランジスタを備えることを特徴とする請求項５〜７の何れか一項に記載の電子装置。   One end of a current path is connected to the wiring, and includes a fifth transistor that discharges electric charge accumulated in the wiring in the stage in response to an output signal of the signal holding means two stages after the stage. The electronic device as described in any one of Claims 5-7. 電流路の一端が前記配線に接続され、当該段より２つ前段の信号保持手段の出力信号に応じて当該段の前記配線に蓄積された電荷を放出する第６トランジスタを備えることを特徴とする請求項５〜８の何れか一項に記載の電子装置。   One end of a current path is connected to the wiring, and includes a sixth transistor that discharges charges accumulated in the wiring of the stage in response to an output signal of the signal holding means two stages before the stage. The electronic device as described in any one of Claims 5-8.
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