JP2005086162A

JP2005086162A - Chip type diode of smd (surface mount device)

Info

Publication number: JP2005086162A
Application number: JP2003319900A
Authority: JP
Inventors: Kohei Shuku; 孝平祝
Original assignee: Individual
Current assignee: Individual
Priority date: 2003-09-11
Filing date: 2003-09-11
Publication date: 2005-03-31

Abstract

<P>PROBLEM TO BE SOLVED: To provide a chip type diode of a surface mount device capable of contracting a chip volume of the diode by a large extent, and of improving a thermal conduction property. <P>SOLUTION: By a diffusion technology a p+ type semiconductor 11 and an n+ type semiconductor 12 are formed on both end surfaces of a semiconductor wafer to make a plurality of diodes, respectively. A plurality of grooves are processed at one end surface of each diode so that a depth of each of the grooves may reach another end surface. An insulating layer 30 partitioning the semiconductor on the end surface to two sections of mutual insulation is sintered. The p+ type semiconductor 11 at a central portion is covered by a conductive metal layer and is used as a soldering conduction edge, and peripheral portions of the p+ type semiconductor 11 are covered by another conductive metal layer. Another conductive metal layer is extended to a side edge of another semiconductor on the other end surface of each diode to form a soldering conductive edge. Two independent soldering conductive edges are formed at the same end of the diode, and conduct a current with the p+ type semiconductor 11 and the n+ type semiconductor 12. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、ダイオードの構造に関し、特にＳＭＤのチップタイプダイオードに関する。 The present invention relates to a structure of a diode, and more particularly to an SMD chip type diode.

一般的に、マーケットによく見えるダイオード素子の基本結構はシリコンのチップを含む。シリコンのチップの両端面に、それぞれ導電の金属薄片を溶接する。さらに、それら導電の金属薄片の別の側面に、ワイヤを溶接する。それらワイヤを経由して、ほかの電子回路と接続させる。従来から、既存ダイオード素子の製作プロセスには、シリコンチップを導電の金属薄片と一体化に結合したあとで、シリコンチップをエッチングしなければならない。エッチングしてから、封入の処理で、シリコンチップ及び導電金属薄片の周縁に、絶縁ゴム体で注入すると、一般のダイオード素子が形成される。つまり、従来から既存のダイオードの製造プロセスは、シリコンチップをエッチングしたあとで、皆、樹脂又はほかの膠で、それを封入させる。 In general, the basic structure of a diode element that looks good on the market includes a silicon chip. Conductive metal flakes are welded to both end faces of the silicon chip. In addition, a wire is welded to another side of the conductive metal flakes. These wires are connected to other electronic circuits. Conventionally, in the manufacturing process of the existing diode element, the silicon chip must be etched after the silicon chip is integrally bonded with the conductive metal flakes. When the silicon rubber and the conductive metal flakes are injected into the periphery of the silicon chip and conductive metal flakes by etching after the etching, a general diode element is formed. In other words, in the conventional diode manufacturing process, after the silicon chip is etched, it is encapsulated with resin or other glue.

しかしながら、それら樹脂又はほかの膠の耐熱温度が高くないので、高い力率入力電流の整流ユニットとして使用した場合、又は高温の環境で使用した場合、いつも高熱のせいで損害される。よって、相関的な電子設備が正常に作動できず、電子設備の使用寿命及び品質にひどく影響するばかりでなく、いつも困った保守のことを招く。また、それら樹脂又はほかの膠から形成された封入殻体は一定サイズの空間が必要であるため、従来から既存のダイオードの体積を縮めることが出来ない。 However, the heat-resistant temperature of these resins or other glues is not high, so when used as a rectifying unit with a high power factor input current or when used in a high temperature environment, it is always damaged due to high heat. Accordingly, the correlated electronic equipment cannot operate normally, which not only seriously affects the service life and quality of the electronic equipment, but also causes troublesome maintenance. In addition, since the encapsulated shell formed from these resins or other glues requires a space of a certain size, the volume of existing diodes cannot be reduced conventionally.

したがって本発明の目的は、大幅にダイオードのチップ体積を縮め、熱の伝導特性を改善可能なＳＭＤのチップタイプダイオードを提供することにある。 Accordingly, it is an object of the present invention to provide an SMD chip type diode that can significantly reduce the chip volume of the diode and improve the heat conduction characteristics.

上述の目的を達成するために、本発明の請求項に記載のＳＭＤのチップタイプダイオードは、主に、拡散（ｄｉｆｆｕｓｉｏｎ）技術で、セミコンダクターウェハー（ｗａｆｅｒ）の両端面に、それぞれ所定の厚さのｐ+及びｎ+型のセミコンダクターを形成する。その次、彫像、エッチング、レイアウト、焼結などセミコンダクターの製作技術で、ウェハーにそれぞれ複数のダイオードを作る。各ダイオードの一つ端面に、複数の溝を加工して、しかも、溝の深さをもう一つの端面まで至るようにさせる。また、絶縁層を焼結する。絶縁層はその端面のセミコンダクターを相互絶縁の二部分へ区画する。中央部分のセミコンダクターには、導電の金属層が覆われ、半田付けの導電端とする。周縁の部分には、別の導電の金属層が覆われる。別の導電の金属層は各ダイオードのもう一つ端面の別のセミコンダクターの側縁まで延ばされ、もう一つの半田付け導電端を形成する。 In order to achieve the above-described object, the SMD chip-type diode according to the claims of the present invention is mainly formed by diffusion technology on each end face of the semiconductor wafer (wafer). p + and n + type semiconductors are formed. Next, several diodes are made on the wafer using semiconductor manufacturing techniques such as statues, etching, layout, and sintering. A plurality of grooves are machined on one end face of each diode, and the depth of the groove reaches the other end face. Also, the insulating layer is sintered. The insulating layer partitions the semiconductor at its end face into two parts of mutual insulation. The semiconductor in the center part is covered with a conductive metal layer to serve as a conductive end for soldering. The peripheral portion is covered with another conductive metal layer. Another conductive metal layer is extended to the other semiconductor side edge of the other end face of each diode to form another soldered conductive end.

ダイオードの同一端に、二つ独立の半田付け導電端を形成する。各半田付け導電端がそれぞれダイオードのｐ+及びｎ+型のセミコンダクターと導電する。それで、作られるチップタイプのダイオードはＳＭＤ素子の特性を備え、直接に、相関的な電子回路に取り付けられる。 Two independent soldering conductive ends are formed at the same end of the diode. Each soldering conductive end conducts with a p + and n + type semiconductor of the diode, respectively. So the chip-type diodes that are made have the characteristics of SMD elements and are directly attached to correlated electronic circuits.

あとの封入プロセスのいずれ処理もいらなくても、ＳＭＤのダイオード製品が作られる。有効的に、ダイオードの熱伝導特性を改善して、大きな作業温度を受けるばかりでなく、簡単の結構及びプロセスも大幅にダイオードの体積を縮めて、生産製造のコストを低降する。 SMD diode products are made without any subsequent processing of the encapsulation process. Effectively improving the thermal conductivity characteristics of the diode and not only undergoing large working temperatures, but also the simple structure and process significantly reduce the volume of the diode and lower the production and manufacturing costs.

以下、本発明の実施例を図面に基づいて説明する。
本実施例はＳＭＤ（ＳｕｒｆａｃｅＭｏｕｎｔＤｅｖｉｃｅ）のチップタイプダイオードであり、主に、拡散（ｄｉｆｆｕｓｉｏｎ）技術で、セミコンダクターウェハー（ｗａｆｅｒ）の両端面に、それぞれ予定厚さのｐ+及びｎ+型のセミコンダクターを形成する。その次に、彫像、エッチング、レイアウト、焼結などセミコンダクターの製作技術で、ウェハーにそれぞれ複数のダイオードを作る。各ダイオードの一つ端面に、複数の溝を加工して、しかも、溝の深さをもう一つの端面まで至るようにさせる。また、絶縁層を焼結する。絶縁層はその端面のセミコンダクターを相互絶縁の二部分へ区画する。中央部分のセミコンダクターには、導電の金属層が覆われ、半田付けの導電端とする。周縁の部分には、別の導電の金属層が覆われる。別の導電の金属層は各ダイオードのもう一つ端面の別のセミコンダクターの側縁まで延ばされ、もう一つの半田付け導電端を形成する。そうすると、ダイオードの同一端面に、それぞれセミコンダクターと導電する二つの半田付け用の導電端が形成されるので、ＳＭＤのダイオード製品出来上がった。
本実施例により、チップタイプのダイオードを作る場合に、セミコンダクターウェハー（ｗａｆｅｒ）の両端面に、Ｘ軸及びＹ軸に沿って、複数の凹溝をエッチングしなければならず、しかも、絶縁層を焼結する。つまり、チップタイプのダイオードを作るプロセスのステップ毎に、セミコンダクターウェハー（ｗａｆｅｒ）のＸ−Ｘ横断面及びＹ−Ｙ縦断面の構造が異なる。以下、本発明の実施例に基づいて、各ステップのセミコンダクターウェハー（ｗａｆｅｒ）のＸ−Ｘ横断面及びＹ−Ｙ縦断面の構造図面に合わせて詳しく説明しながら、チップタイプのダイオードのＸ軸、Ｙ軸の断面結構の差異をはっきり表す。 Embodiments of the present invention will be described below with reference to the drawings.
The present embodiment is an SMD (Surface Mount Device) chip type diode, which is mainly a diffusion technique, and has p + and n + type semiconductors each having a predetermined thickness on both end faces of a semiconductor wafer. Form. Next, multiple diodes are made on the wafer using semiconductor fabrication techniques such as statues, etching, layout, and sintering. A plurality of grooves are machined on one end face of each diode, and the depth of the groove reaches the other end face. Also, the insulating layer is sintered. The insulating layer partitions the semiconductor at its end face into two parts of mutual insulation. The semiconductor in the center part is covered with a conductive metal layer to serve as a conductive end for soldering. The peripheral portion is covered with another conductive metal layer. Another conductive metal layer is extended to the other semiconductor side edge of the other end face of each diode to form another soldered conductive end. As a result, two conductive ends for soldering respectively conducting with the semiconductor are formed on the same end face of the diode, so that an SMD diode product was completed.
According to this embodiment, when a chip-type diode is manufactured, a plurality of concave grooves must be etched along both the X-axis and the Y-axis on both end faces of a semiconductor wafer (wafer). Sinter. That is, the structure of the semiconductor wafer (XX) cross-section and the Y-Y cross-section is different for each step of the process for producing a chip-type diode. Hereinafter, based on an embodiment of the present invention, the X-axis of a chip-type diode will be described in detail with reference to the structural drawings of the XX transverse section and the YY longitudinal section of a semiconductor wafer of each step, It clearly shows the difference in the cross-sectional structure of the Y-axis.

図１に示すように本発明の理想的な実施例により、ｎタイプセミコンダクターのウェハー（ｗａｆｅｒ）１０の上面において、まずはホウ素（Ｂ）のイオンを同ウェハー（ｗａｆｅｒ）１０のトップに拡散し入れて、予定厚さのｐ＋タイプのセミコンダクター１１を形成する。続いて、図２に示すように、ｎタイプセミコンダクターのウェハー（ｗａｆｅｒ）１０の下方に、リン（Ｐ）のイオンをｎタイプセミコンダクターのウェハー（ｗａｆｅｒ）１０の底部に深く拡散し入れて、予定厚さのｎ＋タイプのセミコンダクター１２を形成する。これで本実施例のあとのプロセスに必要なセミコンダクターのウェハー（ｗａｆｅｒ）材料１３が出来上がる。特に声明したいのは本実施例において、イオン拡散方法で、ｎタイプセミコンダクターのウェハー（ｗａｆｅｒ）１０のトップ及び底部に、それぞれ予定厚さのｐ＋、ｎ+タイプのセミコンダクター１１、セミコンダクター１２を形成するが、本発明の特許請求範囲はそれに限られない。そんな技術の習熟者ならば、本発明の掲示した技術内容により、ほかの拡散方法又はレイアウト技術で、予定厚さのｎ＋１２、ｐ+１１タイプ（又はｎ+１２、ｐ+１１）のセミコンダクターを形成しても、皆、本発明のセミコンダクターのウェハー（ｗａｆｅｒ）の範囲に属される。 As shown in FIG. 1, according to an ideal embodiment of the present invention, boron (B) ions are first diffused into the top of the wafer 10 on the upper surface of an n-type semiconductor wafer 10. Then, a p + type semiconductor 11 having a predetermined thickness is formed. Next, as shown in FIG. 2, phosphorus (P) ions are diffused deeply into the bottom of the n-type semiconductor wafer 10 below the n-type semiconductor wafer 10 to obtain a predetermined thickness. The n + type semiconductor 12 is formed. This completes the semiconductor wafer material 13 necessary for the subsequent process of this embodiment. In particular, in this embodiment, the ion diffusion method is used to form p +, n + type semiconductor 11 and semiconductor 12 having predetermined thicknesses on the top and bottom of n type semiconductor wafer 10, respectively. The scope of claims of the present invention is not limited thereto. A person skilled in the art can form a semiconductor of n + 12, p + 11 type (or n + 12, p + 11) with a predetermined thickness by another diffusion method or layout technique according to the technical contents posted in the present invention. Even so, they all belong to the scope of the semiconductor wafers of the present invention.

また、同実施例において、彫像、溝のエッチング技術で、セミコンダクターのウェハー（ｗａｆｅｒ）材料１３のトップに、必要な実際寸法に応じて、Ｙ軸及びＸ軸の方向に沿って、相互に間隔を有して平行している複数の第一凹溝２０及び第二凹溝２１をエッチングする。図３ａ、図３ｂにＸ−Ｘの横端面、Ｙ−Ｙの縦断面結構説明図を示す。各凹溝２０、２１の深さはｐ+タイプのセミコンダクター１１及びｎタイプセミコンダクターのウェハー（ｗａｆｅｒ）１０を貫通しなければならない。しかも、ｎ+タイプのセミコンダクター１２の部位まで至る。それに対して、セミコンダクターのウェハー（ｗａｆｅｒ）材料１３の底部にも、彫像、溝のエッチング技術で、必要な実際寸法に応じて、Ｘ軸の方向に沿って、ｎ+タイプのセミコンダクター１２の底部位置に、相互に間隔して平行している複数のパス２２をエッチングする。図３ａ、図３ｂに示すように、各パス２２の底部と各凹溝２０、凹溝２１の底部と、所定の距離を保持する。しかも、その広さはＸ軸の方向に沿って、二つ隣接の凹溝２１の広さと対応する。 In the same embodiment, the top of the semiconductor wafer material 13 can be spaced apart from each other along the Y-axis and X-axis directions, depending on the actual dimensions required, using a sculpture and groove etching technique. The plurality of first concave grooves 20 and second concave grooves 21 that are parallel to each other are etched. FIGS. 3A and 3B are explanatory views of the horizontal end surface of XX and the vertical cross section of YY. The depth of each concave groove 20, 21 must penetrate the p + type semiconductor 11 and the n type semiconductor wafer 10. Moreover, it reaches the site of the n + type semiconductor 12. On the other hand, the bottom of the semiconductor wafer material 13 is also positioned at the bottom of the n + type semiconductor 12 along the X-axis direction, depending on the actual dimensions required, using the sculpture and groove etching techniques. In addition, a plurality of paths 22 that are parallel to each other are etched. As shown in FIGS. 3 a and 3 b, a predetermined distance is maintained between the bottom of each path 22 and the bottom of each groove 20 and groove 21. Moreover, the width corresponds to the width of the two adjacent concave grooves 21 along the X-axis direction.

本実施例の製作のプロセスとしては、チップタイプのダイオードにおけるＸ軸及びＹ軸の断面結構の差異をはっきり表現するために、特に、二つのチップタイプダイオードを作る用のウェハー（ｗａｆｅｒ）を切って取り、それぞれＸ−Ｘ横断面及びＹ−Ｙ縦断面の結構を図４ａ、図４ｂで表す。セミコンダクターのウェハー（ｗａｆｅｒ）材料１３のトップには、Ｙ軸及びＸ軸の方向に沿って、第一凹溝２０四本、第二凹溝２１四本を加工する。セミコンダクターのウェハー（ｗａｆｅｒ）材料１３の底部には、ただＸ軸の方向に沿って、二本のパス２２を加工する。 In order to clearly express the difference in cross-sectional structure between the X-axis and the Y-axis in the chip-type diode, the manufacturing process of this embodiment is performed by cutting a wafer for making two chip-type diodes. FIGS. 4a and 4b show the structures of the X-X transverse section and the Y-Y longitudinal section, respectively. On the top of the semiconductor wafer material 13, four first concave grooves 20 and four second concave grooves 21 are processed along the Y-axis and X-axis directions. At the bottom of the semiconductor wafer material 13, two passes 22 are machined just along the X-axis direction.

図５ａ、図５ｂのＸ−Ｘ横断面及びＹ−Ｙ縦断面の説明図に示すように同実施例において、ガラスの粉末及び膠液を均一に調製し混ぜて、ガラス漿とする。それを凹溝２０、凹溝２１に入れる。続いて、焼結処理を行う。焼結したあとのガラスは凹溝２０又は凹溝２１に、それぞれ第一絶縁層３０を形成する。第一絶縁層３０を経由して、各凹溝２０又は凹溝２１の両側におけるｐ+タイプセミコンダクター１１及びｎ型セミコンダクターのウェハー（ｗａｆｅｒ）１０は相互に絶縁した二部分に区画される。 As shown in the explanatory views of the X-X cross section and the YY vertical cross section of FIGS. 5a and 5b, in the same example, the glass powder and the glue liquid are uniformly prepared and mixed to obtain a glass slurry. It is put in the groove 20 and the groove 21. Subsequently, a sintering process is performed. The glass after sintering forms the 1st insulating layer 30 in the ditch | groove 20 or the ditch | groove 21, respectively. Via the first insulating layer 30, the p + type semiconductor 11 and the n type semiconductor wafer 10 on both sides of each concave groove 20 or the concave groove 21 are divided into two parts insulated from each other.

図６ａ、図６ｂのＸ−Ｘ横断面及びＹ−Ｙ縦断面の説明図に示すように、同実施例において、パス２２には、金属ペスト（例えば銅ペスト、銀ペスト、金ペストなど材料）を入れて焼結する。そうすると、図７ａ、図７ｂのＸ−Ｘ横断面及びＹ−Ｙ縦断面の説明図に示すように各パス２２に、それぞれ第一金属層４０を形成する。それから、同実施例において、ガラスの粉末及び膠液で調製、混合されたガラス漿を各パス２２に入れて、第一金属層４０を覆う。ガラス漿を全体セミコンダクターのウェハー（ｗａｆｅｒ）材料１３の底部を覆い焼結してもよい。焼結したあとのガラスはセミコンダクターのウェハー（ｗａｆｅｒ）材料１３の底部に、第二絶縁層３１を形成する。 6A and 6B, as shown in the explanatory views of the XX transverse section and the YY longitudinal section, in the same embodiment, the path 22 includes a metal plague (for example, a copper plague, a silver plague, a gold plague, etc.). And sinter. Then, the first metal layer 40 is formed in each path 22 as shown in the explanatory views of the XX transverse section and the YY longitudinal section of FIGS. 7a and 7b. Then, in the same embodiment, glass slurry prepared and mixed with glass powder and glue is put in each pass 22 to cover the first metal layer 40. Glass pellets may be sintered over the bottom of the entire semiconductor wafer material 13. The sintered glass forms a second insulating layer 31 at the bottom of the semiconductor wafer material 13.

図８のＸ−Ｘ横断面図に示すように同実施例において、彫像、溝のエッチング技術で、セミコンダクターのウェハー（ｗａｆｅｒ）材料１３のトップに、Ｙ軸方向に沿って、二つずつ隣接の第一絶縁層３０の中央位置を対応するように、それぞれ一つの溝２３を開ける。図９のＸ−Ｘ横断面図に示すように各溝２３の深さはおりよく第一金属層４０の部位まで至る。予定の深さの各溝２３をエッチングしたあとで、金属ペスト（例えば銅ペスト、銀ペスト、金ペストなど材料）を入れて焼結する。各溝２３の中に、それぞれ第二金属層４１を形成する。第二金属層４１と第一金属層４０は相互に連通、導電される。 As shown in the X-X cross-sectional view of FIG. 8, in the same embodiment, two pieces are adjacent to each other along the Y-axis direction on the top of the semiconductor wafer material 13 by a sculpture and groove etching technique. One groove 23 is opened so as to correspond to the center position of the first insulating layer 30. As shown in the XX cross-sectional view of FIG. 9, each groove 23 has a sufficient depth and reaches the portion of the first metal layer 40. After etching each groove 23 of a predetermined depth, a metal plague (for example, a material such as a copper plague, a silver plague, a gold plague) is put and sintered. A second metal layer 41 is formed in each groove 23. The second metal layer 41 and the first metal layer 40 communicate with each other and are conductive.

図１０ａ、図１０ｂのＸ−Ｘ横断面及びＹ−Ｙ縦断面の説明図に示すように同実施例において、セミコンダクターのウェハー（ｗａｆｅｒ）材料１３には、ｐ+タイプのセミコンダクター１１及び第二金属層４１に対応した位置に、化学メッキの方式で、少なくとも、ワンレア以上の導電金属（ニッケルｏｒ／ａｎｄ金）をメッキし、第三の金属層４２を形成する。図１１ａ、図１１ｂのＸ−Ｘ横断面及びＹ−Ｙ縦断面の説明図に示すようにのちに、各溝２３と二つ隣接第一金属層４０との間の中央位置に対応して、Ｘ及びＹ軸の方向に沿って、ｎ型のセミコンダクターのウェハー１０を分割すると、複数チップタイプのダイオードの製品５０が出来上がる。 As shown in the explanatory views of the XX cross section and the YY vertical section of FIGS. 10a and 10b, in the same embodiment, the semiconductor wafer material 13 includes p + type semiconductor 11 and second metal. A third metal layer 42 is formed at a position corresponding to the layer 41 by plating at least one rare metal or more conductive metal (nickel or / and gold) by a chemical plating method. As shown in the explanatory views of the XX transverse section and the YY longitudinal section of FIGS. 11a and 11b, corresponding to the center position between each groove 23 and the two adjacent first metal layers 40, When the n-type semiconductor wafer 10 is divided along the X and Y axis directions, a multi-chip type diode product 50 is completed.

図１２に示すように、同実施例において、チップタイプのダイオード製品５０の第一絶縁層３０は既に、各凹溝２０又は２１の両側におけるｐ+型セミコンダクター１１及びｎ型セミコンダクターのウェハー１０を相互に絶縁した二部分に区画した。そのために、チップタイプのダイオード製品５０のトップ中央のｐ+型セミコンダクター１１に、第三金属層４２をメッキしたあとで、相当的に言えば、中央部位のｐ+型セミコンダクター１１に、半田付けの導電端を形成する。また、チップタイプのダイオード製品５０のトップ周縁におけるｐ+型セミコンダクター１１としては、第三金属層４２をメッキしたあとで、順序に第二金属層４１、第一金属層４０を経由して、チップタイプのダイオード製品５０の底部におけるn+型セミコンダクター１２と導電する。特に注意したいのは本実施例において、第二金属層４１が直接にチップタイプのダイオード製品５０のｐ+型セミコンダクター１１及びn型セミコンダクター１０の側縁に焼結する。しかも、その一端がチップタイプのダイオード製品５０のトップ周縁における第三金属層４２に導電し、もう一端がそれぞれチップタイプのダイオード製品５０の底縁におけるｎ型セミコンダクターのウェハー１０、第一金属層４０の側縁に導電するので、第二金属層４１がチップタイプのダイオード製品５０の側縁におけるｐ+型セミコンダクター１１、ｎ型セミコンダクターのウェハー１０、ｎ+型セミコンダクター１２を短絡させ、第二金属層４１のｎ+型セミコンダクター１２となる。そして、チップタイプのダイオード製品５０のトップ周縁におけるｐ+型セミコンダクター１１に、第三金属層４２をメッキしたあとで、相当的に言えば、チップタイプのダイオード製品５０のｎ+型セミコンダクター１２に、もう一つの半田付け端を形成する。結局、あとの封入プロセスのいずれ処理もいらなくても、チップタイプのダイオード製品５０の同一上部に、二つの独立な半田付け導電端を形成する。各半田付け導電端はそれぞれ各ダイオードのｐ+型セミコンダクター１１、ｎ+型セミコンダクター１２に導電し、ＳＭＤとして取り付けられる場合に、必要な半田付け導電端となる。 As shown in FIG. 12, in this embodiment, the first insulating layer 30 of the chip-type diode product 50 is already connected to the p + type semiconductor 11 and the n type semiconductor wafer 10 on both sides of each concave groove 20 or 21. It was divided into two parts insulated. Therefore, after the third metal layer 42 is plated on the p + type semiconductor 11 at the top center of the chip-type diode product 50, the p + type semiconductor 11 at the central portion is substantially soldered. A conductive edge is formed. Further, as the p + type semiconductor 11 at the top periphery of the chip type diode product 50, after plating the third metal layer 42, the chip is sequentially passed through the second metal layer 41 and the first metal layer 40. Conductive with the n + type semiconductor 12 at the bottom of the type diode product 50. In particular, in this embodiment, the second metal layer 41 is directly sintered to the side edges of the p + type semiconductor 11 and the n type semiconductor 10 of the chip type diode product 50. In addition, one end thereof conducts to the third metal layer 42 at the top periphery of the chip type diode product 50, and the other end thereof is the n-type semiconductor wafer 10 and the first metal layer 40 at the bottom edge of the chip type diode product 50, respectively. Therefore, the second metal layer 41 short-circuits the p + type semiconductor 11, the n type semiconductor wafer 10, and the n + type semiconductor 12 at the side edge of the chip type diode product 50, thereby forming the second metal layer. There are 41 n + type semiconductors 12. After the third metal layer 42 is plated on the p + type semiconductor 11 at the top periphery of the chip type diode product 50, the n + type semiconductor 12 of the chip type diode product 50 is substantially Another soldering end is formed. Eventually, two independent soldering conductive edges are formed on the same top of the chip-type diode product 50 without any subsequent processing of the encapsulation process. Each soldering conductive end is electrically connected to the p + type semiconductor 11 and n + type semiconductor 12 of each diode, and becomes a necessary soldering conductive end when mounted as an SMD.

以上の内容をまとめると、本発明により作られるチップタイプのダイオード製品５０は図１２に示すように、結構、製造プロセスとも極めて簡単で、あとの封入プロセスのいずれ処理も必要とせず、ＳＭＤのチップタイプダイオード５０が大量に生産される。それで、大幅に、生産のスピードを向上させ、製造コストを低降させるばかりでなく、チップタイプのダイオード製品５０が封入用の絶縁膠もいらないので、大幅にダイオードの熱伝導特性を改善し、ダイオードの使用寿命を延ばす。 In summary, the chip-type diode product 50 made according to the present invention is very simple as shown in FIG. 12, and the manufacturing process is very simple. Type diodes 50 are produced in large quantities. Therefore, not only greatly increases the speed of production and lowers the manufacturing cost, but also the chip-type diode product 50 does not require an encapsulating insulation glue, so that the heat conduction characteristics of the diode are greatly improved, and the diode Extend the service life of

しかしながら、本発明により作られるチップタイプのダイオード製品５０はあとの封入プロセスのいずれ処理がいらない状態に使用されるが、実際製作の場合に、それに制限されない。そんな技術の習熟者が本発明の掲示した技術内容に基づいて、チップタイプのダイオード製品５０に、ほかの封入技術及び材料を利用して、外部に露出したｐ+型セミコンダクター１１、ｎ型セミコンダクター１０、ｎ+型セミコンダクター１２をそれに封入して、酸化、損害されないように、それらセミコンダクターを保護しても、本発明のチップタイプのダイオードの請求範囲に含まれる。 However, the chip-type diode product 50 made according to the present invention is used in a state where any subsequent encapsulating process is not required, but is not limited thereto in actual production. Based on the technical contents posted by the present invention, those skilled in the art use the p + type semiconductor 11 and the n type semiconductor 10 exposed to the chip type diode product 50 by using other encapsulation techniques and materials. In addition, it is included in the claims of the chip type diode of the present invention to protect the semiconductor so that it is not oxidized and damaged by encapsulating the n + type semiconductor 12 therein.

本発明の一実施例により、ウェハー（ｗａｆｅｒ）のトップに、ｐ＋タイプのセミコンダクターを拡散したあとの断面を示す説明図である。FIG. 6 is an explanatory view showing a cross section after a p + type semiconductor is diffused on the top of a wafer according to an embodiment of the present invention. 本発明の一実施例により、ウェハー（ｗａｆｅｒ）の底面に、ｎ＋タイプのセミコンダクターを拡散したあとの断面を示す説明図である。FIG. 5 is an explanatory view showing a cross section after diffusing an n + type semiconductor on the bottom surface of a wafer according to an embodiment of the present invention. 本発明の一実施例により、彫像、溝のエッチング技術で、ウェハー（ｗａｆｅｒ）のトップ及び底面に、複数の凹溝、パスを形成したあとの、Ｘ−Ｘの横端面を示す説明図である。FIG. 6 is an explanatory view showing a lateral end surface of XX after forming a plurality of concave grooves and paths on the top and bottom surfaces of a wafer by a sculpture and groove etching technique according to an embodiment of the present invention. . 本発明の一実施例により、彫像、溝のエッチング技術で、ウェハー（ｗａｆｅｒ）のトップ及び底面に、複数の凹溝、パスを形成したあとの、Ｙ−Ｙの縦断面結構を示す説明図である。FIG. 6 is an explanatory view showing a Y-Y longitudinal cross-sectional structure after forming a plurality of concave grooves and paths on the top and bottom surfaces of a wafer by a sculpture and groove etching technique according to an embodiment of the present invention. is there. 本発明の一実施例により、二つチップタイプのダイオードを作るための必要なウェハー（ｗａｆｅｒ）において、Ｘ−Ｘの横端面を示す説明図である。FIG. 5 is an explanatory view showing a lateral end surface of XX in a wafer necessary for making a two-chip type diode according to an embodiment of the present invention. 本発明の一実施例により、二つチップタイプのダイオードを作るための必要なウェハー（ｗａｆｅｒ）において、Ｙ−Ｙの縦断面構造を示す説明図である。FIG. 5 is an explanatory diagram showing a YY longitudinal cross-sectional structure of a wafer necessary for making a two-chip type diode according to an embodiment of the present invention. 本発明の一実施例により、凹溝にガラス漿をいれ、焼結して、第一絶縁層を形成したあとのＸ−Ｘの横端面構造を示す説明図である。It is explanatory drawing which shows the horizontal end surface structure of XX after putting a glass shell into a ditch | groove and sintering and forming a 1st insulating layer by one Example of this invention. 本発明の一実施例により、凹溝にガラス漿をいれ、焼結して、第一絶縁層を形成したあとのＹ−Ｙの縦断面構造を示す説明図である。It is explanatory drawing which shows the longitudinal cross-section of YY after putting a glass shell in a ditch | groove and sintering and forming a 1st insulating layer by one Example of this invention. 本発明の一実施例により、パスに金属ペストをいれ、焼結して、第一金属層を形成したあとのＸ−Ｘの横端面構造を示す説明図である。It is explanatory drawing which shows the horizontal end surface structure of XX after putting a metal plaster into a path | pass and sintering and forming a 1st metal layer by one Example of this invention. 本発明の一実施例により、パスに金属ペストをいれ、焼結して、第一金属層を形成したあとのＹ−Ｙの縦断面構造を示す説明図である。It is explanatory drawing which shows the longitudinal cross-section of YY after putting a metal plaster into a path | pass and sintering and forming a 1st metal layer by one Example of this invention. 本発明の一実施例により、第一金属層にガラス漿をいれ、焼結して、第二絶縁層を形成したあとのＸ−Ｘの横端面構造を示す説明図である。It is explanatory drawing which shows the horizontal end surface structure of XX after putting glass powder in the 1st metal layer according to one Example of this invention, and sintering and forming a 2nd insulating layer. 本発明の一実施例により、第一金属層にガラス漿をいれ、焼結して、第二絶縁層を形成したあとのＹ−Ｙの縦断面構造を示す説明図である。It is explanatory drawing which shows the longitudinal cross-section of YY after putting a glass shell in the 1st metal layer and sintering and forming a 2nd insulating layer by one Example of this invention. 本発明の一実施例により、彫像、溝のエッチング技術で、Ｙ軸の方向に沿って、ウェハー（ｗａｆｅｒ）のトップに、複数の溝を形成したあとのＸ−Ｘの横端面構造を示す説明図である。Description of an X-X lateral end surface structure after forming a plurality of grooves on the top of a wafer along the direction of the Y-axis by a sculpture and groove etching technique according to an embodiment of the present invention. FIG. 本発明の一実施例により、凹溝に金属ペストをいれ、焼結して、第二金属層を形成したあとのＸ−Ｘの横端面構造を示す説明図である。It is explanatory drawing which shows the horizontal end surface structure of XX after putting a metal plague into a ditch | groove and sintering and forming a 2nd metal layer by one Example of this invention. 本発明の一実施例により、ウェハー（ｗａｆｅｒ）のトップには、ｐ＋タイプのセミコンダクター及び第二金属層に対応した位置に、第三金属層をメッキしたあとのＸ−Ｘの横端面構造を示す説明図である。In accordance with an embodiment of the present invention, the top of the wafer shows a lateral end face structure of XX after the third metal layer is plated at a position corresponding to the p + type semiconductor and the second metal layer. It is explanatory drawing. 本発明の一実施例により、ウェハー（ｗａｆｅｒ）のトップには、ｐ＋タイプのセミコンダクター及び第二金属層に対応した位置に、第三金属層をメッキしたあとのＹ−Ｙの縦断面構造を示す説明図である。According to an embodiment of the present invention, the top of the wafer shows a Y-Y longitudinal cross-sectional structure after plating the third metal layer at a position corresponding to the p + type semiconductor and the second metal layer. It is explanatory drawing. 本発明の一実施例により、ウェハーを分割したあとで、チップタイプのダイオード製品のＸ−Ｘの横端面構造を示す説明図である。It is explanatory drawing which shows the horizontal end surface structure of XX of a chip type diode product after dividing | segmenting a wafer by one Example of this invention. 本発明の一実施例により、ウェハーを分割したあとで、チップタイプのダイオード製品のＹ−Ｙの縦断面構造を示す説明図である。It is explanatory drawing which shows the longitudinal cross-section of YY of a chip-type diode product after dividing | segmenting a wafer by one Example of this invention. 本発明の一実施例により、チップタイプのダイオード製品の局部断面を示す立体説明図である。FIG. 3 is a three-dimensional explanatory view showing a local cross section of a chip-type diode product according to an embodiment of the present invention.

Explanation of symbols

２０第一凹溝、２１第二凹溝、３０第一絶縁層、３１第二絶縁層、４０第一金属層、４１第二金属層、４２第三金属層、５０チップタイプダイオードの製品 20 1st groove, 21 2nd groove, 30 1st insulating layer, 31 2nd insulating layer, 40 1st metal layer, 41 2nd metal layer, 42 3rd metal layer, 50 Product of chip type diode

Claims

By diffusion technology, a semiconductor having a predetermined thickness is formed on each end face of the semiconductor wafer, and a plurality of diodes are provided on the wafer, respectively. The semiconductor of the central part is covered with a conductive metal layer and is a conductive end of soldering, the peripheral part is covered with another conductive metal layer, and another conductive metal layer is An SMD (Surface Mount Device) chip-type diode, which is extended to another semiconductor side edge on another end face of the diode to be conductive to form another soldered conductive end.

2. The SMD (Surface Mount) according to claim 1, wherein the conductive metal layer is formed by chemical plating and plating at least one rare metal conductive metal on a semiconductor in a central portion corresponding to one end face of the diode. Device) chip type diode.

A semiconductor on one end face of the diode is etched with a plurality of parallel grooves spaced apart from each other along the Y-axis and X-axis directions, and the depth of each groove penetrates the semiconductor and the other The SMD according to claim 2, wherein the first insulating layer is sintered, and the first insulating layer divides the semiconductor on both sides of each groove into two parts of mutual insulation. Surface mount device) chip type diode.

4. The SMD (Surface Mount Device) chip type diode according to claim 3, wherein the first insulating layer is a glass insulating layer sintered with glass plague.

At least one pass is etched along the direction of the X axis, and the bottom of each pass and the bottom of each groove maintain a predetermined distance, and the width is two adjacent along the direction of the X axis. 4. The SMD (Surface Mount Device) chip type diode according to claim 3, wherein the chip type diode corresponds to the width of the concave groove.

The other conductive metal layer includes a first conductive metal layer, a second conductive metal layer, and a third conductive metal layer,
The first conductive metal layer is sintered into a pass,
The second conductive metal layer is sintered to at least one side edge of the diode and extends to the side edges of the semiconductor and other semiconductors, which can conduct as in electrical communication with the first conductive metal layer;
The third conductive metal layer is formed by plating a semiconductive metal and a second conductive metal layer at a peripheral portion corresponding to one end face of the diode by a chemical plating method with at least one rare metal. 6. A chip type diode of SMD (Surface Mount Device) according to claim 5.

7. The SMD (Surface Mount Device) chip type diode according to claim 6, wherein a second insulating layer is sintered on the first conductive metal layer.

8. The SMD (Surface Mount Device) chip type diode according to claim 7, wherein the second insulating layer can employ a glass plasted sintered with a glass plas.