JP2005086106A - Method of evaluating metal contamination of wafer - Google Patents
Method of evaluating metal contamination of wafer Download PDFInfo
- Publication number
- JP2005086106A JP2005086106A JP2003318699A JP2003318699A JP2005086106A JP 2005086106 A JP2005086106 A JP 2005086106A JP 2003318699 A JP2003318699 A JP 2003318699A JP 2003318699 A JP2003318699 A JP 2003318699A JP 2005086106 A JP2005086106 A JP 2005086106A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- oxide film
- gate oxide
- metal contamination
- epitaxial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 66
- 239000002184 metal Substances 0.000 title claims abstract description 66
- 238000011109 contamination Methods 0.000 title claims abstract description 64
- 238000000034 method Methods 0.000 title claims abstract description 37
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 40
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 40
- 239000010703 silicon Substances 0.000 claims abstract description 40
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims abstract description 5
- 229910001882 dioxygen Inorganic materials 0.000 claims abstract description 5
- 238000011156 evaluation Methods 0.000 claims description 32
- 239000007789 gas Substances 0.000 claims description 22
- 238000010438 heat treatment Methods 0.000 claims description 14
- 238000000137 annealing Methods 0.000 claims description 12
- 238000004544 sputter deposition Methods 0.000 claims description 9
- 239000011261 inert gas Substances 0.000 claims description 4
- 238000012854 evaluation process Methods 0.000 claims description 2
- 238000012545 processing Methods 0.000 claims description 2
- 229910052759 nickel Inorganic materials 0.000 abstract description 6
- 229910052742 iron Inorganic materials 0.000 abstract description 5
- 235000012431 wafers Nutrition 0.000 description 94
- 239000010408 film Substances 0.000 description 64
- 239000010410 layer Substances 0.000 description 14
- 230000035945 sensitivity Effects 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 6
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000001755 magnetron sputter deposition Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- -1 AlSiCu Inorganic materials 0.000 description 1
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 1
- 230000003749 cleanliness Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000013441 quality evaluation Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Images
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
Description
この発明はウェーハの金属汚染評価方法、詳しくは酸化膜耐圧評価法を用いたウェーハの金属汚染評価方法に関する。 The present invention relates to a method for evaluating metal contamination of a wafer, and more particularly to a method for evaluating metal contamination of a wafer using an oxide film pressure resistance evaluation method.
ウェーハ製造工程およびデバイス工程では、シリコンウェーハに対する金属不純物の汚染度合いが重要視される。特に、デバイス特性を劣化させる代表的な汚染金属として、Ｆｅ、ＮｉおよびＣｕが挙げられる。
シリコンウェーハの品質を評価する方法の一種として、特許文献１に記載された酸化膜耐圧評価（ＧＯＩ；Ｇａｔｅ Ｏｘｉｄｅ Ｉｎｔｅｇｒｉｔｙ）法が知られている。酸化膜耐圧評価法によれば、シリコンウェーハのＧｒｏｗｎ−ｉｎ欠陥、金属汚染などに対して評価が可能である。そのため、シリコンウェーハの品質評価法として汎用されている。ＧＯＩによるシリコンウェーハの金属汚染の評価（以下、ＧＯＩ評価）時には、予めシリコンウェーハの表面にゲート酸化膜と電極とを順次形成し、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）キャパシタを作製する。ＧＯＩ評価時には、電極とシリコンウェーハとの間に印加される電圧または電流を連続的に変化させ、ゲート酸化膜が絶縁破壊される値を測定する。この測定値から、シリコンウェーハの金属汚染を評価する。
In the wafer manufacturing process and device process, the degree of contamination of metal impurities on the silicon wafer is regarded as important. In particular, Fe, Ni, and Cu are listed as typical contaminating metals that deteriorate device characteristics.
As one type of method for evaluating the quality of a silicon wafer, an oxide film breakdown voltage evaluation (GOI) method described in Patent Document 1 is known. According to the oxide film withstand voltage evaluation method, it is possible to evaluate a grown-in defect of a silicon wafer, metal contamination, and the like. Therefore, it is widely used as a quality evaluation method for silicon wafers. At the time of evaluation of metal contamination of a silicon wafer by GOI (hereinafter referred to as GOI evaluation), a gate oxide film and an electrode are sequentially formed in advance on the surface of the silicon wafer to produce a MOS (Metal Oxide Silicon) capacitor. At the time of GOI evaluation, the voltage or current applied between the electrode and the silicon wafer is continuously changed, and the value at which the gate oxide film breaks down is measured. From this measured value, the metal contamination of the silicon wafer is evaluated.
しかしながら、ＧＯＩ評価は、シリサイドを形成しやすいＮｉなどの金属汚染に対しては、検出可能な最低汚染量が２×１０１０ａｔｏｍｓ／ｃｍ２と高感度であるが、シリサイドを形成しにくいＦｅなどの金属に対しては感度が低い。特にマスクスパッタ法によるメタル電極を用いた場合、１×１０１２ａｔｏｍｓ／ｃｍ２と感度が低い。そのため、従来法によるシリコンウェーハの金属汚染の評価は低感度であった。 However, in the GOI evaluation, for metal contamination such as Ni that is liable to form silicide, the minimum detectable amount of contamination is 2 × 10 10 atoms / cm 2 , which is highly sensitive, but Fe that does not easily form silicide. Sensitivity is low for other metals. In particular, when a metal electrode by a mask sputtering method is used, the sensitivity is as low as 1 × 10 12 atoms / cm 2 . For this reason, the conventional method for evaluating metal contamination of silicon wafers has low sensitivity.
そこで、発明者は、鋭意研究の結果、ゲート酸化膜を厚さ１０ｎｍ以下で形成した後、非酸素系ガス（Ｎ２ガスなど）の雰囲気で、シリコンウェーハに１０００℃以上の熱処理を施せば、熱処理時、ゲート酸化膜中の汚染金属が化学反応を起こし、ゲート酸化膜が変質することにより、ゲート酸化膜の絶縁性が低下して高感度にウェーハの金属汚染を評価できることを見出し、また、ゲート酸化膜の厚みが薄い方が、ゲート酸化膜中の体積密度が高いため、より高感度にウェーハの金属汚染を評価できることを見出し、この発明を完成させた。 Therefore, as a result of earnest research, the inventor formed a gate oxide film with a thickness of 10 nm or less, and then performed a heat treatment at 1000 ° C. or higher on the silicon wafer in a non-oxygen-based gas (N 2 gas or the like) atmosphere. During heat treatment, the contamination metal in the gate oxide film causes a chemical reaction, and the gate oxide film is altered, so that the insulation of the gate oxide film is lowered and the metal contamination of the wafer can be evaluated with high sensitivity. The inventors have found that the thinner the gate oxide film is, the higher the volume density in the gate oxide film is, so that the metal contamination of the wafer can be evaluated with higher sensitivity, and the present invention has been completed.
この発明は、シリコンウェーハ、エピタキシャルウェーハ、または、ＳＯＩウェーハの金属汚染のうち、従来低感度であった金属汚染に対して、高感度に評価することができるウェーハの金属汚染評価方法を提供することを目的としている。 The present invention provides a metal contamination evaluation method for a wafer that can be evaluated with high sensitivity against metal contamination that has been conventionally low sensitivity among metal contamination of a silicon wafer, an epitaxial wafer, or an SOI wafer. It is an object.
請求項１に記載の発明は、シリコンウェーハのデバイス形成面、シリコンのエピタキシャル層が成長されたエピタキシャルウェーハのデバイス形成面、または、ＳＯＩウェーハのデバイス形成面に、厚さが１０ｎｍ以下のゲート酸化膜を形成するゲート酸化膜形成工程と、該ゲート酸化膜の形成後、酸素ガスを除く雰囲気ガス中で、前記シリコンウェーハ、エピタキシャルウェーハ、または、ＳＯＩウェーハを１０００℃以上で熱処理することにより、汚染金属を含んだゲート酸化膜を変質させるアニール工程と、該アニール工程後、前記ゲート酸化膜の表面に電極を形成する電極形成工程と、該電極とシリコンウェーハ、エピタキシャルウェーハ、または、ＳＯＩウェーハとの間に印加する電圧または電流を連続的に変化させ、前記ゲート酸化膜が絶縁破壊する値を測定することで、前記シリコンウェーハ、エピタキシャルウェーハ、または、ＳＯＩウェーハの表面及び表面近傍の金属汚染を評価する評価工程とを備えたウェーハの金属汚染評価方法である。 A gate oxide film having a thickness of 10 nm or less is formed on a device forming surface of a silicon wafer, a device forming surface of an epitaxial wafer on which an epitaxial layer of silicon is grown, or a device forming surface of an SOI wafer. Forming a gate oxide film, and after forming the gate oxide film, the silicon wafer, the epitaxial wafer, or the SOI wafer is heat-treated at 1000 ° C. or higher in an atmospheric gas excluding oxygen gas, thereby contaminating the metal An annealing process for altering the gate oxide film containing, an electrode forming process for forming an electrode on the surface of the gate oxide film after the annealing process, and between the electrode and a silicon wafer, an epitaxial wafer, or an SOI wafer Continuously changing the voltage or current applied to the gate Monolayer that measures the value of the dielectric breakdown, the silicon wafer, an epitaxial wafer or an evaluation process and wafer metal contamination evaluation method with a for evaluating metal contamination of surface and near surface of the SOI wafer.
請求項１に記載の発明によれば、ゲート酸化膜の厚さを１０ｎｍ以下とし、その後、酸素ガスを除く雰囲気ガス中で、シリコンウェーハ、エピタキシャルウェーハ、または、ＳＯＩウェーハを１０００℃以上の温度で熱処理する。これにより、ゲート酸化膜中の汚染金属を含むゲート酸化膜が変質し、ゲート酸化膜の絶縁性が部分的に劣化する。その後、公知の酸化膜耐圧評価法に則ってゲート酸化膜の耐圧を測定することで、シリコンウェーハ、エピタキシャルウェーハ、または、ＳＯＩウェーハの金属汚染を評価する。その結果、シリコンウェーハ、エピタキシャルウェーハ、または、ＳＯＩウェーハの金属汚染を高感度に評価することができる。 According to the first aspect of the present invention, the thickness of the gate oxide film is set to 10 nm or less, and then the silicon wafer, epitaxial wafer, or SOI wafer is heated at a temperature of 1000 ° C. or higher in an atmospheric gas excluding oxygen gas. Heat treatment. As a result, the gate oxide film containing the contaminating metal in the gate oxide film is altered, and the insulating properties of the gate oxide film are partially degraded. Then, the metal contamination of the silicon wafer, epitaxial wafer, or SOI wafer is evaluated by measuring the breakdown voltage of the gate oxide film according to a known oxide film breakdown voltage evaluation method. As a result, metal contamination of a silicon wafer, an epitaxial wafer, or an SOI wafer can be evaluated with high sensitivity.
シリコンウェーハとしては、単結晶のシリコンウェーハ、エピタキシャルシリコンウェーハでもよい。また、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のウェーハでもよい。
ここでいうエピタキシャルウェーハとは、半導体ウェーハの鏡面研磨面にシリコンがエピタキシャル成長されたウェーハである。半導体ウェーハとしては、ゲルマニウムウェーハ、ＳｉＣウェーハなどを採用することができる。
エピタキシャル成長方法としては、まず半導体ウェーハをエピタキシャル成長炉に挿入し、１０００℃以上の高温下で、例えばＳｉＨ４、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４などの原料ガスと、例えば水素ガス、窒素ガスなどのキャリアガスとを炉内に供給する。こうして、半導体ウェーハの鏡面研磨面に、所定厚さのエピタキシャル層を成長させる。
ＭＯＳキャパシタが作製されるのは、例えば、鏡面研磨されたデバイス形成面である。
ゲート酸化膜の厚さが１０ｎｍを超えると、ゲート酸化膜に取り込まれた汚染金属の体積密度が小さくなるため、感度が悪くなる。
酸素ガスを除く雰囲気ガスとしては、例えば不活性ガスを採用することができる。
The silicon wafer may be a single crystal silicon wafer or an epitaxial silicon wafer. Alternatively, a wafer having an SOI (Silicon on Insulator) structure may be used.
An epitaxial wafer here is a wafer in which silicon is epitaxially grown on a mirror-polished surface of a semiconductor wafer. As the semiconductor wafer, a germanium wafer, a SiC wafer, or the like can be employed.
As an epitaxial growth method, first, a semiconductor wafer is inserted into an epitaxial growth furnace, and a raw material gas such as SiH 4 , SiH 2 Cl 2 , SiHCl 3 , or SiCl 4 and a gas such as hydrogen gas or nitrogen gas at a high temperature of 1000 ° C. or higher. The carrier gas is supplied into the furnace. Thus, an epitaxial layer having a predetermined thickness is grown on the mirror-polished surface of the semiconductor wafer.
The MOS capacitor is manufactured on, for example, a mirror-polished device forming surface.
When the thickness of the gate oxide film exceeds 10 nm, the volume density of the contaminated metal taken into the gate oxide film becomes small, and the sensitivity is deteriorated.
As an atmospheric gas excluding oxygen gas, for example, an inert gas can be employed.
アニール工程でのシリコンウェーハ、エピタキシャルウェーハ、または、ＳＯＩウェーハの加熱温度は、１０００℃以上であれば限定されない。
１０ｎｍ以下のゲート酸化膜を形成する方法としては、ウエット酸化法またはドライ酸化法を採用することができる。
The heating temperature of the silicon wafer, the epitaxial wafer, or the SOI wafer in the annealing process is not limited as long as it is 1000 ° C. or higher.
As a method for forming a gate oxide film of 10 nm or less, a wet oxidation method or a dry oxidation method can be employed.
電極の素材としては、例えばＡｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、Ｗ、Ｔｉ、Ｈｇ、Doped-Poly-Siなどを採用することができる。
電極の形成方法としては、例えばマスクスパッタ法を採用することができる。
マスクスパッタ法とは、真空中に放電用ガスを導入して電極間に電圧を印加するとグロー放電が発生し、プラズマ中の正のイオンが陰極上のターゲットの表面に衝突してターゲット原子を弾き出す。このスパッタ現象を利用し、マスクに形成されたパターン孔を通してゲート酸化膜上に薄膜（電極）を形成する方法である。
As the electrode material, for example, Al, AlSi, AlSiCu, W, Ti, Hg, Doped-Poly-Si, or the like can be employed.
As a method for forming the electrode, for example, a mask sputtering method can be employed.
In the mask sputtering method, when a discharge gas is introduced into a vacuum and a voltage is applied between the electrodes, glow discharge is generated, and positive ions in the plasma collide with the surface of the target on the cathode to eject target atoms. . In this method, a thin film (electrode) is formed on a gate oxide film through a pattern hole formed in a mask using this sputtering phenomenon.
請求項２に記載の発明は、前記ゲート酸化膜の厚さは３〜１０ｎｍである請求項１に記載のウェーハの金属汚染評価方法である。
ゲート酸化膜の厚さが３ｎｍ未満ではトンネル電流が流れ出す。また、１０ｎｍを超えてゲート酸化膜の厚みが厚くなると、ゲート酸化膜に取り込まれた汚染金属の体積密度が小さくなるため、感度が悪くなる。ゲート酸化膜の好ましい厚さは５〜１０ｎｍである。
The invention according to claim 2 is the wafer metal contamination evaluation method according to claim 1, wherein the gate oxide film has a thickness of 3 to 10 nm.
When the thickness of the gate oxide film is less than 3 nm, a tunnel current starts to flow. On the other hand, when the thickness of the gate oxide film exceeds 10 nm, the volume density of the contaminated metal taken into the gate oxide film is reduced, and the sensitivity is deteriorated. A preferable thickness of the gate oxide film is 5 to 10 nm.
請求項３に記載の発明は、前記雰囲気ガスは不活性ガスである請求項１または請求項２に記載のウェーハの金属汚染評価方法である。
不活性ガスとしては、Ｎ２ガス、Ｈｅガス、Ｎｅガス、あるいはＡｒガスなどが挙げられる。
The invention according to claim 3 is the metal contamination evaluation method for a wafer according to claim 1 or 2, wherein the atmospheric gas is an inert gas.
Examples of the inert gas include N 2 gas, He gas, Ne gas, and Ar gas.
請求項４に記載の発明は、前記熱処理の温度は１０００〜１２００℃である請求項１〜請求項３のうち、何れか１項に記載のウェーハの金属汚染評価方法である。
熱処理温度が１０００℃未満では化学反応が起きにくく、ゲート酸化膜が変質しにくい。また、１２００℃を超えると炉内で新たな金属汚染が発生する可能性が高まる。好ましい熱処理温度は１０００〜１１００℃である。
Invention of Claim 4 is the metal contamination evaluation method of the wafer of any one of Claims 1-3 which the temperature of the said heat processing is 1000-1200 degreeC.
When the heat treatment temperature is less than 1000 ° C., a chemical reaction hardly occurs and the gate oxide film hardly changes. Moreover, when it exceeds 1200 degreeC, possibility that a new metal contamination will generate | occur | produce in a furnace increases. A preferable heat treatment temperature is 1000 to 1100 ° C.
請求項５に記載の発明は、前記熱処理の時間は３０〜１２０分である請求項１〜請求項４のうち、何れか１項に記載のウェーハの金属汚染評価方法である。
熱処理時間が３０分未満では化学反応が起きにくく、ゲート酸化膜も変質しにくい。また、１２０分を超えると炉内で新たな金属汚染が発生する可能性が高くなる。好ましい熱処理時間は３０〜６０分である。
The invention according to claim 5 is the method for evaluating metal contamination of a wafer according to any one of claims 1 to 4, wherein the heat treatment time is 30 to 120 minutes.
When the heat treatment time is less than 30 minutes, a chemical reaction hardly occurs and the gate oxide film hardly changes. Moreover, when it exceeds 120 minutes, possibility that a new metal contamination will generate | occur | produce in a furnace becomes high. A preferable heat treatment time is 30 to 60 minutes.
請求項６に記載の発明は、前記電極の形成方法が、マスクスパッタ法である請求項１〜請求項５のうち、何れか１項に記載のウェーハの金属汚染評価方法である。 A sixth aspect of the present invention is the metal contamination evaluation method for a wafer according to any one of the first to fifth aspects, wherein the electrode forming method is a mask sputtering method.
この発明によれば、ゲート酸化膜の厚さを１０ｎｍ以下とし、酸素を含まない雰囲気ガス中で、シリコンウェーハを１０００℃以上で熱処理するので、金属汚染を含むゲート酸化膜が化学反応を起こし、シリケイトのようなものにゲート酸化膜が変質することにより、ゲート酸化膜の絶縁性が部分的に劣化し、シリコンウェーハ、エピタキシャルウェーハ、または、ＳＯＩウェーハ表面及び表面近傍の金属汚染を、高感度に評価することができる。 According to the present invention, the thickness of the gate oxide film is 10 nm or less, and the silicon wafer is heat-treated at 1000 ° C. or higher in an atmosphere gas not containing oxygen. Therefore, the gate oxide film containing metal contamination causes a chemical reaction, By changing the gate oxide to something like silicate, the insulation of the gate oxide partially deteriorates, and the silicon contamination of the silicon wafer, epitaxial wafer, or SOI wafer surface and near the surface is highly sensitive. Can be evaluated.
以下、この発明の実施例を参照して説明する。 Hereinafter, the present invention will be described with reference to embodiments.
図１に示すように、この実施例によれば、まず汚染評価のためのエピタキシャルウェーハを作製する。Ｇｒｏｗ−ｉｎ欠陥などの要因を無くすため、エピタキシャルウェーハを用いた。具体的には、ＣＺ法により引き上げられた単結晶シリコンインゴットに、ブロック切断、スライス、面取り、ラッピング、鏡面研磨などを施し、シリコンウェーハを多数枚作製する。各シリコンウェーハは、厚さ７２５μｍ、直径２００ｍｍで、表面がそれぞれ鏡面仕上げされている。 As shown in FIG. 1, according to this embodiment, an epitaxial wafer is first prepared for contamination evaluation. An epitaxial wafer was used in order to eliminate factors such as grow-in defects. Specifically, a single crystal silicon ingot pulled up by the CZ method is subjected to block cutting, slicing, chamfering, lapping, mirror polishing, and the like to produce a large number of silicon wafers. Each silicon wafer has a thickness of 725 μm and a diameter of 200 mm, and has a mirror-finished surface.
次に、鏡面研磨面を上向きにし、各シリコンウェーハをエピタキシャル装置のエピタキシャル成長炉内のサセプタに順次搭載する。そして、各ウェーハの鏡面研磨面に、シリコンからなるエピタキシャル層をそれぞれ成長させる。これにより、各鏡面研磨面に厚さ２〜４μｍのエピタキシャル層が成長された多数枚のエピタキシャルウェーハが作製される。各エピタキシャルウェーハは、方位（１００）、ｐ／ｐ−、基板比抵抗：１０〜２０ｍΩｃｍである。 Next, with the mirror-polished surface facing upward, each silicon wafer is sequentially mounted on a susceptor in the epitaxial growth furnace of the epitaxial apparatus. Then, an epitaxial layer made of silicon is grown on the mirror polished surface of each wafer. As a result, a large number of epitaxial wafers are produced in which an epitaxial layer having a thickness of 2 to 4 μm is grown on each mirror-polished surface. Each epitaxial wafer has an orientation (100), p / p − , and a substrate specific resistance of 10 to 20 mΩcm.
その後、各エピタキシャルウェーハに対して、順次、ＳＣ−１洗浄およびＳＣ−２洗浄を行う。これにより、各エピタキシャルウェーハのエピタキシャル層の表面の清浄度が均一化する。次に、各エピタキシャルウェーハのエピタキシャル層の表面全域に、スピンコート法によりＦｅ、Ｎｉ、Ｃｕの何れかを故意に汚染する。
次いで、各汚染金属を含むウェーハ群中から、１枚ずつエピタキシャルウェーハを抜き出し、ＴＸＲＦ（全反射蛍光Ｘ線）により、それぞれの金属の汚染量を測定しておく。これは、ウェーハ表面全域に均一に汚染ができているか、または後述するＧＯＩ評価を利用した金属汚染の評価の信頼性を確認するためである。
Thereafter, SC-1 cleaning and SC-2 cleaning are sequentially performed on each epitaxial wafer. Thereby, the cleanliness of the surface of the epitaxial layer of each epitaxial wafer is made uniform. Next, the entire surface of the epitaxial layer of each epitaxial wafer is intentionally contaminated with Fe, Ni, or Cu by spin coating.
Next, one epitaxial wafer is extracted from the wafer group including each contaminated metal, and the amount of contamination of each metal is measured by TXRF (total reflection fluorescent X-ray). This is for confirming the reliability of the metal contamination evaluation using the GOI evaluation described later, whether the wafer surface is uniformly contaminated.
続いて、Ｎｉ汚染のエピタキシャルウェーハと、Ｃｕ汚染のエピタキシャルウェーハとに対して、９００℃、Ｎ２ガス１００％の雰囲気で、Ｄｒｉｖｅ−ｉｎ（熱拡散）処理する。これにより、ＮｉまたはＣｕが、対応するエピタキシャル層中に均一に拡散される。熱処理は１時間である。Ｆｅに対しては、エピタキシャル層中に拡散するよりも、Ｄｒｉｖｅ−ｉｎ処理時に形成される酸化膜に拡散する割合が大きいため、Ｄｒｉｖｅ−ｉｎ処理を省いた。Ｄｒｉｖｅ−ｉｎ処理時に発生した酸化膜は、この処理後、１％のフッ酸洗浄により除去する。こうして、エピタキシャル層がＦｅ、Ｎｉ、Ｃｕの何れかによって所定の量だけ汚染されたエピタキシャルウェーハが作製される。 Subsequently, a drive-in (thermal diffusion) process is performed on the Ni-contaminated epitaxial wafer and the Cu-contaminated epitaxial wafer in an atmosphere of 900 ° C. and N 2 gas 100%. Thereby, Ni or Cu is diffused uniformly in the corresponding epitaxial layer. The heat treatment is for 1 hour. Since the diffusion rate of Fe in the oxide film formed during the drive-in process is larger than that in the epitaxial layer, the drive-in process is omitted. The oxide film generated during the drive-in process is removed by cleaning with 1% hydrofluoric acid after this process. Thus, an epitaxial wafer in which the epitaxial layer is contaminated by a predetermined amount by any of Fe, Ni, and Cu is manufactured.
次に、エピタキシャルウェーハのデバイス形成面に、ゲート酸化膜を形成する酸化膜形成工程を説明する。各エピタキシャルウェーハをドライ酸化し、エピタキシャル層の表面に対して、汚染金属の種類毎に膜厚９ｎｍ、１１ｎｍのゲート酸化膜をそれぞれ形成する。具体的なドライ酸化としては、各エピタキシャルウェーハをドライ酸化装置の炉内に挿入し、Ｎ２ガスとＯ２ガスの比が１０：１となる雰囲気中で、ゲート酸化膜の膜厚が９ｎｍの場合には９５０℃、５０分の熱処理、また膜厚１１ｎｍの場合には９５０℃、７５分の熱処理を行う。 Next, an oxide film forming process for forming a gate oxide film on the device forming surface of the epitaxial wafer will be described. Each epitaxial wafer is dry-oxidized, and a gate oxide film having a film thickness of 9 nm and 11 nm is formed on the surface of the epitaxial layer for each type of contaminating metal. As a specific dry oxidation, each epitaxial wafer is inserted into a furnace of a dry oxidation apparatus, and the gate oxide film thickness is 9 nm in an atmosphere where the ratio of N 2 gas to O 2 gas is 10: 1. In this case, heat treatment is performed at 950 ° C. for 50 minutes, and when the film thickness is 11 nm, heat treatment is performed at 950 ° C. for 75 minutes.
次に、ゲート酸化膜形成後のアニール工程を施す。すなわち、各エピタキシャルウェーハを、加熱温度１０００℃、１００％のＮ２ガス雰囲気中で１時間、熱処理する。これにより、ゲート酸化膜内に拡散した汚染金属がシリコンや酸化膜と化学反応を起こし、ゲート酸化膜を変質化させ、例えばシリケイトになる。そのため、ゲート酸化膜の絶縁性が部分的に劣化する。比較のため、アニール工程を通さないエピタキシャルウェーハも作製した。 Next, an annealing process is performed after the gate oxide film is formed. That is, each epitaxial wafer is heat-treated for 1 hour in an N 2 gas atmosphere at a heating temperature of 1000 ° C. and 100%. As a result, the contaminated metal diffused in the gate oxide film causes a chemical reaction with the silicon or oxide film, alters the gate oxide film, and becomes, for example, silicate. Therefore, the insulating property of the gate oxide film is partially degraded. For comparison, an epitaxial wafer that did not pass through the annealing process was also produced.
次に、ゲート酸化膜の表面に電極を形成する電極形成工程を説明する。ここで工程が簡略なマスクスパッタ法で作製した。すなわち、電極として、図示しないマグネトロンスパッタリング装置により、所定の大きさのＡｌＳｉＣｕ電極をゲート酸化膜上に形成する。電極の大きさＳは８ｍｍ２である。
マグネトロンスパッタリング装置は、エピタキシャルウェーハが載置される試料台を収納したスパッタリング室を有している。試料台の上方には、ＡｌＳｉＣｕ合金製のターゲット（平板）が配置されている。ターゲットには、直流電源が接続されている。ターゲットの上方にはマグネットが配置され、放電空間には電場と磁場とを同時にかけることができる。
Next, an electrode forming process for forming electrodes on the surface of the gate oxide film will be described. Here, it was manufactured by a mask sputtering method with a simple process. That is, as an electrode, an AlSiCu electrode having a predetermined size is formed on the gate oxide film by a magnetron sputtering apparatus (not shown). The size S of the electrode is 8 mm 2 .
The magnetron sputtering apparatus has a sputtering chamber that houses a sample table on which an epitaxial wafer is placed. A target (flat plate) made of AlSiCu alloy is disposed above the sample stage. A DC power supply is connected to the target. A magnet is disposed above the target, and an electric field and a magnetic field can be simultaneously applied to the discharge space.
電極形成時には、まず試料台上のエピタキシャルウェーハの表面に、電極のパターン孔を有するセラミックス製のマスクを載置する。次に、スパッタリング室にアルゴンガスを供給しながら、電界に垂直に磁界を加えてマグネトロン放電を発生させる。これにより、アルゴン粒子のターゲットに対してのスパッタが発生する。これに伴い、ターゲットの表面からＡｌＳｉＣｕ粒子が飛び出す。飛び出した粒子は、マスクのパターン孔を通してエピタキシャル層の表面の一部分に堆積し、電極を形成する。電極としてはＡｌＳｉＣｕに代えて、低抵抗のＰｏｌｙ−Ｓｉを採用してもよい。 At the time of electrode formation, a ceramic mask having electrode pattern holes is first placed on the surface of the epitaxial wafer on the sample stage. Next, a magnetron discharge is generated by applying a magnetic field perpendicular to the electric field while supplying argon gas to the sputtering chamber. Thereby, the sputter | spatter with respect to the target of argon particle generate | occur | produces. Along with this, AlSiCu particles jump out of the surface of the target. The protruding particles are deposited on a part of the surface of the epitaxial layer through the pattern hole of the mask to form an electrode. Low-resistance Poly-Si may be adopted as the electrode instead of AlSiCu.
エピタキシャル層の金属汚染の評価としては、定電流ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）特性を利用した公知の酸化膜耐圧評価法に則り、ゲート酸化膜の耐圧を測定することで、エピタキシャル層の金属汚染を評価する。この評価法は、ＴＺＤＢ（Ｔｉｍｅ−Ｚｅｒｏ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）特性を利用した評価法より、低い汚染量の金属汚染に対しても検出することができる。 As an evaluation of the metal contamination of the epitaxial layer, the metal contamination of the epitaxial layer is measured by measuring the breakdown voltage of the gate oxide film in accordance with a known oxide film breakdown voltage evaluation method using a constant current TDDB (Time Dependent Dielectric Breakdown) characteristic. evaluate. This evaluation method can detect even a metal contamination with a lower amount of contamination than an evaluation method using a TZDB (Time-Zero Dielectric Breakdown) characteristic.
その評価結果を、図２、図３のグラフに示す。汚染金属毎に４枚のエピタキシャルウェーハを使用し、そのうち、汚染金属毎２枚のエピタキシャルウェーハには、ゲート酸化膜の形成後のアニール処理が施されていないものとする。図２、図３中のＲｅｆは、金属汚染されていないエピタキシャルウェーハの評価である。
判定は、Ｔｏｘ（ゲート酸化膜）が１１ｎｍの場合、０．１Ｃ／ｃｍ２判定での良品率とした。また、Ｔｏｘが９ｎｍの場合には、０．０１Ｃ／ｃｍ２判定での良品率とした。
The evaluation results are shown in the graphs of FIGS. It is assumed that four epitaxial wafers are used for each contaminated metal, and of these, two epitaxial wafers for each contaminated metal are not subjected to annealing after the formation of the gate oxide film. Ref in FIG. 2 and FIG. 3 is an evaluation of an epitaxial wafer not contaminated with metal.
The determination was a non-defective rate in 0.1 C / cm 2 determination when Tox (gate oxide film) was 11 nm. In addition, when Tox was 9 nm, the yield rate was determined to be 0.01 C / cm 2 .
図２、図３のグラフより明らかなように、Ｎｉ汚染に対しては、ゲート酸化膜の厚薄および酸化後のアニール処理の有無に拘らず、１．５×１０１０ａｔｏｍｓ／ｃｍ２の汚染量まで、汚染の有無の評価が可能であった。しかしながら、Ｆｅ汚染とＣｕ汚染とに対しては、Ｔｏｘが１１ｎｍの場合において、ゲート酸化膜の形成後にアニールを行っても、金属汚染量が６×１０１０／ｃｍ２ については汚染の有無を評価できなかった。
そのうち、Ｃｕ汚染に関しては、ゲート酸化膜厚にかかわらず、ゲート酸化膜の形成後にアニール処理を行うことで、汚染量３×１０１０ａｔｏｍｓ／ｃｍ２まで汚染に対する感度が高まる。
またＦｅ汚染に関しては、Ｔｏｘが９ｎｍの場合、ゲート酸化膜の形成後のアニール処理を行うと、３×１０１０ａｔｏｍｓ／ｃｍ２まで汚染の有無の評価を行うことができた。
As is apparent from the graphs of FIGS. 2 and 3, with respect to Ni contamination, the amount of contamination is 1.5 × 10 10 atoms / cm 2 regardless of the thickness of the gate oxide film and the presence or absence of the annealing treatment after oxidation. Until then, it was possible to evaluate the presence or absence of contamination. However, with respect to Fe contamination and Cu contamination, if Tox is 11 nm, even if annealing is performed after formation of the gate oxide film, the presence or absence of contamination is evaluated when the metal contamination amount is 6 × 10 10 / cm 2. could not.
Among them, regarding Cu contamination, regardless of the gate oxide film thickness, the sensitivity to the contamination is increased up to a contamination amount of 3 × 10 10 atoms / cm 2 by performing an annealing process after the gate oxide film is formed.
Regarding Fe contamination, when Tox was 9 nm, the presence or absence of contamination could be evaluated up to 3 × 10 10 atoms / cm 2 when annealing was performed after formation of the gate oxide film.
このように、ゲート酸化膜の厚さを１０ｎｍ以下とし、ゲート酸化膜形成後にＮ２ガスの雰囲気で、エピタキシャルウェーハを１０００℃以上で熱処理することで、ゲート酸化膜中の汚染金属が化学反応を起こし、ゲート酸化膜が変質することにより、ゲート酸化膜の絶縁性の度合いが部分的に劣化し、エピタキシャル層の金属汚染を、Ｆｅ、Ｎｉ、Ｃｕの何れの金属汚染に対しても高感度に評価することができる。
ここでは、エピタキシャルウェーハについての金属汚染の評価を行ったが、シリコンウェーハについても同様の試験を行えば、同じような評価結果が得られる。
As described above, the thickness of the gate oxide film is set to 10 nm or less, and the epitaxial wafer is heat-treated at 1000 ° C. or higher in an N 2 gas atmosphere after the gate oxide film is formed, so that the contaminated metal in the gate oxide film undergoes a chemical reaction. Owing to the deterioration of the gate oxide film, the degree of insulation of the gate oxide film is partially deteriorated, and the metal contamination of the epitaxial layer is highly sensitive to any metal contamination of Fe, Ni and Cu. Can be evaluated.
Here, the metal contamination of the epitaxial wafer was evaluated, but a similar evaluation result can be obtained by performing the same test on the silicon wafer.
Claims (6)
該ゲート酸化膜の形成後、酸素ガスを除く雰囲気ガス中で、前記シリコンウェーハ、エピタキシャルウェーハ、または、ＳＯＩウェーハを１０００℃以上で熱処理することにより、汚染金属を含んだゲート酸化膜を変質させるアニール工程と、
該アニール工程後、前記ゲート酸化膜の表面に電極を形成する電極形成工程と、
該電極とシリコンウェーハ、エピタキシャルウェーハ、または、ＳＯＩウェーハとの間に印加する電圧または電流を連続的に変化させ、前記ゲート酸化膜が絶縁破壊する値を測定することで、前記シリコンウェーハ、エピタキシャルウェーハ、または、ＳＯＩウェーハの表面及び表面近傍の金属汚染を評価する評価工程とを備えたウェーハの金属汚染評価方法。 A gate oxide film forming step of forming a gate oxide film having a thickness of 10 nm or less on a device forming surface of a silicon wafer, a device forming surface of an epitaxial wafer on which an epitaxial layer of silicon is grown, or a device forming surface of an SOI wafer; ,
After the gate oxide film is formed, the silicon wafer, the epitaxial wafer, or the SOI wafer is heat-treated at 1000 ° C. or higher in an atmospheric gas excluding oxygen gas, thereby annealing the gate oxide film containing a contaminated metal. Process,
An electrode forming step of forming an electrode on the surface of the gate oxide film after the annealing step;
By continuously changing the voltage or current applied between the electrode and the silicon wafer, epitaxial wafer, or SOI wafer, and measuring the value at which the gate oxide film breaks down, the silicon wafer or epitaxial wafer is measured. Or an evaluation process for evaluating metal contamination on the surface of the SOI wafer and in the vicinity of the surface.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003318699A JP4356973B2 (en) | 2003-09-10 | 2003-09-10 | Wafer metal contamination evaluation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003318699A JP4356973B2 (en) | 2003-09-10 | 2003-09-10 | Wafer metal contamination evaluation method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005086106A true JP2005086106A (en) | 2005-03-31 |
| JP4356973B2 JP4356973B2 (en) | 2009-11-04 |
Family
ID=34417909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003318699A Expired - Lifetime JP4356973B2 (en) | 2003-09-10 | 2003-09-10 | Wafer metal contamination evaluation method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4356973B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007281119A (en) * | 2006-04-05 | 2007-10-25 | Sumco Corp | Wafer for evaluating heat treatment, method of evaluating heat treatment, and method of manufacturing semiconductor wafer |
| WO2010039570A2 (en) * | 2008-09-30 | 2010-04-08 | Hemlock Semiconductor Corporation | Method of determining an amount of impurities that a contaminating material contributes to high purity silicon and furnace for treating high purity silicon |
| JP2012222109A (en) * | 2011-04-07 | 2012-11-12 | Shin Etsu Handotai Co Ltd | Evaluation method for silicon single-crystal wafer |
-
2003
- 2003-09-10 JP JP2003318699A patent/JP4356973B2/en not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007281119A (en) * | 2006-04-05 | 2007-10-25 | Sumco Corp | Wafer for evaluating heat treatment, method of evaluating heat treatment, and method of manufacturing semiconductor wafer |
| WO2010039570A2 (en) * | 2008-09-30 | 2010-04-08 | Hemlock Semiconductor Corporation | Method of determining an amount of impurities that a contaminating material contributes to high purity silicon and furnace for treating high purity silicon |
| WO2010039570A3 (en) * | 2008-09-30 | 2010-11-18 | Hemlock Semiconductor Corporation | Method of determining an amount of impurities that a contaminating material contributes to high purity silicon and furnace for treating high purity silicon |
| CN102209685A (en) * | 2008-09-30 | 2011-10-05 | 赫姆洛克半导体公司 | Method of determining an amount of impurities that a contaminating material contributes to high purity silicon and furnace for treating high purity silicon |
| JP2012504097A (en) * | 2008-09-30 | 2012-02-16 | ヘムロック・セミコンダクター・コーポレーション | Method for determining the amount of impurities whose contaminants contribute to high purity silicon and furnace for processing high purity silicon |
| EP2567939A3 (en) * | 2008-09-30 | 2014-07-09 | Hemlock Semiconductor Corporation | Method of determining an amount of impurities that a contaminating material contributes to high purity silicon and furnace for treating high purity silicon |
| US8895324B2 (en) | 2008-09-30 | 2014-11-25 | Hemlock Semiconductor Corporation | Method of determining an amount of impurities that a contaminating material contributes to high purity silicon |
| CN103149326B (en) * | 2008-09-30 | 2015-09-09 | 赫姆洛克半导体公司 | Measure contaminated materials to contribute to the method for the amount of the impurity of HIGH-PURITY SILICON |
| JP2012222109A (en) * | 2011-04-07 | 2012-11-12 | Shin Etsu Handotai Co Ltd | Evaluation method for silicon single-crystal wafer |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4356973B2 (en) | 2009-11-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI395844B (en) | Silicon wafer and fabrication method thereof | |
| WO2000041227A1 (en) | Method for thermally annealing silicon wafer and silicon wafer | |
| US20060003565A1 (en) | Method and apparatus for manufacturing semiconductor device | |
| EP1596437A1 (en) | Method for manufacturing soi wafer and soi wafer | |
| JPH0997789A (en) | Manufacture of semiconductor device | |
| JP4832067B2 (en) | Silicon member and manufacturing method thereof | |
| JPWO2008081567A1 (en) | Evaluation method of silicon wafer | |
| JP6971622B2 (en) | Manufacturing method of semiconductor wafer and semiconductor wafer | |
| TWI380360B (en) | ||
| US7560363B2 (en) | Manufacturing method for SIMOX substrate | |
| US7517812B2 (en) | Method and system for forming a nitrided germanium-containing layer using plasma processing | |
| US7517818B2 (en) | Method for forming a nitrided germanium-containing layer using plasma processing | |
| JP4356973B2 (en) | Wafer metal contamination evaluation method | |
| JP3516596B2 (en) | Method for manufacturing semiconductor device | |
| JP3565068B2 (en) | Heat treatment method for silicon wafer and silicon wafer | |
| JP2002151519A (en) | Annealed wafer and manufacturing method thereof | |
| TW200406848A (en) | Method of eliminating boron contamination of annealed wafer | |
| JP2002343800A (en) | Silicon semiconductor device and its manufacturing method | |
| JP2004063721A (en) | Method for evaluating ni contamination in silicon wafer | |
| JP2003347241A (en) | Carbon thin film removing method, surface modifying method, and treatment device therefor | |
| JPH0794735A (en) | Mos structure | |
| JP2001044193A (en) | Method of forming silicon oxide film and silicon nitride oxide film, and silicon wafer | |
| JP4784253B2 (en) | Wafer inspection method and apparatus | |
| JPS5840818A (en) | Introduction of impurity | |
| JP2008159868A (en) | Method for manufacturing simox substrate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051111 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070723 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070803 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071002 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071026 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090803 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120814 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4356973 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120814 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130814 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |