JP2005086065A - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
本発明は半導体装置の製造方法に関し、特に金属−絶縁膜−金属(以下、MIMと言う)容量素子を搭載した半導体装置の製造方法に関するものである。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device on which a metal-insulating film-metal (hereinafter referred to as MIM) capacitive element is mounted.
半導体集積回路の高周波化の進展により、衛星放送や携帯電話用の高周波用集積回路に大容量のMIM容量素子が搭載されている(例えば、特許文献1参照)。 With the progress of high-frequency semiconductor integrated circuits, high-capacity MIM capacitors are mounted on high-frequency integrated circuits for satellite broadcasting and mobile phones (see, for example, Patent Document 1).
MIM容量素子の製造工程においてTiN膜上に形成したSiN膜をレジストマスクに用いたドライエッチによりパターニングする場合がある。以下、従来のMIM型容量の製造方法について図面を参照しながら説明する。図7〜図8は、従来のMIM型容量を有する半導体装置の製造工程を示す断面図である。 In some cases, the SiN film formed on the TiN film is patterned by dry etching using a resist mask in the manufacturing process of the MIM capacitor element. A conventional MIM type capacitor manufacturing method will be described below with reference to the drawings. 7 to 8 are cross-sectional views showing a manufacturing process of a conventional semiconductor device having an MIM type capacitor.
まず、図7(a)に示すように、MIM容量素子の下部電極となる最上層がTiN膜300となる構造の導電体膜301を形成した後、容量絶縁膜となるSiN膜302を形成し、フォトリソグラフィー技術によりレジストパターン303を形成する。
First, as shown in FIG. 7A, after forming a
次に、図7(b)に示すように、CF4とCHF3の混合ガスをエッチングガスに用いたドライエッチングを行い、SiN膜302をレジストパターン303に沿ってパターニングする。
Next, as shown in FIG. 7B, dry etching using a mixed gas of CF 4 and CHF 3 as an etching gas is performed, and the SiN
エッチング処理後、図8(a)に示すように、レジストを除去するためにアッシング処理を行う。このアッシング処理では露出したTiN膜300上やレジストパターン303上に堆積した炭素とフッ素の重合膜であるフロロカーボン膜304も併せて除去する。通常、レジスト除去で用いるアッシング処理装置では基板の温度を150〜250℃程度に制御しながら処理を行う。
しかしながら、上記のエッチング方法では、エッチングガスにCHF3を用いているためエッチング時にフロロカーボン膜304が多く発生し、またそのフロロカーボン膜304は被エッチング膜のSiN膜302の窒素や下地のTiN膜300のチタンを含んだ重合膜となりアッシング処理で除去されにくくなる。その結果、アッシング後は図8(a)に示したようにならず、図8(b)に示すように、堆積したフロロカーボン膜304に覆われたレジストが除去できずにレジスト除去残り305が発生する課題があった。
However, in the above etching method, since CHF 3 is used as the etching gas, a lot of
さらに、同じく図8(b)に示すように、アッシング処理時の基板温度が高温に制御されているためTiN膜300上に堆積したフロロカーボン膜304からフッ素ラジカルが発生してTiN膜300表面をエッチングしてしまう課題もあった。
Further, as shown in FIG. 8B, since the substrate temperature during the ashing process is controlled to a high temperature, fluorine radicals are generated from the
本発明は上記の問題点を解決するもので、アッシング処理時にレジスト除去残りが発生せず、さらにTiN膜表面をエッチングしない処理方法を提供することを目的としている。 The present invention solves the above-described problems, and an object of the present invention is to provide a processing method that does not cause residual resist removal during ashing and does not etch the TiN film surface.
上記の目的を達成するために、本発明による第1の半導体装置の製造方法は、半導体基板上の絶縁膜上に導電体膜を形成する工程と、導電体膜上に容量絶縁膜を形成する工程と、容量絶縁膜上にレジストパターンを形成する工程と、レジストパターンをマスクにして容量絶縁膜をエッチングする工程と、エッチング工程の後にレジストパターンをアッシングする工程と、アッシング工程の後に容量絶縁膜をマスクにして導電体膜をエッチングして下部電極を形成する工程と、下部電極の形成工程の後に容量絶縁膜上に金属層からなる上部電極を形成する工程とを備え、容量絶縁膜のエッチング工程はエッチングガスにCHF3を含まずCF4のみを用いて行い、アッシング工程は基板温度を100℃以下で室温以上に制御して行うことを特徴とする。 In order to achieve the above object, a first method of manufacturing a semiconductor device according to the present invention includes a step of forming a conductor film on an insulating film on a semiconductor substrate and a capacitor insulating film on the conductor film. A step of forming a resist pattern on the capacitor insulating film, a step of etching the capacitor insulating film using the resist pattern as a mask, a step of ashing the resist pattern after the etching step, and a capacitor insulating film after the ashing step Etching the conductor film using the mask as a mask, and forming a lower electrode, and after forming the lower electrode, forming an upper electrode made of a metal layer on the capacitor insulating film. The process is performed using only CF 4 without CHF 3 as an etching gas, and the ashing process is performed by controlling the substrate temperature to 100 ° C. or lower and above room temperature. To do.
次に、本発明による第2の半導体装置の製造方法は、半導体基板上の絶縁膜上に導電体膜を形成する工程と、導電体膜上に容量絶縁膜を形成する工程と、容量絶縁膜上に金属層からなる上部電極を形成する工程と、上部電極を含む容量絶縁膜上に第1のレジストパターンを形成する工程と、第1のレジストパターンをマスクにして容量絶縁膜をエッチングする工程と、エッチング工程の後に第1のレジストパターンをアッシングする工程と、アッシング工程の後に容量絶縁膜を含む導電体膜上に第2のレジストパターンを形成する工程と、第2のレジストパターンをマスクにして導電体膜をエッチングして下部電極を形成する工程とを備え、容量絶縁膜のエッチング工程はエッチングガスにCHF3を含まずCF4のみを用いて行い、アッシング工程は基板温度を100℃以下で室温以上に制御して行うことを特徴とする。 Next, a second method for manufacturing a semiconductor device according to the present invention includes a step of forming a conductor film on an insulating film on a semiconductor substrate, a step of forming a capacitor insulating film on the conductor film, and a capacitor insulating film. A step of forming an upper electrode made of a metal layer, a step of forming a first resist pattern on the capacitive insulating film including the upper electrode, and a step of etching the capacitive insulating film using the first resist pattern as a mask Ashing the first resist pattern after the etching step, forming the second resist pattern on the conductor film including the capacitive insulating film after the ashing step, and using the second resist pattern as a mask And forming a lower electrode by etching the conductor film, and the capacitor insulating film etching process is performed using only CF 4 without CHF 3 as an etching gas. The step is performed by controlling the substrate temperature to 100 ° C. or lower and room temperature or higher.
上記の半導体装置の製造方法において、導電体膜は少なくとも最上層に窒化チタン膜またはチタン膜を有することが好ましい。 In the above method for manufacturing a semiconductor device, the conductor film preferably has a titanium nitride film or a titanium film as at least the uppermost layer.
上記の半導体装置の製造方法において、容量絶縁膜は窒化シリコン膜または酸窒化シリコン膜であることが好ましい。 In the above method for manufacturing a semiconductor device, the capacitor insulating film is preferably a silicon nitride film or a silicon oxynitride film.
上記の構成によると、エッチング処理時に堆積するフロロカーボン膜を低減することができ、アッシング処理時のレジスト除去残りを発生させない。また、アッシング処理時のフロロカーボン膜から発生するフッ素ラジカルによる容量絶縁膜表面のエッチングを低減することができ、導電体膜表面を平滑なままフロロカーボン膜を除去することができる。 According to said structure, the fluorocarbon film | membrane deposited at the time of an etching process can be reduced, and the resist removal residue at the time of an ashing process does not generate | occur | produce. In addition, etching of the surface of the capacitive insulating film due to fluorine radicals generated from the fluorocarbon film during the ashing treatment can be reduced, and the fluorocarbon film can be removed while the conductor film surface is smooth.
以上のように、本発明の半導体装置の製造方法によれば、エッチングガスにCHF3を含まずCF4のみを用いて、エッチング時にレジストパターンおよび導電体膜表面に堆積するフロロカーボン膜を減少させ、さらにレジストパターンおよび導電体膜表面に堆積したフロロカーボン膜を酸素プラズマ処理で除去する際、基板温度を100℃以下で室温以上に制御して、フロロカーボン膜から発生するフッ素ラジカルを減少させることによって、導電体膜表面のエッチングを発生させることなく、導電体膜上の容量絶縁膜のパターニングを実現できる。従って、MIM容量素子を搭載した半導体装置を簡便な工程で、しかも歩留まり良く製造することができる。 As described above, according to the method for manufacturing a semiconductor device of the present invention, the etching gas does not contain CHF 3 and only CF 4 is used to reduce the fluorocarbon film deposited on the resist pattern and the conductor film surface during etching, Furthermore, when the fluorocarbon film deposited on the resist pattern and the conductor film surface is removed by oxygen plasma treatment, the substrate temperature is controlled to room temperature or higher at 100 ° C. or lower to reduce the fluorine radicals generated from the fluorocarbon film, thereby reducing the conductivity. Patterning of the capacitive insulating film on the conductor film can be realized without causing etching of the body film surface. Therefore, a semiconductor device on which the MIM capacitor element is mounted can be manufactured with a simple process and with a high yield.
(第1の実施形態)
以下、本発明による第1の実施形態について、図面を参照しながら説明する。図1〜図3は、本実施形態におけるMIM型容量の製造工程を示す断面図である。
(First embodiment)
Hereinafter, a first embodiment according to the present invention will be described with reference to the drawings. 1 to 3 are cross-sectional views showing the manufacturing process of the MIM type capacitor in this embodiment.
まず、図1(a)に示すように、半導体素子が形成された半導体基板100にSiO2膜からなる絶縁膜101と半導体素子と配線を接続するタングステンからなる金属プラグ102とを形成する。
First, as shown in FIG. 1A, an
次に、図1(b)に示すように、MIM容量素子の下部電極あるいは下層配線となる、最上層がTiN膜103からなる導電体膜104を形成し、その上に容量絶縁膜となるSiN膜105を形成する。続いてフォトリソグラフィーを行うことによりSiN膜105上にレジストパターン106を形成する。
Next, as shown in FIG. 1B, a
次に、CF4のみをエッチングガスとした異方性のドライエッチングを行うことにより、SiN膜105をレジストパターン106に沿って選択的に除去する。この時、従来技術のCF4とCHF3を用いたエッチングと比較した場合には少ないが、図2(a)に示すように、レジストパターン106および露出したTiN膜103上にフロロカーボン膜107が堆積する。
Next, by performing anisotropic dry etching using only CF 4 as an etching gas, the SiN
次に、図2(b)に示すように、レジストパターン106およびTiN膜103上に堆積したフロロカーボン膜107を100℃以下で室温以上に電極温度を制御したアッシング処理により除去する。
Next, as shown in FIG. 2B, the
次に、図3(a)に示すように、SiN膜105をマスクとして下部電極あるいは下層配線となる導電体膜104を異方性のエッチングによりSiN膜105に沿って除去する。
Next, as shown in FIG. 3A, using the SiN
次に、図3(b)に示すように、MIM容量素子の上部電極あるいは上層配線となる、金属膜108を形成し、フォトリソグラフィーと異方性のエッチングを用いて金属膜108をパターニングして上部電極を形成する。以上により、MIM容量素子が形成される。
Next, as shown in FIG. 3B, a
以上のような本実施形態によれば、SiN膜105のエッチング処理時に発生するフロロカーボン膜107を低減することができるので、アッシング処理時のレジスト除去残りを発生させず、また、アッシング処理時のフロロカーボン膜107から発生するフッ素ラジカルによるTiN膜103表面のエッチングを低減することができ、TiN膜103表面を平滑なままフロロカーボン膜を除去することが可能となる。
According to the present embodiment as described above, since the
(第2の実施形態)
以下、本発明による第2の実施形態について、図面を参照しながら説明する。図4〜図6は本実施形態におけるMIM容量素子形成工程を示す断面図である。
(Second Embodiment)
Hereinafter, a second embodiment according to the present invention will be described with reference to the drawings. 4 to 6 are cross-sectional views showing the MIM capacitor element forming process in this embodiment.
まず、図4(a)に示すように、半導体基板上に形成したSiO2膜からなる絶縁膜200上にMIM容量の下部電極となる、最上層がTiN膜201からなる導電体膜202を形成し、その上に容量絶縁膜となるSiN膜203を形成する。続いて上部電極となる金属膜204を堆積する。なお、第1の実施形態と同様に、半導体基板に半導体素子と、絶縁膜200にタングステンからなる金属プラグとを形成するがここでは省略している(図示せず)。
First, as shown in FIG. 4A, a
次に、図4(b)に示すように、フォトリソグラフィーと異方性のエッチングを用いて金属膜204をパターニングして上部電極を形成する。
Next, as shown in FIG. 4B, the upper electrode is formed by patterning the
次に、図5(a)に示すように、フォトリソグラフィーを用いてSiN膜203上にレジストパターン205を形成し、その後、CF4のみをエッチングガスとした異方性のドライエッチングを行うことにより、SiN膜203をレジストパターン205に沿って選択的に除去する。この時、従来技術のCF4とCHF3を用いたエッチングと比較した場合には少ないが、図5(b)に示すように、レジストパターン205および露出したTiN膜201上にフロロカーボン膜206が堆積する。
Next, as shown in FIG. 5A, a resist
次に、図6(a)に示すように、レジストパターン205およびTiN膜201上に堆積したフロロカーボン膜206を100℃以下で室温以上に電極温度を制御したアッシング処理により除去する。
Next, as shown in FIG. 6A, the fluorocarbon film 206 deposited on the resist
次に、図6(b)に示すように、フォトリソグラフィーと異方性のエッチングを用いて第1の導電体膜202をパターニングして下部電極を形成する。以上により、第2の実施形態のMIM容量素子が形成される。
Next, as shown in FIG. 6B, the
以上のような本実施形態によれば、SiN膜203のエッチング処理時に発生するフロロカーボン膜206を低減することができるので、アッシング処理時のレジスト除去残りを発生させず、また、アッシング処理時のフロロカーボン膜206から発生するフッ素ラジカルによるTiN膜201表面のエッチングを低減することができ、TiN膜201表面を平滑なままフロロカーボン膜を除去することが可能となる。
According to the present embodiment as described above, since the fluorocarbon film 206 generated during the etching process of the
なお、上記の実施形態において、被エッチング膜の容量絶縁膜にSiN膜を用いたが、これに代えてSiON膜を用いても良い。また、被エッチング膜の下地の導電体膜にTiN膜を用いたが、これに代えてTi膜を用いても良い。 In the above-described embodiment, the SiN film is used as the capacitor insulating film to be etched, but a SiON film may be used instead. Further, although the TiN film is used as the underlying conductor film of the film to be etched, a Ti film may be used instead.
本発明に係る半導体装置の製造方法は、MIM型容量を簡便な工程でしかも歩留まり良く製造するものであり、衛星放送や携帯電話用の高周波集積回路等に有用である。 The method for manufacturing a semiconductor device according to the present invention manufactures an MIM type capacitor with a simple process and high yield, and is useful for high-frequency integrated circuits for satellite broadcasts and mobile phones.
100 半導体基板
101 絶縁膜
102 金属プラグ
103 TiN膜
104 導電体膜
105 SiN膜(容量絶縁膜)
106 レジストパターン
107 フロロカーボン膜
108 金属膜
200 絶縁膜
201 TiN膜
202 導電体膜
203 SiN膜(容量絶縁膜)
204 金属膜
205 レジストパターン
206 フロロカーボン膜
100
106 resist
204
Claims (4)
前記導電体膜上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記容量絶縁膜をエッチングする工程と、
前記エッチング工程の後に前記レジストパターンをアッシングする工程と、
前記アッシング工程の後に前記容量絶縁膜をマスクにして前記導電体膜をエッチングして下部電極を形成する工程と、
前記下部電極の形成工程の後に前記容量絶縁膜上に金属層からなる上部電極を形成する工程とを備え、
前記容量絶縁膜のエッチング工程はエッチングガスにCF4のみを用いて行い、
前記アッシング工程は基板温度を100℃以下で室温以上に制御して行うことを特徴とする半導体装置の製造方法。 Forming a conductor film on an insulating film on a semiconductor substrate;
Forming a capacitive insulating film on the conductor film;
Forming a resist pattern on the capacitive insulating film;
Etching the capacitive insulating film using the resist pattern as a mask;
Ashing the resist pattern after the etching step;
Etching the conductor film using the capacitive insulating film as a mask after the ashing process to form a lower electrode;
A step of forming an upper electrode made of a metal layer on the capacitive insulating film after the step of forming the lower electrode,
The capacitor insulating film is etched using only CF 4 as an etching gas,
The method of manufacturing a semiconductor device, wherein the ashing step is performed by controlling the substrate temperature to 100 ° C. or lower and room temperature or higher.
前記導電体膜上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に金属層からなる上部電極を形成する工程と、
前記上部電極を含む前記容量絶縁膜上に第1のレジストパターンを形成する工程と、
前記第1のレジストパターンをマスクにして前記容量絶縁膜をエッチングする工程と、
前記エッチング工程の後に前記第1のレジストパターンをアッシングする工程と、
前記アッシング工程の後に前記容量絶縁膜を含む前記導電体膜上に第2のレジストパターンを形成する工程と、
前記第2のレジストパターンをマスクにして前記導電体膜をエッチングして下部電極を形成する工程とを備え、
前記容量絶縁膜のエッチング工程はエッチングガスにCF4のみを用いて行い、
前記アッシング工程は基板温度を100℃以下で室温以上に制御して行うことを特徴とする半導体装置の製造方法。 Forming a conductor film on an insulating film on a semiconductor substrate;
Forming a capacitive insulating film on the conductor film;
Forming an upper electrode made of a metal layer on the capacitive insulating film;
Forming a first resist pattern on the capacitive insulating film including the upper electrode;
Etching the capacitive insulating film using the first resist pattern as a mask;
Ashing the first resist pattern after the etching step;
Forming a second resist pattern on the conductor film including the capacitive insulating film after the ashing process;
Etching the conductor film using the second resist pattern as a mask to form a lower electrode,
The capacitor insulating film is etched using only CF 4 as an etching gas,
The method of manufacturing a semiconductor device, wherein the ashing step is performed by controlling the substrate temperature to 100 ° C. or lower and room temperature or higher.
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