KR100945877B1 - Method for fabricating a capacitor in a semiconductor - Google Patents
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Abstract
본 발명에 따른 MIM 구조를 갖는 반도체 소자의 커패시터 제조 방법은, 반도체 기판의 층간 절연막 상부에 하부 금속막을 형성하는 단계와, 하부 금속막의 상부에 적어도 두 가지 이상의 금속 산화막을 이용한 멀티 구조의 절연체 박막을 형성하는 단계와, 절연막 박막의 상부에 상부 금속막을 형성하는 단계와, 상부 금속막과 절연체 박막을 식각공정으로 패터닝하여 상부 전극을 형성하는 단계와, 하부 금속막을 식각 공정을 패터닝하여 하부 전극을 형성하는 단계를 포함한다.In the capacitor manufacturing method of a semiconductor device having a MIM structure according to the present invention, forming a lower metal film on the interlayer insulating film of the semiconductor substrate, and a multi-structure insulator thin film using at least two or more metal oxide films on the lower metal film Forming an upper electrode by forming the upper metal film on the insulating film thin film, patterning the upper metal film and the insulator thin film by an etching process, and forming a lower electrode by patterning the lower metal film by an etching process. It includes a step.
이와 같이, 본 발명은 적어도 두 가지 이상의 금속 산화 물질을 이용하여 멀티 구조의 절연체 박막을 형성하여 두께가 얇을 뿐만 아니라 고유전상수를 갖는 절연체 박막을 형성할 수 있다.As described above, the present invention may form an insulator thin film having a high dielectric constant as well as a thickness by forming an insulator thin film having a multi structure using at least two or more metal oxide materials.
금속 산화막, MIM, 고유전상수, 절연체 Metal oxide, MIM, high dielectric constant, insulator
Description
본 발명은 MIM(Metal/Insulator/Metal) 구조를 갖는 반도체 소자의 커패시터 제조 방법에 관한 것이다.The present invention relates to a capacitor manufacturing method of a semiconductor device having a MIM (Metal / Insulator / Metal) structure.
현재, 반도체 소자의 로직 회로에서 사용되는 커패시터는 PIP(Polysilicon/Insulator/Polysilicon, 이하 'PIP' 라고 한다.)와 MIM(Metal/Insulator/Metal, 이하 'MIM'이라고 한다.)가 주로 사용되고 있다. 이러한 커패시터는 MOS형 커패시터나 정션 커패시터(junction capacitor)와는 달리 바이어스에 독립적이므로 정밀성이 요구된다. Currently, PIP (Polysilicon / Insulator / Polysilicon, hereinafter referred to as 'PIP') and MIM (Metal / Insulator / Metal, hereinafter referred to as 'MIM') are mainly used as capacitors used in logic circuits of semiconductor devices. Unlike MOS capacitors and junction capacitors, these capacitors are bias-independent, requiring precision.
PIP 구조의 커패시터는 하부 전극 및 상부 전극이 폴리실리콘으로 이루어져 있기 때문에 전극과 절연체 박막 계면 사이에 자연 산화막이 형성된다. 이러한 자연 산화막은 누설 전류의 원인이 되어 결국 커패시터의 용량을 줄이는 원인으로 작용하게 된다.In the capacitor having the PIP structure, since the lower electrode and the upper electrode are made of polysilicon, a natural oxide film is formed between the electrode and the insulator thin film interface. Such a natural oxide film causes leakage current, which in turn reduces the capacity of the capacitor.
이에 반하여, MIM 구조의 커패시터는 비저항이 작고 공핍(deplection)에 의한 기생 커패시턴스가 없기 때문에 전압 계수(voltage coefficient) 및 온도 계수(temperature coefficient)가 PIP 커패시터보다 양호하다는 장점 때문에 고성능 회로에 많이 사용되고 있다.In contrast, capacitors of the MIM structure have been widely used in high performance circuits because of their low resistivity and no parasitic capacitance due to depletion.
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 MIM형 커패시터 제조 방법을 설명하기 위한 공정 순서도이다.1A to 1E are flowcharts illustrating a method of manufacturing a MIM capacitor of a semiconductor device according to the prior art.
도 1a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판 상부에 통상의 반도체 로직 공정을 진행하고, 층간 절연막(1)을 형성한다. 이어서, 층간 절연막(1)의 상부에 하부 금속막(12)을 형성한다. 이때, 하부 금속막(12)은 구리와 알루미늄을 이용하여 형성하며, 하부 금속막(12)의 하부에 배리어 메탈(10)과 상부에 반사 방지막(14)을 순차 증착할 수 있다. 배리어 메탈(10) 및 반사 방지막(14)은 Ti/TiN을 이용한다.As shown in FIG. 1A, a normal semiconductor logic process is performed on a silicon substrate as a semiconductor substrate, and an
반사 방지막(14)의 상부에 플라즈마 인헨스드(Plasma Enhanced) 증착 장비로 절연체 박막(16)을 증착한다. 여기서, 절연체 박막(16)은 SiH, SiH4, SiON의 단층 또는 복층으로 이루어진다.The insulator
그 다음 절연체 박막(16) 상부에 상부 금속막(18)으로써, Ti/TiN 또는 TiN막을 증착한다.Then, a Ti / TiN or TiN film is deposited as the
이어서, 도 1b에 도시된 바와 같이, 상부 금속막(18) 상부에 MIM형 커패시터의 상부 전극을 패터닝하기 위한 제 1 마스크 패턴(20)을 형성한다.Subsequently, as shown in FIG. 1B, a
그 다음, 도 1c 및 도 1d에 도시된 바와 같이, Cl계 가스를 이용한 플라즈마 식각 공정으로 상부 금속막(18)을 식각하여 커패시퍼의 상부 전극(18')을 형성한 후에, F계 가스를 이용한 플라즈마 식각 공정으로 그 하부의 절연체 박막(16)을 식각하여 하부 금속막(12)와 상부 전극(18') 사이의 절연체(16')를 형성한다. 그리고 나서, 제 1 마스크 패턴(20)을 스트립 공정을 제거한다.1C and 1D, the
이어서, 도 1e에 도시된 바와 같이, 상기 결과물에 MIM형 커패시터의 하부 전극을 패터닝하기 위한 제 2 마스크 패턴(22)을 형성한 후 제 2 마스크 패턴(22)에 의해 노출된 반사 방지막(14)과 하부 금속막(12) 및 배리어 메탈(10)을 순차적으로 식각하여 하부 전극(14', 12', 10')을 형성한다. 그리고 나서, 스트립 공정을 통해 제 2 마스크 패턴(22)을 제거한다.Subsequently, as shown in FIG. 1E, the
그러나, 최근 들어 반도체 소자가 고집적화 되고 커패시터의 고용량을 필요로 하게 됨에 따라 절연체 박막의 두께는 얇아지고 고유전상수(high k)를 갖는 새로운 물질이 필요하게 되었다. 예를 들어, 1fF/um2의 특성을 갖는 MIM 커패시터인 경우 300∼700 의 두께를 갖는 Si3N4를 이용하여 절연체 박막을 형성할 수 있지만, 2fF/um2 이상의 특성을 갖는 커패시터인 경우에는 Si3N4로 절연체 박막을 구현할 수 없다.However, in recent years, as semiconductor devices have become highly integrated and require a high capacity of a capacitor, a new material having a thinner insulator thin film and having a high k is required. For example, in the case of a MIM capacitor having a characteristic of 1fF / um2, an insulator thin film may be formed using Si3N4 having a thickness of 300 to 700, but in the case of a capacitor having a characteristic of 2fF / um2 or more, an insulator thin film may be formed of Si3N4. It cannot be implemented.
이에 대해 많은 연구가 활발히 진행되어 그 결과물로 HfO2, Al2O3, Ta2O5 등과 같은 금속 산화막을 이용한 절연체 박막이 개발되어 있다. Many studies have been actively conducted on this, and as a result, an insulator thin film using a metal oxide film such as HfO2, Al2O3, Ta2O5, etc. has been developed.
여기서, 금속 산화막인 HfO2 박막은 고유전상수를 갖고 있지만, 누설 전류에 취약한 특성이 있지만, Al2O3 박막은 유전상수가 HfO2 박막보다 작지만 누설 전류에 강한 특성을 가지고 있다.Here, the HfO2 thin film, which is a metal oxide film, has a high dielectric constant, but is vulnerable to leakage current, but the Al2O3 thin film has a characteristic of being strong against leakage current although the dielectric constant is smaller than that of the HfO2 thin film.
금속 산화막을 이용한 절연체를 형성하기 위한 종래 기술은 금속 산화막별 특성으로 인해 커패시터의 특성에 저하시키는 문제점이 있다. 즉, 금속 산화막인 HfO2 박막은 고유전상수를 갖고 누설 전류에 취약한 특성이 있지만, Al2O3 박막은 유전상수가 HfO2 박막보다 작지만 누설 전류에 강한 특성을 가지고 있기 때문에 어느 하나의 금속 산화 물질만을 이용하여 절연체 박막을 형성할 경우 커패시터의 특성을 저하시키는 문제점이 있다.The prior art for forming an insulator using a metal oxide film has a problem of lowering the characteristics of the capacitor due to the characteristics of the metal oxide film. That is, the HfO2 thin film, which is a metal oxide film, has a high dielectric constant and is vulnerable to leakage current, but since the Al2O3 thin film has a dielectric constant smaller than that of the HfO2 thin film, but has a strong resistance to leakage current, the insulator thin film using only one metal oxide material is used. If it is formed there is a problem that lowers the characteristics of the capacitor.
본 발명은 두 가지 종류의 금속 산화막을 멀티 형태로 증착하여 절연체 박막을 형성함으로서, 고용량의 커패시터를 구현할 수 있을 뿐만 아니라 커패시터 특성을 향상시킨다.The present invention forms an insulator thin film by depositing two kinds of metal oxide films in a multi-shape, thereby realizing a capacitor having a high capacity and improving capacitor characteristics.
본 발명은 두 가지 종류의 금속 산화 물질을 멀티 형태로 증착한 후 오버 식각 공정으로 멀티 구조의 금속 산화 물질을 식각하여 절연체 박막을 형성하고, 오버 식각 시 발생되는 부산물(residue)을 제거함으로서, MIM 커패시터 특성을 향상시킨다.The present invention forms an insulator thin film by depositing two kinds of metal oxides in a multi-form, and then etches a metal oxide of a multi-structure by an over-etching process, and removes by-products generated during over-etching. Improve capacitor characteristics.
본 발명에 따른 MIM 구조를 갖는 반도체 소자의 커패시터 제조 방법은, 금속/절연체 박막/금속 구조를 갖는 반도체 소자의 커패시터 제조 방법으로서, 반도체 기판의 층간 절연막 상부에 하부 금속막을 형성하는 단계와, 상기 하부 금속막의 상부에 질화막인 반사 방지막을 형성한 후 상기 반사 방지막의 상부에 적어도 두 가지 이상의 금속 산화막을 이용한 멀티 구조의 절연체 박막을 형성하는 단계와, 상기 절연막 박막의 상부에 상부 금속막을 형성하는 단계와, 상기 반사 방지막의 일부가 식각되도록 상기 상부 금속막과 상기 절연체 박막을 식각하여 상부 전극을 형성하는 단계와, 상기 하부 금속막을 식각 공정으로 패터닝하여 하부 전극을 형성하는 단계를 포함한다.A capacitor manufacturing method of a semiconductor device having a MIM structure according to the present invention is a capacitor manufacturing method of a semiconductor device having a metal / insulator thin film / metal structure, comprising: forming a lower metal film on an interlayer insulating film of a semiconductor substrate; Forming an insulator thin film having a multi structure using at least two metal oxide films on the antireflective film, and forming an upper metal film on the insulator thin film; Forming an upper electrode by etching the upper metal film and the insulator thin film so that a portion of the anti-reflection film is etched, and forming the lower electrode by patterning the lower metal film by an etching process.
본 발명에서는 적어도 두 가지 이상의 금속 산화 물질을 이용하여 멀티 구조의 절연체 박막을 형성하여 두께가 얇을 뿐만 아니라 고유전상수를 갖는 절연체 박막을 형성할 수 있다.In the present invention, at least two or more metal oxide materials may be used to form an insulator thin film having a multi structure, thereby forming an insulator thin film having not only a thin thickness but also a high dielectric constant.
본 발명은 적어도 두 가지 이상의 금속 산화 물질을 이용하여 멀티 구조의 절연체 박막을 형성하여 두께가 얇을 뿐만 아니라 고유전상수를 갖는 절연체 박막을 형성함으로서, 고용량의 커패시터를 제조할 수 있을 뿐만 아니라 커패시터의 특성을 향상시킬 수 있다.The present invention forms an insulator thin film having a multi-layered insulator thin film by using at least two or more metal oxide materials, thereby forming an insulator thin film having a high thickness and high dielectric constant. Can be improved.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 아울러 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In addition, in describing the present invention, when it is determined that the detailed description of the related known configuration or function may obscure the gist of the present invention, the detailed description thereof will be omitted.
본 발명의 바람직한 실시 예에서는 절연체 박막을 적어도 두 가지 이상의 금 속 산화물을 이용한 멀티 구조로 형성하며, 하부 금속막의 상부에 형성된 반사 방지막의 오버 식각으로 상부 전극과 하부 전극 사이의 절연체를 형성한다는 것이다.In the preferred embodiment of the present invention, the insulator thin film is formed in a multi-structure using at least two metal oxides, and an insulator between the upper electrode and the lower electrode is formed by over etching the anti-reflection film formed on the lower metal layer.
도 2a 내지 도 2f는 본 발명의 바람직한 실시 예에 따른 MIM 구조를 갖는 반도체 소자의 커패시터 형성 과정을 도시한 공정 단면도이다.2A through 2F are cross-sectional views illustrating a process of forming a capacitor of a semiconductor device having a MIM structure according to an exemplary embodiment of the present invention.
도 2a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판 상부에 통상의 반도체 로직 공정을 진행하고, 층간 절연막(200)을 형성한다. 이어서, 층간 절연막(200)의 상부에 하부 금속막(202)을 형성한다. 하부 금속막(202)의 하부에 배리어 메탈(201)과 상부에 반사 방지막(204)을 순차 증착할 수 있다. 배리어 메탈(201)은 Ti/TiN을 이용하여 형성되며, 반사 방지막(204)은 질화막을 이용하여 형성되는데, 그 예로 SiN, TiN, TaN 등을 들 수 있다.As shown in FIG. 2A, a normal semiconductor logic process is performed on a silicon substrate as a semiconductor substrate, and an
이후, 도 2b에 도시된 바와 같이, 반사 방지막(204)의 상부에 두 가지의 금속 산화 물질을 이용하여 멀티 구조를 갖는 절연체 박막(206)을 형성한다. 즉, 금속 산화 물질인 Al2O3로 Al2O3막(206a)을 형성한 후 그 상부에 금속 산화 물질인 HfO2로 HfO2막(206b)을 형성하고, 이와 같은 형성 과정을 반복적으로 수행하여 100 ∼150 의 두께를 갖는 멀티 구조의 절연체 박막(206)을 형성한다.Thereafter, as shown in FIG. 2B, an insulator
이와 같이, 금속 산화 물질을 이용하여 멀티 구조의 절연체 박막(206)을 형성함으로서, 얇은 두께를 갖으면서 고유전상수를 갖는 절연체 박막(206)을 형성할 수 있다.As described above, by forming the insulator
그런 다음, 도 2c에 도시된 바와 같이, 절연체 박막(206)의 상부에 상부 금속막(208)으로써, Ti막(208a)과 TiN막(208b)을 순차적으로 형성한다. Ti막(208a)은 700∼1300 의 두께를 갖으며, TiN막(208b)은 300∼500 의 두께를 갖는다.Then, as shown in FIG. 2C, the Ti
그리고 나서, 도 2d에 도시된 바와 같이, 상부 금속막(208) 상부에 MIM형 커패시터의 상부 전극을 패터닝하기 위한 제 1 마스크 패턴(210)을 형성한다. 즉, 상부 금속막(208)의 상부에 포토레지스트를 도포한 후 사진 및 현상 공정을 실시하여 상부 금속막(208)의 일부가 드러난 제 1 마스크 패턴(210)을 형성한다.Then, as illustrated in FIG. 2D, a
제 1 마스크 패턴(210)에 의해 드러난 상부 금속막(208)과 절연체 박막(206)을 건식 식각 공정으로 패터닝하여 상부 전극(208')와 패터닝된 절연체 박막(206')을 형성한다. 제 1 마스트 패턴(210)에 의한 식각 공정 시 절연체 박막(206)의 두께가 100∼150 로 얇기 때문에 건식 식각 공정으로 식각 엔드 포인트를 제어하기가 어렵다. 따라서, 건식 식각 공정 시 절연체 박막(206)의 하부에 형성된 반사 방지막(204)의 일부가 식각되는 오버 식각이 이루어진다. The
이러한 반사 방지막(204)의 오버 식각으로 인하여 소정의 부산물(212), 예컨대 TiN이 발생되어 패터닝된 절연체 박막(206')와 상부 전극(208')의 일부 측벽에 형성된다. 부산물(212)인 TiN은 반사 방지막(204)의 TiN과 그 성질이 다르다. 그 이유는 상부 전극(208')을 형성하기 위한 건식 식각 공정에서 Cl2, BCl3 및 Ar를 혼합한 혼합 가스를 이용하는데, 이 혼합 가스와 반사 방지막(204)의 TiN이 반응하여 제거되면서 발생되는 부산물(212)이기 때문이다. Due to the over-etching of the
이런 이유, 도 2e에 도시된 바와 같이, 스트립 공정을 실시하여 제 1 마스크 패턴(210)을 제거한 후 습식 식각 공정을 실시하여 패터닝된 절연체 박막(206')와 상부 전극(208')의 일부 측벽에 형성된 부산물(212)을 제거한다.For this reason, as shown in FIG. 2E, a part of sidewalls of the patterned insulator
습식 식각 공정에 대해 설명하면, 먼저 희석된 HF(DHF)을 이용하는 방법과 BHF를 이용하는 방법이 있다.In the wet etching process, there are two methods of using diluted HF (DHF) and a method of using BHF.
먼저, DHF를 이용하는 방법은 금속을 부식시키는 특성이 있는 DHF 화합물을 이용하는 것으로, 즉 100:1의 DHF 화합물을 이용한 습식 식각 공정을 기 설정 시간, 예컨대 3-5분 동안 실시함으로서, 상부 전극(208')에 의해 드러난 반사 방지막(204)과 더불어 패터닝된 절연체 박막(206')와 상부 전극(208')의 일부 측벽에 형성된 부산물(212)을 제거할 수 있다.First, the method using the DHF is to use a DHF compound having the property of corrosive metal, that is, by performing a wet etching process using a DHF compound of 100: 1 for a predetermined time, for example, 3-5 minutes, the
다른 방법으로, BHF를 이용하는 방법은 30:6으로 NH4F와 HF가 혼합된 무기화학물인 BFH를 이용한 습식 식각 공정을 실시하여 부산물(212)과 상부 전극(208')에 의해 드러난 반사 방지막(204)을 제거한다는 것으로, 즉 기 설정된 시간, 예컨대 2-5분 동안 BHF를 이용한 습식 식각 공정을 실시하여 부산물(212)과 상부 전극(208')에 의해 드러난 반사 방지막(204)을 제거한다.Alternatively, the method using the BHF is a 30: 6
이와 같은 부산물(212)을 제거하기 위한 습식 식각 공정을 실시한 후에는 파티클(도시 생략됨)이 발생되는데, 이러한 파티클은 NC-2(TMH:H2O2:H2O =1:2.3:36.7) 비율로 기 설정된 시간, 예컨대 10-30분 동안 처리해주면 습식 식각 공정으로 제거되지 않은 부산물(212)을 완전히 제거할 수 있을 뿐만 아니라 부산물(212)의 제거 과정에서 발생되는 2차 오염원인 파티클두 제거할 수 있다.Particles (not shown) are generated after the wet etching process for removing these by-
그런 다음, 도 2f에 도시된 바와 같이, 상기 결과물에 MIM형 커패시터의 하 부 전극을 패터닝하기 위한 제 2 마스크 패턴(214)을 형성한 후 제 2 마스크 패턴(214)에 의해 노출된 하부 금속막(202) 및 배리어 메탈(201)을 순차적으로 식각하여 패터닝된 반사 방지막(204'), 하부 금속막(202') 및 배리어 메탈(201')로 이루어진 하부 전극(216)을 형성한다. Then, as shown in FIG. 2F, a lower mask layer exposed by the
본 발명의 바람직한 실시 예에서는 두 가지의 금속 산화 물질을 이용하여 멀티 구조의 절연체 박막을 형성하는 것으로 예를 들어 설명하였지만, 그 이상 금속 산화 물질을 멀티 구조로 증착하여 절연체 박막을 형성할 수 있다는 것은 당업자에게 자명한 사실이다.In the preferred embodiment of the present invention has been described as an example to form a multi-structured insulator thin film using two metal oxide materials, it can be formed that the insulator thin film can be formed by further depositing a metal oxide material in a multi-structure It is obvious to those skilled in the art.
이와 같이, 본 발명에서는 100∼150 의 두께를 갖는 절연체 박막을 형성하여 2fF/um2 이상의 커패시터 특성을 구현할 수 있다.As such, in the present invention, an insulator thin film having a thickness of 100 to 150 may be formed to realize a capacitor characteristic of 2fF / um 2 or more.
본 발명의 바람직한 실시 예에 따르면, 금속 산화 물질을 이용하여 멀티 구조의 절연체 박막을 형성함으로서, 두께가 얇으면서 고유전상수를 갖는 절연체 박막을 형성할 수 있다.According to a preferred embodiment of the present invention, by forming an insulator thin film having a multi-structure using a metal oxide material, it is possible to form an insulator thin film having a high thickness and a high dielectric constant.
지금까지 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.It has been described so far limited to one embodiment of the present invention, it is obvious that the technology of the present invention can be easily modified by those skilled in the art. Such modified embodiments should be included in the technical spirit described in the claims of the present invention.
도 1a 내지 도 1e는 종래 기술에 따른 MIM 구조의 커패시터 형성 과정을 도시한 공정 단면도이며,1A to 1E are cross-sectional views illustrating a process of forming a capacitor of a MIM structure according to the related art.
도 2a 내지 도 2f는 본 발명의 바람직한 실시 예에 따른 MIM 구조의 커패시터 형성 과정을 도시한 공정 단면도이다.2A through 2F are cross-sectional views illustrating a process of forming a capacitor of a MIM structure according to an exemplary embodiment of the present invention.
＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
200 : 층간 절연막 201 : 배리어 메탈200: interlayer insulating film 201: barrier metal
202 : 하부 금속막 204 : 반사 방지막202: lower metal film 204: antireflection film
206 : 절연체 박막 208 : 상부 금속막206: insulator thin film 208: upper metal film
210 : 제 1 마스크 패턴 212 : 부산물210: first mask pattern 212: by-product
214 : 제 2 마스크 패턴 216 : 하부 전극214: second mask pattern 216: lower electrode
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|---|---|---|---|
| KR1020070120940A KR100945877B1 (en) | 2007-11-26 | 2007-11-26 | Method for fabricating a capacitor in a semiconductor |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11978761B2 (en) | 2020-02-26 | 2024-05-07 | Samsung Electronics Co., Ltd. | Capacitor, semiconductor device including the same, and method of fabricating capacitor |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030086004A (en) * | 2002-05-03 | 2003-11-07 | 동부전자 주식회사 | Method for manufacturing mim type capacitor of semiconductor device |
| JP2004266009A (en) | 2003-02-28 | 2004-09-24 | Toshiba Corp | Semiconductor device and its manufacturing method |
| US6885056B1 (en) * | 2003-10-22 | 2005-04-26 | Newport Fab, Llc | High-k dielectric stack in a MIM capacitor and method for its fabrication |
| KR20060017452A (en) * | 2004-08-19 | 2006-02-23 | 삼성전자주식회사 | Methods of forming a mim capacitor and mim capacitors fabricated using the same |
-
2007
- 2007-11-26 KR KR1020070120940A patent/KR100945877B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030086004A (en) * | 2002-05-03 | 2003-11-07 | 동부전자 주식회사 | Method for manufacturing mim type capacitor of semiconductor device |
| JP2004266009A (en) | 2003-02-28 | 2004-09-24 | Toshiba Corp | Semiconductor device and its manufacturing method |
| US6885056B1 (en) * | 2003-10-22 | 2005-04-26 | Newport Fab, Llc | High-k dielectric stack in a MIM capacitor and method for its fabrication |
| KR20060017452A (en) * | 2004-08-19 | 2006-02-23 | 삼성전자주식회사 | Methods of forming a mim capacitor and mim capacitors fabricated using the same |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11978761B2 (en) | 2020-02-26 | 2024-05-07 | Samsung Electronics Co., Ltd. | Capacitor, semiconductor device including the same, and method of fabricating capacitor |
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| KR20090054200A (en) | 2009-05-29 |
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