JP2005079303A - Semiconductor package, method of manufacturing the same and electronic equipment - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a flexible wiring layer in a semiconductor chip without interposing any interposer substrate. <P>SOLUTION: After an element forming region R1 on which electrode pads 2 are formed and a dummy region R2 are provided in a semiconductor substrate 1 and stress relieving layers 3a and 3b and rearranged wiring 4a and 4b are formed on the substrate 1, a chip-sized package CSP1 is formed on the substrate 1 and, at the same time, the flexible wiring layer FB1 which is integrally provided with the package CSP1 and protruded from the substrate 1 is formed by removing the semiconductor substrate 1 in the dummy region R2. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は半導体パッケージ、電子機器および半導体パッケージの製造方法に関し、特に、フレキシブル性を有する半導体パッケージに適用して好適なものである。   The present invention relates to a semiconductor package, an electronic device, and a semiconductor package manufacturing method, and is particularly suitable for application to a flexible semiconductor package.

従来の半導体パッケージでは、例えば、特許文献１に開示されているように、半導体チプ上に応力緩和層を形成し、その応力緩和層上に再配置配線層を形成することで、ＣＳＰ（チップサイズパッケージ）を構成する方法がある。
特開２００２−１６１７８号公報 In a conventional semiconductor package, for example, as disclosed in Patent Document 1, a stress relaxation layer is formed on a semiconductor chip, and a relocation wiring layer is formed on the stress relaxation layer, thereby providing a CSP (chip size). Package).
Japanese Patent Laid-Open No. 2002-16178

しかしながら、従来のチップサイズパッケージはフレキシブル性がないため、チップサイズパッケージの実装時に半導体チップに応力が加わり易く、半導体チップにダメージが及び易いという問題があった。
また、半導体チップの積層構造を実現するには、半導体チップ間にインターポーザ基板を介在させる必要があり、積層時の高さが増大するという問題があった。 However, since the conventional chip size package is not flexible, there is a problem that stress is easily applied to the semiconductor chip when the chip size package is mounted, and the semiconductor chip is easily damaged.
In addition, in order to realize a stacked structure of semiconductor chips, it is necessary to interpose an interposer substrate between the semiconductor chips, which causes a problem that the height at the time of stacking increases.

そこで、本発明の目的は、インターポーザ基板を介在させることなく、半導体チップにフレキシブル配線層を設けることが可能な半導体パッケージ、電子機器および半導体パッケージの製造方法を提供することである。   Accordingly, an object of the present invention is to provide a semiconductor package, an electronic device, and a method for manufacturing a semiconductor package in which a flexible wiring layer can be provided on a semiconductor chip without interposing an interposer substrate.

上述した課題を解決するために、本発明の一態様に係る半導体パッケージによれば、電極パットが形成された半導体チップと、前記半導体チップからはみ出すようにして、前記半導体チップ上に形成された樹脂層と、前記樹脂層上に形成され、前記電極パットに接続された再配置配線層とを備えることを特徴とする。
これにより、インターポーザ基板を介在させることなく、半導体チップにフレキシブル配線層を設けることが可能となるとともに、フレキシブル配線層を介して半導体チップを積層することが可能となる。このため、半導体チップの積層時の高さを低減することが可能となるとともに、半導体チップに加わる応力をフレキシブル配線層で吸収させることが可能となり、実装時の半導体チップのダメージを低減することができる。 In order to solve the above-described problem, according to a semiconductor package according to an aspect of the present invention, a semiconductor chip on which an electrode pad is formed, and a resin formed on the semiconductor chip so as to protrude from the semiconductor chip. And a rearrangement wiring layer formed on the resin layer and connected to the electrode pad.
This makes it possible to provide a flexible wiring layer on the semiconductor chip without interposing the interposer substrate, and to stack the semiconductor chips via the flexible wiring layer. For this reason, the height at the time of stacking the semiconductor chips can be reduced, and the stress applied to the semiconductor chips can be absorbed by the flexible wiring layer, thereby reducing the damage of the semiconductor chips during mounting. it can.

また、本発明の一態様に係る半導体パッケージによれば、前記樹脂層は、前記半導体チップの片側、両側または四方にはみ出していることを特徴とする。
これにより、半導体チップ上に一体的に形成されたフレキシブル配線層を様々の方向に引き出すことが可能となり、配線長の増大を抑制しつつ、半導体チップの様々の実装形態に容易に対応することが可能となる。 Moreover, according to the semiconductor package which concerns on 1 aspect of this invention, the said resin layer has protruded to the one side, both sides, or four sides of the said semiconductor chip.
As a result, the flexible wiring layer integrally formed on the semiconductor chip can be drawn out in various directions, and it is possible to easily cope with various mounting forms of the semiconductor chip while suppressing an increase in wiring length. It becomes possible.

また、本発明の一態様に係る半導体パッケージによれば、前記再配置配線層上に形成された突出電極をさらに備えることを特徴とする。
これにより、突出電極を介してフレキシブル配線層を接続することが可能となり、実装面積の増大を抑制しつつ、半導体チップを実装することができる。
また、本発明の一態様に係る半導体パッケージによれば、前記半導体チップは、前記樹脂層を前記半導体チップの裏側に折り曲げることにより積層されていることを特徴とする。 The semiconductor package according to an aspect of the present invention further includes a protruding electrode formed on the rearrangement wiring layer.
As a result, the flexible wiring layer can be connected via the protruding electrode, and the semiconductor chip can be mounted while suppressing an increase in mounting area.
Moreover, according to the semiconductor package which concerns on 1 aspect of this invention, the said semiconductor chip is laminated | stacked by bend | folding the said resin layer to the back side of the said semiconductor chip.

これにより、フレキシブル配線層を介して半導体チップを積層することが可能となり、半導体チップに加わる応力を緩和しつつ、半導体チップの積層時の高さを低減することが可能となる。
また、本発明の一態様に係る半導体パッケージによれば、前記樹脂層上に形成され、前記半導体チップと電気的に独立したダミー配線層をさらに備えることを特徴とする。 As a result, semiconductor chips can be stacked via the flexible wiring layer, and the height when the semiconductor chips are stacked can be reduced while relaxing the stress applied to the semiconductor chip.
The semiconductor package according to an aspect of the present invention further includes a dummy wiring layer formed on the resin layer and electrically independent from the semiconductor chip.

これにより、積層された半導体チップを個別に接続することが可能となり、機能またはサイズの異なる半導体チップを積層することが可能となる。
また、本発明の一態様に係る電子機器によれば、電極パットが形成された半導体チップと、前記半導体チップからはみ出すようにして、前記半導体チップ上に形成された樹脂層と、前記樹脂層上に形成され、前記電極パットに接続された再配置配線層と、前記再配置配線層上に形成された突出電極と、前記突出電極を介し前記半導体チップが実装された配線基板とを備えることを特徴とする。 Thereby, the stacked semiconductor chips can be individually connected, and semiconductor chips having different functions or sizes can be stacked.
According to the electronic device of one aspect of the present invention, the semiconductor chip on which the electrode pad is formed, the resin layer formed on the semiconductor chip so as to protrude from the semiconductor chip, and the resin layer A rearrangement wiring layer connected to the electrode pad, a protruding electrode formed on the rearrangement wiring layer, and a wiring board on which the semiconductor chip is mounted via the protruding electrode. Features.

これにより、インターポーザ基板を介在させることなく、半導体チップにフレキシブル配線層を設けることが可能となるとともに、フレキシブル配線層を介して半導体チップを積層することが可能となり、電子機器の信頼性を維持しつつ、電子機器の小型・軽量化を図ることができる。
また、本発明の一態様に係る半導体パッケージの製造方法によれば、電極パットが形成された半導体基板上に樹脂層を形成する工程と、前記電極パットに接続され、前記樹脂層上に延伸された再配置配線層を形成する工程と、前記樹脂層下の半導体基板の一部を除去する工程とを備えることを特徴とする。 As a result, a flexible wiring layer can be provided on the semiconductor chip without interposing the interposer substrate, and the semiconductor chip can be stacked via the flexible wiring layer, thereby maintaining the reliability of the electronic device. However, the electronic device can be reduced in size and weight.
In addition, according to the method for manufacturing a semiconductor package according to one aspect of the present invention, the step of forming a resin layer on the semiconductor substrate on which the electrode pad is formed, and the semiconductor layer is connected to the electrode pad and stretched on the resin layer. And a step of forming a rearranged wiring layer and a step of removing a part of the semiconductor substrate under the resin layer.

これにより、フレキシブル配線層を半導体チップ上に一体的に形成することが可能となり、半導体チップをフレキシブル基板上に接合させることなく、半導体チップにフレキシブル配線層を設けることが可能となる。このため、半導体チップの積層時の高さを低減することが可能となるとともに、半導体チップに加わる応力をフレキシブル配線層で吸収させることが可能となり、実装時の半導体チップのダメージを低減することができる。   Accordingly, the flexible wiring layer can be integrally formed on the semiconductor chip, and the flexible wiring layer can be provided on the semiconductor chip without bonding the semiconductor chip on the flexible substrate. For this reason, the height at the time of stacking the semiconductor chips can be reduced, and the stress applied to the semiconductor chips can be absorbed by the flexible wiring layer, thereby reducing the damage of the semiconductor chips during mounting. it can.

また、本発明の一態様に係る半導体パッケージの製造方法によれば、前記半導体基板が除去された樹脂層を折り曲げることにより、前記半導体基板を実装する工程をさらに備えることを特徴とする。
これにより、フレキシブル配線層を介して半導体チップを積層することが可能となり、半導体チップに加わる応力を緩和しつつ、半導体チップの積層時の高さを低減することが可能となる。 The method for manufacturing a semiconductor package according to one aspect of the present invention further includes a step of mounting the semiconductor substrate by bending the resin layer from which the semiconductor substrate has been removed.
As a result, semiconductor chips can be stacked via the flexible wiring layer, and the height when the semiconductor chips are stacked can be reduced while relaxing the stress applied to the semiconductor chip.

以下、本発明の実施形態に係る半導体パッケージおよびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体パッケージの製造方法を示す断面図である。
図１（ａ）において、半導体基板１には、電極パッド２が形成された素子形成領域Ｒ１が設けられるとともに、素子形成領域Ｒ１の片側にはダミー領域Ｒ２が設けられている。ここで、素子形成領域Ｒ１には、トランジスタなどの能動素子またはキャパシタなどの受動素子を形成することができ、ダミー領域Ｒ２には素子を形成してもよいし、素子を形成しなくてもよい。すなわち、ダミー領域Ｒ２の半導体基板１は、後の工程で除去されるので、素子を形成しなくてもよいが、マイクロローディング効果を防止するために、ダミー素子を形成するようにしてもよい。 Hereinafter, a semiconductor package and a manufacturing method thereof according to embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a cross-sectional view showing a method of manufacturing a semiconductor package according to the first embodiment of the present invention.
In FIG. 1A, the semiconductor substrate 1 is provided with an element formation region R1 in which an electrode pad 2 is formed, and a dummy region R2 is provided on one side of the element formation region R1. Here, an active element such as a transistor or a passive element such as a capacitor can be formed in the element formation region R1, and an element may or may not be formed in the dummy region R2. . That is, since the semiconductor substrate 1 in the dummy region R2 is removed in a later process, it is not necessary to form an element, but a dummy element may be formed to prevent a microloading effect.

次に、図１（ｂ）に示すように、電極パッド２が露出するように配置された応力緩和層３ａ、３ｂを素子形成領域Ｒ１およびダミー領域Ｒ２上にそれぞれ形成する。なお、応力緩和層３ａ、３ｂとしては可撓性樹脂を用いることができ、例えば、ポリイミド樹脂、アミドイミド樹脂、エステルイミド樹脂、エーテルイミド樹脂、シリコーン樹脂、アクリル樹脂、ポリエステル樹脂、あるいはこれらの変性樹脂などを用いることができる。   Next, as shown in FIG. 1B, stress relaxation layers 3a and 3b are formed on the element formation region R1 and the dummy region R2, respectively, so that the electrode pad 2 is exposed. In addition, as the stress relaxation layers 3a and 3b, a flexible resin can be used. For example, a polyimide resin, an amide imide resin, an ester imide resin, an ether imide resin, a silicone resin, an acrylic resin, a polyester resin, or a modified resin thereof. Etc. can be used.

そして、電極パッド２に接続され、応力緩和層３ａ、３ｂ上にそれぞれ延伸された再配置配線４ａ、４ｂを形成する。そして、再配置配線４ａ、４ｂが形成された応力緩和層３ａ、３ｂ上にソルダレジスト膜５ａ、５ｂをそれぞれ形成し、ソルダレジスト膜５ａ、５ｂには、再配置配線４ａ、４ｂを露出させる開口部６ａ、６ｂをそれぞれ形成する。
次に、図１（ｃ）に示すように、半導体基板１の裏面を選択的にエッチングし、ダミー領域Ｒ２の半導体基板１を除去することにより、チップ・サイズ・パッケージＣＳＰ１を半導体基板１上に形成するとともに、チップ・サイズ・パッケージＣＳＰ１と一体的に設けられ、半導体基板１からはみ出したフレキシブル配線層ＦＢ１を形成する。 Then, rearrangement wirings 4a and 4b connected to the electrode pad 2 and extending on the stress relaxation layers 3a and 3b, respectively, are formed. Then, solder resist films 5a and 5b are respectively formed on the stress relaxation layers 3a and 3b on which the rearrangement wirings 4a and 4b are formed, and openings for exposing the rearrangement wirings 4a and 4b are formed in the solder resist films 5a and 5b. The parts 6a and 6b are formed, respectively.
Next, as shown in FIG. 1C, the back surface of the semiconductor substrate 1 is selectively etched, and the semiconductor substrate 1 in the dummy region R2 is removed, so that the chip size package CSP1 is formed on the semiconductor substrate 1. At the same time, a flexible wiring layer FB1 that is provided integrally with the chip size package CSP1 and protrudes from the semiconductor substrate 1 is formed.

次に、図１（ｄ）に示すように、開口部６ｂを介して露出された再配置配線４ｂ上に突出電極７を形成する。なお、突出電極７は、必要に応じてフレキシブル配線層ＦＢ１に設けるようにしてもよいし、チップ・サイズ・パッケージＣＳＰ１に設けるようにしてもよく、フレキシブル配線層ＦＢ１およびチップ・サイズ・パッケージＣＳＰ１の双方に設けるようにしてもよい。また、突出電極７としては、例えば、半田ボールの他、Ａｕバンプ、ＮｉバンプまたはＣｕバンプなどを用いるようにしてもよい。   Next, as shown in FIG. 1D, the protruding electrode 7 is formed on the rearrangement wiring 4b exposed through the opening 6b. The protruding electrode 7 may be provided on the flexible wiring layer FB1 as necessary, or may be provided on the chip size package CSP1. The protruding electrodes 7 may be provided on the flexible wiring layer FB1 and the chip size package CSP1. You may make it provide in both. Further, as the protruding electrode 7, for example, an Au bump, a Ni bump, or a Cu bump may be used in addition to the solder ball.

そして、図１（ｅ）に示すように、フレキシブル配線層ＦＢ１を適宜折り曲げながら、チップ・サイズ・パッケージＣＳＰ１を実装することができる。
これにより、インターポーザ基板を介在させることなく、チップ・サイズ・パッケージＣＳＰ１にフレキシブル配線層ＦＢ１を設けることが可能となり、フレキシブル配線層ＦＢ１を介してチップ・サイズ・パッケージＣＳＰ１を積層することが可能となる。このため、チップ・サイズ・パッケージＣＳＰ１の積層時の高さを低減することが可能となるとともに、チップ・サイズ・パッケージＣＳＰ１に加わる応力をフレキシブル配線層ＦＢ１で吸収させることが可能となり、実装時にチップ・サイズ・パッケージＣＳＰ１に加わるダメージを低減することができる。 Then, as shown in FIG. 1E, the chip size package CSP1 can be mounted while the flexible wiring layer FB1 is appropriately bent.
Accordingly, the flexible wiring layer FB1 can be provided on the chip size package CSP1 without interposing the interposer substrate, and the chip size package CSP1 can be stacked via the flexible wiring layer FB1. . Therefore, it is possible to reduce the height when the chip size package CSP1 is stacked, and it is possible to absorb the stress applied to the chip size package CSP1 by the flexible wiring layer FB1, and the chip size package CSP1 is mounted at the time of mounting. -Size-Damage to the package CSP1 can be reduced.

図２は、本発明の第２実施形態に係る半導体パッケージの概略構成を示す断面図である。
図２において、半導体チップ１１、２１、３１には、チップ・サイズ・パッケージＣＳＰ１１、ＣＳＰ１２、ＣＳＰ１３がそれぞれ形成されるとともに、チップ・サイズ・パッケージＣＳＰ１１、ＣＳＰ１２、ＣＳＰ１３とそれぞれ一体的に形成され、半導体チップ１１、２１、３１からはみ出したフレキシブル配線層ＦＢ１１、ＦＢ１２、ＦＢ１３がそれぞれ設けられている。なお、半導体チップ１１、２１、３１には、トランジスタなどの能動素子またはキャパシタなどの受動素子をそれぞれ形成することができる。 FIG. 2 is a cross-sectional view showing a schematic configuration of a semiconductor package according to the second embodiment of the present invention.
2, chip size packages CSP11, CSP12, and CSP13 are formed on the semiconductor chips 11, 21, and 31, respectively, and are formed integrally with the chip size packages CSP11, CSP12, and CSP13, respectively. Flexible wiring layers FB11, FB12, and FB13 protruding from the chips 11, 21, and 31 are provided, respectively. The semiconductor chips 11, 21, and 31 can be formed with active elements such as transistors or passive elements such as capacitors, respectively.

ここで、半導体チップ１１、２１、３１には、電極パッド１２、２２、３２がそれぞれ形成されている。そして、チップ・サイズ・パッケージＣＳＰ１１、ＣＳＰ１２、ＣＳＰ１３には、電極パッド１２、２２、３２が露出するように配置された応力緩和層１３ａ、２３ａ、３３ａがそれぞれ設けられるとともに、フレキシブル配線層ＦＢ１１、ＦＢ１２、ＦＢ１３には、応力緩和層１３ａ、２３ａ、３３ａと同一層上に形成された応力緩和層１３ｂ、２３ｂ、３３ｂがそれぞれ設けられている。   Here, electrode pads 12, 22, and 32 are formed on the semiconductor chips 11, 21, and 31, respectively. The chip size packages CSP11, CSP12, and CSP13 are provided with stress relaxation layers 13a, 23a, and 33a, respectively, so that the electrode pads 12, 22, and 32 are exposed, and flexible wiring layers FB11 and FB12. , FB13 is provided with stress relaxation layers 13b, 23b, and 33b formed on the same layer as the stress relaxation layers 13a, 23a, and 33a, respectively.

そして、チップ・サイズ・パッケージＣＳＰ１１、ＣＳＰ１２、ＣＳＰ１３の応力緩和層１３ａ、２３ａ、３３ａ上には、電極パッド１２、２２、３２にそれぞれ接続された再配置配線１４ａ、２４ａ、３４ａがそれぞれ設けられるとともに、フレキシブル配線層ＦＢ１１、ＦＢ１２、ＦＢ１３の応力緩和層１３ｂ、２３ｂ、３３ｂ上には、再配置配線１４ａ、２４ａ、３４ａとそれぞれ一体的に形成された再配置配線１４ｂ、２４ｂ、３４ｂがそれぞれ設けられている。   On the stress relaxation layers 13a, 23a, and 33a of the chip size packages CSP11, CSP12, and CSP13, rearrangement wirings 14a, 24a, and 34a respectively connected to the electrode pads 12, 22, and 32 are provided. On the stress relaxation layers 13b, 23b, and 33b of the flexible wiring layers FB11, FB12, and FB13, the rearrangement wirings 14b, 24b, and 34b formed integrally with the rearrangement wirings 14a, 24a, and 34a, respectively, are provided. ing.

そして、チップ・サイズ・パッケージＣＳＰ１１、ＣＳＰ１２、ＣＳＰ１３の再配置配線１４ａ、２４ａ、３４ａ上には、ソルダレジスト膜１５ａ、２５ａ、３５ａが設けられるとともに、フレキシブル配線層ＦＢ１１、ＦＢ１２、ＦＢ１３の再配置配線１４ｂ、２４ｂ、３４ｂ上には、ソルダレジスト膜１５ａ、２５ａ、３５ａとそれぞれ一体的に形成されたソルダレジスト膜１５ｂ、２５ｂ、３５ｂがそれぞれ設けられている。   Solder resist films 15a, 25a, and 35a are provided on the rearrangement wirings 14a, 24a, and 34a of the chip size packages CSP11, CSP12, and CSP13, and the rearrangement wirings of the flexible wiring layers FB11, FB12, and FB13 are provided. Solder resist films 15b, 25b, and 35b formed integrally with the solder resist films 15a, 25a, and 35a, respectively, are provided on 14b, 24b, and 34b, respectively.

そして、チップ・サイズ・パッケージＣＳＰ１１、ＣＳＰ１２、ＣＳＰ１３のソルダレジスト膜１５ａ、２５ａ、３５ａには、再配置配線１４ａ、２４ａ、３４ａを露出させる開口部１６ａ、２６ａ、３６ａがそれぞれ形成されるとともに、フレキシブル配線層ＦＢ１１、ＦＢ１２、ＦＢ１３のソルダレジスト膜１５ｂ、２５ｂ、３５ｂには、再配置配線１４ｂ、２４ｂ、３４ｂを露出させる開口部１６ｂ、２６ｂ、３６ｂがそれぞれ形成されている。   The solder resist films 15a, 25a, and 35a of the chip size packages CSP11, CSP12, and CSP13 are formed with openings 16a, 26a, and 36a that expose the rearrangement wirings 14a, 24a, and 34a, respectively, and are flexible. Openings 16b, 26b, and 36b that expose the rearranged wirings 14b, 24b, and 34b are formed in the solder resist films 15b, 25b, and 35b of the wiring layers FB11, FB12, and FB13, respectively.

そして、フレキシブル配線層ＦＢ１１、ＦＢ１２、ＦＢ１３の再配置配線１４ｂ、２４ｂ、３４ｂ上には、開口部１６ｂ、２６ｂ、３６ｂをそれぞれ介して突出電極１７、２７、３７がそれぞれ形成されている。
そして、フレキシブル配線層ＦＢ１１、ＦＢ１２、ＦＢ１３を半導体チップ１１、２１、３１の裏面にそれぞれ折り曲げ、フレキシブル配線層ＦＢ１１、ＦＢ１２、ＦＢ１３にそれぞれ設けられた突出電極１７、２７、３７を、下層に配置されたチップ・サイズ・パッケージＣＳＰ１１、ＣＳＰ１２、ＣＳＰ１３の再配置配線１４ａ、２４ａ、３４ａにそれぞれ接合させることができる。 The protruding electrodes 17, 27, and 37 are formed on the rearranged wirings 14b, 24b, and 34b of the flexible wiring layers FB11, FB12, and FB13 through the openings 16b, 26b, and 36b, respectively.
Then, the flexible wiring layers FB11, FB12, and FB13 are bent on the back surfaces of the semiconductor chips 11, 21, and 31, respectively, and the protruding electrodes 17, 27, and 37 provided on the flexible wiring layers FB11, FB12, and FB13 are disposed in the lower layer. The chip size packages CSP11, CSP12, and CSP13 can be bonded to the rearrangement wirings 14a, 24a, and 34a, respectively.

これにより、フレキシブル配線層ＦＢ１１、ＦＢ１２、ＦＢ１３をそれぞれ介してチップ・サイズ・パッケージＣＳＰ１１、ＣＳＰ１２、ＣＳＰ１３を積層することが可能となり、半導体チップ１１、２１、３１に加わる応力を緩和しつつ、半導体チップ１１、２１、３１の積層時の高さを低減することが可能となる。
なお、突出電極１７、２７、３７を再配置配線１４ａ、２４ａ、３４ａにそれぞれ接合させる場合、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合、ＮＣＦ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合、ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）接合、ＮＣＰ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）接合などの圧接接合を用いるようにしてもよいし、半田接合や合金接合などの金属接合を用いるようにしてもよい。 As a result, the chip size packages CSP11, CSP12, and CSP13 can be stacked through the flexible wiring layers FB11, FB12, and FB13, respectively, and the stress applied to the semiconductor chips 11, 21, and 31 is reduced while the semiconductor chip is relaxed. It becomes possible to reduce the height when 11, 21, and 31 are stacked.
When the protruding electrodes 17, 27, and 37 are joined to the rearrangement wirings 14 a, 24 a, and 34 a, respectively, an ACF (Anisotropic Conductive Film) junction, an NCF (Nonconductive Conductive Film) junction, an ACP (Anisotropic Conductive Paste NCP onN), Alternatively, pressure bonding such as Paste bonding may be used, or metal bonding such as solder bonding or alloy bonding may be used.

また、上述した実施形態では、ＣＳＰ１１、ＣＳＰ１２、ＣＳＰ１３の再配置配線１４ａ、２４ａ、３４ａおよびフレキシブル配線層ＦＢ１１、ＦＢ１２、ＦＢ１３の再配置配線１４ｂ、２４ｂ、３４ｂを電極パッド１２、２２、３２にそれぞれ接続する方法について説明したが、ＣＳＰ１１、ＣＳＰ１２、ＣＳＰ１３の再配置配線１４ａ、２４ａ、３４ａまたはフレキシブル配線層ＦＢ１１、ＦＢ１２、ＦＢ１３の再配置配線１４ｂ、２４ｂ、３４ｂの少なくとも一部は電極パッド１２、２２、３２にそれぞれ接続されないようにして、半導体チップ１１、２１、３１とそれぞれ電気的に独立させるようにしてもよい。これにより、積層された半導体チップ１１、２１、３１を個別に接続することが可能となり、機能またはサイズの異なる半導体チップ１１、２１、３１を積層することが可能となる。   Further, in the above-described embodiment, the relocation wirings 14a, 24a, 34a of the CSP11, CSP12, CSP13 and the relocation wirings 14b, 24b, 34b of the flexible wiring layers FB11, FB12, FB13 are respectively provided on the electrode pads 12, 22, 32. Although the connection method has been described, at least a part of the rearrangement wirings 14a, 24a, 34a of the CSP11, CSP12, CSP13 or the rearrangement wirings 14b, 24b, 34b of the flexible wiring layers FB11, FB12, FB13 are electrode pads 12, 22. , 32 may not be connected to each other, and may be electrically independent from each of the semiconductor chips 11, 21, 31. Accordingly, the stacked semiconductor chips 11, 21, and 31 can be individually connected, and the semiconductor chips 11, 21, and 31 having different functions or sizes can be stacked.

図３は、本発明の第３実施形態に係る半導体パッケージの概略構成を示す断面図である。
図３において、半導体チップ４１には、チップ・サイズ・パッケージＣＳＰ２１が形成されるとともに、チップ・サイズ・パッケージＣＳＰ２１とそれぞれ一体的に形成され、半導体チップ４１の両側にそれぞれはみ出したフレキシブル配線層ＦＢ２１、ＦＢ２２が設けられている。 FIG. 3 is a cross-sectional view showing a schematic configuration of a semiconductor package according to the third embodiment of the present invention.
In FIG. 3, a chip size package CSP21 is formed on a semiconductor chip 41, and a flexible wiring layer FB21 that is integrally formed with the chip size package CSP21 and protrudes on both sides of the semiconductor chip 41. An FB 22 is provided.

ここで、半導体チップ４１には、電極パッド４２が形成されている。そして、チップ・サイズ・パッケージＣＳＰ２１には、電極パッド４２が露出するように配置された応力緩和層４３ａが設けられるとともに、フレキシブル配線層ＦＢ２１、ＦＢ２２には、応力緩和層４３ａと同一層上に形成された応力緩和層４３ｂ、４３ｃがそれぞれ設けられている。   Here, electrode pads 42 are formed on the semiconductor chip 41. The chip size package CSP21 is provided with a stress relaxation layer 43a arranged so that the electrode pad 42 is exposed, and the flexible wiring layers FB21 and FB22 are formed on the same layer as the stress relaxation layer 43a. The stress relaxation layers 43b and 43c thus formed are respectively provided.

そして、チップ・サイズ・パッケージＣＳＰ２１の応力緩和層４３ａ上には、電極パッド４２に接続された再配置配線４４ａが設けられるとともに、フレキシブル配線層ＦＢ２１、ＦＢ２２の応力緩和層４３ｂ、４３ｃ上には、再配置配線４４ａと一体的に形成された再配置配線４４ｂ、４４ｃがそれぞれ設けられている。
そして、チップ・サイズ・パッケージＣＳＰ２１の再配置配線４４ａ上には、ソルダレジスト膜４５ａが設けられるとともに、フレキシブル配線層ＦＢ２１、ＦＢ２２の再配置配線４４ｂ、４４ｃ上には、ソルダレジスト膜４５ａと一体的に形成されたソルダレジスト膜４５ｂ、４５ｃがそれぞれ設けられている。 A relocation wiring 44a connected to the electrode pad 42 is provided on the stress relaxation layer 43a of the chip size package CSP21, and on the stress relaxation layers 43b and 43c of the flexible wiring layers FB21 and FB22, Rearrangement wirings 44b and 44c formed integrally with the rearrangement wiring 44a are provided.
A solder resist film 45a is provided on the rearrangement wiring 44a of the chip size package CSP21, and is integrated with the solder resist film 45a on the rearrangement wirings 44b and 44c of the flexible wiring layers FB21 and FB22. Solder resist films 45b and 45c are formed respectively.

そして、チップ・サイズ・パッケージＣＳＰ２１のソルダレジスト膜４５ａには、再配置配線４４ａを露出させる開口部４６ａが形成されるとともに、フレキシブル配線層ＦＢ２１、ＦＢ２２のソルダレジスト膜４５ｂ、４５ｃには、再配置配線４４ｂ、４４ｃを露出させる開口部４６ｂ、４６ｃがそれぞれ形成されている。
そして、フレキシブル配線層ＦＢ２１、ＦＢ２２の再配置配線４４ｂ、４４ｃ上には、突出電極４７ｂ、４７ｃがそれぞれ形成されている。そして、フレキシブル配線層ＦＢ２１、ＦＢ２２を適宜折り曲げながら、チップ・サイズ・パッケージＣＳＰ２１を実装することができる。 The solder resist film 45a of the chip size package CSP21 is formed with an opening 46a that exposes the rearrangement wiring 44a, and rearrangement is performed on the solder resist films 45b and 45c of the flexible wiring layers FB21 and FB22. Openings 46b and 46c for exposing the wirings 44b and 44c are formed, respectively.
Projecting electrodes 47b and 47c are formed on the rearrangement wirings 44b and 44c of the flexible wiring layers FB21 and FB22, respectively. Then, the chip size package CSP21 can be mounted while the flexible wiring layers FB21 and FB22 are appropriately bent.

これにより、チップ・サイズ・パッケージＣＳＰ２１と一体的に形成されたフレキシブル配線層ＦＢ２１、ＦＢ２２を複数の方向に引き出すことが可能となり、配線長の増大を抑制しつつ、半導体チップ４１の様々の実装形態に容易に対応することが可能となる。
なお、上述した半導体パッケージは、例えば、液晶表示装置、携帯電話、携帯情報端末、ビデオカメラ、デジタルカメラ、ＭＤ（Ｍｉｎｉ Ｄｉｓｃ）プレーヤ、ＩＣカード、ＩＣタグなどの電子機器に適用することができ、電子機器の信頼性の劣化を抑制しつつ、電子機器の小型・軽量化を図ることができる。 As a result, the flexible wiring layers FB21 and FB22 formed integrally with the chip size package CSP21 can be drawn out in a plurality of directions, and various mounting forms of the semiconductor chip 41 can be achieved while suppressing an increase in wiring length. Can be easily accommodated.
Note that the semiconductor package described above can be applied to electronic devices such as a liquid crystal display device, a mobile phone, a portable information terminal, a video camera, a digital camera, an MD (Mini Disc) player, an IC card, and an IC tag. The electronic device can be reduced in size and weight while suppressing deterioration of the reliability of the electronic device.

また、上述した実施形態では、半導体チップの実装方法を例にとって説明したが、本発明は、必ずしも半導体チップの実装方法に限定されることなく、例えば、弾性表面波（ＳＡＷ）素子などのセラミック素子、光変調器や光スイッチなどの光学素子、磁気センサやバイオセンサなどの各種センサ類などの実装方法に適用してもよい。   In the above-described embodiment, the semiconductor chip mounting method has been described as an example. However, the present invention is not necessarily limited to the semiconductor chip mounting method, and for example, a ceramic element such as a surface acoustic wave (SAW) element. The present invention may also be applied to mounting methods for optical elements such as optical modulators and optical switches, and various sensors such as magnetic sensors and biosensors.

本発明の第１実施形態に係る半導体パッケージの製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor package which concerns on 1st Embodiment of this invention. 本発明の第２実施形態に係る半導体パッケージの概略構成を示す断面図。Sectional drawing which shows schematic structure of the semiconductor package which concerns on 2nd Embodiment of this invention. 本発明の第３実施形態に係る半導体パッケージの概略構成を示す断面図。Sectional drawing which shows schematic structure of the semiconductor package which concerns on 3rd Embodiment of this invention.

符号の説明Explanation of symbols

Ｒ１ 素子形成領域、Ｒ２ ダミー領域、ＣＳＰ１、ＣＳＰ１１〜ＣＳＰ１３、ＣＳＰ２１ チップ・サイズ・パッケージ、ＦＢ１、ＦＢ１１〜ＦＢ１３、ＦＢ２１、ＦＢ２２ フレキシブル配線層、１ 半導体基板、２、１２、２２、３２、４２ 電極パッド、３ａ、３ｂ、１３ａ、１３ｂ、２３ａ、２３ｂ、３３ａ、３３ｂ、４３ａ、４３ｂ、４３ｃ 応力緩和層、４ａ、４ｂ、１４ａ、１４ｂ、２４ａ、２４ｂ、３４ａ、３４ｂ、４４ａ、４４ｂ、４４ｃ 再配置配線、５ａ、５ｂ、１５ａ、１５ｂ、２５ａ、２５ｂ、３５ａ、３５ｂ、４５ａ、４５ｂ、４５ｃ ソルダレジスト層、６ａ、６ｂ、１６ａ、１６ｂ、２６ａ、２６ｂ、３６ａ、３６ｂ、４６ａ、４６ｂ、４６ｃ 開口部、７、１７、２７、３７、４７ｂ、４７ｃ 突出電極、１１、２１、３１、４１ 半導体チップ   R1 element formation region, R2 dummy region, CSP1, CSP11 to CSP13, CSP21 chip size package, FB1, FB11 to FB13, FB21, FB22 flexible wiring layer, 1 semiconductor substrate, 2, 12, 22, 32, 42 electrode pads 3a, 3b, 13a, 13b, 23a, 23b, 33a, 33b, 43a, 43b, 43c Stress relaxation layer, 4a, 4b, 14a, 14b, 24a, 24b, 34a, 34b, 44a, 44b, 44c 5a, 5b, 15a, 15b, 25a, 25b, 35a, 35b, 45a, 45b, 45c Solder resist layer, 6a, 6b, 16a, 16b, 26a, 26b, 36a, 36b, 46a, 46b, 46c Opening, 7, 17, 27, 37, 47b, 47c Projecting electrode, 11 , 21, 31, 41 Semiconductor chip

Claims (8)

電極パットが形成された半導体チップと、
前記半導体チップからはみ出すようにして、前記半導体チップ上に形成された樹脂層と、
前記樹脂層上に形成され、前記電極パットに接続された再配置配線層とを備えることを特徴とする半導体パッケージ。 A semiconductor chip on which an electrode pad is formed;
A resin layer formed on the semiconductor chip so as to protrude from the semiconductor chip;
A semiconductor package comprising: a rearrangement wiring layer formed on the resin layer and connected to the electrode pad. 前記樹脂層は、前記半導体チップの片側、両側または四方にはみ出していることを特徴とする請求項１記載の半導体パッケージ。   2. The semiconductor package according to claim 1, wherein the resin layer protrudes to one side, both sides, or four sides of the semiconductor chip. 前記再配置配線層上に形成された突出電極をさらに備えることを特徴とする請求項１または２記載の半導体パッケージ。   3. The semiconductor package according to claim 1, further comprising a protruding electrode formed on the rearrangement wiring layer. 前記半導体チップは、前記樹脂層を前記半導体チップの裏側に折り曲げることにより積層されていることを特徴とする請求項１〜３のいずれか１項記載の半導体パッケージ。   4. The semiconductor package according to claim 1, wherein the semiconductor chip is laminated by bending the resin layer to a back side of the semiconductor chip. 5. 前記樹脂層上に形成され、前記半導体チップと電気的に独立したダミー配線層をさらに備えることを特徴とする請求項１〜４のいずれか１項記載の半導体パッケージ。   The semiconductor package according to claim 1, further comprising a dummy wiring layer formed on the resin layer and electrically independent of the semiconductor chip. 電極パットが形成された半導体チップと、
前記半導体チップからはみ出すようにして、前記半導体チップ上に形成された樹脂層と、
前記樹脂層上に形成され、前記電極パットに接続された再配置配線層と、
前記再配置配線層上に形成された突出電極と、
前記突出電極を介し前記半導体チップが実装された配線基板とを備えることを特徴とする電子機器。 A semiconductor chip on which an electrode pad is formed;
A resin layer formed on the semiconductor chip so as to protrude from the semiconductor chip;
A rearrangement wiring layer formed on the resin layer and connected to the electrode pad;
A protruding electrode formed on the rearrangement wiring layer;
An electronic apparatus comprising: a wiring substrate on which the semiconductor chip is mounted via the protruding electrode. 電極パットが形成された半導体基板上に樹脂層を形成する工程と、
前記電極パットに接続され、前記樹脂層上に延伸された再配置配線層を形成する工程と、
前記樹脂層下の半導体基板の一部を除去する工程とを備えることを特徴とする半導体パッケージの製造方法。 Forming a resin layer on the semiconductor substrate on which the electrode pad is formed;
Forming a rearrangement wiring layer connected to the electrode pad and extending on the resin layer;
And a step of removing a part of the semiconductor substrate under the resin layer. 前記半導体基板が除去された樹脂層を折り曲げることにより、前記半導体基板を実装する工程をさらに備えることを特徴とする請求項７記載の半導体パッケージの製造方法。   8. The method of manufacturing a semiconductor package according to claim 7, further comprising a step of mounting the semiconductor substrate by bending the resin layer from which the semiconductor substrate has been removed.
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