【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路における図形データのレイアウト設計を行う集積回路設計装置に関する。
【０００２】
【従来の技術】
従来から、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等の半導体集積回路において、回路要素に相当する図形データのレイアウト設計を行うために、集積回路設計装置が利用されている。
アナログ半導体集積回路における各構成要素のレイアウト配置や各構成要素間の配線は、所定の特性を得るためには、複数の法則、例えば、アライン（各構成要素の配置関係）、シンメトリ（各構成要素間の対称関係）、グループ（各構成要素の一体的関係）に従わなければならない。
また、ダミー素子などを生成し、歩留まりを向上させることも必要とされている（例えば、特許文献１〜特許文献５参照）。
【０００３】
【特許文献１】
特開平７−７３２１７号公報
【特許文献２】
特開平１０−２５６３８０号公報
【特許文献３】
特開平１０−２４７６８７号公報
【特許文献４】
特開２００２−９３９１２号公報
【特許文献５】
特開２００２−９２０６０号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、前記特許文献１〜５記載の発明では、前記法則や処理は、設計者の経験と勘のみに頼っており又、その作業は、ほぼ手作業に頼っているため、熟練した技術者に頼らざるを得ないため、半導体集積回路の特性に精通していない技術者には設計が困難であるという問題がある。また、半導体集積回路のレイアウト設計は非常に時間がかかるという問題がある。
【０００５】
本発明は、熟練していない技術者でも半導体集積回路の設計を容易に行うことができるようにすることを課題としている。
【０００６】
【課題を解決するための手段】
本発明によれば、少なくともネットリスト情報を含む設計情報を記憶する設計情報記憶手段と、前記設計情報から制約を抽出する制約抽出手段と、前記制約抽出手段で抽出した制約を満たすようにレイアウト設計を行うレイアウト設計手段とを備えて成ることを特徴とする集積回路設計装置が提供される。
制約抽出手段は、設計情報記憶手段に記憶した設計情報から制約を抽出する。レイアウト設計手段は、前記制約抽出手段で抽出した制約を満たすようにレイアウト設計を行う。
【０００７】
ここで、前記設計情報記憶手段には、更に、レイアウト情報、回路図情報が含まれて成り、前記制約抽出手段は、ネットリスト情報、レイアウト情報、回路図情報から制約を抽出するように構成してもよい。
また、前記レイアウト設計手段は、前記制約抽出手段が抽出した複数の制約が相互に矛盾する場合、前記矛盾が生じないように制約を選定し、該選定した制約を満たすようにレイアウト設計を行うように構成してもよい。
【０００８】
【発明の実施の形態】
図１は、本発明の実施の形態に係る集積回路設計装置のブロック図であり、アナログ半導体集積回路の設計に適したアナログ半導体集積回路設計装置の例を示している。
図１において、集積回路設計装置１００は、キーボードやマウス等によって構成され入力手段を構成する入力装置１０１、制約抽出手段及びレイアウト設計手段を構成する中央処理装置（ＣＰＵ）１０２、表示手段を構成する表示装置１０３、半導体メモリによって構成された主記憶装置１０４、磁気ディスクによって構成され設計情報記憶手段を構成する外部記憶装置１０５を備えている。
【０００９】
外部記憶装置１０５内には、アナログ半導体集積回路のネットリストデータを予め記憶したネットリスト情報記憶部１０６、アナログ半導体集積回路のレイアウトデータを予め記憶したレイアウト情報記憶部１０７、アナログ半導体集積回路の回路図データを予め記憶した回路図情報記憶部１０８、アナログ半導体集積回路の特性を解析したデータである特性解析情報を予め記憶した特性解析情報記憶部１０９、制約の利用履歴を記憶する制約履歴記憶部１１０を有している。
【００１０】
前記ネットリストデータ、レイアウトデータ、回路図データ、特性解析データは設計情報を構成しており、今回行う半導体集積回路の設計に利用するための他のアナログ半導体集積回路の設計情報である。
尚、外部記憶装置１０５は、ＣＰＵ１０２が実行する半導体集積回路設計用の設計処理プログラムも記憶している。主記憶装置１０４及び外部記憶装置１０５は記憶手段を構成している。
【００１１】
図２は、図１の集積回路設計装置１００の処理を示すフローチャートで、外部記憶装置１０５に記憶された設計処理プログラムを主記憶装置１０４に展開し、該プログラムをＣＰＵ１０２が実行することにより行う処理を示している。
図３は、図１の集積回路設計装置１００において、制約の矛盾の有無を判別する際に使用する制約グラフの一例を示す図である。
【００１２】
以下、図１〜図３を用いて、本実施の形態に係る集積回路設計装置１００の動作を詳細に説明する。
先ず、ユーザ（例えば、半導体集積回路の設計者）が入力装置１０１を操作すると、ＣＰＵ１０２は外部記憶装置１０５に記憶しておいた他の半導体集積回路の設計情報２０１（ネットリストデータ２０２、レイアウトデータ２０３、回路図データ２０４および特性解析データ２０５）を主記憶装置１０４に読み込む（ステップＳ２０１）。
次に、ＣＰＵ１０２は、主記憶装置１０４に読み込んだ前記設計情報２０１から、レイアウト処理や配線処理に要求される複数の制約を抽出し（ステップＳ２０２）、前記抽出した複数の制約を制約データベース２０６として外部記憶装置１０５に記憶する。
【００１３】
ここで、制約には、ネットやノード等に関する制約があり、例えば、対称性が要求される制約（シンメトリ制約）、各図形データの垂直（縦）方向や水平（横）方向の配列に関する制約（アライン制約）、複数の図形データを１つのグループとして扱う制約（グループ制約）、各図形間の距離に関する制約（近接度合制約）等がある。ＣＰＵ１０２は、外部記憶装置１０５のネットリスト情報記憶部１０６に記憶したネットリストデータ２０１からアライン制約、シンメトリ制約及びグループ制約を抽出し、レイアウト情報記憶部１０７に記憶したレイアウトデータ２０３から位置等の制約を抽出し、回路図情報記憶部１０８に記憶した回路図データ２０４から各回路構成要素の位置の制約を抽出し、特性解析情報記憶部１０９に記憶した特性解析データ２０５からセンシビリティ制約を抽出し、制約データベースとして外部記憶装置１０５に記憶する。
尚、前記設計情報としては、少なくともネットリスト情報記憶部１０６に記憶したネットリストデータを用いるようにしてもよい。また、前記設計情報として、少なくともネットリストデータ、レイアウトデータ、回路図データを用いるようにしてもよい。
【００１４】
次に、ＣＰＵ１０２は、制約データベース２０６に格納した前記制約に基づいて、今回設計を行うために最適な制約を作成する処理（制約マージ処理）を行う（ステップＳ２０３〜Ｓ２１０）。
即ち、先ずＣＰＵ１０２は、制約データベースに記憶した前記全ての制約を主記憶装置１０４に読み込み（ステップＳ２０４）、各制約に矛盾が無いか否かを判断する（ステップＳ２０５）。
ＣＰＵ１０２は、ステップＳ２０５において、各制約相互間に矛盾がないか否かを、グラフ理論を用いて判断する。即ち、ＣＰＵ１０２は、各制約相互間に矛盾がないか否かを判断する際に、制約グラフを作成して判断する。
【００１５】
図３は前記制約グラフの一例であり、Ｃ１〜Ｃ３、ＴＲ１〜ＴＲ３、Ｒ１〜Ｒ３はノードであり又、Ｎｅｔ１〜Ｎｅｔ１０は各ノードを接続するためのネットを示している。ノードＣ１〜Ｃ３はキャパシタ、ノードＴＲ１〜ＴＲ３はトランジスタ、ノードＲ１〜Ｒ３は抵抗である。実線で接続されたノードＣ１〜Ｃ３及びネットＮｅｔ１、２にはグループ制約が与えられており、これらは１つのグループとして処理される。同様に、破線で接続されたノードやネットには水平制約、即ち、水平方向に並ぶように配置する制約が与えられている。また、一点鎖線で接続されたノードやネットには垂直制約、即ち、垂直方向に並ぶように配置する制約が与えられている。また、二点鎖線で接続されたノードやネットにはシンメトリ制約、即ち、対称になるような制約が与えられている。ＣＰＵ１０２は、前記制約グラフを矛盾無く作成できるか否かによって、各制約間の矛盾の有無を判断する。
【００１６】
ＣＰＵ１０２は、ステップＳ２０５において、各制約間に矛盾が有ると判断した場合には、矛盾する制約をユーザが修正するか否かを判断する（ステップＳ２０６）。例えば、表示装置１０３に、ユーザが修正するか否か選択する選択画面を表示し、ユーザが入力装置１０１で「ユーザ修正」を選択した場合には、ステップＳ２０７へ移行して、ユーザが入力装置１０１で修正した制約を採用し、矛盾する他の制約を削除等して、再びステップＳ２０５に戻る。
【００１７】
ＣＰＵ１０２は、ステップ２０６において、ユーザが「ユーザ修正」を選択しない場合は、自動で矛盾を解消して最適な制約を選択し、ステップＳ２０５へ戻る（ステップＳ２０８）。例えば、ステップ２０８においてＣＰＵ１０２は、各制約に予め重み付けをしておき、重みの大きい制約を採用して、矛盾する他の制約を削除するようにしてもよい。
ＣＰＵ１０２は、前記処理を繰り返すことにより、各制約相互間に矛盾が無くなったと判断すると（ステップＳ２０５）、該矛盾のない複数の制約をまとめた制約ファイル２０７を作成し（ステップＳ２０９）、主記憶装置１０４の使用制約記憶部１１１に記憶して、制約マージ処理を終了する（ステップＳ２１０）。
【００１８】
次に、ＣＰＵ１０２は、制約ファイル２０７を主記憶装置１０４の使用制約記憶部１１１に読み込み、該制約ファイル２０７に格納されている制約を満たすように、今回設計を行う半導体集積回路のレイアウト（配置対象レイアウト）に対して配置処理や配線処理を行うことにより、半導体集積回路の設計処理を行う（ステップＳ２１１）。
ＣＰＵ１０２は、以上のようにして設計した半導体集積回路のレイアウトの良否を検証し（ステップＳ２１２）、所望の特性を得るための制約として、制約データベース２０６に記憶されている制約に反映させる。
【００１９】
以上述べたように、本実施の形態に係る集積回路設計装置１００は、少なくともネットリストデータ２０２を含む設計情報２０１を記憶する外部記憶装置１０５と、前記設計情報から制約を抽出する制約抽出手段と、前記制約抽出手段で抽出した制約を満たすようにレイアウト設計を行うレイアウト設計手段とを備えて成ることを特徴としている。
また、外部記憶装置１０５には、更に、レイアウトデータ２０３、回路図データ２０４が含まれて成り、前記制約抽出手段は、ネットリストデータ２０２、レイアウトデータ２０３、回路図データ２０４から制約を抽出するようにしている。
【００２０】
また、前記レイアウト設計手段は、前記制約抽出手段が抽出した複数の制約が相互に矛盾する場合、前記矛盾が生じないように制約を選定し、該選定した制約を満たすようにレイアウト設計を行うようにしている。
したがって、アナログ半導体集積回路の設計に熟練していない技術者でも容易に設計を行うことが可能になる。また、アナログ半導体集積回路のレイアウト設計を短時間で行うことが可能になる。
尚、前記実施の形態では、アナログ集積回路の例で説明したが、デジタル集積回路にも適用可能である。
【００２１】
【発明の効果】
本発明に係る集積回路設計装置によれば、半導体集積回路の設計に熟練していない技術者でも容易に設計を行うことが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る集積回路設計装置のブロック図である。
【図２】本発明の実施の形態に係る集積回路設計装置の動作を示すフローチャートである。
【図３】本発明の実施の形態に係る集積回路設計装置の処理を説明するための説明図である。
【符号の説明】
１０１・・・入力手段を構成する入力装置
１０２・・・制約抽出手段及びレイアウト設計手段を構成するＣＰＵ
１０３・・・表示手段を構成する表示装置
１０４・・・記憶手段を構成する主記憶装置
１０５・・・設計情報記憶手段を構成する外部記憶装置
１０６・・・ネットリスト情報記憶部
１０７・・・レイアウト情報記憶手段
１０８・・・回路図情報記憶手段
１０９・・・特性解析情報記憶部
１１０・・・制約履歴記憶部
１１１・・・使用制約記憶部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an integrated circuit design apparatus for designing layout of graphic data in a semiconductor integrated circuit.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in a semiconductor integrated circuit such as an LSI (Large Scale Integrated Circuit), an integrated circuit design apparatus has been used for designing layout of graphic data corresponding to circuit elements.
In order to obtain predetermined characteristics, the layout arrangement of each component in the analog semiconductor integrated circuit and the wiring between the components may be obtained by using a plurality of rules, for example, alignment (arrangement relationship of each component), symmetry (each component) Symmetric relationship), group (integral relationship of each component) must be followed.
In addition, it is necessary to generate dummy elements and improve yield (for example, see Patent Documents 1 to 5).
[0003]
[Patent Document 1]
Japanese Patent Laid-Open No. 7-73217 [Patent Document 2]
JP-A-10-256380 [Patent Document 3]
Japanese Patent Laid-Open No. 10-247687 [Patent Document 4]
Japanese Patent Laid-Open No. 2002-93912 [Patent Document 5]
Japanese Patent Laid-Open No. 2002-92060
[Problems to be solved by the invention]
However, in the inventions described in Patent Documents 1 to 5, the laws and processes depend only on the designer's experience and intuition, and the work relies almost on manual work. Therefore, there is a problem that it is difficult to design for engineers who are not familiar with the characteristics of the semiconductor integrated circuit. Further, there is a problem that the layout design of the semiconductor integrated circuit is very time consuming.
[0005]
An object of the present invention is to enable an unskilled engineer to easily design a semiconductor integrated circuit.
[0006]
[Means for Solving the Problems]
According to the present invention, design information storage means for storing design information including at least netlist information, constraint extraction means for extracting constraints from the design information, and layout design so as to satisfy the constraints extracted by the constraint extraction means There is provided an integrated circuit design apparatus comprising a layout design means for performing the above.
The constraint extraction unit extracts constraints from the design information stored in the design information storage unit. The layout design unit performs layout design so as to satisfy the constraints extracted by the constraint extraction unit.
[0007]
Here, the design information storage means further includes layout information and circuit diagram information, and the constraint extraction means is configured to extract constraints from the netlist information, layout information, and circuit diagram information. May be.
The layout design unit selects a constraint so that the contradiction does not occur when a plurality of constraints extracted by the constraint extraction unit conflict with each other, and performs a layout design so as to satisfy the selected constraint. You may comprise.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a block diagram of an integrated circuit design apparatus according to an embodiment of the present invention, showing an example of an analog semiconductor integrated circuit design apparatus suitable for designing an analog semiconductor integrated circuit.
In FIG. 1, an integrated circuit design device 100 comprises an input device 101 comprising a keyboard, mouse, etc. and constituting input means, a central processing unit (CPU) 102 constituting constraint extraction means and layout design means, and display means. A display device 103, a main storage device 104 constituted by a semiconductor memory, and an external storage device 105 constituted by a magnetic disk and constituting design information storage means are provided.
[0009]
In the external storage device 105, a netlist information storage unit 106 that stores in advance netlist data of an analog semiconductor integrated circuit, a layout information storage unit 107 that stores layout data of the analog semiconductor integrated circuit in advance, and a circuit of the analog semiconductor integrated circuit A circuit diagram information storage unit 108 that stores figure data in advance, a characteristic analysis information storage unit 109 that stores characteristic analysis information that is data obtained by analyzing characteristics of an analog semiconductor integrated circuit, and a constraint history storage unit that stores usage history of constraints 110.
[0010]
The net list data, layout data, circuit diagram data, and characteristic analysis data constitute design information, which is design information of another analog semiconductor integrated circuit to be used for the design of the semiconductor integrated circuit performed this time.
The external storage device 105 also stores a design processing program for designing a semiconductor integrated circuit executed by the CPU 102. The main storage device 104 and the external storage device 105 constitute storage means.
[0011]
FIG. 2 is a flowchart showing the processing of the integrated circuit design device 100 of FIG. 1. The design processing program stored in the external storage device 105 is expanded in the main storage device 104, and the processing performed by the CPU 102 executing the program. Is shown.
FIG. 3 is a diagram illustrating an example of a constraint graph used when determining whether there is a contradiction in constraints in the integrated circuit design device 100 of FIG.
[0012]
Hereinafter, the operation of the integrated circuit design apparatus 100 according to the present embodiment will be described in detail with reference to FIGS.
First, when a user (for example, a semiconductor integrated circuit designer) operates the input device 101, the CPU 102 designs other semiconductor integrated circuit design information 201 (net list data 202, layout data) stored in the external storage device 105. 203, circuit diagram data 204 and characteristic analysis data 205) are read into the main memory 104 (step S201).
Next, the CPU 102 extracts a plurality of constraints required for layout processing and wiring processing from the design information 201 read into the main storage device 104 (step S202), and uses the extracted plurality of constraints as a constraint database 206. Store in the external storage device 105.
[0013]
Here, there are restrictions on nets, nodes, etc., for example, restrictions requiring symmetry (symmetry restrictions), restrictions on arrangement of each graphic data in the vertical (vertical) direction and horizontal (horizontal) direction ( Alignment constraints), constraints for handling a plurality of graphic data as one group (group constraints), constraints on distances between graphics (proximity degree constraints), and the like. The CPU 102 extracts alignment constraints, symmetry constraints, and group constraints from the netlist data 201 stored in the netlist information storage unit 106 of the external storage device 105, and constraints such as positions from the layout data 203 stored in the layout information storage unit 107. Are extracted from the circuit diagram data 204 stored in the circuit diagram information storage unit 108, and the sensitivity constraints are extracted from the characteristic analysis data 205 stored in the characteristic analysis information storage unit 109. And stored in the external storage device 105 as a constraint database.
As the design information, at least netlist data stored in the netlist information storage unit 106 may be used. Further, at least net list data, layout data, and circuit diagram data may be used as the design information.
[0014]
Next, the CPU 102 performs processing (constraint merge processing) for creating an optimal constraint for performing the current design based on the constraints stored in the constraint database 206 (steps S203 to S210).
That is, first, the CPU 102 reads all the constraints stored in the constraint database into the main storage device 104 (step S204), and determines whether or not each constraint is consistent (step S205).
In step S205, the CPU 102 determines whether there is no contradiction between the constraints using graph theory. That is, when determining whether there is no contradiction among the constraints, the CPU 102 creates and determines a constraint graph.
[0015]
FIG. 3 is an example of the constraint graph, where C1 to C3, TR1 to TR3, and R1 to R3 are nodes, and Net1 to Net10 indicate nets for connecting the nodes. Nodes C1 to C3 are capacitors, nodes TR1 to TR3 are transistors, and nodes R1 to R3 are resistors. Group restrictions are given to the nodes C1 to C3 and the nets Net1, 2 connected by a solid line, and these are processed as one group. Similarly, nodes or nets connected by broken lines are given a horizontal constraint, that is, a constraint to be arranged in the horizontal direction. Further, a node or net connected by a one-dot chain line is given a vertical constraint, that is, a constraint to be arranged in the vertical direction. Further, symmetry restrictions, that is, restrictions that are symmetrical are given to nodes and nets connected by a two-dot chain line. The CPU 102 determines whether or not there is a contradiction between the constraints depending on whether or not the constraint graph can be created without a contradiction.
[0016]
If the CPU 102 determines in step S205 that there is a contradiction between the constraints, the CPU 102 determines whether or not the user corrects the conflicting constraint (step S206). For example, when a selection screen for selecting whether or not the user corrects is displayed on the display device 103 and the user selects “modify user” on the input device 101, the process proceeds to step S <b> 207 and the user inputs the input device. The constraint corrected in 101 is adopted, other conflicting constraints are deleted, and the process returns to step S205 again.
[0017]
If the user does not select “modify user” in step 206, the CPU 102 automatically resolves the contradiction and selects the optimum constraint, and returns to step S205 (step S208). For example, in step 208, the CPU 102 may weight each constraint in advance, adopt a constraint with a large weight, and delete other contradictory constraints.
When the CPU 102 determines that there is no contradiction between the constraints by repeating the above processing (step S205), the CPU 102 creates a constraint file 207 in which a plurality of constraints having no contradiction are collected (step S209), and the main storage device The usage constraint storage unit 111 stores the constraint merge processing (step S210).
[0018]
Next, the CPU 102 reads the constraint file 207 into the use constraint storage unit 111 of the main storage device 104, and the layout (arrangement target) of the semiconductor integrated circuit to be designed this time so as to satisfy the constraints stored in the constraint file 207. A design process of the semiconductor integrated circuit is performed by performing an arrangement process and a wiring process on the layout (step S211).
The CPU 102 verifies the quality of the layout of the semiconductor integrated circuit designed as described above (step S212), and reflects it in the constraints stored in the constraint database 206 as constraints for obtaining desired characteristics.
[0019]
As described above, the integrated circuit design device 100 according to the present embodiment includes the external storage device 105 that stores the design information 201 including at least the net list data 202, and the constraint extraction unit that extracts constraints from the design information. And layout design means for performing layout design so as to satisfy the constraints extracted by the constraint extraction means.
The external storage device 105 further includes layout data 203 and circuit diagram data 204, and the constraint extraction means extracts constraints from the netlist data 202, layout data 203, and circuit diagram data 204. I have to.
[0020]
The layout design unit selects a constraint so that the contradiction does not occur when a plurality of constraints extracted by the constraint extraction unit conflict with each other, and performs a layout design so as to satisfy the selected constraint. I have to.
Therefore, even engineers who are not skilled in designing analog semiconductor integrated circuits can easily design. In addition, the layout design of the analog semiconductor integrated circuit can be performed in a short time.
In the above embodiment, an example of an analog integrated circuit has been described, but the present invention can also be applied to a digital integrated circuit.
[0021]
【The invention's effect】
According to the integrated circuit design apparatus of the present invention, even an engineer who is not skilled in designing a semiconductor integrated circuit can easily design.
[Brief description of the drawings]
FIG. 1 is a block diagram of an integrated circuit design apparatus according to an embodiment of the present invention.
FIG. 2 is a flowchart showing an operation of the integrated circuit design apparatus according to the exemplary embodiment of the present invention.
FIG. 3 is an explanatory diagram for explaining processing of the integrated circuit design apparatus according to the embodiment of the present invention;
[Explanation of symbols]
101 ... Input device constituting input means 102 ... CPU constituting constraint extraction means and layout design means
103 ... Display device 104 constituting display means ... Main storage device 105 constituting storage means ... External storage device 106 constituting design information storage means ... Netlist information storage unit 107 ... Layout information storage means 108 ... Circuit diagram information storage means 109 ... Characteristic analysis information storage part 110 ... Restriction history storage part 111 ... Usage restriction storage part
