JP2005056937A

JP2005056937A - Semiconductor device and its manufacturing method

Info

Publication number: JP2005056937A
Application number: JP2003206540A
Authority: JP
Inventors: Katsumasa Fujii; 克正藤井; Osamu Nishio; 修西尾
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2003-08-07
Filing date: 2003-08-07
Publication date: 2005-03-03

Abstract

<P>PROBLEM TO BE SOLVED: To improve mobility of electrons in an NMOS simultaneously with improving mobility of holes in a PMOS, on the same substrate of a semiconductor device using a semiconductor layer which has compressive strain structure and has an Si<SB>1-x</SB>Ge<SB>X</SB>layer with Ge at most 20% low concentration. <P>SOLUTION: The semiconductor device is provided with the semiconductor layer, an Si layer, the PMOS and the NMOS. The semiconductor layer is provided with the Si<SB>1-x</SB>Ge<SB>X</SB>layer (0<X<1) which is laminated on an Si substrate and has compressive strain (it has compressive strain in a wafer surface direction) structure, and the Si layer of relaxation structure which is positioned at an upper surface side of the Si<SB>1-x</SB>Ge<SB>X</SB>layer. The Si layer is formed at least on a side surface of the semiconductor layer, and has tensile strain (it has tensile strain in a wafer cross-section vertical direction) structure. The PMOS has a channel on the upper surface side of the Si<SB>1-x</SB>Ge<SB>X</SB>layer. The NMOS has a channel at a side surface side of the Si layer of the tensile strain (it has tensile strain in the wafer cross-section vertical direction) structure. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、圧縮歪（ウェハー平面方向に圧縮歪を持つ）構造のＳｉＧｅ層を有する半導体層を用いた半導体装置とその製造方法に関するものである。
【０００２】
【従来の技術】
従来、ＭＯＳでは、チャネル領域を通過する電子や正孔の移動度を向上させるため、ＳｉＧｅをＳｉ基板上にエピタキシャル成長させて形成する技術が応用されている。
【０００３】
例えば第１の例として、図１に示すように、Ｓｉ基板（１）上に圧縮歪構造のＳｉ_１−ＸＧｅ_Ｘ層（２）をエピタキシャル成長法にて形成し（図１（ａ））、水素などのイオンを注入した後に、高温でアニールを行うことでＳｉ_１−ＸＧｅ_Ｘ層（３）を緩和構造にする（図１（ｂ））。そして、その緩和構造のＳｉＧｅ層の上に、エピタキシャル成長法を用いて結晶状態でＳｉ層（５）を形成すると、Ｓｉ層は水平方向に引っ張られた歪を有する構造（引張歪構造）になる（図１（ｃ））。
その結果、Ｓｉ層のバンド構造が変化し、このＳｉ層中にチャネル領域を形成することで、キャリアの移動度が向上することが知られている。
【０００４】
図２は、その特徴を利用した半導体装置を示したものである。つまり、Ｓｉ基板（１）上に緩和構造のＳｉＧｅ層（２）と引張歪構造のＳｉ層（５）とが順次積層された半導体層を、素子分離領域（６）でＰウエル領域（７）とＮウエル領域（８）とに分離し、そして、Ｐウエル領域内にゲート絶縁膜（９）、およびＮＭＯＳのソース・ドレイン領域（１０）とゲート電極（１１）とが形成され、Ｎウエル領域内にゲート絶縁膜（９）、およびＰＭＯＳのソース・ドレイン領域（１２）とゲート電極（１３）とが形成され、各々のソース・ドレイン領域が配線（１４）で接続された半導体装置である。そして図３は、その際のＰＭＯＳおよびＮＭＯＳの移動度の実測値を示したものである。図中●は非特許文献１に記載のＰＭＯＳでの移動度の実測値を示したものであり、○は本発明者が測定したＰＭＯＳでの移動度の実測値を示したものである。また▲は、非特許文献２に記載のＮＭＯＳでの実測値を示したものであり、△は本発明者が測定したＮＭＯＳでの移動度の実測値を示したものである。また実線（ − ）は、ＰＭＯＳでの移動度向上率（対バルク比）の非特許文献３に記載の理論曲線を示したものであり、点線（・・・・）は、ＮＭＯＳでの移動度向上率（対バルク比）の非特許文献４に記載の理論曲線を示したものである。その結果、キャリアの移動度は、ＮＭＯＳおよびＰＭＯＳともに、通常のＳｉ層にチャネル領域を有するＭＯＳと比べて向上し、その向上率はＳｉＧｅ層中のＧｅの濃度に依存している。そして、ＮＭＯＳでは、ＳｉＧｅ層中のＧｅ濃度が１０％以上になると、キャリアの移動度は、通常のＳｉ層にチャネル領域を有するＭＯＳと比べて、約１８０％も向上している。しかし、ＰＭＯＳでは、ＮＭＯＳで得られたのと同等な移動度の向上を得るには、ＳｉＧｅ層中のＧｅ濃度を、実測上３０％以上に設定する必要がある。しかし、ＳｉＧｅ層中のＧｅ濃度が増加すると、貫通転移等の欠陥が増え、その結果、接合リーク電流が増大してしまう。そのため、Ｓｉ基板上に緩和構造のＳｉＧｅ層と歪構造のＳｉ層とを順次積層させた基板を用いた場合に、接合リーク電流の低減を保ちながら、ＰＭＯＳの移動度の向上を達成させることは困難である。
【０００５】
また、Ｓｉ結晶基板上に臨界膜厚以上のＳｉ_１−ＸＧｅ_Ｘ層をエピタキシャル成長法などで形成すると、Ｓｉ_１−ＸＧｅ_Ｘ層は自然緩和構造になる。そこで、この特徴を利用し、Ｓｉ_１−ＸＧｅ_Ｘ層の圧縮歪構造を徐々に緩和させる方法がある。しかし、この場合、Ｓｉ_１−ＸＧｅ_Ｘ層の格子間隔はＳｉ_１−ＸＧｅ_Ｘ層の成長とともに広がるため、転位欠陥が生じてしまう。さらに、ＭＯＳの特性を支配する領域に転位欠陥が生じると、リーク電流の原因となってしまう。そこで、Ｇｅ濃度（ｘ）を徐々に増加させたＳｉ_１−ＸＧｅ_Ｘ層を数μｍ形成することで、Ｓｉ_１−ＸＧｅ_Ｘ層を緩和構造にし、ＭＯＳ特性を支配する表面領域（深さ方向数１００ｎｍ）の欠陥を減少させている。そして、Ｓｉ_１−ＸＧｅ_Ｘ層上にエピタキシャル成長法を用いて歪構造のＳｉ層を形成したウェハーを基板とするＭＯＳＦＥＴがある。
本発明者らによって、水素などのイオンを注入した後に、高温でアニールを行うことでＳｉ_１−ＸＧｅ_Ｘ層を緩和構造にする方法で得られた基板を用いたＭＯＳＦＥＴの移動度を図３に示している。
【０００６】
更に第２の例の半導体装置は、図４に示す様に、Ｓｉ基板（１）上に臨界膜厚以下の厚さのＳｉ_１−ＸＧｅ_Ｘ層（２）と約２０ｎｍのＳｉ層（５）とをエピタキシャル成長法を用いて順次形成すると、Ｓｉ_１−ＸＧｅ_Ｘ層には圧縮歪が生じ、その結果、最上層のＳｉ層は歪構造を有さないＳｉ層となる。
そして、その半導体層を、素子分離領域（６）でＰウエル領域（７）とＮウエル領域（８）とに分離し、そして、Ｐウエル領域内にゲート絶縁膜（９）、およびＮＭＯＳのソース・ドレイン領域（１０）とゲート電極（１１）とが形成され、Ｎウエル領域内にゲート絶縁膜（９）、およびＰＭＯＳのソース・ドレイン領域（１２）とゲート電極（１３）とが形成され、各々のソース・ドレイン領域が配線（１４）で接続された構造である。
そして、図中の矢印（←）は、その際のＰＭＯＳとＮＭＯＳの電流の流れを示したものである。つまり、ＰＭＯＳではＳｉＧｅ層中にチャネル領域が形成され、その結果キャリアとなるホールの移動度がＳｉ比で１５０％以上も向上させることできる。しかし、同様にして基板上にＮＭＯＳを形成した場合には、チャネル領域は最上層のＳｉ層中に形成され、その結果、電子の移動度は通常のＳｉ基板を用いた場合と変わらない。
【０００７】
更に、第３の例として、特開２００２−５７３２９号公報（特許文献３）では、緩和構造のＳｉＧｅ層上にエピタキシャル成長法を用いて歪構造のＳｉ層を形成し、そのＳｉ層中に電流が流れるような構造の縦型電界効果トランジスタを開示している。しかし、このトランジスタでも、ＰＭＯＳのホールの移動度を向上させるには、ＳｉＧｅ層中のＧｅの濃度を高くしなければならない。
【０００８】
また第４の例として、非特許文献５では、Ｓｉ層上にエピタキシャル成長法を用いて歪構造のＳｉＧｅ層を形成した縦型電界効果トランジスタを記載している。
この縦型電界効果トランジスタでは、ＳｉＧｅを緩和構造にさせることなく、ＳｉＧｅをエッチングし、その上にエピタキシャル成長法を用いて垂直方向に引張り歪構造を有するＳｉ層を形成している。その結果、ＮＭＯＳの電流の増加は期待できるものの、ＰＭＯＳのホールの移動度を向上させるには、ＳｉＧｅ層中のＧｅ濃度を高めなければならない。
【０００９】
【特許文献１】
特開２００２−５７３２９号公報
【非特許文献１】
ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎＤｅｖｉｃｅＭｅｅｔｉｎｇｓ，２００２ＩＥＤＭＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ，Ｓｅｓｓｉｏｎ３−２「Ａ９０ｎｍＬｏｇｉｃＴｅｃｈｎｏｌｏｇｙＦｅａｔｕｒｉｎｇ５０ｎｍＳｔｒａｉｎｅｄＳｉｌｉｃｏｎＣｈａｎｎｅｌＴｒａｎｓｉｓｔｏｒｓ，７ｌａｙｅｒｓｏｆＣｕＩｎｔｅｒｃｏｎｎｅｃｔｓ，ＬｏｗｋＩＬＳ，ａｎｄ１ｕｍ^２ＳＲＡＭｃｅｌｌ」
Ｓ．Ｔｏｍｐｓｏｎら
【非特許文献２】
ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎＤｅｖｉｃｅＭｅｅｔｉｎｇｓ，２００２ＩＥＤＭＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ，Ｓｅｓｓｉｏｎ２−１「ＳｔｒａｉｎｅｄＳｉＭＯＳＦＥＴＴｅｃｈｎｏｌｏｇｙ」Ｊ．Ｌ．Ｈｏｙｔら
【非特許文献３】
Ｐｈｙ．Ｒｅｖ．Ｂ，５８，ｐｐ９９４１−９９４８‘９８「Ｓｕｂｂａｎｄｓｔｒｕｃｔｕｒｅａｎｄｍｏｂｉｌｉｔｙｏｆｔｗｏ−ｄｉｍｅｎｓｉｏｎａｌｈｏｌｅｓｉｎｓｔｒａｉｎｅｄＳｉ／ＳｉＧｅＭＯＳＦＥＴｓ」Ｒ．Ｏｂｅｒｈｕｂｅｒら
【非特許文献４】
Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，８０，ｐｐ１５６７−１５７７，１９９６「Ｃｏｍｐａｒａｔｉｖｅｓｔｕｄｙｏｆｐｈｏｎｏｎ−ｌｉｍｉｔｅｄｍｏｂｉｌｉｔｙｏｆｔｗｏｄｉｍｅｎｓｉｏｎａｌｅｌｅｃｔｒｏｎｓｉｎｓｔｒａｉｎｅｄａｎｄｕｎｓｔｒａｉｎｅｄＳｉＭＯＳＦＥｓ」Ｓ．Ｔａｋａｇｉら
【非特許文献５】
ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎＤｅｖｉｃｅＭｅｅｔｉｎｇ，１９９９ＩＥＤＭＴｅｃｈｎｉｃａｌＤｉｇｅｓｔＰａｇｅｓ：３．３．１−３．３．４「ＡＮｏｖｅｌＳｉｄｅｗａｌｌＳｔｒａｉｎｅｄ−ＳｉｃｈａｎｎｅｌｎＭＯＳＦＥＴ」Ｋ．Ｃ．Ｌｉｕら
【００１０】
【発明が解決しようとする課題】
第１および３、４の例では、移動度の向上は、ＮＭＯＳでは、２０％以下の欠陥の少ない低濃度のＧｅでも得られるが、ＰＭＯＳでは、その様な低濃度のＧｅでは達成することができない。さらに、第１および３の例では、ＳｉＧｅ層を緩和構造にさせるため、ＳｉＧｅ層を厚く形成させてｍｉｓｆｉｔ層を作る必要がある。そのため、この過程で発生する欠陥やクロスハッチと称される表面の凹凸を低減する必要がある。
それに対して第２の例では、第１の例とは異なり、ｍｉｓｆｉｔ層（例えば図１（ｂ）および（ｃ）の４）を形成する必要はない。それに、ＳｉＧｅ層も１００ｎｍ以下の厚みで製造でき、容易に良好な結晶性を得ることができる。さらに、ＰＭＯＳでのホールの移動度の向上も容易に得ることができる。そかし、ＮＭＯＳでは電子の移動度を向上させることができない。
また第４の例では、第１、３の例とは異なり、ｍｉｓｆｉｔ層を形成する必要はないが、ＰＭＯＳでの移動度を容易には向上させることができない。
そこで本発明は、ｍｉｓｆｉｔ層を必要とせず、例えば２０％以下のＧｅ濃度が低いＳｉＧｅ層を有する基板を用い、ＮＭＯＳでの電子の移動度を向上させ、同時にＰＭＯＳでのホールの移動度も向上させることができる半導体装置とその製造方法に実現を目的としている。
【００１１】
【課題を解決するための手段】
かくして本発明によれば、
Ｓｉ基板上に積層された圧縮歪（ウェハー平面方向に圧縮歪を持つ）構造のＳｉ_１−ＸＧｅ_Ｘ層（０＜Ｘ＜１）および前記Ｓｉ_１−ＸＧｅ_Ｘ層の上面側に緩和構造のＳｉ層を有する半導体層と、
前記半導体層の少なくとも側面側に形成された引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層と、
前記Ｓｉ_１−ＸＧｅ_Ｘ層の上面側にチャネル部を有するＰＭＯＳと、
前記引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層の側面側にチャネル部を有するＮＭＯＳを備えていることを特徴とする半導体装置を提供し、
【００１２】
更に本発明によれば、上記の半導体装置の製造方法であり、少なくとも
（ａ）Ｓｉ基板上に圧縮歪（ウェハー平面方向に圧縮歪を持つ）構造のＳｉ_１−ＸＧｅ_Ｘ層（０＜Ｘ＜１）と緩和構造のＳｉ層とを順次積層して半導体層を形成する工程、
（ｂ）前記半導体層のＳｉ_１−ＸＧｅ_Ｘ層の側面側に引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層を積層する工程、
（ｃ）前記Ｓｉ_１−ＸＧｅ_Ｘ層の上面側にチャネル部を有するＰＭＯＳを形成する工程、および
（ｄ）前記引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層の側面側にチャネル部を有するＮＭＯＳを形成する工程を含む半導体装置の製造方法を提供することで上記課題を解決することができる。
【００１３】
【発明の実施の形態】
本発明の半導体装置は、
（ｉ）Ｓｉ基板上に積層された圧縮歪（ウェハー平面方向に圧縮歪を持つ）構造のＳｉ_１−ＸＧｅ_Ｘ層（０＜Ｘ＜１）および前記Ｓｉ_１−ＸＧｅ_Ｘ層の上面側に緩和構造のＳｉ層を有する半導体層
（ｉｉ）前記半導体層の少なくとも側面側に形成された引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層
（ｉｉｉ）前記Ｓｉ_１−ＸＧｅ_Ｘ層の上面側にチャネル部を有するＰＭＯＳ
（ｉｖ）前記引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層の側面側にチャネル部を有するＮＭＯＳを備えていることを特徴とする。
【００１４】
本発明の半導体装置とは、例えば、ＭＯＳトランジスタ、やバイポーラトランジスタ等の種々の半導体装置が挙げられ、なかでもＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなるＣＭＯＳトランジスタが好ましい。
また、本発明で述べる歪構造とは、ＳｉまたはＳｉ_１−ＸＧｅ_Ｘの結晶が本来の結晶格子間隔とは異なる構造となることを意味する。なかでも、格子間隔が圧縮された構造を圧縮歪構造と称し、引っ張られた構造を引張歪構造と称する。
さらに、緩和構造とは、本来の結晶格子間隔の結晶構造を意味する。
【００１５】
以下に、図６および図７を用いて本発明の半導体装置の一例を説明する。
（ｉ）Ｓｉ基板上に積層された圧縮歪（ウェハー平面方向に圧縮歪を持つ）構造のＳｉ_１−ＸＧｅ_Ｘ層（０＜Ｘ＜１）および前記Ｓｉ_１−ＸＧｅ_Ｘ層の上面側に緩和構造のＳｉ層を有する半導体層
本発明のＳｉ_１−ＸＧｅ_ＸのＸの値は、ＳｉＧｅ中のＧｅの割合を示す。
本発明で用いる半導体層は、図６に示す様に、Ｓｉ基板（１）上に圧縮歪構造のＳｉ_１−ＸＧｅ_Ｘ層（１６）を形成し、さらにその上に緩和構造のＳｉ層（１５）を形成させたものである。
【００１６】
本発明で使用するＳｉ基板とは、その上にＳｉＧｅ層を形成させる表面に少なくとも単結晶のＳｉを有していればよく、Ｓｉのみからなる基板を意味するものではない。そのため、絶縁体の上に単結晶を形成させたＳＯＩ基板、多層ＳＯＩ基板なども用いることができる。
また、本発明のＳｉ_１−ＸＧｅ_Ｘは、単結晶からなるものが好ましい。
また、Ｓｉ層に用いるＳｉも単結晶からなるものが好ましい。
さらに半導体層には、Ｎ型の不純物を注入したＮウエル領域（８）と、Ｐ型の不純物を注入したＰウエル領域（７）とを有し、それらが素子分離領域（６）で分離されていることが好ましい。
素子分離領域は、ＬＯＣＯＳやＳＴＩと称される厚いフィールド酸化膜などを用い、公知の方法で形成することができる。なかでもＳＴＩを用いることが好ましい。
【００１７】
（ｉｉ）前記半導体層の少なくとも側面側に形成された引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層
本発明の半導体装置では、半導体層の側面には引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層（５）が形成されている。
つまりＳｉ_１−ＸＧｅ_Ｘ層は、図５（ａ）や（ｂ）に示す様に、ウェハー平面方向に圧縮された構造（圧縮歪構造）（１６）となっているが、ウェハー断面上下方向には引っ張られた構造（引張歪構造）（１７）となっている。そのため、図５（ｃ）に示す様に、Ｓｉ_１−ＸＧｅ_Ｘ層の上面に結晶状態でＳｉ層（１５）を形成すると、Ｓｉ層は緩和構造となり、Ｓｉ_１−ＸＧｅ_Ｘ層の側面に結晶状態でＳｉ層（５）を形成すると、Ｓｉ層はウェハー断面上下方向に引っ張られた構造（引張歪構造）となる。そのため、Ｓｉ層は単結晶からなるものが好ましい。
【００１８】
（ｉｉｉ）前記Ｓｉ_１−ＸＧｅ_Ｘ層の上面側にチャネル部を有するＰＭＯＳ
本発明のＰＭＯＳは、Ｎウエル領域（８）の半導体層の上面側のＳｉ_１−ＸＧｅ_Ｘ層にチャネル領域（矢印：←）を有していれば、構造は特には限定されない。そのため、例えば、図６に示す様な構造が挙げられる。
つまり、Ｎウエル領域内にゲート絶縁膜（９）、およびＰＭＯＳのソース・ドレイン領域（１２）とゲート電極（１３）とが形成されたものである。
さらに、必要に応じてチャネル領域の両端にＬＤＤ領域が形成されていてもよい。
【００１９】
（ｉｖ）前記引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層の側面側にチャネル部を有するＮＭＯＳ
本発明のＮＭＯＳは、半導体層のＰウエル領域（７）の側面側のＳｉ層（５）にチャネル領域（矢印：←）を有していれば、構造は特には限定されない。その際、チャネル領域は側面側のＳｉの全面に渡って形成する必要はなく、側面側の少なくともその下にＳｉ_１−ＸＧｅ_Ｘ層を有するＳｉ層に形成されていればよい。そのため、例えば、図６に示す様な構造が挙げられる。
つまり、Ｐウエル領域内にゲート絶縁膜（９）、およびＮＭＯＳのソース・ドレイン領域（１０）とゲート電極（１１）とが形成され構造である。
さらに、必要に応じてチャネル領域の両端にＬＤＤ領域が形成されていてもよい。
また、Ｎウエル内およびＰウエル内の各々のソース・ドレイン領域を配線（１４）で接続することが好ましい。
【００２０】
さらに、本発明の半導体装置では、図７に示す様な構造を有することが好ましい。つまり、図７の半導体装置は、半導体層のＰウエル内の一部に、少なくともＳｉ層とＳｉ_１−ＸＧｅ_Ｘ層とに渡って内面にＳｉ層が積層された凹部を有する構造である。そして凹部の内側面に積層されたＳｉ層は、（ｉｉ）のＳｉ層と同様に引張歪構造を有しているため、そのＳｉ層に（ｉｖ）で述べたＮＭＯＳのチャネル領域（矢印：←）を形成することができる。
【００２１】
そのため、凹部の内部に積層されるＳｉ層は（ｉｉ）で述べたのと同様に単結晶からなるものが好ましい。
さらにＮＭＯＳのチャネル領域（矢印：←）も、（ｉｉ）で述べたのと同様に凹部の内側面のＳｉ層の全面に渡って形成する必要はなく、凹部の内側面の少なくともその下にＳｉ_１−ＸＧｅ_Ｘ層を有するＳｉ層に形成されていればよい。
さらにソース・ドレイン領域（１０）も、図７に示す様な凹部の底面および凹部に隣接する上面側に必ずしも形成する必要はなく、それらは凹部の内側面の一部に形成されていてもよい。
また、必要に応じてチャネル領域の両端にＬＤＤ領域が形成されていてもよい。
上記のように半導体層に凹部を形成し、その凹部にチャネル領域を有するＮＭＯＳを形成することで、例えば半導体層の側面と離れた部分にＰＭＯＳを形成した場合でも、ＰＭＯＳの近くにＮＭＯＳを形成させることができ、半導体層を効率よく使うことができる。
【００２２】
上記本発明の半導体装置の特徴は、上記説明のように、歪構造のＳｉ_１−ＸＧｅ_Ｘ層を有するＮウエルの半導体層の上面側にＰＭＯＳを、Ｐウエルの半導体層の側面側、又は凹部を形成した際の内側面にＮＭＯＳを形成する構造にある。つまり図５（ｂ）に示す様に、本発明の半導体装置のＳｉ_１−ＸＧｅ_Ｘ層は上面からみて圧縮された構造（圧縮歪構造）（１６）となっている。そのため図５（ｃ）に示す様に、その上にＳｉ層（１５）を結晶状態で形成するとＳｉ層は緩和構造となる。そして、その上にＰＭＯＳを形成することで、ＰＭＯＳのチャネル領域が圧縮歪構造のＳｉ_１−ＸＧｅ_Ｘ層内に形成され、その結果、移動度が向上する。それに対しＳｉ_１−ＸＧｅ_Ｘ層を側面からみると、図５（ｂ）に示す様に引っ張られた構造（引張歪構造）（１７）となっている。そのため、Ｓｉ層（５）を図５（ｃ）に示す様に、Ｓｉ_１−ＸＧｅ_Ｘ層の側面に結晶状態で形成すると引張歪構造となる。そこで、その上にＮＭＯＳを形成すると、ＮＭＯＳのチャネル領域が引張歪構造のＳｉ層内に形成され、その結果、移動度が向上する。
そのことは、Ｓｉ_１−ＸＧｅ_Ｘ層中のＧｅ濃度が低い半導体層を用いた半導体装置でも、ＰＭＯＳおよびＮＭＯＳの両方の移動度を従来よりも向上させることができるという特徴を有している。
【００２３】
以下に、上記半導体装置の製造方法を、図８および図９を用いて説明する。
本発明の半導体装置の製造方法は、少なくとも
（ａ）Ｓｉ基板上に圧縮歪（ウェハー平面方向に圧縮歪を持つ）構造のＳｉ_１−ＸＧｅ_Ｘ層（０＜Ｘ＜１）と緩和構造のＳｉ層とを順次積層して半導体層を形成する工程、
（ｂ）前記半導体層のＳｉ_１−ＸＧｅ_Ｘ層の側面側に引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層を積層する工程、
（ｃ）前記Ｓｉ_１−ＸＧｅ_Ｘ層の上面側にチャネル部を有するＰＭＯＳを形成する工程、および
（ｄ）前記引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層の側面側にチャネル部を有するＮＭＯＳを形成する工程を含むものである。
【００２４】
（ａ）Ｓｉ基板上に圧縮歪（ウェハー平面方向に圧縮歪を持つ）構造のＳｉ_１−ＸＧｅ_Ｘ層（０＜Ｘ＜１）と緩和構造のＳｉ層とを順次積層して半導体層を形成する工程（図８（ａ））
Ｓｉ基板（１）上に形成する圧縮歪構造のＳｉ_１−ＸＧｅ_Ｘ層（１６）は、Ｓｉ基板上に、Ｓｉ_１−ＸＧｅ_Ｘを実質的に結晶の状態で形成させることが好ましい。そのため、形成方法としてＣＶＤ法やスパッタリング法などを適用することが好ましい。なかでも、ＣＶＤ法によるエピタキシャル成長法により形成することが特に好ましい。
例えば、Ｓｉ基板上にＳｉ_１−ＸＧｅ_Ｘ結晶をエピタキシャル成長させて形成すると、Ｓｉ_１−ＸＧｅ_Ｘの格子間隔はＳｉ基板のＳｉの格子間隔よりも大きいにも拘わらず、Ｓｉの格子間隔と同じ間隔になるように成長する。
その際、形成されるＳｉ_１−ＸＧｅ_Ｘ結晶は、単位格子の体積を本来の体積を保持しようとする。そのため、Ｓｉ_１−ＸＧｅ_Ｘ結晶の単位格子の形状はウェハー平面方向に圧縮された構造（圧縮歪構造）になる。
【００２５】
また、Ｓｉ基板上にＳｉ_１−ＸＧｅ_Ｘを結晶状態で形成する際に、Ｓｉ基板とＳｉ_１−ＸＧｅ_Ｘ層の界面に酸素原子などが存在すると、欠陥発生の原因となる。そのため、Ｓｉ基板上に存在する酸素原子などを予め取り除くことが好ましい。
取り除く方法としては、硫酸ボイルとＲＣＡ洗浄を行い、５％の希フッ酸にて基板表面に存在する自然酸化膜を除去し、更にはアルゴン雰囲気もしくは水素ベーク等で行うことができる。
【００２６】
上記方法で除去しきれなかった残留酸素などの影響を少なくするため、さらにＳｉ_１−ＸＧｅ_Ｘ層を成長させる前に、Ｓｉ基板上にＳｉ層を予め５０ｎｍ〜２００ｎｍ成長させ、バッファ層を形成し、その後、ガス種を変更して連続的にＳｉ_１−ＸＧｅ_Ｘ層を成長させ、歪構造のＳｉ_１−ＸＧｅ_Ｘ層を形成することが好ましい。
【００２７】
また、通常、エピタキシャル成長法などを用い、Ｓｉ単結晶基板にＳｉ_１−ＸＧｅ_Ｘ結晶層を形成させる場合、Ｇｅ濃度に依存してある一定の膜厚までは歪を内包した状態でＳｉ_１−ＸＧｅ_Ｘ結晶層を形成することができる。しかし、その膜厚を超えると結晶中に転位などの欠陥が導入され、歪が緩和されることが知られている。そして、その際の膜厚を臨界膜厚という（図１０）。そのため、歪構造のＳｉ_１−ＸＧｅ_Ｘ層の厚みは、通常、臨界膜厚以下にすることが好ましい。
さらにチャネル領域を形成するＳｉ_１−ＸＧｅ_Ｘ層は、移動度を向上させるために大きな歪を持たせることが好ましい。そのため、Ｓｉ_１−ＸＧｅ_Ｘ層中のＧｅ濃度、つまりＸの値は大きい方が好ましい。しかし一方で、以降の半導体製造工程での熱処理に耐えて該Ｓｉ_１−ＸＧｅ_Ｘ層に歪構造を保持させるためには、Ｇｅ濃度、つまりＸの値は小さい方が好ましい。
【００２８】
そのため具体的には、Ｓｉ_１−ＸＧｅ_Ｘ層の厚みによっても異なるが、Ｓｉ_１−ＸＧｅ_Ｘ層の厚みが２００ｎｍの場合、Ｇｅ濃度は、２５％以下、好ましくは１５％以上、２０％以下である。
【００２９】
また、Ｓｉ_１−ＸＧｅ_Ｘ層上に形成する緩和構造のＳｉ層（１５）は、Ｓｉ_１−ＸＧｅ_Ｘ層上に、Ｓｉを実質的に結晶の状態で形成させることが好ましい。そのため、形成方法としてＣＶＤ法やスパッタリング法などを適用することが好ましい。
なかでも、ＣＶＤ法によるエピタキシャル成長法により形成することが特に好ましい。
また、Ｓｉ層の厚みはＳｉ_１−ＸＧｅ_Ｘ層上で緩和構造を有することができれば特には限定されないが、本発明の半導体装置では、ＰＭＯＳのチャネル部をＳｉ層の下のＳｉ_１−ＸＧｅ_Ｘ層に形成することから薄いことが好ましい。
しかし、形成するＳｉ層の厚みが薄いと、半導体装置の製造工程中の熱処理によって、Ｓｉ_１−ＸＧｅ_Ｘ層中のＧｅ原子が拡散し、Ｓｉ_１−ＸＧｅ_Ｘ層が歪構造を失ってしまう。そのため、Ｓｉ層の厚みは、少なくとも５ｎｍ以上にすることが好ましい。逆に、Ｓｉ層が厚くなると、Ｓｉ層をエピタキシャル成長法にて形成させる場合、熱によって、Ｓｉ_１−ＸＧｅ_Ｘの結晶性を悪化させることがある。そのため、Ｓｉ_１−ＸＧｅ_Ｘ層の上に形成するＳｉ層の厚みは、５ｎｍ以上２０ｎｍ以下にすることが好ましい。
更に、Ｓｉ_１−ＸＧｅ_Ｘ層およびＳｉ層を形成する温度は、通常の半導体装置製造プロセスで用いられる堆積温度（８００℃以下）でも問題とはならないが、４８０℃以上７００℃以下であることが好ましい。
【００３０】
上記工程（ａ）の後に、公知の方法を用いて、基板内の少なくともＳｉ層、Ｓｉ_１−ＸＧｅ_Ｘ層に渡って素子分離領域（６）を形成する。
次に、公知の方法を用いてＮウエル領域（８）とＰ型のウエル領域（７）とを形成する。形成する方法は、例えば、Ｎ型のウエルを形成する表面をフォトレジストでマスクし、ホウ素をイオン注入してＰ型のウエルを形成する。そしてマスクを除去した後、今度はＰ型のウエルをフォトレジストでマスクし、リン、アンチモン、ヒ素などをイオン注入してＮ型のウエルを形成することができる（図８（ｂ））。
【００３１】
その後、図８（ｃ）に示す様に、
（ｅ）工程（ａ）で形成した半導体層の一部に、少なくともＳｉ_１−ＸＧｅ_Ｘ層とＳｉ層とに渡って凹部を形成することが好ましい。
つまり、半導体装置のＰウエル内の一部に凹部を形成し、凹部の内側面に結晶状態のＳｉ層を形成することで、Ｓｉ層に引張歪構造を持たせることができる。
凹部を形成する方法は特には限定されないが、例えばエッチングで形成することができる。
また、凹部の内側面は、凹部に形成するＮＭＯＳのチャネル領域となる。そのため、凹部の深さは少なくともＳｉ_１−ＸＧｅ_Ｘ層（１６）に達していればよい。
【００３２】
（ｂ）前記半導体層のＳｉ_１−ＸＧｅ_Ｘ層の側面側に引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層を積層する工程
（ｅ）で形成した凹部の少なくとも内側面に引張歪構造のＳｉ層（５）を積層する（図８（ｄ））。
なお、凹部を形成しない場合には、（ｄ´）に示す様に、半導体層の側面の少なくともＳｉ_１−ＸＧｅ_Ｘ層上に引張歪構造のＳｉ層（５）を形成する。
Ｓｉ層は、Ｓｉ_１−ＸＧｅ_Ｘ層に結晶の状態で形成させることが好ましい。そのため形成方法は、ＣＶＤ法やスパッタリング法などを適用することができる。なかでも、ＣＶＤ法によるエピタキシャル成長法により形成することが特に好ましい。
また、Ｓｉ層の厚みは、工程（ａ）のＳｉ層の形成で述べたのと同様な理由から、５ｎｍ以上２０ｎｍ以下にすることが好ましい。
またＳｉ層を形成する温度も、工程（ａ）のＳｉ層の形成で述べたのと同様な理由から、通常の半導体装置製造プロセスで用いられる堆積温度（８００℃以下）でも問題とはならないが、４８０℃以上７００℃以下が好ましい。
【００３３】
（ｃ）前記Ｓｉ_１−ＸＧｅ_Ｘ層の上面側にチャネル部を有するＰＭＯＳを形成する工程、および
（ｄ）前記引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層の側面側にチャネル部を有するＮＭＯＳを形成する工程
【００３４】
上記工程（ｃ）および（ｄ）は、どちらを先に行ってもよいし、また同時に行ってもよい。好ましくは、同時に形成することである。
以下に、同時に形成する方法の一例について説明する。
最初に、基板表面に渡ってゲート絶縁膜（９）を形成する。
ゲート絶縁膜は、公知の方法を適用して形成することができる。例えば、熱酸化法を用いて形成することができる。
その際の膜厚は、特には限定されず、通常使用されている範囲で十分である。
【００３５】
上記工程の後、ゲート絶縁膜上にゲート電極となる材料の層（１８）を形成する（図８（ｅ））。
ゲート電極の材料としては、シリコンなどの通常の半導体装置のゲート電極に用いられている材料であれば特には限定されない。
ゲート電極を形成する場所は、Ｎウエル内の半導体層の少なくとも上面の一部、およびＰウエル内の半導体層の少なくとも側面に形成すればよい。その際、Ｐウエル内の半導体層に凹部を形成した場合には凹部の少なくとも内側面の一部に形成すればよい。
その後、フォトレジストにて所望するゲート電極の形状となるようにマスクし、エッチングして所望の形状のゲート電極（１１および１３）を形成することができる（図９（ｆ））。
【００３６】
次に、ソース・ドレイン領域を形成する。
ソース・ドレイン領域を形成する方法は公知の方法を用いることができる。例えば、少なくともＰウエル領域（７）上をフォトレジスト（１９）でマスクし、それとＮウエルのゲート電極（１３）をマスクとし、Ｐ型の不純物イオン、例えばホウ素、フッ化ホウ素などのイオンを注入してＮウエル領域内にＰ型のソース・ドレイン領域（１２）を形成する（図９（ｇ））。
その後、前記フォトレジストを除去し、今度は少なくともＮウエル領域（８）上をフォトレジスト（１９）でマスクし、それとＰウエルのゲート電極（１１）をマスクとし、Ｎ型の不純物イオン、例えばリン、アンチモン、ヒ素などのイオンを注入してＰウエル内にＮ型のソース・ドレイン領域（１０）を形成する（図９（ｈ））。
その後、必要に応じて図９（ｉ）に示す様に、ＮＭＯＳソース・ドレイン領域とＰＭＯＳソース・ドレイン領域とを配線（１４）で接続することが好ましい。
【００３７】
上記のようにして製造した本発明の半導体装置は、移動度において、従来の半導体装置と同等か、又はそれ以上の優れた特性を有していた。
【００３８】
【発明の効果】
従来、圧縮歪構造のＳｉ_１−ＸＧｅ_Ｘ層を有する半導体層を用いた半導体装置では、ＮＭＯＳは圧縮歪構造のＳｉ_１−ＸＧｅ_Ｘ層内にチャネル領域を形成できず、移動度の向上を実現することが困難であった。しかし、本発明の半導体装置では、圧縮歪（ウェハー平面方向に圧縮歪を持つ）構造のＳｉ_１−ＸＧｅ_Ｘ層の断面の上下方向に引張歪構造となっている。そして、その部分に歪構造のＳｉ層を形成し、そのＳｉ層にＮＭＯＳのチャネル領域を形成することで、ＮＭＯＳでも移動度を向上させることができた。その結果、圧縮歪構造のＳｉ_１−ＸＧｅ_Ｘ層を有する半導体層の上面側にＰＭＯＳを形成し、同一の半導体層の側面側にＮＭＯＳを形成することでＰＭＯＳおよびＮＭＯＳともに移動度を向上させることができる半導体装置を実現することができた。
その際、Ｓｉ_１−ＸＧｅ_Ｘ層のＧｅ濃度を、結晶欠陥が比較的少ないとされる２０％以下にしてもＮＭＯＳ及びＰＭＯＳの移動度及び電流を向上させることができた。
さらに、半導体層の一部に凹部を形成し、その凹部の内側面にＮＭＯＳのチャネル領域を形成させることで、例えば半導体層の側面と離れた距離にＰＭＯＳを形成した場合でも、ＰＭＯＳの近くにＮＭＯＳを形成させることができ、効率よく半導体層を使うことができた。
さらに、本発明の半導体装置の製造方法を用いることで、従来よりも効率よく本発明の半導体装置を製造することができた。
【図面の簡単な説明】
【図１】Ｓｉ基板上に緩和構造のＳｉＧｅ層と引張歪構造のＳｉ層とが積層されたウェハーの各層の結晶構造を示した図。
【図２】Ｓｉ基板上に緩和構造のＳｉＧｅ層と引張歪構造のＳｉ層とを順次積層した半導体層を用いたＣＭＯＳの構造を示した図。
【図３】図２の半導体装置のＰＭＯＳおよびＮＭＯＳの移動度とＧｅ濃度との関係を示した図。
【図４】Ｓｉ基板上に圧縮歪構造のＳｉＧｅ層と緩和構造のＳｉ層とを順次積層した半導体層を用いたＣＭＯＳの構造を示した図。
【図５】本発明の半導体層と、その上に積層するＳｉ層の構造を示した図。
【図６】本発明の半導体装置の一例を示した図。
【図７】本発明の半導体装置の一変形例を示した図。
【図８】本発明の半導体装置の製造工程を示した図。
【図９】本発明の半導体装置の製造工程（図８の続き）を示した図。
【図１０】Ｓｉ結晶上に、エピタキシャル成長法を用いてＳｉ_１−ＸＧｅ_Ｘ層を形成させた際のＳｉ_１−ＸＧｅ_Ｘ層中のＧｅ濃度と臨界膜厚との関係を示したグラフ。
【符号の説明】
１Ｓｉ基板
２圧歪（ウェハー平面方向に圧縮歪を持つ）構造のＳｉＧｅ層
３緩和構造のＳｉＧｅ層
４ｍｉｓｆｉｔ層
５引張歪構造のＳｉ層
６素子分離領域
７Ｐウエル領域
８Ｎウエル領域
９ゲート絶縁膜
１０ＮＭＯＳソース・ドレイン領域
１１ＮＭＯＳゲート電極
１２ＰＭＯＳソース・ドレイン領域
１３ＰＭＯＳゲート電極
１４配線
１５緩和構造のＳｉ層
１６圧縮歪（ウェハー平面方向に圧縮歪を持つ）構造のＳｉ_１−ＸＧｅ_Ｘ層
１７引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ_１−ＸＧｅ_Ｘ層
１８ゲート電極となる材料の層
１９フォトレジスト[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device using a semiconductor layer having a SiGe layer having a compressive strain (having compressive strain in a wafer plane direction) structure and a method for manufacturing the same.
[0002]
[Prior art]
Conventionally, in MOS, a technique of epitaxially growing SiGe on a Si substrate has been applied in order to improve the mobility of electrons and holes passing through a channel region.
[0003]
For example, as a first example, as shown in FIG. 1, Si having a compressive strain structure is formed on a Si substrate (1). _1-X Ge _X The layer (2) is formed by an epitaxial growth method (FIG. 1 (a)), and after implanting ions such as hydrogen, annealing is performed at a high temperature to obtain Si. _1-X Ge _X The layer (3) has a relaxed structure (FIG. 1 (b)). Then, when the Si layer (5) is formed in a crystalline state on the SiGe layer of the relaxed structure using an epitaxial growth method, the Si layer becomes a structure having a strain pulled in the horizontal direction (tensile strain structure) ( FIG. 1 (c)).
As a result, it is known that the band structure of the Si layer changes and the carrier mobility is improved by forming a channel region in the Si layer.
[0004]
FIG. 2 shows a semiconductor device using the feature. That is, a semiconductor layer in which a relaxed SiGe layer (2) and a tensile strained Si layer (5) are sequentially stacked on a Si substrate (1) is formed into a P-well region (7) in an element isolation region (6). And an N well region (8), and a gate insulating film (9), an NMOS source / drain region (10), and a gate electrode (11) are formed in the P well region. In this semiconductor device, a gate insulating film (9), a PMOS source / drain region (12), and a gate electrode (13) are formed, and each source / drain region is connected by a wiring (14). FIG. 3 shows measured values of the mobility of PMOS and NMOS at that time. In the figure, ● represents the measured value of mobility in PMOS described in Non-Patent Document 1, and ○ represents the measured value of mobility in PMOS measured by the inventor. Further, ▲ indicates an actual measurement value in the NMOS described in Non-Patent Document 2, and Δ indicates an actual measurement value of the mobility in the NMOS measured by the present inventor. The solid line (-) shows the theoretical curve described in Non-Patent Document 3 of the mobility improvement rate (vs. bulk ratio) in PMOS, and the dotted line (...) shows the mobility in NMOS. The theoretical curve described in the nonpatent literature 4 of an improvement rate (vs. bulk ratio) is shown. As a result, the mobility of carriers is improved in both NMOS and PMOS as compared with a MOS having a channel region in a normal Si layer, and the improvement rate depends on the concentration of Ge in the SiGe layer. In the NMOS, when the Ge concentration in the SiGe layer is 10% or more, the carrier mobility is improved by about 180% compared to the MOS having the channel region in the normal Si layer. However, in PMOS, in order to obtain the mobility improvement equivalent to that obtained in NMOS, it is necessary to set the Ge concentration in the SiGe layer to 30% or more in actual measurement. However, when the Ge concentration in the SiGe layer increases, defects such as threading transition increase, resulting in an increase in junction leakage current. Therefore, when using a substrate in which a relaxed SiGe layer and a strained Si layer are sequentially stacked on a Si substrate, it is possible to achieve an improvement in PMOS mobility while maintaining a reduction in junction leakage current. Have difficulty.
[0005]
In addition, Si having a critical film thickness or more on the Si crystal substrate _1-X Ge _X When the layer is formed by an epitaxial growth method or the like, Si _1-X Ge _X The layer becomes a natural relaxation structure. Therefore, using this feature, Si _1-X Ge _X There is a method of gradually relaxing the compressive strain structure of the layer. However, in this case, Si _1-X Ge _X The lattice spacing of the layers is Si _1-X Ge _X Since it spreads with the growth of the layer, dislocation defects occur. Furthermore, if a dislocation defect occurs in a region that dominates the characteristics of the MOS, it causes a leakage current. Therefore, Si with gradually increasing the Ge concentration (x). _1-X Ge _X By forming the layer several μm, Si _1-X Ge _X The layer has a relaxed structure to reduce defects in the surface region (several hundred nm in the depth direction) that dominate the MOS characteristics. And Si _1-X Ge _X There is a MOSFET that uses a wafer in which a Si layer having a strained structure is formed on the layer using an epitaxial growth method as a substrate.
By implanting ions such as hydrogen by the present inventors, annealing is performed at a high temperature. _1-X Ge _X FIG. 3 shows the mobility of a MOSFET using a substrate obtained by a method of forming a layer in a relaxed structure.
[0006]
Furthermore, as shown in FIG. 4, the semiconductor device of the second example has an Si substrate (1) having a thickness equal to or less than the critical thickness on the Si substrate (1). _1-X Ge _X When the layer (2) and the Si layer (5) of about 20 nm are sequentially formed using the epitaxial growth method, _1-X Ge _X Compressive strain occurs in the layer, and as a result, the uppermost Si layer becomes a Si layer having no strain structure.
Then, the semiconductor layer is separated into a P well region (7) and an N well region (8) by an element isolation region (6), and a gate insulating film (9) and an NMOS source are formed in the P well region. A drain region (10) and a gate electrode (11) are formed, a gate insulating film (9), and a PMOS source / drain region (12) and a gate electrode (13) are formed in the N well region, Each source / drain region is connected by a wiring (14).
An arrow (←) in the figure indicates the current flow of the PMOS and NMOS at that time. That is, in the PMOS, a channel region is formed in the SiGe layer, and as a result, the mobility of holes serving as carriers can be improved by 150% or more in terms of the Si ratio. However, when an NMOS is formed on the substrate in the same manner, the channel region is formed in the uppermost Si layer, and as a result, the mobility of electrons is not different from the case where a normal Si substrate is used.
[0007]
Furthermore, as a third example, in Japanese Patent Laid-Open No. 2002-57329 (Patent Document 3), a strained Si layer is formed on a SiGe layer having a relaxed structure by using an epitaxial growth method, and a current flows in the Si layer. A vertical field effect transistor having a flowing structure is disclosed. However, even in this transistor, the Ge concentration in the SiGe layer must be increased in order to improve the mobility of PMOS holes.
[0008]
As a fourth example, Non-Patent Document 5 describes a vertical field effect transistor in which a strained SiGe layer is formed on an Si layer by using an epitaxial growth method.
In this vertical field effect transistor, SiGe is etched without forming a relaxed structure, and an Si layer having a tensile strain structure in the vertical direction is formed thereon using an epitaxial growth method. As a result, an increase in NMOS current can be expected, but the Ge concentration in the SiGe layer must be increased in order to improve the mobility of the hole in the PMOS.
[0009]
[Patent Document 1]
JP 2002-57329 A
[Non-Patent Document 1]
International Electron Device Meetings, 2002 IEDM Technical Digger, Session 1-2 “A 90nm Logic Technology Leveraged Silicon Trenched Silicon Channel”. ² SRAM cell "
S. Thompson et al.
[Non-Patent Document 2]
International Electron Device Meetings, 2002 IEDM Technical Digest, Session 2-1, “Strained Si MOSFET Technology”, J. MoI. L. Hoyt et al.
[Non-Patent Document 3]
Phy. Rev. B, 58, pp 9941-9948 '98, “Substruct structure and mobility of two-dimensional holes in strained Si / SiGe MOSFETs”. Oberhuber et al.
[Non-Patent Document 4]
J. et al. Appl. Phys. , 80, pp 1567-1577, 1996, “Comparative study of phonon-limited mobility of two dimensions in strained and unstrained Si MOSFEs”. Takagi et al.
[Non-Patent Document 5]
International Electron Device Meeting, 1999 IEDM Technical Digest Pages: 3.3.1-3. 3.4 "A Novel Side wall Strained-Si channel nMOSFET" C. Liu et al.
[0010]
[Problems to be solved by the invention]
In the first, third, and fourth examples, the improvement in mobility can be achieved even with a low concentration of Ge with less than 20% defects in NMOS, but with a low concentration of Ge in PMOS. Can not. Furthermore, in the first and third examples, in order to make the SiGe layer have a relaxed structure, it is necessary to form a misfit layer by forming the SiGe layer thick. Therefore, it is necessary to reduce defects generated in this process and surface irregularities called cross hatching.
On the other hand, in the second example, unlike the first example, it is not necessary to form a misfit layer (for example, 4 in FIGS. 1B and 1C). In addition, the SiGe layer can be manufactured with a thickness of 100 nm or less, and good crystallinity can be easily obtained. Furthermore, the hole mobility in the PMOS can be easily improved. However, the mobility of electrons cannot be improved with NMOS.
In the fourth example, unlike the first and third examples, it is not necessary to form a misfit layer, but the mobility in the PMOS cannot be easily improved.
Therefore, the present invention does not require a misfit layer, and uses, for example, a substrate having a SiGe layer with a low Ge concentration of 20% or less to improve the mobility of electrons in NMOS and at the same time improve the mobility of holes in PMOS. An object of the present invention is to realize a semiconductor device and a manufacturing method thereof.
[0011]
[Means for Solving the Problems]
Thus, according to the present invention,
Si with a structure of compressive strain (having compressive strain in the wafer plane direction) laminated on the Si substrate _1-X Ge _X Layer (0 <X <1) and the Si _1-X Ge _X A semiconductor layer having a relaxed Si layer on the upper surface side of the layer;
An Si layer having a tensile strain (having tensile strain in the vertical direction of the wafer cross section) formed on at least the side surface of the semiconductor layer;
Si _1-X Ge _X A PMOS having a channel portion on the upper surface side of the layer;
Provided is a semiconductor device comprising an NMOS having a channel portion on the side surface side of the Si layer of the tensile strain (having tensile strain in the vertical direction of the wafer cross section),
[0012]
Furthermore, according to the present invention, there is provided a method for manufacturing the above semiconductor device,
(A) Si having a compressive strain (with a compressive strain in the wafer plane direction) structure on the Si substrate _1-X Ge _X Forming a semiconductor layer by sequentially laminating a layer (0 <X <1) and a Si layer having a relaxed structure;
(B) Si of the semiconductor layer _1-X Ge _X Laminating a Si layer having a tensile strain (having tensile strain in the vertical direction of the wafer cross section) structure on the side surface of the layer;
(C) Si _1-X Ge _X Forming a PMOS having a channel portion on the upper surface side of the layer; and
(D) Solving the above problems by providing a method of manufacturing a semiconductor device including a step of forming an NMOS having a channel portion on a side surface of a Si layer having a tensile strain structure (having a tensile strain in the vertical direction of the wafer cross section). can do.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
The semiconductor device of the present invention is
(I) Si having a structure of compressive strain (having compressive strain in the wafer plane direction) laminated on a Si substrate _1-X Ge _X Layer (0 <X <1) and the Si _1-X Ge _X Semiconductor layer having Si layer of relaxed structure on upper surface side of layer
(Ii) Si layer having a tensile strain (having tensile strain in the vertical direction of the wafer cross section) formed on at least the side surface of the semiconductor layer
(Iii) Si _1-X Ge _X PMOS having a channel portion on the upper surface side of the layer
(Iv) An NMOS having a channel portion is provided on the side surface side of the Si layer having the above-described tensile strain (having tensile strain in the vertical direction of the wafer cross section).
[0014]
Examples of the semiconductor device of the present invention include various semiconductor devices such as a MOS transistor and a bipolar transistor, and among them, a CMOS transistor composed of a PMOS transistor and an NMOS transistor is preferable.
The strain structure described in the present invention is Si or Si. _1-X Ge _X This means that the crystal has a structure different from the original crystal lattice spacing. Among these, a structure in which the lattice spacing is compressed is referred to as a compressive strain structure, and a stretched structure is referred to as a tensile strain structure.
Further, the relaxed structure means a crystal structure having an original crystal lattice spacing.
[0015]
Hereinafter, an example of the semiconductor device of the present invention will be described with reference to FIGS.
(I) Si having a structure of compressive strain (having compressive strain in the wafer plane direction) laminated on a Si substrate _1-X Ge _X Layer (0 <X <1) and the Si _1-X Ge _X Semiconductor layer having Si layer of relaxed structure on upper surface side of layer
Si of the present invention _1-X Ge _X The value of X indicates the proportion of Ge in SiGe.
As shown in FIG. 6, the semiconductor layer used in the present invention is made of Si having a compressive strain structure on a Si substrate (1). _1-X Ge _X A layer (16) is formed, and a Si layer (15) having a relaxed structure is further formed thereon.
[0016]
The Si substrate used in the present invention only needs to have at least single-crystal Si on the surface on which the SiGe layer is formed, and does not mean a substrate made of only Si. Therefore, an SOI substrate in which a single crystal is formed over an insulator, a multilayer SOI substrate, or the like can also be used.
In addition, the Si of the present invention _1-X Ge _X Is preferably made of a single crystal.
Further, Si used for the Si layer is also preferably made of a single crystal.
Further, the semiconductor layer has an N well region (8) implanted with an N type impurity and a P well region (7) implanted with a P type impurity, which are separated by an element isolation region (6). It is preferable.
The element isolation region can be formed by a known method using a thick field oxide film called LOCOS or STI. Of these, STI is preferably used.
[0017]
(Ii) Si layer having a tensile strain (having tensile strain in the vertical direction of the wafer cross section) formed on at least the side surface of the semiconductor layer
In the semiconductor device of the present invention, a Si layer (5) having a tensile strain (having tensile strain in the vertical direction of the wafer cross section) structure is formed on the side surface of the semiconductor layer.
In other words, Si _1-X Ge _X As shown in FIGS. 5A and 5B, the layer has a structure compressed in the wafer plane direction (compression strain structure) (16), but is pulled in the vertical direction of the wafer cross section (16). Tensile strain structure) (17). Therefore, as shown in FIG. _1-X Ge _X When the Si layer (15) is formed in a crystalline state on the upper surface of the layer, the Si layer has a relaxed structure, and Si _1-X Ge _X When the Si layer (5) is formed in a crystalline state on the side surface of the layer, the Si layer has a structure (tensile strain structure) pulled in the vertical direction of the wafer cross section. Therefore, the Si layer is preferably made of a single crystal.
[0018]
(Iii) Si _1-X Ge _X PMOS having a channel portion on the upper surface side of the layer
The PMOS of the present invention has an Si well on the upper surface side of the semiconductor layer in the N well region (8). _1-X Ge _X The structure is not particularly limited as long as the layer has a channel region (arrow: ←). Therefore, for example, a structure as shown in FIG.
That is, the gate insulating film (9), the PMOS source / drain region (12), and the gate electrode (13) are formed in the N well region.
Furthermore, LDD regions may be formed at both ends of the channel region as necessary.
[0019]
(Iv) NMOS having a channel portion on the side surface of the Si layer having the above-described tensile strain (having tensile strain in the vertical direction of the wafer cross section) structure
The structure of the NMOS of the present invention is not particularly limited as long as it has a channel region (arrow: ←) in the Si layer (5) on the side surface of the P well region (7) of the semiconductor layer. At this time, the channel region does not need to be formed over the entire surface of Si on the side surface side. _1-X Ge _X What is necessary is just to be formed in Si layer which has a layer. Therefore, for example, a structure as shown in FIG.
That is, the gate insulating film (9), the NMOS source / drain region (10), and the gate electrode (11) are formed in the P well region.
Furthermore, LDD regions may be formed at both ends of the channel region as necessary.
Further, it is preferable that the source / drain regions in the N well and the P well are connected by the wiring (14).
[0020]
Furthermore, the semiconductor device of the present invention preferably has a structure as shown in FIG. That is, the semiconductor device of FIG. 7 includes at least a Si layer and a Si layer in a part of the P well of the semiconductor layer. _1-X Ge _X This is a structure having a recess in which an Si layer is laminated on the inner surface across the layers. Since the Si layer laminated on the inner surface of the recess has a tensile strain structure like the Si layer of (ii), the NMOS channel region (arrow: ←) described in (iv) in the Si layer. ) Can be formed.
[0021]
Therefore, the Si layer laminated inside the recess is preferably made of a single crystal as described in (ii).
Further, the NMOS channel region (arrow: ←) need not be formed over the entire surface of the Si layer on the inner surface of the recess, as described in (ii). _1-X Ge _X What is necessary is just to be formed in Si layer which has a layer.
Furthermore, the source / drain regions (10) are not necessarily formed on the bottom surface of the recess and the upper surface adjacent to the recess as shown in FIG. 7, and they may be formed on a part of the inner surface of the recess. .
Further, LDD regions may be formed at both ends of the channel region as necessary.
By forming a recess in the semiconductor layer as described above and forming an NMOS having a channel region in the recess, for example, even if a PMOS is formed in a portion away from the side surface of the semiconductor layer, an NMOS is formed near the PMOS. The semiconductor layer can be used efficiently.
[0022]
As described above, the semiconductor device of the present invention is characterized by strained Si. _1-X Ge _X The structure is such that PMOS is formed on the upper surface side of the semiconductor layer of the N-well having the layer and NMOS is formed on the side surface side of the semiconductor layer of the P-well or on the inner surface when the recess is formed. That is, as shown in FIG. 5B, the Si of the semiconductor device of the present invention. _1-X Ge _X The layer has a compressed structure (compression strain structure) (16) as viewed from above. Therefore, as shown in FIG. 5C, when the Si layer (15) is formed in a crystalline state on the Si layer, the Si layer has a relaxed structure. Then, by forming a PMOS on it, the channel region of the PMOS is compressed strained Si. _1-X Ge _X Formed in the layer, resulting in improved mobility. On the other hand, Si _1-X Ge _X When the layer is viewed from the side, it is a stretched structure (tensile strain structure) (17) as shown in FIG. Therefore, the Si layer (5) is formed as shown in FIG. _1-X Ge _X When formed in a crystalline state on the side of the layer, a tensile strain structure is obtained. Therefore, when an NMOS is formed thereon, an NMOS channel region is formed in the Si layer having a tensile strain structure, and as a result, the mobility is improved.
That is Si _1-X Ge _X Even a semiconductor device using a semiconductor layer having a low Ge concentration in the layer has a feature that the mobility of both the PMOS and NMOS can be improved as compared with the prior art.
[0023]
Below, the manufacturing method of the said semiconductor device is demonstrated using FIG. 8 and FIG.
The method of manufacturing a semiconductor device according to the present invention includes at least
(A) Si having a compressive strain (with a compressive strain in the wafer plane direction) structure on the Si substrate _1-X Ge _X Forming a semiconductor layer by sequentially laminating a layer (0 <X <1) and a Si layer having a relaxed structure;
(B) Si of the semiconductor layer _1-X Ge _X Laminating a Si layer having a tensile strain (having tensile strain in the vertical direction of the wafer cross section) structure on the side surface of the layer;
(C) Si _1-X Ge _X Forming a PMOS having a channel portion on the upper surface side of the layer; and
(D) including a step of forming an NMOS having a channel portion on the side surface side of the Si layer having the tensile strain (having a tensile strain in the vertical direction of the wafer cross section) structure.
[0024]
(A) Si having a compressive strain (with a compressive strain in the wafer plane direction) structure on the Si substrate _1-X Ge _X Step of sequentially laminating a layer (0 <X <1) and a Si layer having a relaxed structure to form a semiconductor layer (FIG. 8A)
Si of compressive strain structure formed on Si substrate (1) _1-X Ge _X The layer (16) is formed on the Si substrate with Si _1-X Ge _X Is preferably formed in a substantially crystalline state. Therefore, it is preferable to apply a CVD method or a sputtering method as a formation method. Among these, it is particularly preferable to form by an epitaxial growth method by a CVD method.
For example, Si on a Si substrate _1-X Ge _X When crystals are formed by epitaxial growth, Si _1-X Ge _X Although the lattice spacing is larger than the Si lattice spacing of the Si substrate, it grows to be the same as the Si lattice spacing.
At that time, formed Si _1-X Ge _X The crystal tries to maintain the original volume of the unit cell. Therefore, Si _1-X Ge _X The shape of the crystal unit cell is a structure compressed in the wafer plane direction (compression strain structure).
[0025]
Also, Si on the Si substrate _1-X Ge _X When forming the Si in a crystalline state, the Si substrate and Si _1-X Ge _X If oxygen atoms or the like are present at the interface of the layer, it may cause defects. Therefore, it is preferable to previously remove oxygen atoms and the like existing on the Si substrate.
As a removing method, boil sulfate and RCA cleaning are performed, a natural oxide film existing on the substrate surface is removed with 5% dilute hydrofluoric acid, and further, argon atmosphere or hydrogen baking can be performed.
[0026]
In order to reduce the influence of residual oxygen etc. that could not be removed by the above method, further Si _1-X Ge _X Before growing the layer, the Si layer is previously grown on the Si substrate by 50 nm to 200 nm to form a buffer layer, and then the gas species are changed to continuously Si layer _1-X Ge _X Growing the layer, strained Si _1-X Ge _X It is preferable to form a layer.
[0027]
In addition, usually, an epitaxial growth method or the like is used to form Si on a Si single crystal substrate. _1-X Ge _X When forming a crystal layer, Si is contained in a strained state up to a certain thickness depending on the Ge concentration. _1-X Ge _X A crystalline layer can be formed. However, it is known that when the film thickness is exceeded, defects such as dislocations are introduced into the crystal and the strain is relaxed. And the film thickness in that case is called critical film thickness (FIG. 10). Therefore, strained Si _1-X Ge _X In general, the thickness of the layer is preferably less than the critical film thickness.
Further, Si forming the channel region _1-X Ge _X It is preferable that the layer has a large strain in order to improve mobility. Therefore, Si _1-X Ge _X The Ge concentration in the layer, that is, the value of X is preferably large. However, on the other hand, the Si can withstand heat treatment in the subsequent semiconductor manufacturing process. _1-X Ge _X In order to maintain a strained structure in the layer, it is preferable that the Ge concentration, that is, the value of X is small.
[0028]
Therefore, specifically, Si _1-X Ge _X Depending on the thickness of the layer, Si _1-X Ge _X When the thickness of the layer is 200 nm, the Ge concentration is 25% or less, preferably 15% or more and 20% or less.
[0029]
Si _1-X Ge _X The Si layer (15) having a relaxed structure formed on the layer is made of Si. _1-X Ge _X It is preferable to form Si in a substantially crystalline state on the layer. Therefore, it is preferable to apply a CVD method or a sputtering method as a formation method.
Among these, it is particularly preferable to form by an epitaxial growth method by a CVD method.
The thickness of the Si layer is Si _1-X Ge _X The semiconductor device of the present invention is not particularly limited as long as it can have a relaxation structure on the layer, but in the semiconductor device of the present invention, the PMOS channel portion is connected to the Si layer under the Si layer. _1-X Ge _X A thin layer is preferable because it is formed in a layer.
However, if the thickness of the Si layer to be formed is thin, heat treatment during the manufacturing process of the semiconductor device causes Si _1-X Ge _X Ge atoms in the layer diffuse and Si _1-X Ge _X The layer loses the strained structure. Therefore, the thickness of the Si layer is preferably at least 5 nm or more. On the other hand, when the Si layer becomes thicker, when the Si layer is formed by the epitaxial growth method, heat causes Si _1-X Ge _X May deteriorate the crystallinity. Therefore, Si _1-X Ge _X The thickness of the Si layer formed on the layer is preferably 5 nm or more and 20 nm or less.
Furthermore, Si _1-X Ge _X The temperature for forming the layer and the Si layer is not a problem even at the deposition temperature (800 ° C. or lower) used in the normal semiconductor device manufacturing process, but is preferably 480 ° C. or higher and 700 ° C. or lower.
[0030]
After the step (a), using a known method, at least the Si layer in the substrate, Si _1-X Ge _X An element isolation region (6) is formed across the layers.
Next, an N well region (8) and a P-type well region (7) are formed using a known method. For example, the surface of the N-type well is masked with a photoresist, and boron is ion-implanted to form a P-type well. Then, after removing the mask, the P-type well is masked with a photoresist, and phosphorus, antimony, arsenic, etc. are ion-implanted to form an N-type well (FIG. 8B).
[0031]
After that, as shown in FIG.
(E) A part of the semiconductor layer formed in the step (a) includes at least Si _1-X Ge _X It is preferable to form a recess across the layer and the Si layer.
That is, by forming a recess in a part of the P well of the semiconductor device and forming a crystalline Si layer on the inner surface of the recess, the Si layer can have a tensile strain structure.
The method for forming the recess is not particularly limited, but can be formed by etching, for example.
Further, the inner side surface of the recess becomes an NMOS channel region formed in the recess. Therefore, the depth of the recess is at least Si _1-X Ge _X It only has to reach the layer (16).
[0032]
(B) Si of the semiconductor layer _1-X Ge _X Laminating a Si layer with a tensile strain (having tensile strain in the vertical direction of the wafer cross section) structure on the side of the layer
An Si layer (5) having a tensile strain structure is laminated on at least the inner surface of the recess formed in (e) (FIG. 8 (d)).
In addition, when not forming a recessed part, as shown to (d '), at least Si of the side surface of a semiconductor layer _1-X Ge _X A Si layer (5) having a tensile strain structure is formed on the layer.
Si layer is Si _1-X Ge _X The layer is preferably formed in a crystalline state. Therefore, a CVD method, a sputtering method, or the like can be applied as a formation method. Among these, it is particularly preferable to form by an epitaxial growth method by a CVD method.
The thickness of the Si layer is preferably 5 nm or more and 20 nm or less for the same reason as described in the formation of the Si layer in the step (a).
The temperature for forming the Si layer is not a problem even at the deposition temperature (800 ° C. or lower) used in the normal semiconductor device manufacturing process for the same reason as described in the formation of the Si layer in step (a). 480 degreeC or more and 700 degrees C or less are preferable.
[0033]
(C) Si _1-X Ge _X Forming a PMOS having a channel portion on the upper surface side of the layer; and
(D) forming an NMOS having a channel portion on the side surface of the Si layer having the above-described tensile strain (having tensile strain in the wafer cross-sectional vertical direction) structure
[0034]
Either of the steps (c) and (d) may be performed first or simultaneously. Preferably, they are formed simultaneously.
Below, an example of the method of forming simultaneously is demonstrated.
First, a gate insulating film (9) is formed over the substrate surface.
The gate insulating film can be formed by applying a known method. For example, it can be formed using a thermal oxidation method.
The film thickness at that time is not particularly limited, and a range that is usually used is sufficient.
[0035]
After the above process, a layer (18) of a material to be a gate electrode is formed on the gate insulating film (FIG. 8E).
The material of the gate electrode is not particularly limited as long as it is a material used for a gate electrode of a normal semiconductor device such as silicon.
The gate electrode may be formed on at least a part of the upper surface of the semiconductor layer in the N well and on at least the side surface of the semiconductor layer in the P well. At this time, when a recess is formed in the semiconductor layer in the P-well, it may be formed on at least a part of the inner surface of the recess.
Thereafter, the gate electrode (11 and 13) having a desired shape can be formed by masking with a photoresist so as to have a desired gate electrode shape and etching (FIG. 9F).
[0036]
Next, source / drain regions are formed.
A known method can be used for forming the source / drain regions. For example, at least the P-well region (7) is masked with a photoresist (19), and the N-well gate electrode (13) is used as a mask to implant P-type impurity ions such as boron and boron fluoride. Then, a P-type source / drain region (12) is formed in the N-well region (FIG. 9G).
Thereafter, the photoresist is removed, and at least the N-well region (8) is masked with a photoresist (19), and the P-well gate electrode (11) is used as a mask to form N-type impurity ions such as phosphorous. Then, ions such as antimony and arsenic are implanted to form N-type source / drain regions (10) in the P-well (FIG. 9H).
Thereafter, as shown in FIG. 9 (i), it is preferable to connect the NMOS source / drain region and the PMOS source / drain region with a wiring (14) as necessary.
[0037]
The semiconductor device of the present invention manufactured as described above has excellent characteristics that are equal to or higher than those of conventional semiconductor devices in terms of mobility.
[0038]
【The invention's effect】
Conventionally, Si having a compressive strain structure _1-X Ge _X In a semiconductor device using a semiconductor layer having a layer, NMOS is Si having a compressive strain structure. _1-X Ge _X A channel region could not be formed in the layer, and it was difficult to improve mobility. However, in the semiconductor device of the present invention, Si having a compressive strain (having compressive strain in the wafer plane direction) structure. _1-X Ge _X A tensile strain structure is formed in the vertical direction of the cross section of the layer. Then, by forming a strained Si layer in that portion and forming an NMOS channel region in the Si layer, the mobility could be improved even in the NMOS. As a result, compressive strained Si _1-X Ge _X By forming the PMOS on the upper surface side of the semiconductor layer having layers and forming the NMOS on the side surface side of the same semiconductor layer, a semiconductor device capable of improving the mobility of both the PMOS and the NMOS can be realized.
At that time, Si _1-X Ge _X Even when the Ge concentration of the layer was 20% or less, which is considered to have relatively few crystal defects, the mobility and current of NMOS and PMOS could be improved.
Furthermore, by forming a recess in a part of the semiconductor layer and forming an NMOS channel region on the inner side surface of the recess, for example, even when a PMOS is formed at a distance from the side surface of the semiconductor layer, it is close to the PMOS. An NMOS can be formed, and a semiconductor layer can be used efficiently.
Furthermore, by using the method for manufacturing a semiconductor device of the present invention, the semiconductor device of the present invention can be manufactured more efficiently than before.
[Brief description of the drawings]
FIG. 1 is a diagram showing a crystal structure of each layer of a wafer in which a relaxed SiGe layer and a tensile strained Si layer are stacked on a Si substrate.
FIG. 2 is a diagram showing a CMOS structure using a semiconductor layer in which a relaxed SiGe layer and a tensile strained Si layer are sequentially stacked on a Si substrate.
3 is a graph showing the relationship between the mobility of PMOS and NMOS and the Ge concentration in the semiconductor device of FIG. 2;
FIG. 4 is a diagram showing a CMOS structure using a semiconductor layer in which a SiGe layer having a compressive strain structure and a Si layer having a relaxation structure are sequentially stacked on a Si substrate.
FIG. 5 shows a structure of a semiconductor layer of the present invention and a Si layer stacked thereon.
FIG. 6 shows an example of a semiconductor device of the present invention.
FIG. 7 is a view showing a modification of the semiconductor device of the present invention.
FIG. 8 is a view showing a manufacturing process of a semiconductor device of the present invention.
FIG. 9 is a view showing a manufacturing process of the semiconductor device of the present invention (continuation of FIG. 8).
FIG. 10 shows an example of Si on an Si crystal using an epitaxial growth method. _1-X Ge _X Si when forming the layer _1-X Ge _X The graph which showed the relationship between Ge density | concentration in a layer, and a critical film thickness.
[Explanation of symbols]
1 Si substrate
2 SiGe layer with pressure strain (with compressive strain in the wafer plane direction) structure
3 SiGe layer with relaxed structure
4 misfit layer
5 Si layer with tensile strain structure
6 Device isolation region
7 P-well region
8 N-well region
9 Gate insulation film
10 NMOS source / drain region
11 NMOS gate electrode
12 PMOS source / drain region
13 PMOS gate electrode
14 Wiring
15 Si layer with relaxed structure
16 Si with compressive strain (with compressive strain in the wafer plane direction) structure _1-X Ge _X layer
17 Si with tensile strain (having tensile strain in the vertical direction of wafer cross section) _1-X Ge _X layer
18 Layer of material to be gate electrode
19 photoresist

Claims

Si _1-X Ge _X layer (0 <X <1) having a compressive strain (having compressive strain in the wafer plane direction) layered on the Si substrate and a relaxation structure on the upper surface side of the Si _1-X Ge _X layer A semiconductor layer having a Si layer;
An Si layer having a tensile strain (having tensile strain in the vertical direction of the wafer cross section) formed on at least the side surface of the semiconductor layer;
A PMOS having a channel portion on the upper surface side of the Si _1-X Ge _X layer;
A semiconductor device comprising an NMOS having a channel portion on a side surface side of an Si layer having the tensile strain (having tensile strain in the vertical direction of the wafer cross section) structure.

A part of the semiconductor layer has a recess in which the Si layer is laminated on the inner surface over at least the Si layer and the Si _1-X Ge _X layer, and the tensile strain on the side surface side of the semiconductor layer (tensile in the vertical direction of the wafer cross section) The semiconductor device according to claim 1, wherein the Si layer having a structure having a strain is a Si layer on an inner surface of the recess.

3. The semiconductor device according to claim 1, wherein the Si _1-X Ge _X layer having a compressive strain (having compressive strain in the wafer plane direction) structure has a thickness of 50 to 500 nm.

The semiconductor device according to any one of claims 1 to 3, wherein a thickness of the Si layer stacked on the Si _1-X Ge _X layer is 5 to 20 nm.

5. The method of manufacturing a semiconductor device according to claim 1, wherein at least (a) a Si _1-X Ge _X layer having a compressive strain (having compressive strain in a wafer plane direction) structure on a Si substrate. (0 <X <1) and a Si layer having a relaxed structure are sequentially stacked to form a semiconductor layer;
(B) a step of laminating an Si layer having a tensile strain (having tensile strain in the vertical direction of the wafer cross section) structure on the side surface side of the Si _1-X Ge _X layer of the semiconductor layer;
(C) forming a PMOS having a channel portion on the upper surface side of the Si _1-X Ge _X layer; and (d) a side surface side of the Si layer having the tensile strain (having tensile strain in the vertical direction of the wafer cross section) structure. A method for manufacturing a semiconductor device, comprising forming an NMOS having a channel portion.

Between steps (a) and (b),
(E) A recess is formed in a part of the semiconductor layer formed in step (a) over at least the Si _1-X Ge _X layer and the Si layer, and the inner surface of the recess is formed as Si ₁₋ in step (b). _The method for manufacturing a semiconductor device according to claim 5, comprising a step of forming a side surface of the _X Ge _X layer.