【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にバイポーラトランジスタの構造とその製造方法に関するものである。
【０００２】
【従来の技術】
バイポーラトランジスタは、広い周波数応答及び低雑音という有利な特性を備えたものであることは良く知られている。
バイポーラトランジスタは、ベース層が薄いほど高速性の目安である遮断周波数ｆｔが高くなる。またトランジスタの大きさが小さいほど寄生容量や寄生抵抗が小さくなって高速性のもうひとつの目安である最大発信周波数ｆｍａｘ が高くなる。
従って，バイポーラトランジスタの高周波特性を向上させるためには、ベース層の薄膜化とトランジスタ素子の微細化が必要である。ベース層をイオン注入法で形成した場合、チャネリングの問題、低エネルギー化によるばらつきの問題、注入イオンによるダメージの問題などがあり、ベース層の薄膜化には限界がある。近年、従来のイオン注入法によるベース構造に代わるものとして、エピタキシャル法によるベース層を有するセルフアライメント型バイポーラトランジスタが開発されている。エピタキシャル法を用いた場合、厚さおよび不純物濃度を精度よくコントロールすることができるため極めて薄く最適な不純物濃度のベース層を形成することができるとされている。
【０００３】
ベース層を選択的エピタキシャル成長により形成したセルフアライメント型バイポーラトランジスタの真性トランジスタ部分の製造工程の一例を図９に示す。この構造のトランジスタは、図９（ａ）に示すように、シリコン基板３１上にＣＶＤ法により第１のＳｉＯ２ 膜２５を、次にボロンドープのポリシリコン膜２６を、更に第２のＳｉＯ２ 膜２７を順に堆積し、図示しないレジスト膜をマスクとしてシリコン基板３１の表層に達する開口部２８を形成する。
次いで、開口部２８に表出したシリコン基板３１上に反対導電型のエピタキシャルベース層３０を成長させると同時に、少なくとも開口部２８の側壁に露出したポリシリコン膜２６に接続するように、ベース引出し電極となるサイドウォールポリシリコン膜２９を選択成長させる。このようにして図９（ｂ）に示すような構造の真性トランジスタ部分を有するバイポーラトランジスタを得る。このような構造のトランジスタでは、エピタキシャルベース層３０とサイドウォールポリシリコン膜２９は同時成長するため同じ厚さとなる。
【０００４】
このように従来のトランジスタ形成技術では、ベース層厚さを薄くすることとベース寄生抵抗を低くするためにサイドウオールを厚くして素子を微細化することとは相反する関係にあり、両方を同時に達成することはできなかった。
つまり、ベース寄生抵抗を低くしようとしてベース引出し電極となるサイドウォールポリシリコン膜２９の幅を広げるように、選択エピタキシャルで形成するサイドウォールポリシリコン膜２９を厚くすると、同時にエピタキシャルベース層３０の厚さも厚くなってしまう。
また逆に、ベース層３０の厚さを薄く形成するようにエピタキシャルベース層３０を薄くすると、同時にベース引出し電極のサイドウォールポリシリコン膜２９の幅が狭くなり、素子寸法が大きくなってベース寄生抵抗が高くなってしまう。
そこで、両方を達成してより高速なバイポーラトランジスタを形成することが望まれている。
【０００５】
上記欠点を解消し、ベース層の厚さを薄くしてかつサイドウォールポリシリコン膜の幅を厚くして寄生抵抗を低くする試みとして、図１０に示すような工程に依る方法も提案されている（例えば、特許文献１参照。）。
このトランジスタは以下のような工程を経て製作される。
【０００６】
図１０において、６１は半導体基板、６２は第１の絶縁層、６３は第１の導電層、６４は第２の絶縁層、６５は開口部、６６は第１のサイドウォール導電層、６７はエピタキシャルベース層、６８は第２のサイドウォール導電層、６９はサイドウォール絶縁層、７０は第２の導電層、７１はエミッタ拡散層である。
【０００７】
図１０（ｂ）に示すように、先ず第１のサイドウォール導電層６６を形成し、次に図１０（ｃ）に示すように、選択或いは非選択のエピ・ポリ成長法により第２のサイドウォール導電層６８を第１のサイドウォール導電層６６上に形成すると同時に、ベース拡散層を形成するためのエピタキシャルベース層６７を開口部６５内の半導体基板６１上に形成する。
このようにするとベース引出し電極の幅は第１のサイドウォール導電層６６の膜厚と、次に形成するエピタキシャルベース層６７、即ち、同時に成長する第２のサイドウォール導電層６８の厚さの和で決まるから、第１のサイドウォール導電層６６の膜の厚さを適切に決めておけば、エピタキシャルベース層６７の厚さを十分薄く形成することが出来る。
【０００８】
しかも、同時にベース引出し電極となるサイドウォール導電層（６６＋６８）の厚さは十分厚くすることができる。即ち、図１０（ａ）に示すように、一導電型の半導体基板６１上に第１の絶縁層６２と第１の導電層６３と第２の絶縁層６４とを順に積層し、該第２の絶縁層６４と該第１の導電層６３と該第１の絶縁層６２とをエッチング除去して、該半導体基板６１の表層に達する開口部６５を形成する工程と、図１０（ｂ）に示すように、該開口部６５の側壁に第１の絶縁層６２よりも高く、少なくとも第２の絶縁層６４の最上端より低い高さまで、第１のサイドウォール導電層６６を形成する工程と、図１０（ｃ）に示すように、該開口部６５内に表出する該半導体基板６１上に反対導電型のエピタキシャルベース層６７を、同時に該第１のサイドウォール導電層６６を覆って第２のサイドウォール導電層６８を形成する工程と、図１０（ｄ）に示すように、該第２のサイドウォール導電層６８を覆って該開口部５内にサイドウォール絶縁層６９を形成する工程と、図１０（ｅ）に示すように、該開口部６５内の該エピタキシャルベース層６７内にエミッタ拡散層７１を形成する工程とを含むことにより達成される。
【０００９】
以上説明したように、半導体基板の開口部内に先ず第１のサイドウオール導電層を形成した後、エピタキシャルベース層と第２のサイドウオール導電層を同時に選択成長させることにより、ベース層厚さを薄くし、かつベース寄生抵抗を低くすることができるとされている。
【００１０】
【特許文献１】
特開平５−２２６３５６号公報
【００１１】
【発明が解決しようとする課題】
しかし、上記の製法によるトランジスタでは、真性トランジスタ部のコレクタ上にベース及びエミッタを形成する場合、外部ベース抵抗が高くならないようにするためには、ベース内にコレクタを完全に収めることが要求される。ところがフォトリソグラフィー装置には使用する波長によって決まる寸法精度があるため，設計寸法に余裕を持って、フォトリソグラフィーのマージンを見て、アライメントのずれを見越してベース領域よりも広いコレクタ形成領域が必要とされる。そのため、コレクタとベースとの接合面積をフォトリソグラフィーの最小寸法とすることができず、コレクタ／ベース接合容量を最小値にまで低減させることができない。したがって、トランジスタの作動速度において満足のいく高速化を達成することができないのが実状である。
【００１２】
本発明は、上記問題点を解決するためになされたものであり、外部ベース抵抗を増大させることなくコレクタ／ベース接触面積をフォトリソグラフィーの可能な最小寸法で作製し、真性トランジスタ部分を一層微細化することにより、作動のより高速化を図ることができるバイポーラトランジスタを提供しようとするものである。
【００１３】
【課題を解決するための手段】
上記課題を解決するため本発明の半導体装置は、基準面から下側に積層された絶縁層と、前記基準面の上側に積層された第２導電型の第１外部ベース層と、前記第１外部ベース層の上面から前記絶縁層の下面まで第１幅で貫通した第１開口と、前記第１外部ベース層の上面に積層された第２導電型の第２外部ベース層と、前記第２外部ベース層に前記第１幅よりも広い第２幅で貫通した第２開口と、前記基準面から下側で前記第１開口を埋める第１導電型のコレクタ層と、底面で前記コレクタ層に接して前記基準面より上側で前記第１開口から前記第２開口までの内壁に断面凹状に形成された第２導電型のベース層と底面で前記ベース層に接する第１導電型のエミッタ層とを備えた半導体装置とした。
このような構造の半導体装置とすることにより、外部ベース抵抗を増大させることなくコレクタ／ベース接触面積の小さな微細な半導体素子が形成でき、トランジスタの特性を向上させることができる。
【００１４】
本発明の半導体装置では、前記第１外部ベース層をシリコン−ゲルマニウム混晶で形成するとともに、前記第２外部ベース層をシリコンで形成することが好ましい。
また、前記ベース層は、シリコン−ゲルマニウム混晶で形成することが好ましい。
外部ベース抵抗を低くし、製造工程上も選択成長、選択エッチングするのに好都合だからである。また、ベース層をシリコン−ゲルマニウム混晶とすることにより、ベース層における電子移動度が向上し、素子のより一層の高速化が実現できる利点がある。
【００１５】
本発明の半導体装置の製造方法は、基板上に第１幅で形成された第１導電型のコレクタ層の上面にエピタキシャル成長が可能となる臨界膜厚以下の厚みの第２導電型の第１外部ベース層を積層する工程と、前記第１外部ベース層の上面に第２導電型の第２外部ベース層を積層する工程と、前記第２外部ベース層に前記第１幅よりも広い第２幅で第２開口を形成する工程と、前記第１外部ベース層のうち前記コレクタ層からエピタキシャル成長した領域だけを選択的にエッチングして、底部で前記コレクタ層の上面が露出した前記第１幅の第１開口を形成する工程と、前記第１開口に第２導電型ののベース層を形成する工程と、該ベース層上に第１導電型のエミッタ層を形成する工程とを備えた製造方法とした。
この方法のよれば、フォトリソグラフィーで可能な最小寸法で露出したコレクタ層の外側の絶縁膜上に自己整合的に外部ベース層を形成することが可能となる利点を有する。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。なお、以下に参照する各図においては各部の構成を明瞭にするため、各部位の縮尺は正確には描かれていない。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置の一例を示す断面図である。本発明の半導体装置５０は、埋め込みサブコレク領域２を設けたシリコンからなる半導体基板１上にエミッタ電極５１、ベース電極５２及びコレクタ電極５３を備えている。
図２は、図１に示す半導体装置の真性トランジスタ部分を拡大して示した図である。
第１の実施形態に係わる半導体装置では、例えばシャロートレンチによる素子分離層４の上に、ボロンドープのシリコン−ゲルマニウム（ＳｉＧｅ）混晶からなる第１外部ベース１８が形成されており、第１外部ベース１８を貫いて設けられた第１開口１５内に、第１開口１５の幅でコレクタ層３が露出している。
第１外部ベース１８の上にはボロンドープの多結晶シリコンからなる第２外部ベース１９が形成されており、第２外部ベース１９の上にはシリコン窒化膜７が形成されている。第２外部ベース１９とシリコン窒化膜７を貫通して、第１開口１５の幅よりも広い幅を有する第２開口１６が形成されている。図１及び図２で素子分離層４の表面を基準面１１として定める。
【００１７】
第２開口１６内にはベース層８が凹型に形成されている。凹型のベース層８の内側には、シリコン酸化膜９及びサイドウオール１０が形成されている。サイドウオール１０に囲まれた第２開口１６には、リンドープの多結晶シリコンからなるエミッタ１２が形成されていて、このエミッタ１２からベース層８の一部にリン（Ｐ）を拡散させることにより、エミッタ層１３が形成されている。
【００１８】
このような構造の真性トランジスタ部分とすることにより、ベース層８の厚さを薄くすることができ、しかも第１開口１５の幅をフォトリソグラフィーの限界可能な最小幅まで小さくしても充分な厚さの外部ベース層１８を形成できるので、外部ベース抵抗を低くすることができ、結果として高速度の動作速度を具備した高性能バイポーラトランジスタとすることが可能となる。
【００１９】
次に、第１の実施形態に係わる半導体装置の製造方法を図にしたがって説明する。
図３から図５は、第１の実施形態に係わる半導体装置の製造方法の一例を示す工程断面図である。
先ず、シリコン単結晶からなる半導体基板１の表面に、ｎ型シリコンからなるエピタキシャル成長層を形成し、このエピタキシャル成長層に例えばシャロートレンチを用いて素子間分離層４を形成して二つの島状の領域、すなわち真性トランジスタ部分とコレクタ電極引き出し部に分割する。図３（ａ）は真性トランジスタ部分を示したものである。この時、コレクタ層３の幅をできるだけ狭く形成することにより、素子の微細化が可能となる。コレクタ層３の幅は０．５μｍ以下、できれば０．２〜０．３μｍ程度であることが望ましい。ここで、素子間分離層４の表面を基準面１１と定める。素子間分離層４の表面とコレクタ層３の表面は、同じ基準面１１を構成している。
なお、素子間分離はＬＯＣＯＳ（ Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ ）法を利用しても良い。
【００２０】
次に、図３（ｂ）に示すように、基準面１１の上に第１外部ベース１８となるボロンドープのＳｉＧｅ混晶を形成する。この時コレクタ層３をなすシリコンエピタキシャル層上はエピタキシャル成長する条件で、絶縁膜上はポリ成長する条件でＳｉＧｅ混晶層を形成する。ＳｉＧｅ混晶層をエピタキシャル成長させると後述する選択エッチングが可能となる。ＳｉＧｅ混晶層はＧｅ比率が２０〜４０％の混晶を、ＳｉＧｅの臨界膜厚以下の厚さ、例えば０．１μｍ以下に形成する。
さらに、第２外部ベース１９となるボロンドープの多結晶シリコンと、シリコン窒化膜７を順次形成する。これらの形成方法には特に制限はなく、ＣＶＤ等の公知の方法が利用できる。なお、シリコン窒化膜に替えて絶縁性のあるシリコン酸化膜を利用することもできる。
【００２１】
次に、図３（ｃ）に示すように、図示省略のフォトレジスト膜を利用して第２開口のパターニングを行い、フォトリソ法によりシリコン窒化膜７と第２外部ベース１９となるボロンドープの多結晶シリコンをエッチング除去して、コレクタ３を中心とした基準面１１の上に第２開口１６を形成する。この時、第２開口１６の幅（Ｗ）は、コレクタ層３の幅（ｗ）より若干広い幅で形成する。すなわち図３（ｃ）においてＷ＞ｗとする。例えば、図３（ｃ）でコレクタ層３の幅（ｗ）を０．５μｍとした場合、第２開口１６の幅（Ｗ）は片側で０．２μｍ大きくしてＷ＝０．９μｍ程度にすれば良い。なお，コレクタ層３の幅（ｗ）は、後述する第１開口１５の幅とほぼ一致する。
【００２２】
次に、図４（ｄ）に示すように、コレクタ層３の表面に形成した第１外部ベース１８であるボロンドープのＳｉＧｅ混晶層のみを選択的にエッチング除去する。この時のエッチングは、例えばフッ酸（ＨＦ）、硝酸（ＨＮＯ３ ）及び水（Ｈ２ Ｏ）の混合液からなるエッチャントを使用すると、歪みを持つエピタキシャル成長したコレクタ層３の表面のＳｉＧｅ混晶層のみエッチングされ、歪みのない素子間分離膜４上のＳｉＧｅ混晶層はエッチングされずに残り、第１外部ベース１８を形成する。また、多結晶シリコンのエピタキシャル成長層からなるコレクタ層３も殆どエッチングされずに残り、コレクタ層３の上にコレクタ層３の幅（ｗ）とほぼ同じ第１開口１５が形成される。
【００２３】
次に、図４（ｅ）に示すように、コレクタ層３を含む第１開口１５の内面及びシリコン窒化膜７の表面を含む第２開口１６の内面に、ベース層８を形成する。ベース層８は例えば下からノンドープのＳｉＧｅ層／ボロンドープのＳｉＧｅ層／ノンドープ又はボロンドープのＳｉの３層を順次形成した３層構造とするのが好ましい。
次いで、第１及び第２開口部１５，１６内にレジスト膜１７を塗布する。
【００２４】
次に、図４（ｆ）に示すように、レジスト膜１７をマスクにしてベース層８をエッチバックしてシリコン窒化膜７の表面及び側面のベース層８を除去して、第１及び第２開口部１５，１６内にのみベース層８を残す。その後レジスト膜１７を除去する。ベース層８は基準面１１よりも上方で、第１外部ベース１８と第２外部ベース１９に接触することになる。これにより外部ベース抵抗を低く維持することが可能となる。
【００２５】
次に、図５（ｇ）に示すように、シリコン窒化膜７の表面を含む第２開口１６及び第１開口１５の内面に、シリコン酸化膜９及びサイドウオール１０となる多結晶シリコン層を形成する。
その後図５（ｈ）に示すように、多結晶シリコン層をエッチバックしてサイドウオール１０を形成する。このサイドウオール１０をマスクにしてシリコン酸化膜９をエッチングすることで、シリコン酸化膜及びサイドウオール用の多結晶シリコンからなる二重構造のサイドウオールが形成させる。
【００２６】
最後に、第１開口１５及び第２開口１６の内面に、リンドープの多結晶シリコン層を成膜しエッチングしてエミッタ１２を形成する。
次いで、熱処理を行ってエミッタ１２と接するベース層８最上面のシリコン層の部分に、エミッタ１２からリン原子を拡散させてエミッタ層１３を形成し、図２に示したような構造の真性トランジスタ部分を得る。
次に、エミッタ１２の上面にはチタンシリサイド層１４を介してアルミニウムからなるエミッタ電極５１を形成し、同様にしてベース電極５２及びコレクタ電極５３を形成して、図１に示したような構造のバイポーラトランジスタ半導体装置５０を得る。
【００２７】
このようにして得た半導体装置は、コレクタ／ベース接合部分のベース層厚さを薄くすることができ、かつコレクタ／ベース接合面積をフォトリソグラフィー法で許容される最小面積まで狭くすることができるので、形成される素子が微細化され、動作速度の高速化が達成できるようになる。
【００２８】
（第２の実施形態）
図６は、本発明の半導体装置の第２の実施形態に関わるサイドウオール形成工程を示す断面工程図である。先の第１の実施形態の断面工程図の図５に対応するものである。
第１の実施形態における図４（ｆ）に示すように、ベース層８をエッチバックしてシリコン窒化膜７の表面及び側面のベース層８を除去して、第１及び第２開口部１５，１６内にのみベース層８を残す。
次いで、レジスト膜を除去した後、図６（ａ）に示すように、シリコン窒化膜７の表面を含む第２開口１６及び第１開口１５の内面にシリコン酸化膜９のみを形成する。
その後、図６（ｂ）に示すようにシリコン酸化膜９をエッチバックしてサイドウオールとなるシリコン酸化膜９を形成する。本実施形態におけるサイドウオールはシリコン酸化膜９のみの１層構造となる。
以後のエミッタ形成工程以降は第１の実施形態と同じである。
【００２９】
本実施形態では、絶縁膜１層のみでサイドウオールを形成するため，真性トランジスタ部分のコレクタ／ベース接合面積を小さくでき，外部ベース抵抗も低くすることができるため、動作速度の高速化が可能である。
【００３０】
次に、図７は一般的なバイポーラトランジスタのベース／コレクタ間の静電容量（ＣＢＣ：ｐＦ）と最大発信周波数（ｆｍａｘ ：ＧＨｚ）との関係を示す図である。バイポーラトランジスタの特性としてベース／コレクタ間の容量を低減することで、最大発信周波数は大きく向上することがわかる。
また、第１の実施形態で得られた半導体装置の特性を図８に示した。図８は、コレクタ電流（Ａ）と最大発信周波数（ｆｍａｘ ：ＧＨｚ）との関係を示す図である。本実施形態の半導体装置では、外部ベース抵抗の増大を抑制しつつ、従来よりも２０ＧＨｚ程度高い最大発信周波数（ｆｍａｘ ）が達成される。
【００３１】
【発明の効果】
本発明の半導体装置によれば、外部ベースとベース層との接触面積を大きくとることができるので外部ベース抵抗が増大することはなく、コレクタ／ベース接合面積が小さくベース層の薄い微細な素子が得られるので、より一層素子の高速化を図ることができる。
また、本発明の半導体装置の製造方法によれば、フォトリソグラフィーの許容最小寸法でエミッタ層を形成することができるので、微細な素子を容易にしかも確実に作ることが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の断面構造の一例を示す図である。
【図２】本発明の半導体装置の真性トランジスタ部分を拡大して示す図である。
【図３】本発明の半導体装置の製造方法の一例を示す工程断面図である。
【図４】図３に続く工程断面図である。
【図５】本発明の半導体装置の他の製造方法を示す工程断面図である。
【図６】図５に続く工程断面図である。
【図７】ベース／コレクタ容量と最大発信周波数との関係を示す図である。
【図８】コレクタ電流と最大発信周波数との関係を示す図である。
【図９】従来の製造方法の一例を示す工程断面図である。
【図１０】従来の製造方法の他の例を示す工程断面図である。
【符号の説明】
１・・・・・半導体基板、２・・・・・埋め込みサブコレクタ領域、３・・・・・コレクタ層、４・・・・・素子間分離層、 ５・・・・・ボロンドープＳｉＧｅエピタキシャル成長層、７・・・・・シリコン窒化膜、８・・・・・ベース層、９・・・・・シリコン酸化膜、１０・・・・・サイドウオール、１２・・・・・エミッタ、１３・・・・・エミッタ層、１５・・・・・第１開口、１６・・・・・第２開口、１８・・・・・第１外部ベース、１９・・・・第２外部ベース、５０・・・・・半導体装置、５１・・・・・エミッタ電極、５２・・・・・ベース電極、５３・・・・・コレクタ電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a structure of a bipolar transistor and a manufacturing method thereof.
[0002]
[Prior art]
It is well known that bipolar transistors have the advantageous properties of wide frequency response and low noise.
In the bipolar transistor, the thinner the base layer, the higher the cutoff frequency ft, which is a measure of high speed. Further, as the size of the transistor is reduced, the parasitic capacitance and the parasitic resistance are reduced, and the maximum transmission frequency f max which is another measure of high speed is increased.
Therefore, in order to improve the high frequency characteristics of the bipolar transistor, it is necessary to reduce the thickness of the base layer and make the transistor element finer. When the base layer is formed by an ion implantation method, there are channeling problems, variations due to low energy, damage problems due to implanted ions, and the like, and there is a limit to reducing the thickness of the base layer. In recent years, self-aligned bipolar transistors having a base layer formed by an epitaxial method have been developed as an alternative to a base structure formed by a conventional ion implantation method. When the epitaxial method is used, the thickness and the impurity concentration can be controlled with high accuracy, so that it is possible to form a very thin base layer having an optimum impurity concentration.
[0003]
An example of the manufacturing process of the intrinsic transistor portion of the self-alignment bipolar transistor in which the base layer is formed by selective epitaxial growth is shown in FIG. In the transistor having this structure, as shown in FIG. 9A, a first SiO 2 film 25, a boron-doped polysilicon film 26, and a second SiO 2 film are formed on a silicon substrate 31 by a CVD method. 27 are sequentially deposited, and an opening 28 reaching the surface layer of the silicon substrate 31 is formed using a resist film (not shown) as a mask.
Next, an epitaxial base layer 30 of the opposite conductivity type is grown on the silicon substrate 31 exposed in the opening 28, and at the same time, the base extraction electrode is connected so as to be connected to at least the polysilicon film 26 exposed on the side wall of the opening 28. A side wall polysilicon film 29 is selectively grown. In this way, a bipolar transistor having an intrinsic transistor portion having a structure as shown in FIG. 9B is obtained. In the transistor having such a structure, the epitaxial base layer 30 and the sidewall polysilicon film 29 are grown at the same time, and thus have the same thickness.
[0004]
As described above, in the conventional transistor formation technology, there is a contradictory relationship between reducing the thickness of the base layer and reducing the size of the device by increasing the thickness of the sidewall in order to reduce the base parasitic resistance. Could not be achieved.
That is, when the side wall polysilicon film 29 formed by selective epitaxial is made thick so as to widen the width of the side wall polysilicon film 29 serving as a base lead electrode in order to reduce the base parasitic resistance, the thickness of the epitaxial base layer 30 is also increased. It will be thick.
Conversely, if the epitaxial base layer 30 is thinned so that the thickness of the base layer 30 is reduced, the width of the side wall polysilicon film 29 of the base lead electrode is reduced at the same time, the element size is increased, and the base parasitic resistance is increased. Becomes higher.
Therefore, it is desired to achieve both and form a faster bipolar transistor.
[0005]
As an attempt to eliminate the above disadvantages and reduce the parasitic resistance by reducing the thickness of the base layer and the sidewall polysilicon film, a method based on the process shown in FIG. 10 has also been proposed. (For example, refer to Patent Document 1).
This transistor is manufactured through the following processes.
[0006]
In FIG. 10, 61 is a semiconductor substrate, 62 is a first insulating layer, 63 is a first conductive layer, 64 is a second insulating layer, 65 is an opening, 66 is a first sidewall conductive layer, and 67 is The epitaxial base layer, 68 is a second sidewall conductive layer, 69 is a sidewall insulating layer, 70 is a second conductive layer, and 71 is an emitter diffusion layer.
[0007]
First, as shown in FIG. 10B, a first sidewall conductive layer 66 is formed, and then, as shown in FIG. 10C, the second side is formed by selective or non-selective epi-poly growth. The wall conductive layer 68 is formed on the first sidewall conductive layer 66 and at the same time, the epitaxial base layer 67 for forming the base diffusion layer is formed on the semiconductor substrate 61 in the opening 65.
In this way, the width of the base extraction electrode is the sum of the thickness of the first sidewall conductive layer 66 and the thickness of the epitaxial base layer 67 to be formed next, that is, the thickness of the second sidewall conductive layer 68 grown simultaneously. Therefore, if the thickness of the first sidewall conductive layer 66 is appropriately determined, the epitaxial base layer 67 can be formed sufficiently thin.
[0008]
In addition, the thickness of the sidewall conductive layer (66 + 68) that simultaneously becomes the base lead electrode can be sufficiently increased. That is, as shown in FIG. 10A, a first insulating layer 62, a first conductive layer 63, and a second insulating layer 64 are sequentially laminated on a one-conductivity-type semiconductor substrate 61, and the second 10B, the step of etching away the first insulating layer 64, the first conductive layer 63, and the first insulating layer 62 to form an opening 65 reaching the surface layer of the semiconductor substrate 61; As shown, forming a first sidewall conductive layer 66 on the side wall of the opening 65 to a height higher than the first insulating layer 62 and at least lower than the uppermost end of the second insulating layer 64; As shown in FIG. 10C, an epitaxial base layer 67 of an opposite conductivity type is formed on the semiconductor substrate 61 exposed in the opening 65, and the second sidewall conductive layer 66 is simultaneously covered with the second conductive layer 66. Step of forming the side wall conductive layer 68, as shown in FIG. A step of forming a sidewall insulating layer 69 in the opening 5 so as to cover the second sidewall conductive layer 68 and the epitaxial base in the opening 65 as shown in FIG. And forming the emitter diffusion layer 71 in the layer 67.
[0009]
As described above, after the first sidewall conductive layer is first formed in the opening of the semiconductor substrate, the epitaxial base layer and the second sidewall conductive layer are selectively grown at the same time, thereby reducing the base layer thickness. In addition, it is said that the base parasitic resistance can be lowered.
[0010]
[Patent Document 1]
JP-A-5-226356
[Problems to be solved by the invention]
However, when the base and emitter are formed on the collector of the intrinsic transistor portion in the transistor according to the above manufacturing method, it is required that the collector is completely contained in the base in order to prevent the external base resistance from becoming high. . However, since photolithography equipment has dimensional accuracy determined by the wavelength used, it is necessary to have a collector forming area that is wider than the base area with a margin in design dimensions, looking at the margin of photolithography, and allowing for misalignment. Is done. For this reason, the junction area between the collector and the base cannot be set to the minimum dimension of photolithography, and the collector / base junction capacitance cannot be reduced to the minimum value. Therefore, the actual situation is that a satisfactory increase in the transistor operating speed cannot be achieved.
[0012]
The present invention has been made in order to solve the above-described problems. The collector / base contact area is manufactured with the smallest possible photolithography size without increasing the external base resistance, and the intrinsic transistor portion is further miniaturized. Thus, it is an object of the present invention to provide a bipolar transistor that can achieve higher speed operation.
[0013]
[Means for Solving the Problems]
In order to solve the above problems, a semiconductor device of the present invention includes an insulating layer stacked below a reference plane, a second conductivity type first external base layer stacked above the reference plane, and the first A first opening penetrating with a first width from an upper surface of the external base layer to a lower surface of the insulating layer; a second conductive type second external base layer stacked on the upper surface of the first external base layer; and the second A second opening penetrating the external base layer with a second width wider than the first width, a first conductivity type collector layer filling the first opening below the reference plane, and a bottom surface to the collector layer A second conductivity type base layer formed in a concave cross section on the inner wall from the first opening to the second opening above the reference surface, and a first conductivity type emitter layer in contact with the base layer at the bottom surface; It was set as the semiconductor device provided with.
With the semiconductor device having such a structure, a fine semiconductor element having a small collector / base contact area can be formed without increasing the external base resistance, and the characteristics of the transistor can be improved.
[0014]
In the semiconductor device of the present invention, it is preferable that the first external base layer is formed of a silicon-germanium mixed crystal and the second external base layer is formed of silicon.
The base layer is preferably formed of a silicon-germanium mixed crystal.
This is because the external base resistance is lowered, which is convenient for selective growth and selective etching in the manufacturing process. In addition, by using a silicon-germanium mixed crystal for the base layer, there is an advantage that the electron mobility in the base layer is improved and the device can be further increased in speed.
[0015]
The method for manufacturing a semiconductor device according to the present invention includes a second conductivity type first outer layer having a thickness equal to or less than a critical film thickness that allows epitaxial growth on an upper surface of a first conductivity type collector layer formed with a first width on a substrate. A step of laminating a base layer; a step of laminating a second external base layer of a second conductivity type on an upper surface of the first external base layer; and a second width wider than the first width in the second external base layer. Forming a second opening in the step, and selectively etching only a region of the first external base layer that is epitaxially grown from the collector layer so that the upper surface of the collector layer is exposed at the bottom. A manufacturing method comprising: forming one opening; forming a second conductivity type base layer in the first opening; and forming a first conductivity type emitter layer on the base layer; did.
According to this method, there is an advantage that the external base layer can be formed in a self-aligned manner on the insulating film outside the collector layer exposed with the minimum dimension possible by photolithography.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. In addition, in each figure referred below, the scale of each part is not drawn correctly in order to clarify the structure of each part.
(First embodiment)
FIG. 1 is a sectional view showing an example of a semiconductor device according to the first embodiment of the present invention. The semiconductor device 50 of the present invention includes an emitter electrode 51, a base electrode 52, and a collector electrode 53 on a semiconductor substrate 1 made of silicon provided with a buried subcollection region 2.
FIG. 2 is an enlarged view of the intrinsic transistor portion of the semiconductor device shown in FIG.
In the semiconductor device according to the first embodiment, for example, a first external base 18 made of a boron-doped silicon-germanium (SiGe) mixed crystal is formed on an element isolation layer 4 formed by a shallow trench, for example. The collector layer 3 is exposed in the width of the first opening 15 in the first opening 15 provided through the first opening 15.
A second external base 19 made of boron-doped polycrystalline silicon is formed on the first external base 18, and a silicon nitride film 7 is formed on the second external base 19. A second opening 16 having a width wider than the width of the first opening 15 is formed through the second external base 19 and the silicon nitride film 7. The surface of the element isolation layer 4 is defined as a reference plane 11 in FIGS.
[0017]
A base layer 8 is formed in a concave shape in the second opening 16. A silicon oxide film 9 and a sidewall 10 are formed inside the concave base layer 8. An emitter 12 made of phosphorus-doped polycrystalline silicon is formed in the second opening 16 surrounded by the sidewall 10, and phosphorus (P) is diffused from the emitter 12 into a part of the base layer 8. An emitter layer 13 is formed.
[0018]
By using the intrinsic transistor portion having such a structure, the thickness of the base layer 8 can be reduced, and even if the width of the first opening 15 is reduced to the minimum width that can be limited by photolithography, the thickness is sufficient. Since the external base layer 18 can be formed, the external base resistance can be lowered. As a result, a high-performance bipolar transistor having a high operation speed can be obtained.
[0019]
Next, a method for manufacturing the semiconductor device according to the first embodiment will be described with reference to the drawings.
3 to 5 are process cross-sectional views illustrating an example of a semiconductor device manufacturing method according to the first embodiment.
First, an epitaxial growth layer made of n-type silicon is formed on the surface of a semiconductor substrate 1 made of silicon single crystal, and an element isolation layer 4 is formed on the epitaxial growth layer using, for example, a shallow trench, to thereby form two island-like regions. That is, it is divided into an intrinsic transistor portion and a collector electrode lead portion. FIG. 3A shows the intrinsic transistor portion. At this time, it is possible to miniaturize the element by forming the collector layer 3 as narrow as possible. The width of the collector layer 3 is desirably 0.5 μm or less, preferably about 0.2 to 0.3 μm. Here, the surface of the inter-element isolation layer 4 is defined as the reference plane 11. The surface of the inter-element isolation layer 4 and the surface of the collector layer 3 constitute the same reference plane 11.
Note that LOCOS (Local Oxidation of Silicon) method may be used for element isolation.
[0020]
Next, as shown in FIG. 3B, a boron-doped SiGe mixed crystal that forms the first external base 18 is formed on the reference surface 11. At this time, a SiGe mixed crystal layer is formed on the silicon epitaxial layer forming the collector layer 3 under the condition of epitaxial growth and on the insulating film under the condition of poly growth. When the SiGe mixed crystal layer is epitaxially grown, selective etching described later becomes possible. In the SiGe mixed crystal layer, a mixed crystal having a Ge ratio of 20 to 40% is formed to a thickness not more than the critical thickness of SiGe, for example, not more than 0.1 μm.
Further, boron-doped polycrystalline silicon serving as the second external base 19 and the silicon nitride film 7 are sequentially formed. These forming methods are not particularly limited, and known methods such as CVD can be used. An insulating silicon oxide film can be used instead of the silicon nitride film.
[0021]
Next, as shown in FIG. 3C, patterning of the second opening is performed using a photoresist film (not shown), and boron-doped polycrystal that becomes the silicon nitride film 7 and the second external base 19 is formed by photolithography. Silicon is removed by etching to form a second opening 16 on the reference surface 11 centering on the collector 3. At this time, the width (W) of the second opening 16 is formed to be slightly wider than the width (w) of the collector layer 3. That is, W> w in FIG. For example, when the width (w) of the collector layer 3 is 0.5 μm in FIG. 3 (c), the width (W) of the second opening 16 is increased by 0.2 μm on one side so that W = 0.9 μm. It ’s fine. Note that the width (w) of the collector layer 3 substantially matches the width of the first opening 15 described later.
[0022]
Next, as shown in FIG. 4D, only the boron-doped SiGe mixed crystal layer that is the first external base 18 formed on the surface of the collector layer 3 is selectively etched away. Etching at this time uses, for example, an etchant made of a mixture of hydrofluoric acid (HF), nitric acid (HNO 3 ), and water (H 2 O), and the SiGe mixed crystal layer on the surface of the epitaxially grown collector layer 3 having strain. The SiGe mixed crystal layer on the inter-element isolation film 4 that is only etched and remains unetched remains unetched to form the first external base 18. Also, the collector layer 3 made of an epitaxially grown layer of polycrystalline silicon remains almost unetched, and a first opening 15 substantially the same as the width (w) of the collector layer 3 is formed on the collector layer 3.
[0023]
Next, as shown in FIG. 4E, the base layer 8 is formed on the inner surface of the first opening 15 including the collector layer 3 and the inner surface of the second opening 16 including the surface of the silicon nitride film 7. For example, the base layer 8 preferably has a three-layer structure in which three layers of non-doped SiGe layer / boron-doped SiGe layer / non-doped or boron-doped Si are sequentially formed from the bottom.
Next, a resist film 17 is applied in the first and second openings 15 and 16.
[0024]
Next, as shown in FIG. 4F, the base layer 8 is etched back using the resist film 17 as a mask to remove the base layer 8 on the surface and side surfaces of the silicon nitride film 7, and the first and second layers are removed. The base layer 8 is left only in the openings 15 and 16. Thereafter, the resist film 17 is removed. The base layer 8 is in contact with the first external base 18 and the second external base 19 above the reference surface 11. As a result, the external base resistance can be kept low.
[0025]
Next, as shown in FIG. 5G, a polycrystalline silicon layer to be the silicon oxide film 9 and the sidewall 10 is formed on the inner surfaces of the second opening 16 and the first opening 15 including the surface of the silicon nitride film 7. To do.
Thereafter, as shown in FIG. 5H, the polycrystalline silicon layer is etched back to form the sidewall 10. By etching the silicon oxide film 9 using the side wall 10 as a mask, a double-structure side wall made of a silicon oxide film and polycrystalline silicon for the side wall is formed.
[0026]
Finally, a phosphorous-doped polycrystalline silicon layer is formed on the inner surfaces of the first opening 15 and the second opening 16 and etched to form the emitter 12.
Next, heat treatment is performed to form an emitter layer 13 by diffusing phosphorus atoms from the emitter 12 in a portion of the silicon layer on the uppermost surface of the base layer 8 in contact with the emitter 12, and an intrinsic transistor portion having a structure as shown in FIG. Get.
Next, an emitter electrode 51 made of aluminum is formed on the upper surface of the emitter 12 with the titanium silicide layer 14 interposed therebetween. Similarly, a base electrode 52 and a collector electrode 53 are formed, and the structure as shown in FIG. A bipolar transistor semiconductor device 50 is obtained.
[0027]
In the semiconductor device thus obtained, the base layer thickness at the collector / base junction portion can be reduced, and the collector / base junction area can be reduced to the minimum area allowed by the photolithography method. As a result, the element to be formed is miniaturized, and an increase in operating speed can be achieved.
[0028]
(Second Embodiment)
FIG. 6 is a cross-sectional process diagram illustrating a sidewall forming process according to the second embodiment of the semiconductor device of the present invention. This corresponds to FIG. 5 of the cross-sectional process diagram of the first embodiment.
As shown in FIG. 4F in the first embodiment, the base layer 8 is etched back to remove the base layer 8 on the surface and side surfaces of the silicon nitride film 7, and the first and second openings 15, The base layer 8 is left only in 16.
Next, after removing the resist film, only the silicon oxide film 9 is formed on the inner surfaces of the second opening 16 and the first opening 15 including the surface of the silicon nitride film 7 as shown in FIG.
Thereafter, as shown in FIG. 6B, the silicon oxide film 9 is etched back to form a silicon oxide film 9 to be a sidewall. In the present embodiment, the sidewall has a single-layer structure including only the silicon oxide film 9.
Subsequent emitter formation steps are the same as those in the first embodiment.
[0029]
In this embodiment, since the sidewall is formed by only one insulating film, the collector / base junction area of the intrinsic transistor portion can be reduced and the external base resistance can be reduced, so that the operation speed can be increased. is there.
[0030]
Next, FIG. 7 is a diagram showing the relationship between the base / collector capacitance (C BC : pF) and the maximum transmission frequency (f max : GHz) of a general bipolar transistor. It can be seen that the maximum transmission frequency is greatly improved by reducing the base-collector capacitance as a characteristic of the bipolar transistor.
The characteristics of the semiconductor device obtained in the first embodiment are shown in FIG. FIG. 8 is a diagram showing the relationship between the collector current (A) and the maximum transmission frequency (f max : GHz). In the semiconductor device of this embodiment, the maximum transmission frequency (f max ) that is about 20 GHz higher than the conventional one is achieved while suppressing an increase in the external base resistance.
[0031]
【The invention's effect】
According to the semiconductor device of the present invention, since the contact area between the external base and the base layer can be increased, the external base resistance does not increase, and a fine element with a small collector / base junction area and a thin base layer can be obtained. As a result, the speed of the device can be further increased.
In addition, according to the method for manufacturing a semiconductor device of the present invention, the emitter layer can be formed with the minimum allowable dimension of photolithography, so that a fine element can be easily and reliably manufactured.
[Brief description of the drawings]
FIG. 1 is a diagram showing an example of a cross-sectional structure of a semiconductor device of the present invention.
FIG. 2 is an enlarged view showing an intrinsic transistor portion of the semiconductor device of the present invention.
FIG. 3 is a process cross-sectional view illustrating an example of a method for manufacturing a semiconductor device of the present invention.
FIG. 4 is a process cross-sectional view subsequent to FIG. 3;
FIG. 5 is a process cross-sectional view illustrating another method for manufacturing a semiconductor device of the present invention.
6 is a process cross-sectional view subsequent to FIG. 5; FIG.
FIG. 7 is a diagram showing a relationship between a base / collector capacity and a maximum transmission frequency.
FIG. 8 is a diagram showing the relationship between collector current and maximum transmission frequency.
FIG. 9 is a process cross-sectional view illustrating an example of a conventional manufacturing method.
FIG. 10 is a process cross-sectional view illustrating another example of a conventional manufacturing method.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 2 ... Embedded subcollector region, 3 ... Collector layer, 4 ... Inter-element isolation layer, 5 ... Boron dope SiGe epitaxial growth layer , 7... Silicon nitride film, 8... Base layer, 9... Silicon oxide film, 10... Side wall, 12. ... Emitter layer, 15 ... first opening, 16 ... second opening, 18 ... first external base, 19 ... second external base, 50 ... ... Semiconductor devices, 51 ... emitter electrode, 52 ... base electrode, 53 ... collector electrode
