JP2005033534A - Signal transmitting method - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、複数の半導体装置に対し情報を伝送し、制御を行うための信号伝送方法に関するものである。
【0002】
【従来の技術】
ホストCPUが複数の半導体装置の制御を行うシステムの例を図10に示す。図10においてホストCPU50がスイッチ51を制御してバッテリー52の出力を電源線53に供給する。ホストCPUは信号線54により他のホストCPU55やサブCPU56などと通信するとともに、信号線54によりDC/DCコンバータ制御IC57,液晶ドライバ制御IC58,RAM59,ディスプレイ制御IC60などといった半導体装置に制御情報を送りその動きをコントロールする。
【0003】
また、図11はパワーマネージメントコントローラ61が複数のDC/DCコンバータを制御するシステムである。図10と共通する部分は同一符号を付して説明を省略し、異なる部分について説明する。複数のDC/DCコンバータ62〜67はそれぞれ異なる電圧を出力して他の半導体装置に供給するものであり、パワーマネージメントコントローラ61は信号線54を介して制御情報を送りその動きをコントロールする。
【0004】
図10,11における信号線54に関するインターフェース規格としてはIIC,SPI,マイクロLANなどが提案されているが、いずれもCLK,D,CE,W/Rといった複数の配線を必要としている。一方、ますます多くの半導体装置が使われる携帯電話などでは、上記配線のためにはプリント基板上に多くの配線面積が必要とするという課題がある。また、単一の周波数を用いるために雑音に弱い、信号の振幅が電源電圧であるため放射雑音も多く小型化を阻む原因となっている、といった課題もある。
【0005】
後半の課題に対しては、拡散符号系列によるスペクトル拡散通信が提案されている(例えば、非特許文献1,2)。この方式について、簡単に説明する。拡散符号系列とは、擬似的な乱数(PN:Pseudo−Noise)符号系列で拡散符号長の周期で繰り返し、他の拡散符号との相関が非常に低いという特徴をもっている。すなわち、拡散符号長をnビットとし、2つの拡散符号PN1,PN2を構成するnビットのデータをそれぞれb11,b12,・・・,b1nおよびb21,b22,・・・,b2n(b1i,b2iは0または1)とし、2つの拡散符号PN1,PN2の相関値をb1i,b2iの排他的論理和(Exclusibe−OR:b1iとb2iが等しいと1、等しくないと0となる関数)をi=1〜nについて総和をとったものと定義すると、PN1=PN2の場合は相関値は0となり、PN1=−PN2(−PN2はPN2を構成する各ビットb2iの0/1を反転させたもの)の場合はその相関値はnとなり、PN1とPN2が異なる拡散符号であるとその相関値はn/2もしくはn/2に近い値となる。相関値が0またはnとなる場合は相関が高く、相関値がn/2もしくはn/2に近い値となる場合は相関が低い。拡散符号系列にはM計列、Gold信号系列などがあり、M系列を発生させる回路はシフトレジスタを数段用いることにより簡単に実現できる。
【0006】
拡散符号による通信の原理を図12により説明する。DATA1が送信すべきデータであり、PN1が拡散符号である。拡散符号PN1はデータDATA1よりはるかに高速な信号である。データDATA1は拡散符号PN1により変調されて変調器68から送信される。実際は、データDATA1と拡散符号PN1の排他的論理和をとってDATA2として変調器68から出力される。実際の送信データDATA2において、元のデータDATA1がHだった部分は−PN1となっており、またLだった部分はPN1となっている。受信側は復調器69において送信データDATA2を拡散符号PN1により復調を行う。実際はDATA2と拡散符号の各ビットの排他的論理和の総和を計算し、それが第1の所定値以上であればデータとしてHが送信されたと判断し、総和が第2の所定値以下であればデータとしてLが送信されたと判断する。総和が第1の所定値と第2の所定値の中間の値である場合、そのデータは当該受信器に送られたものではないと判断する。上述の相関に関する説明から分かるように、送信側と受信側で同じ拡散符号PN1を用いる場合は送信データDATA1が受信側で再現でき、異なる拡散符号を用いる場合は再現できない。受信側は拡散符号により送信データが自分宛にものか否かを判断することができる。すなわち、受信側固有の拡散符号で送信データDATA2の復調動作を行ない、データが再現できた場合は自分宛のデータであると判断し、再現できない場合は他者宛のデータと判断すればよい。また、本方式は復調の際に拡散符号長分の総和をとるため、送信データDATA2において部分的にエラーが生じてもデータDATA1の再現が可能であり、ノイズ耐量が高いという特徴がある。
【0007】
【非特許文献1】
吉村隆治、外3名,「CDMA方式を用いた有線通信インタフェース」,電子情報通信学会論文誌,社団法人電子情報通信学会,1999年11月,Vol.J82−C−II,No.11,p.631−636
【0008】
【非特許文献2】
杉浦彰彦,「スペクトル拡散技術とCDMA通信技術の基礎」,雑誌インターフェース,CQ出版社,2000年2月号,p.59−74
【0009】
【発明が解決しようとする課題】
非特許文献1などに示されるCDMA方式を用いた有線通信インターフェースでも通信線としてはデータ線2本とクロック線1本の計3本を必要とし、配線面積に関する課題は解決されないままとなっている。
【0010】
そこで、本発明は上記課題を解決するためになされたものである、その目的は電源線に送信情報を重畳することより、配線面積が少なく、ノイズ耐量が高い、放射雑音が小さいなどといった特徴をもつ信号伝送方法を提供することにある。
【0011】
【課題を解決するための手段】
そこで上記課題を解決するために、請求項1に係る発明は、スイッチングトランジスタを有するスイッチング電源において、該スイッチングトランジスタのスイッチング周波数を伝送すべき信号により変調させることにより前記スイッチング電源の出力線に信号を重畳することを特徴とする。
【0012】
請求項2に係る発明は、請求項1に係る発明において、前記伝送すべき信号に拡散符号を重畳させた信号により前記スイッチング周波数を変調させることを特徴とする。
【0013】
請求項3に係る発明は、請求項2に係る発明において、前記スイッチング周波数を決定する発振回路が定電流により容量を所定電圧値の間で充放電するものであり、前記伝送すべき信号に拡散符号を重畳させた信号中の連続したmビット(mは自然数)のデータにより前記定電流の値を変化させることを特徴とする。
【0014】
請求項4に係る発明は、請求項1ないし3のいずれかに係る発明において、前記スイッチング電源がDC−DCコンバータであることを特徴とする。
【0015】
請求項5に係る発明は、請求項4に係る発明において、前記スイッチング電源の出力線に第2のDC−DCコンバータが接続されていて、前記伝送すべき信号を該第2のDC−DCコンバータへの制御信号とすることにより該第2のDC−DCコンバータの制御を行うことを特徴とする。
【0016】
請求項6に係る発明は、請求項1ないし5のいずれかに係る発明において、前記スイッチング電源の出力線に重畳された信号の同期をとるための信号線を前記スイッチング電源の出力線とは別に設けることを特徴とする。
【0017】
【発明の実施の形態】
以下、図に沿って本発明の実施形態を説明する。
【0018】
【実施例1】
図1は、本発明に係る第1の実施形態を示す回路図である。図1において1は、バッテリー2の出力を受けて電源バス3へ信号を重畳した電源Vregを供給する周波数拡散PWM型DC/DCコンバータおよびバスコントローラを内蔵する制御回路である。また、制御回路1はホストCPUとの通信も行っている。電源バス3には2.5V電源を作るための第2のDC/DCコンバータ用制御IC4,液晶ドライバ制御IC5,ディスプレイ制御IC6,RAM7などが接続されている。これらの半導体装置には制御回路1から同期用信号線8も接続されている。同期用信号線8により、受信側の各半導体装置に制御回路1から電源バス3に重畳されるデータとの同期をとる信号(例えばデータの送信開始を示す信号など)が送信される。
【0019】
図2に周波数拡散PWM型DC/DCコンバータの構成例を示す。図2においてP型MOSトランジスタPMOS1、N型MOSトランジスタNMOS1、インダクタL、容量C0、抵抗R1,R2、コンパレータCMP1,CMP2、基準電圧Vref、発振回路OSCおよび駆動回路10は通常の同期整流方式の降圧型DC/DCコンバータを構成している。P型MOSトランジスタPMOS1のソースは電源VDD(バッテリー2の出力に相当)に接続され、ドレインはN型MOSトランジスタNMOS1のドレインおよびインダクタLの一端に接続されている。N型MOSトランジスタNMOS1のソースは接地電位(GND)に接続されている。インダクタLの他端は容量C0の一端および抵抗R1,R2の一端に接続されるとともに、電源バス3に制御された電源電圧Vregとして出力される。抵抗R1,R2の接続点は出力電源Vregをフィードバックする信号VfbとしてコンパレータCMP1の反転入力部に接続される。コンパレータCMP1の非反転入力部には基準電圧Vrefが接続されており、VfbとVrefの比較結果に基づきコンパレータCMP1からエラー信号Verrが出力されてコンパレータCMP2の非反転入力部に接続される。コンパレータCMP2の反転入力部には発振回路OSCの出力である三角波Voscが接続されている。VerrとVoscの比較結果に基づきコンパレータCMP2から駆動信号Vdrvが出力され、駆動回路10に接続される。駆動回路10は駆動信号Vdrvに基づきP型MOSトランジスタPMOS1,N型MOSトランジスタNMOS1をオン・オフさせることにより、Vfb=Vrefとなるように出力電圧Vregを安定させる。ここで、図12においてDATA1とPN1からDATA2を生成したように、送信データを拡散符号で変調したデータを生成し、生成した変調データに基づき発振回路OSCの発振周波数(発振周期)を制御すれば、DC/DCコンバータのスイッチング周波数(周期)によりデータを送信することができる。スイッチング周波数は電源バス3上のリップルとして観察することができるから、受信側半導体装置本体11は図3に示すようにDCカットのための容量C1により電源バス3のリップル成分を取り出して増幅器AMP1で増幅した後、復調回路12により拡散符号PNを用いて復調することにより、自分宛の送信データを再現できるか、もしくは相関が低く他の半導体装置宛の信号と判断することができる。復調結果は半導体装置本体11に伝えられ、それが半導体装置本体11への制御信号である場合、半導体装置本体11はその制御信号により指示された動作を行う。
【0020】
図2の発振回路OSCの構成について、図4により説明を行う。図4は定電流回路20,21,30,31、P型MOSトランジスタPMOS2、N型MOSトランジスタNMOS2、スイッチSW1,SW2、容量CT、コンパレータCMP3,CMP4、基準電圧Vou,VolおよびフリップフロップFF1から構成されている。P型MOSトランジスタPMOS2のソースは定電流回路20に接続されるととともにスイッチSW1を介して定電流回路21にも接続されている。N型MOSトランジスタNMOS2のソースは定電流回路30に接続されるととともにスイッチSW2を介して定電流回路31にも接続されている。P型MOSトランジスタPMOS2とN型MOSトランジスタNMOS2のドレインは互いに接続されるとともに、容量CTの一端とコンパレータCMP3,CMP4の非反転入力部に接続されている。P型MOSトランジスタPMOS2とN型MOSトランジスタNMOS2のゲートにはフリップフロップFF1の出力Qが共通に接続されているため、2つのMOSトランジスタPMOS2,NMOS2は相補的な動作をする。コンパレータCMP3,CMP4の反転入力部にはそれぞれ基準電圧Vou,Vol(Vou>Vol)が接続され、コンパレータCMP3,CMP4の出力はそれぞれフリップフロップFF1のセット入力部Sおよびリセット入力部に接続される。2つのMOSトランジスタPMOS2,NMOS2は相補的な動作をするため、P型MOSトランジスタPMOS2がオン(導通)しているときは容量CTは定電流回路20単独または定電流回路20,21により充電され、容量CTの積分値、すなわち発振回路の三角波出力Voscは上昇していく。
N型MOSトランジスタNMOS2がオンしているときは容量CTは定電流回路2
30単独または定電流回路30,31により放電され、容量CTの積分値、すなわち発振回路の三角波出力Voscは下降していく。Voscが上昇しているときにその値が基準電圧Vouを超えるとコンパレータCMP3の出力がHとなって、フリップフロップFF1はセットされてその出力QがHとなり、今度はN型MOSトランジスタNMOS2がオンしてVoscは下降を始める。次に基準電圧Volを下回るとコンパレータCMP4の出力がHとなって、フリップフロップFF1はリセットされてその出力QがLになり、P型MOSトランジスタPMOS2がオンして再度Voscは上昇を開始する。このように、VoscはVouとVolの間で発振する信号する三角波となる。その発振周期は容量CTを充放電する定電流の値による。すなわち、スイッチSW1,SW2をオフさせた標準状態に比べ、スイッチSW1,SW2をオンさせて容量CTを充放電する電流値を大きくすると発振周期は短くなる。なお、定電流回路20,21,31,31に流れる定電流値をそれぞれi20,i21,i30,i31とするとi20>>i21、i30>>i31として、i20およびi30により基本周波数が定まり、i21やi31を付加しても発振周波数が基本周波数から大きくずれないうようにしておくとよい。
【0021】
上述の送信データを拡散符号で変調した送信データの各ビットデータを信号SELとしてSW1,SW2の制御に適用し、そのL/HによりスイッチSW1,SW2のオン・オフ制御を行えば、発振周期を送信データのL/Hに合わせて変更することができる。例えば送信データのビットがLのときスイッチSW1,SW2をオンすると、ビットのL/Hは発振周期の短/長に対応し、これが電源ラインに重畳されることになる。この様子を図5のタイミングチャートに示す。なお、Lのときにオンではなく、Hのときにオンとしてもよい。
【0022】
図5は発振回路OSCの出力Vosc約3周期分の信号を示す。実線はVoscの3周期ともSW1,SW2がオフで長周期である場合に関する信号を、破線はVoscの2周期目(2つ目の山)のみSW1,SW2がオンとなって短周期となった場合の信号を示す。VoscはコンパレータCMP2によりCMP1からのエラー信号出力Verrと比較され、Verr>VoscのときにHとなる駆動信号Vdrvが出力される。実線で示されるようにVoscが3周期とも長周期、すなわち送信データの対応するビットが3ビットともHの場合は、Voscの周期も長周期t0のままであるが、破線で示す送信データの2ビット目がLの場合は、t0より短い周期t1やt2といった周期となる。駆動信号VdrvがHだと図2のP型MOSトランジスタPMOS1がオンして容量C0に対する充電電流iLが増大し、駆動信号VdrvがLだと図2のN型MOSトランジスタNMOS1がオンして容量C0に対する充電電流iLが減少し、図5に示すiLの波形となる。図2には図示しない負荷へ供給される平均の負荷電流値をioaveとすれば、iL>ioaveのときは図2の容量C0を充電してその積分電圧値は上昇し、iL<ioaveのときは図2の容量C0を放電してその積分電圧値は下降するから、Vregの波形は図5に示すものになり、これが観察されるリップル波形となる。なお、厳密にはVregの波形は直線ではないが簡単化のために直線で示した。実線のVoscが3周期とも長周期の場合は、Vregのリップル周期もt0であるが、破線のようにVoscの2周期目が短周期であると、Vregのリップル周期もt3,t4と短くなる。図3において復調回路12は、容量C1および増幅器AMP1により得られたリップル信号の周期をチェックすることにより伝送されたデータの0/1判定を行ない、その結果に対し拡散符合PNを適用すれば、上述のように伝送された信号が自分宛かの判別および自分宛の場合そのデータの再現を実現できる。
【0023】
上述のように電源に重畳させた信号自体で自分宛のデータかどうかが判断できるので、従来技術で必要だったデータ線およびCE(Chip Enable)信号線は不要となり、配線面積を削減できる。また、情報がリップルの形で伝えられ、リップル自体の振幅は大きくはないので、情報を伝送することにより発生する放射雑音を小さくすることができる。さらに、復調データを送信データの複数ビットと拡散符号を形成する複数ビットの相関で決めることから、ノイズ耐量も高いものが得られる。
【0024】
【実施例2】
実施例1に示す方法だと、発振回路OSCの発振1周期にデータを1ビットしか送信できない。本発明に係る第2の実施形態として、発振1周期毎に1ビットではなくmビット送る方法について説明する。そのためには、送信すべきデータをmビットずつのデータに分割し、各mビットのデータにより発振回路OSCの発振周期を決めてやればよい。mビットのデータにより発振回路OSCの発振周期を決める回路を図6に示す。図6に示す回路は、図2において破線で囲った回路ブロック40を置き換えるものである。図2と共通する部分は同一符号を付して説明を省略し、異なる部分について説明する。図6は図4の回路ブロックに対し、定電流22〜2mおよび32〜3mとスイッチSW12〜SW1mおよびSW22〜SW2mを付加したものである。なお、スイッチSW11およびSW21はそれぞれ図2のスイッチSW1およびSW2に対応する。定電流2j,3j(j=2〜m)に流れる電流の大きさi2j,i3jをそれぞれ、i2j=i21×(1/2)j−1,i3j=i31×(1/2)j−1、上述のmビットのデータうちk番目のビットをbk(k=1〜m)とし、bkのL/HでSW1kおよびSW2kのオン・オフを決めれば(例えばLで双方オン,Hで双方オフ、この逆でもよい)、上述のmビットのデータにより容量CTを充放電する電流がそれぞれ2mとおりに変化する。これにより、図5のt0,t3,t4といったデータもより細かい動きをするようになる。これを検出するため、図3に示す復調器12の構成はより複雑なものになる。すなわち、送信するデータ量と復調器の複雑さはトレードオフの関係にあるが、どちらを選択するかは本発明を適用する個々の状況に応じて判断すればよい。
【0025】
【実施例3】
図7は、本発明に係る第3の実施形態を示す回路図である。図7に示す回路は制御回路1Aがバスコントローラではなくパワーマネージメントコントローラを内蔵するものであり、図1の液晶ドライバ制御IC5,ディスプレイ制御IC6,RAM7の部分を第3,4,5のDC/DCコンバータ用制御IC13,14,15に置き換えたものになっている。なお、図1と共通する部分は同一符号を付して説明を省略する。本実施例は制御回路中のパワーマネージメントコントローラが、電源バス3に重畳させた制御信号により複数のDC/DCコンバータ用制御ICを制御するものであるが、電源バス3への制御信号の重畳方法は実施例1または2のものと同じである。
【0026】
【実施例4】
図8は、本発明に係る第4の実施形態を示す回路図である。図8に示す回路は図1に示す回路から同期用信号線8をとりさったものとなっている。本実施例では同期用信号線がないため、受信側でそれぞれ同期補足回路(例えば、非特許文献2)を設けておく必要がある。これにより、同期用信号線8の配線面積を削減できる。但し、この場合は同期補足回路追加による回路規模増大、すなわち回路のレイアウト面積の増大とのトレードオフとなるが、どちらを選択するかは本発明を適用する個々の状況に応じて判断すればよい。
【0027】
【実施例5】
図9は、本発明に係る第5の実施形態を示す回路図である。図9に示す回路は図7に示す回路から同期用信号線8をとりさり、その配線面積を削減したものとなっている。本実施例においても同期補足回路追加による回路規模増大、すなわち回路のレイアウト面積の増大とのトレードオフとなっているが、どちらを選択するかは本発明を適用する個々の状況に応じて判断すればよい。
【0028】
【発明の効果】
上述した各実施形態によれば、伝送すべき信号に拡散符号を重畳し、そのデータに基づきスイッチング電源のスイッチング周期を変更させることにより電源バスを介して複数の半導体装置に信号を伝送するようにしたことから、データおよび送付先の半導体装置を選択するための配線を省略できる。また、通信が電源バスのリップルの形で伝送され、かつその周期が変動して一定周波数に集中することを防ぐことから、EMIを削減する効果も大きい。さらに、拡散符号を適用していることから、ノイズに強い信号伝送を実現することができる。
【図面の簡単な説明】
【図1】本発明に係る第1の実施形態を示す回路図である。
【図2】周波数拡散PWM型DC/DCコンバータの構成例を示す回路図である。
【図3】本発明の実施形態における受信側の構成例を示す回路図である。
【図4】発振回路OSCの構成例を示す回路図である。
【図5】本発明に係る第1の実施形態に関する動作を示すタイミングチャートである。
【図6】本発明に係る第2の実施形態を示す回路図である
【図7】本発明に係る第3の実施形態を示す回路図である。
【図8】本発明に係る第4の実施形態を示す回路図である。
【図9】本発明に係る第5の実施形態を示す回路図である。
【図10】第1の従来技術について説明するための回路図である。
【図11】第2の従来技術について説明するための回路図である。
【図12】拡散符号による通信の原理を説明するための図である。
【符号の説明】
1,1A 制御回路
2 バッテリー
3 電源バス
4,5,7 半導体装置
6,13,14,15 DC/DCコンバータ
8 同期用信号線
9 重畳回路
10 駆動回路
11 受信側半導体装置本体
12 復調回路
20〜2m 定電流回路
30〜3m 定電流回路
AMP1 増幅器
CMP1〜CMP4 コンパレータ
C0,C1,CT 容量
L インダクタ
R1,R2 抵抗
OSC 発振回路
PN 拡散符号
FF1 フリップフロップ
PMOS1,PMOS2 P型MOSトランジスタ
NMOS1,NMOS2 N型MOSトランジスタ
SW11〜SW1m,SW21〜SW2m スイッチ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a signal transmission method for transmitting information to and controlling a plurality of semiconductor devices.
[0002]
[Prior art]
An example of a system in which the host CPU controls a plurality of semiconductor devices is shown in FIG. In FIG. 10, the
[0003]
FIG. 11 shows a system in which the power management controller 61 controls a plurality of DC / DC converters. Portions common to those in FIG. 10 are assigned the same reference numerals, description thereof is omitted, and different portions will be described. The plurality of DC /
[0004]
As interface standards for the
[0005]
For the latter half of the problem, spread spectrum communication using a spread code sequence has been proposed (for example, Non-Patent
[0006]
The principle of communication using spreading codes will be described with reference to FIG. DATA1 is data to be transmitted, and PN1 is a spreading code. The spread code PN1 is a signal much faster than the data DATA1. The data DATA1 is modulated by the spread code PN1 and transmitted from the modulator 68. Actually, the exclusive OR of the data DATA1 and the spread code PN1 is obtained and output from the modulator 68 as DATA2. In the actual transmission data DATA2, the portion where the original data DATA1 was H is -PN1, and the portion where it was L is PN1. On the receiving side, the
[0007]
[Non-Patent Document 1]
Takaharu Yoshimura, 3 others, “Wired communication interface using CDMA”, IEICE Transactions, IEICE, November 1999, Vol. J82-C-II, No. 11, p. 631-636
[0008]
[Non-Patent Document 2]
Akihiko Sugiura, “Fundamentals of Spread Spectrum Technology and CDMA Communication Technology”, Magazine Interface, CQ Publisher, February 2000, p. 59-74
[0009]
[Problems to be solved by the invention]
Even in a wired communication interface using the CDMA method shown in Non-Patent
[0010]
Therefore, the present invention has been made to solve the above-described problems. The purpose of the present invention is to superimpose transmission information on a power supply line, so that the wiring area is small, noise tolerance is high, radiation noise is small, and the like. Another object is to provide a signal transmission method.
[0011]
[Means for Solving the Problems]
Accordingly, in order to solve the above-described problem, an invention according to
[0012]
The invention according to
[0013]
The invention according to
[0014]
The invention according to claim 4 is the invention according to any one of
[0015]
The invention according to claim 5 is the invention according to claim 4, wherein a second DC-DC converter is connected to an output line of the switching power supply, and the signal to be transmitted is transmitted to the second DC-DC converter. The second DC-DC converter is controlled by using the control signal as a control signal.
[0016]
The invention according to claim 6 is the invention according to any one of
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0018]
[Example 1]
FIG. 1 is a circuit diagram showing a first embodiment according to the present invention. In FIG. 1,
[0019]
FIG. 2 shows a configuration example of a frequency spread PWM type DC / DC converter. In FIG. 2, a P-type MOS transistor PMOS1, an N-type MOS transistor NMOS1, an inductor L, a capacitor C0, resistors R1 and R2, comparators CMP1 and CMP2, a reference voltage Vref, an oscillation circuit OSC, and a
[0020]
The configuration of the oscillation circuit OSC in FIG. 2 will be described with reference to FIG. 4 includes constant
When the N-type MOS transistor NMOS2 is on, the capacitance CT is constant
30 is discharged alone or by the constant
[0021]
If each bit data of the transmission data obtained by modulating the transmission data described above with the spread code is applied to the control of SW1 and SW2 as a signal SEL, and the on / off control of the switches SW1 and SW2 is performed by the L / H, the oscillation period is set. It can be changed according to the L / H of the transmission data. For example, when the switches SW1 and SW2 are turned on when the bit of the transmission data is L, the L / H of the bit corresponds to the short / long oscillation cycle, and this is superimposed on the power supply line. This situation is shown in the timing chart of FIG. Note that it may be turned on when it is H instead of being turned on when it is L.
[0022]
FIG. 5 shows signals for approximately three cycles of the output Vosc of the oscillation circuit OSC. The solid line shows the signal related to the case where SW1 and SW2 are off and has a long period in all three periods of Vosc, and the broken line shows the short period because SW1 and SW2 are on only in the second period (second peak) of Vosc. Signal in case. Vosc is compared with the error signal output Verr from CMP1 by the comparator CMP2, and a drive signal Vdrv that becomes H is output when Verr> Vosc. As shown by the solid line, when Vosc is a long period for all three periods, that is, when the corresponding bits of the transmission data are all H, the period of Vosc also remains the long period t0. When the bit is L, the cycle is shorter than t0, such as cycle t1 or t2. Drive signal Vdrv increases the charging current i L for capacitance C0 and P-type MOS transistor PMOS1 is on Figure 2 that it is H, capacitor driving signal Vdrv is that it L is N-type MOS transistor NMOS1 in FIG 2 is turned on The charging current i L with respect to C0 decreases, and the waveform of i L shown in FIG. If an average load current value supplied to a load (not shown in FIG. 2) is ioave, when i L > ioave, the capacitor C0 of FIG. 2 is charged and its integrated voltage value rises, and i L <ioave In this case, the capacitance C0 of FIG. 2 is discharged and its integrated voltage value decreases, so the waveform of Vreg is as shown in FIG. 5, and this is the ripple waveform that is observed. Strictly speaking, the waveform of Vreg is not a straight line, but is shown as a straight line for simplification. When the solid line Vosc is a long period, the ripple period of Vreg is also t0. However, if the second period of Vosc is a short period as shown by the broken line, the ripple period of Vreg is also shortened to t3 and t4. . In FIG. 3, the
[0023]
As described above, since it is possible to determine whether the data itself is addressed by the signal superimposed on the power supply, the data line and the CE (Chip Enable) signal line that are necessary in the prior art become unnecessary, and the wiring area can be reduced. In addition, since information is transmitted in the form of ripples and the amplitude of the ripples themselves is not large, radiation noise generated by transmitting information can be reduced. Furthermore, since the demodulated data is determined by the correlation between a plurality of bits of transmission data and a plurality of bits forming a spread code, a high noise tolerance can be obtained.
[0024]
[Example 2]
In the method shown in the first embodiment, only one bit of data can be transmitted in one oscillation cycle of the oscillation circuit OSC. As a second embodiment of the present invention, a method of sending m bits instead of 1 bit for each oscillation period will be described. For this purpose, the data to be transmitted may be divided into m-bit data, and the oscillation cycle of the oscillation circuit OSC may be determined based on each m-bit data. FIG. 6 shows a circuit for determining the oscillation cycle of the oscillation circuit OSC by m-bit data. The circuit shown in FIG. 6 replaces the
[0025]
[Example 3]
FIG. 7 is a circuit diagram showing a third embodiment according to the present invention. In the circuit shown in FIG. 7, the control circuit 1A incorporates a power management controller instead of a bus controller. The liquid crystal driver control IC 5, the display control IC 6, and the RAM 7 shown in FIG. The
[0026]
[Example 4]
FIG. 8 is a circuit diagram showing a fourth embodiment according to the present invention. The circuit shown in FIG. 8 is obtained by removing the synchronizing signal line 8 from the circuit shown in FIG. In this embodiment, since there is no synchronization signal line, it is necessary to provide a synchronization supplement circuit (for example, Non-Patent Document 2) on the receiving side. Thereby, the wiring area of the synchronizing signal line 8 can be reduced. However, in this case, there is a trade-off between an increase in circuit scale due to the addition of a synchronous supplementary circuit, that is, an increase in the layout area of the circuit. .
[0027]
[Example 5]
FIG. 9 is a circuit diagram showing a fifth embodiment according to the present invention. The circuit shown in FIG. 9 is obtained by removing the synchronizing signal line 8 from the circuit shown in FIG. 7 and reducing the wiring area. Even in this embodiment, the circuit scale increases due to the addition of the synchronous supplementary circuit, that is, the layout area of the circuit increases, but which one to select is determined according to the individual situation to which the present invention is applied. That's fine.
[0028]
【The invention's effect】
According to each embodiment described above, a spread code is superimposed on a signal to be transmitted, and a signal is transmitted to a plurality of semiconductor devices via a power supply bus by changing a switching cycle of a switching power supply based on the data. Therefore, the wiring for selecting the data and the semiconductor device to be sent can be omitted. Further, since the communication is transmitted in the form of a ripple of the power bus and the period is not changed and concentrated on a certain frequency, the effect of reducing EMI is great. Furthermore, since the spreading code is applied, signal transmission resistant to noise can be realized.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment according to the present invention.
FIG. 2 is a circuit diagram showing a configuration example of a frequency spread PWM type DC / DC converter.
FIG. 3 is a circuit diagram showing a configuration example of a receiving side in the embodiment of the present invention.
FIG. 4 is a circuit diagram illustrating a configuration example of an oscillation circuit OSC.
FIG. 5 is a timing chart showing an operation related to the first embodiment of the present invention.
6 is a circuit diagram showing a second embodiment according to the present invention. FIG. 7 is a circuit diagram showing a third embodiment according to the present invention.
FIG. 8 is a circuit diagram showing a fourth embodiment according to the present invention.
FIG. 9 is a circuit diagram showing a fifth embodiment according to the invention.
FIG. 10 is a circuit diagram for explaining the first prior art.
FIG. 11 is a circuit diagram for explaining a second prior art.
FIG. 12 is a diagram for explaining the principle of communication using a spread code;
[Explanation of symbols]
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