JP2005032960A

JP2005032960A - 半導体装置

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Publication number: JP2005032960A
Application number: JP2003195758A
Authority: JP
Inventors: Hiroyasu Yoshimune; 弘安能宗; Hidenori Sato; 英則佐藤
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-07-11
Filing date: 2003-07-11
Publication date: 2005-02-03

Abstract

【課題】製造工程が簡略化されたキャパシタを有する半導体装置を提供する。
【解決手段】キャパシタが下部電極１４、誘電体膜１５、および上部電極１６によって構成されている。トランジスタがゲート電極７、ゲート絶縁膜１５０、およびソース／ドレイン領域５，６によって構成されている。下部電極１４とソース／ドレイン領域５とが直接接続されている。それにより、従来、下部電極１とソース／ドレイン領域との電気的接続に用いられていたコンタクトプラグが設けられていない構造の半導体装置が形成される。その結果、コンタクトプラグを形成するための製造工程を省略することができる。したがって、半導体装置の製造工程が簡略化される。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、キャパシタを有する半導体装置に関するものである。
【０００２】
【従来の技術】
従来より、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）のように、キャパシタを備えた半導体装置が製造されている。この従来の半導体装置においては、半導体基板の主表面に対して垂直方向に延びる壁面を有する円筒型キャパシタを備えたものが量産されている。そのキャパシタを構成する下部電極と半導体基板内のソース／ドレイン領域とは、それらの間に設けられたコンタクトプラグにより電気的に接続されている。
【０００３】
【特許文献１】
特開平６−２９４９２号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、前述のキャパシタを有する半導体装置においては、コンタクトプラグを形成するために、半導体装置の製造工程が複雑なものとなっている。
【０００５】
本発明は、上述の問題に鑑みてなされたものであり、その目的には、製造工程が簡略化されたキャパシタを有する半導体装置を製造することである。
【０００６】
【課題を解決するための手段】
本発明の半導体装置は、ゲート電極およびソース／ドレイン領域を有するトランジスタと、下部電極、誘電体膜、および上部電極を有するキャパシタとを備えている。下部電極は、ソース／ドレイン領域に直接接続されている。
【０００７】
上記の構成によれば、下部電極とソース／ドレイン領域とを接続するためのプラグが設けられていない。したがって、半導体装置の製造工程を簡略化することができる。
【０００８】
【発明の実施の形態】
以下、図１〜図２５を用いて本発明の実施の形態の半導体装置を説明する。
【０００９】
（実施の形態１）
まず、図１を用いて、本実施の形態の半導体装置の構造を説明する。
【００１０】
本発明の半導体装置は、ＣＵＢ（ＣｅｌｌＰｌａｔｅＵｎｄｅｒＢｉｔＬｉｎｅ）構造の円筒型（ｃｏｎｃａｖｅ型）キャパシタを有しいる。本発明のキャパシタの構造は、Ｔ−ＣＡＭ（Ｔｅｒｎａｒｙ−ＣｏｎｔｅｎｔｓＡｄｄｒｅｓｓａｂｌｅＭｅｍｏｒｙ）またはＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）に用いられる。
【００１１】
本実施の形態の半導体装置は以下のような構造である。半導体基板１には、不純物拡散領域２，３が形成されている。また、半導体基板１には、素子分離絶縁膜４が設けられている。素子分離絶縁膜４によって囲まれた領域内には、ソース／ドレイン領域５，６が設けられている。ソース／ドレイン領域５は、素子分離絶縁膜４に接している。ソース／ドレイン領域５とソース／ドレイン領域６との間の領域の半導体基板１の主表面上には、ゲート絶縁膜１５５およびゲート電極７が設けられている。ソース／ドレイン領域５，６、ゲート絶縁膜１５５、およびゲート電極７によりトランジスタ３００が構成されている。ゲート絶縁膜１５５およびゲート電極７の両側壁にはサイドウォール絶縁膜９が設けられている。
【００１２】
また、素子分離絶縁膜４の上には、他のゲート絶縁膜１５０および他のゲート電極８が設けられている。他のゲート絶縁膜１５０および他のゲート電極８は、図示されていない他のトランジスタ１００（図２参照）の構成要素である。他のゲート絶縁膜１５０および他のゲート電極８の両側壁にはサイドウォール絶縁膜１０が設けられている。また、他のゲート電極８、サイドウォール絶縁膜１０、ゲート電極７、およびサイドウォール絶縁膜９を覆うように、シリコン酸化膜からなるサリサイドプロテクション膜１１が設けられている。サリサイドプロテクション膜１１の上にはシリコン窒化膜１２が設けられている。シリコン窒化膜１２の上にはシリコン酸化膜１３が設けられている。また、シリコン酸化膜１３、シリコン窒化膜１２、およびサリサイドプロテクション膜１１を貫通して、ソース／ドレイン領域５の上面およびゲート電極８の上面の双方に直接接触するようにキャパシタの下部電極（ストレージ電極）１４が設けられている。この下部電極１４は、ホールの底面の形状に沿うように設けられている。また、下部電極１４は、リンがドープされたポリシリコン膜によって形成されている。
【００１３】
この下部電極１４によって形成されるホールの表面および下部電極１４の上面を覆うようにＴａ_２Ｏ_５からなる誘電体膜１５が設けられている。誘電体膜１５によって形成されるホールを埋込むように上部電極１６が形成されている。上部電極１６は、Ｔｉ／ＴｉＮからなっている。前述の下部電極１４、誘電体膜１５、および上部電極１６によってキャパシタが構成されている。
【００１４】
また、キャパシタの上部電極１６を覆うようにシリコン酸化膜１７が設けられている。シリコン酸化膜１７、シリコン酸化膜１３、シリコン窒化膜１２、およびサリサイドプロテクション膜１１を貫通するようにプラグ１８が設けられている。また、プラグ１８の上表面には配線層１９が接続されている。
【００１５】
上記のような本実施の形態の半導体装置によれば、下部電極１４とソース／ドレイン領域５とが直接接続されている。したがって、従来の半導体装置のように、下部電極とソース／ドレイン領域とを接続するコンタクトプラグが設けられていない。その結果、本実施の形態の半導体装置の構造によれば、半導体装置の製造工程を簡略化することが可能となる。
【００１６】
また、下部電極１４は、ソース／ドレイン領域５および他のゲート電極８の双方に直接接続されている。すなわち、下部電極１４はソース／ドレイン領域５およびゲート電極７に対してシェアードコンタクトしている。したがって、他のゲート電極８とソース／ドレイン領域５とが占有する領域の幅を極力小さくすることができる。その結果、半導体基板１の主表面に対して平行な方向において、キャパシタとトランジスタとを含む素子の面積を極力小さくすることができる。
【００１７】
次に、図２を用いて、前述のようなキャパシタを有する半導体装置の回路構成を説明する。本実施の形態の半導体装置は、他のトランジスタ１００、キャパシタ２００、およびトランジスタ３００を備えている。トランジスタ３００は、図１にその断面構造が示されている。トランジスタ３００のゲート電極７は、ワード線ＷＬに接続されている。トランジスタ３００のソース／ドレイン領域６は、ビット線ＢＬに接続されている。トランジスタ３００のソース／ドレイン領域５は、キャパシタ２００の下部電極１４に接続されているとともに、他のトランジスタ１００のゲート電極８に接続されている。下部電極１４は、誘電体膜１５を介して上部電極１６と対向している。なお、本実施の形態では、本発明が適用される一例として、図２に示す回路を示す。しかしながら、トランジスタ３００、コンデンサ２００、および他のトランジスタ１００との接続関係が上述のようなものであれば、本発明の半導体装置の構造を他の回路に用いることは可能である。
【００１８】
次に、図３〜図１２を用いて、図１に示す半導体装置の製造工程を説明する。本実施の形態の半導体装置の製造工程においては、メモリセル領域とロジックデバイス領域との双方において素子が同時に形成される。メモリセル領域の構造は、図１に示す半導体装置の構造と同様であるため、その説明は繰返さない。したがって、ロジックデバイス領域の構造のみを、図３を用いて説明する。ロジックデバイス領域においては、半導体基板１に不純物領域１０００，２０００が形成されている。不純物領域１０００には、ソース／ドレイン領域６０が設けられている。不純物領域２０００にはソース／ドレイン領域５０が設けられている。また、不純物領域１０００の上にはゲート絶縁膜８３を介してゲート電極８０が設けられている。不純物領域２０００の上にはゲート絶縁膜７３を介してゲート電極７０が設けられている。ゲート絶縁膜８３およびゲート電極８０の両側壁にはサイドウォール絶縁膜１８０が設けられている。ゲート絶縁膜７３およびゲート電極７０の両側壁にはサイドウォール絶縁膜１７０が設けられている。また、素子分離絶縁膜４の上には、絶縁膜９３を介して配線層９０が設けられている。絶縁膜９３および配線層９０の側壁にはサイドウォール絶縁膜１９０が設けられている。
【００１９】
次に、図４に示すように、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法を用いて、メモリセル領域およびロジック領域を、膜厚６０ｎｍのシリコン酸化膜からなるサリサイドプロテクション膜１１で覆う。続いて、ロジック領域のサリサイドプロテクション膜１１のみを除去する。その後、ソース／ドレイン領域５０，６０、ゲート電極７０，８０、および配線層９０それぞれの上面にコバルトをスパッタ法により形成する。次に、（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）を行うことにより、コバルトをシリサイド化する。すなわち、サリサイド工程を行なう。その結果、ソース／ドレイン領域５０，６０、ゲート電極７０，８０、および配線層９０それぞれの上面に、高融点金属シリサイドが形成される。
【００２０】
それにより、ソース／ドレイン領域５０の上面にはシリサイド膜５５が形成されている。ソース／ドレイン領域６０の上面にはシリサイド膜６５が形成されている。ゲート電極７０の上面にはシリサイド膜７５が形成されている。ゲート電極８０の上面にはシリサイド膜８５が形成されている。配線層９０の上面にはシリサイド膜９５が形成されている。
【００２１】
次に、図５に示すように、ＣＶＤ法を用いて、メモリセル領域のサリサイドプロテクション膜１１を覆うとともに、ロジックデバイス領域のゲート電極７０，８０、配線層９０、半導体基板１の主表面、および素子分離絶縁膜４を覆うように、膜厚６０ｎｍ程度のシリコン窒化膜１２を形成する。ここまでの製造工程においては、メモリセル領域およびロジックデバイス領域の双方について説明したが、本発明においては、メモリセル領域の構造にその特徴があるため、以後については、メモリセル領域の製造プロセスのみを説明する。
【００２２】
次に、図６に示すように、ＣＶＤ法を用いて、シリコン窒化膜１２の上に膜厚３００ｎｍ程度のシリコン酸化膜１３を形成する。次に、図７に示すように、シリコン酸化膜１３、シリコン窒化膜１２、およびサリサイドプロテクション膜１１をエッチングすることにより、他のゲート電極８およびソース／ドレイン領域５を露出させる。このとき、コンタクトホール５００が形成される。
【００２３】
次に、図８に示すように、コンタクトホール５００の表面に沿うとともに、シリコン酸化膜１３の上面に沿うように、ＣＶＤ法を用いて、リンがドープされた多結晶シリコン膜１４ａを形成する。その後、多結晶シリコン膜１４ａにより形成される凹部にレジストを埋め込む。次に、レジストをマスクとして、シリコン酸化膜１３の上側に位置する多結晶シリコン膜１４ａをエッチバックする。それにより、図９に示すように、下部電極１４が形成される。次に、図１０に示すように、ＣＶＤ法を用いて、下部電極１４により形成されるホールの表面および下部電極１４の上面を覆うようにＴａ_２Ｏ_５からなる誘電体膜１５ａを形成する。
【００２４】
次に、図１１に示すように、誘電体膜１５ａにより形成されるホールを埋込むようにＴｉ／ＴｉＮからなる導電層１６ａを形成する。その後、導電層１６ａおよび誘電体膜１５ａを所定のパターンにエッチングすることにより、上部電極（セルプレート）１６およびキャパシタ誘電体膜１５を形成する。その構造が図１２に示されている。
【００２５】
次に、ＣＶＤ法を用いて、上部電極１６を埋込むように膜厚３００ｎｍのシリコン酸化膜１７を形成する。その後、シリコン酸化膜１７、シリコン酸化膜１３、シリコン窒化膜１２、およびサリサイドプロテクション膜１１を上下方向に貫通するホールを形成する。このホールにタングステンを埋込む。次に、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法を用いて、タングステンを研磨することにより、コンタクトプラグ１８を形成する。その後、コンタクトプラグ１８の上面覆うように、ＡｌＣｕ膜を堆積する。ＡｌＣｕ膜を所定のパターンにエッチングすることにより、配線層１９を形成する。上記のような本実施の形態の半導体装置の製造方法により、図１に示す構造の半導体装置が製造される。
【００２６】
なお、図１に示す半導体装置においては、コンタクトプラグ１８が単一の部材により形成されている。しかしながら、図１に示すシリコン酸化膜１３の部分がシリコン酸化膜１３ａおよびシリコン酸化膜１３ｂからなっており、シリコン酸化膜１３ａを貫通するプラグ１８ａとシリコン酸化膜１３ｂ，１７を貫通するプラグ１８ｂとを有する構造の図１３に示す半導体装置であっても、図１に示す半導体装置の特徴により得られる効果と同様の効果を得ることができる。
【００２７】
（実施の形態２）
次に、図１４を用いて、本実施の形態の半導体装置の構造を説明する。
【００２８】
図１４に示す本実施の形態の半導体装置の構造は、図１に示す実施の形態１の半導体装置の構造とほぼ同様である。また、図１４に示す構造の半導体装置は、実施の形態１の図１に示す半導体装置と同様の態様で、図２に示す回路の中で用いられる。また、図１４に示す本実施の形態の半導体装置においては、図１に示す半導体装置の構造において図面に付された参照符号と同一の参照符号が付された部分は、実施の形態１の図１に示す半導体装置の対応部分と全く同一の機能を有するものとする。したがって、本実施の形態においては、本実施の形態の半導体装置の構造のうち、実施の形態１の半導体装置の構造とは異なる部分の説明のみが行われる。
【００２９】
図１４に示す本実施の形態の半導体装置は、図１に示す半導体装置に設けられているサリサイドプロテクション膜１１が形成されていない。したがって、素子分離絶縁膜４、他のゲート電極８、ゲート電極７、サイドウォール絶縁膜１０、サイドウォール絶縁膜９、および半導体基板１の主表面を覆うようにシリコン窒化膜１２が設けられている。
【００３０】
また、他のゲート電極８の上面にはシリサイド膜８ａが設けられている。また、ゲート電極７の上面には、シリサイド膜７ａが設けられている。また、ソース／ドレイン領域５の上面にはシリサイド膜５ａが設けられている。また、ソース／ドレイン領域６の上面には、シリサイド膜６ａが設けられている。したがって、本実施の形態の半導体装置においては、キャパシタの下部電極１４は、高融点金属からなるシリサイド膜８ａおよびシリサイド膜５ａそれぞれに直接接触している。なお、シリサイド膜８ａは、コバルトシリサイド（ＣｏＳｉ）からなっている。
【００３１】
このような構造の半導体装置においても、実施の形態１の半導体装置と同様に、下部電極１４とソース／ドレイン領域５との間にコンタクトプラグが形成されていない。したがって、本実施の形態の半導体装置の製法によれば、半導体装置の製造工程を簡略化することができる。また、下部電極１４は、ソース／ドレイン領域５を構成するシリサイド膜５ａおよび他のゲート電極８を構成するシリサイド膜８ａに対してシェアードコンタクトしている。したがって、実施の形態１の半導体装置と同様に、本実施の形態の半導体装置によれば、ソース／ドレイン領域５と他のゲート電極８とが占有する領域の面積を極力小さくすることができる。半導体基板の主表面に対して平行な方向において、トランジスタおよびキャパシタを含む素子の面積を極力小さくすることができる。
【００３２】
次に、図１４に示す本実施の形態の半導体装置を製造するための製造プロセスを、図１５〜図２１に基づいて説明する。
【００３３】
図１５に示す構造は、実施の形態１の図６に示す構造とほぼ同様である。しかしながら、図１５に示す構造は、図１４を用いて説明したように、サリサイドプロテクション膜１１が形成されていないこと、および、シリサイド膜５ａ，７ａ，８ａが形成されていることのみが図６に示す構造とは異なる。
【００３４】
次に、図１６に示すように、シリコン酸化膜１３およびシリコン窒化膜１２を上下方向に貫通するコンタクトホール５００を設けることによって、シリサイド膜５ａ，８ａが露出するようにする。次に、図１７に示すように、コンタクトホール５００の表面およびシリコン酸化膜１３の上面それぞれに沿うように、リンがドープされた多結晶シリコン膜１４ａを形成する。
【００３５】
次に、多結晶シリコン膜１４ａにより形成されるホールにレジストを埋め込む。その後、レジストをマスクとして、シリコン酸化膜１３の上側に位置する多結晶シリコン膜１４ａをエッチバックにより除去する。それにより、図１８に示すように、下部電極１４が形成される。次に、図１９に示すように、下部電極１４の表面およびシリコン酸化膜１３の上面に沿うように誘電体膜１５ａを形成する。
【００３６】
次に、図２０に示すように、誘電体膜１５ａにより形成されるホールを埋込むとともに、シリコン酸化膜１３の上側に位置する誘電体膜１５ａを覆うように、Ｔｉ／ＴｉＮからなる導電層１６ａを形成する。次に、導電層１６ａおよびを所定のパターンにエッチングすることにより、上部電極１６およびキャパシタ誘電体膜１５を形成する。それにより、図２１に示されるような構造が得られる。その後、実施の形態１において、説明した工程とほぼ同様の工程により、シリコン酸化膜１７、コンタクトプラグ１８、および配線層１９を形成する。それにより、図１４に示す構造の半導体装置が得られる。
【００３７】
なお、図１４に示す半導体装置の構造の半導体装置により得られる効果は、図２２に示す半導体装置の構造であっても得ることができる。すなわち、図１４のシリコン酸化膜１３の部分が、図２２に示すように、シリコン酸化膜１３ａとシリコン酸化膜１３ｂとからなり、シリコン酸化膜１３ａを貫通するプラグ１８ａと、シリコン酸化膜１３ｂ，シリコン酸化膜１７を貫通するプラグ１８ｂとが設けられた構造の半導体装置であっても、図１４に示す構造の半導体装置により得られる効果と同様の効果を得ることができる。
【００３８】
また、シリサイド膜５ａおよびシリサイド膜８ａそれぞれと下部電極１４とが直接接触する構造であれば、図２３および図２４に示すような構造の半導体装置であっても、図１４に示す半導体装置により得られる効果と同様の効果を得ることができる。すなわち、シリサイド膜５ａおよびシリサイド膜８ａそれぞれとキャパシタの下部電極１４とが直接接触する構造であれば、シリコン窒化膜１２の形状はいかなるものであってもよい。
【００３９】
図２３および図２４それぞれのシリコン窒化膜１２は、シリコン窒化膜１２の上にレジスト膜を形成し、そのレジスト膜をマスクとしてシリコン窒化膜１２をエッチングすることにより形成される。また、図２３および図２４の製造工程においては、下部電極１４が形成されるコンタクトホールを形成するときには、シリコン窒化膜１２に対して自己整合的に、シリコン酸化膜１３のエッチングが行われる。
【００４０】
また、シリサイド膜５ａおよびシリサイド膜８ａそれぞれは、ソース／ドレイン領域５および他のゲート電極８それぞれの上面の全体に設けられている必要はない。
【００４１】
本実施の形態の半導体装置の説明では、シリサイド膜５ａのみならず、シリサイド膜８ａが下部電極１４と電気的に直接接続される構造を例に挙げて本発明の半導体装置の構造の説明がなされた。しかしながら、本発明が適用される半導体装置としては、図２５に示すような構造の半導体装置も考えられる。
【００４２】
図２５に示す半導体装置においては、下部電極１４はソース／ドレイン領域５の上面に設けられたシリサイド膜５ａにのみ電気的に直接接続されている。他のゲート電極８の側面および上面を覆うように、ゲート被覆絶縁膜としてのシリコン窒化膜１２が設けられている。シリコン窒化膜１２の表面に対して自己整合的にホールが形成されているとともに、ホールの底面を構成するシリコン窒化膜１２の表面に沿うように、シリコン窒化膜１２に対して自己整合的に下部電極１４が設けられている。したがって、ゲート電極７から他のゲート電極８までの領域を極力小さくすることができる。その結果、図２５に示す構造の半導体装置によれば、半導体基板１の主表面に平行な方向において、キャパシタとトランジスタとを有する素子の面積をより小さくすることができる。
【００４３】
なお、本実施の形態においては、下部電極１４はリンがドープされた多結晶シリコン膜からなる例が示されているが、下部電極１４がＴｉ／ＴｉＮからなっていてもよい。
【００４４】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００４５】
【発明の効果】
本発明によれば、キャパシタを有する半導体装置の製造工程を簡略化することができる。
【図面の簡単な説明】
【図１】実施の形態１の半導体装置の構造を説明するための図である。
【図２】実施の形態１の半導体装置の回路図である。
【図３】実施の形態１の半導体装置の製造方法を説明するための図である。
【図４】実施の形態１の半導体装置の製造方法を説明するための図である。
【図５】実施の形態１の半導体装置の製造方法を説明するための図である。
【図６】実施の形態１の半導体装置の製造方法を説明するための図である。
【図７】実施の形態１の半導体装置の製造方法を説明するための図である。
【図８】実施の形態１の半導体装置の製造方法を説明するための図である。
【図９】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１０】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１１】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１２】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１３】実施の形態１の半導体装置の他の例を説明するための図である。
【図１４】実施の形態２の半導体装置の構造を説明するための図である。
【図１５】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１６】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１７】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１８】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１９】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２０】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２１】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２２】実施の形態２の半導体装置の第１の他の例を説明するための図である。
【図２３】実施の形態２の半導体装置の第２の他の例を説明するための図である。
【図２４】実施の形態２の半導体装置の第３の他の例を説明するための図である。
【図２５】実施の形態２の半導体装置の第４の他の例を説明するための図である。
【符号の説明】
４素子分離絶縁膜、５ソース／ドレイン領域、７ゲート電極、８他のゲート電極、１２シリコン窒化膜、１４下部電極、１５誘電体膜、１６上部電極。

Claims

ゲート電極およびソース／ドレイン領域を有するトランジスタと、
下部電極、誘電体膜、および上部電極を有するキャパシタとを備え、
前記下部電極が前記ソース／ドレイン領域に直接接続された、半導体装置。
前記ソース／ドレイン領域が素子分離絶縁膜に接するように設けられ、
前記半導体装置は、前記ゲート電極とは異なる他のゲート電極を有する他のトランジスタをさらに備え、
前記他のゲート電極が前記素子分離絶縁膜の上に設けられ、
前記下部電極が前記他のゲート電極に直接接続された、請求項１に記載の半導体装置。
前記半導体装置は、前記ゲート電極の側面および上面の全体を覆うように形成されたゲート被覆絶縁膜をさらに備え、
前記下部電極が前記ゲート被覆絶縁膜の表面に対して自己整合的に形成された、請求項１に記載の半導体装置。
前記ソースドレイン領域は素子分離絶縁膜に接するように設けられ、
前記半導体装置は、前記ゲート電極とは異なる他のゲート電極を有する他のトランジスタをさらに備え、
前記他のゲート電極は、前記素子分離絶縁膜の上に設けられ、かつ、その上面および側面の全体がゲート被覆絶縁膜に覆われ、
前記下部電極が前記ゲート被覆絶縁膜に対して自己整合的に設けられた、請求項１に記載の半導体装置。